特許 7428499 神経網加速装置及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-29

(45)【発行日】2024-02-06

(54)【発明の名称】神経網加速装置及びその動作方法

(51)【国際特許分類】

   G06N 3/063 20230101AFI20240130BHJP

   G11C 11/54 20060101ALI20240130BHJP

【ＦＩ】

G06N3/063

G11C11/54

【請求項の数】 18

(21)【出願番号】P 2019187521

(22)【出願日】2019-10-11

(65)【公開番号】P2020155090

(43)【公開日】2020-09-24

【審査請求日】2022-08-31

(31)【優先権主張番号】10-2019-0031611

(32)【優先日】2019-03-20

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】100118913

【弁理士】

【氏名又は名称】上田 邦生

(74)【代理人】

【識別番号】100142789

【弁理士】

【氏名又は名称】柳 順一郎

(74)【代理人】

【識別番号】100163050

【弁理士】

【氏名又は名称】小栗 眞由美

(74)【代理人】

【識別番号】100201466

【弁理士】

【氏名又は名称】竹内 邦彦

(72)【発明者】

【氏名】ジャン， ジェ ヒョク

【審査官】円子 英紀

(56)【参考文献】

【文献】特開２０１４－０９３０８５（ＪＰ，Ａ）

【文献】特開平０７－１３１７８６（ＪＰ，Ａ）

【文献】国際公開第２０１７／２１４７２８（ＷＯ，Ａ１）

【文献】国際公開第２０１８／０８０６２４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１６／０３５８０６９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｎ ３／００－９９／００

Ｇ０６Ｆ １８／００－１８／４０

Ｇ０６Ｆ １７／００－１７／１８

Ｇ１１Ｃ １１／５４

(57)【特許請求の範囲】

【請求項1】

第１及び第２の入力信号を既定の条件によって変換し、変換された第１及び第２の演算入力信号の各々に対応するゼロフラッグ信号及びワンフラッグ信号を生成して、前記第１及び第２の演算入力信号と共に出力する信号感知器と、
前記信号感知器から伝達された複数のフラッグ信号によって前記第１及び第２の演算入力信号を格納するスクラッチパッドのリード、並びに前記第１及び第２の演算入力信号に対する演算処理手順を変更するＰＥクラスターと、
を備え、
前記信号感知器が、
既定の基準によって前記第１及び第２の入力信号を変換又は維持するが、前記第１及び第２の入力信号の少なくとも一つが０でなく、前記第２の入力信号が１又は－１である場合、前記第２の演算入力信号を１に統一させ、前記第１の入力信号が１又は－１である場合、前記第１の演算入力信号を１に統一させることを特徴とする神経網加速装置。

【請求項2】

前記ＰＥクラスターが、
前記信号感知器から伝達された前記ゼロフラッグ信号のロジック値が第１の値である場合、前記第１及び第２の演算入力信号を格納するスクラッチパッドのリード、並びに前記第１及び第２の演算入力信号に対する演算を全部スキップし、
前記ワンフラッグ信号のロジック値の少なくとも一つが第１の値である場合、前記スクラッチパッドのリードアクセスを一部スキップし、乗算をスキップし、加算を遂行することを特徴とする請求項１に記載の神経網加速装置。

【請求項3】

前記ＰＥクラスターが、
前記ワンフラッグ信号のロジック値の一つが第１の値である場合、前記ワンフラッグ信号が発生した前記スクラッチパッドのリードアクセスをスキップし、乗算をスキップし、加算を遂行することを特徴とする請求項２に記載の神経網加速装置。

【請求項4】

前記ＰＥクラスターが、
前記第１及び第２の入力信号の少なくとも一つが０である場合、前記第１及び第２の演算入力信号を格納するスクラッチパッドのリード、並びに前記第１及び第２の演算入力信号に対する演算を全部スキップすることを特徴とする請求項１に記載の神経網加速装置。

【請求項5】

前記第１の入力信号がフィーチャー値であり、第２の入力信号が加重値であり、
前記信号感知器は、第１の基準から第４の基準によって前記第１及び第２の入力信号を変換又は維持する信号変換器を備え、
前記信号変換器が、前記第１の基準によって前記第１及び第２の入力信号の少なくとも一つが０である場合、前記第１及び第２の演算入力信号を前記第１及び第２の入力信号と同一に維持し、第２の基準によって前記第２の演算入力信号が１に統一されるように前記第１及び第２の入力信号を変換し、第３の基準によって前記第１の演算入力信号が１に統一されるように前記第１及び第２の入力信号を変換し、前記第４の基準によって前記第１及び第２の入力信号が他の整数である場合、前記第１及び第２の演算入力信号を前記第１及び第２の入力信号と同一に維持することを特徴とする請求項１に記載の神経網加速装置。

【請求項6】

前記信号感知器が、
前記信号変換器から伝達された前記第１の演算入力信号に対する第１のゼロフラッグ信号及び第１のワンフラッグ信号を生成して、各々ルックアップテーブル及び前記ＰＥクラスターに伝達する第１の信号感知器と、
前記信号変換器から伝達された前記第２の演算入力信号に対する第２のゼロフラッグ信号及び第２のワンフラッグ信号を生成して、各々前記ルックアップテーブル及び前記ＰＥクラスターに伝達する第２の信号感知器と、
前記第１のゼロフラッグ信号及び前記第２のゼロフラッグ信号に対応する第３のゼロフラッグ信号を前記ＰＥクラスターに出力するルックアップテーブルと、
を備えることを特徴とする請求項５に記載の神経網加速装置。

【請求項7】

前記ルックアップテーブルが、
前記第１のゼロフラッグ信号及び前記第２のゼロフラッグ信号のロジック値の少なくとも一つが第１の値であれば、前記第３のゼロフラッグ信号のロジック値を第１の値として出力し、残りは第２の値として出力することを特徴とする請求項６に記載の神経網加速装置。

【請求項8】

前記ＰＥクラスターが、
前記第１及び第２の演算入力信号を区分して格納する第１及び第２のスクラッチパッドと、
前記第３のゼロフラッグ信号、並びに第１及び第２のワンフラッグ信号を各々区分して格納するレジスタアレイと、
前記レジスタアレイに格納されたフラッグ信号を参考して、前記第１及び第２のスクラッチパッドのリード又は演算器の演算処理手順を制御するＰＥコントローラと、
前記ＰＥコントローラから伝達される制御信号によって乗算及び加算を処理する演算器と、を備えることを特徴とする、請求項７に記載の神経網加速装置。

【請求項9】

前記ＰＥコントローラが、
前記第３のゼロフラッグ信号のロジック値が第１の値である場合、前記第１及び第２のスクラッチパッドのリードをスキップし、前記第１及び第２の演算入力信号に対する乗算及び加算をスキップするように、乗算入力維持信号及び乗算出力維持信号を前記演算器に出力し、
前記ワンフラッグ信号のロジック値の少なくとも一つが第１の値である場合、ワンフラッグ信号のロジック値が第１の値である第１又は第２のスクラッチパッドのリードをスキップし、演算入力信号に対する乗算をスキップするように、乗算入力維持信号を前記演算器に出力することを特徴する請求項８に記載の神経網加速装置。

【請求項10】

前記演算器が、
前記ＰＥコントローラから乗算入力維持信号がイネーブルされれば、前記第１及び第２の演算入力信号の乗算をスキップし、以前の乗算結果を維持させて、現在の乗算結果として出力する乗算回路と、
前記ＰＥコントローラから加算出力維持信号がイネーブルされれば、前記現在の乗算結果と以前の加算結果との加算をスキップし、前記以前の加算結果を現在の加算結果として出力する加算回路と、
を備えることを特徴とする請求項９に記載の神経網加速装置。

【請求項11】

前記乗算回路が、前記乗算入力維持信号がディセーブルされれば、前記第１及び第２の演算入力信号を乗算して前記現在の乗算結果として出力することを特徴とする請求項１０に記載の神経網加速装置。

【請求項12】

前記加算回路が、前記加算出力維持信号がディセーブルされれば、前記現在の乗算結果及び前記以前の加算結果を加算して、前記現在の加算結果として出力することを特徴とする請求項１０に記載の神経網加速装置。

【請求項13】

第１及び第２の入力信号を既定の条件によって変換して、第１及び第２の演算入力信号を生成するステップと、
前記第１及び第２の演算入力信号の各々に対応するゼロフラッグ信号及びワンフラッグ信号を生成するステップと、
前記ゼロフラッグ信号及び前記ワンフラッグ信号に基づき、前記第１及び第２の演算入力信号を格納するスクラッチパッドのリード、並びに前記第１及び第２の演算入力信号に対する演算処理手順を変更するステップと、
を含み、
前記第１及び第２の演算入力信号を生成するステップにおいて、
前記第１及び第２の入力信号の少なくとも一つが０であるか否かを優先的に確認し、前記第１及び第２の入力信号の少なくとも一つが０でなく、前記第２の入力信号が１又は－１である場合、前記第２の演算入力信号を１に統一させ、前記第１の入力信号が１又は－１である場合、前記第１の演算入力信号を１に統一させることを特徴とする神経網加速装置の動作方法。

【請求項14】

前記演算処理手順を変更するステップが、
前記ゼロフラッグ信号のロジック値が第１の値である場合、前記第１及び第２の演算入力信号を格納するスクラッチパッドのリード、並びに前記第１及び第２の演算入力信号に対する演算を全部スキップし、
前記ワンフラッグ信号のロジック値の少なくとも一つが第１の値である場合、前記スクラッチパッドのリードアクセスを一部スキップし、乗算をスキップし、加算を遂行することを特徴とする請求項１３に記載の神経網加速装置の動作方法。

【請求項15】

前記ワンフラッグ信号のロジック値の一つが第１の値である場合、該ワンフラッグ信号が発生した前記スクラッチパッドのリードアクセスをスキップし、乗算をスキップし、加算を遂行することを特徴とする請求項１４に記載の神経網加速装置の動作方法。

【請求項16】

前記ゼロフラッグ信号及びワンフラッグ信号を生成するステップが、
前記第１の演算入力信号に対応する第１のゼロフラッグ信号と、第１のワンフラッグ信号とを生成するが、第１の演算入力信号のロジック値が第２の値であれば、第１のゼロフラッグ信号のロジック値を第１の値、第１のワンフラッグ信号のロジック値を第２の値として生成するステップと、
前記第２の演算入力信号に対応する第２のゼロフラッグ信号と、第２のワンフラッグ信号とを生成するが、第２の演算入力信号のロジック値が第２の値であれば、第２のゼロフラッグ信号のロジック値を第１の値、第２のワンフラッグ信号のロジック値を第２の値として生成するステップと、
を含むことを特徴とする請求項１３に記載の神経網加速装置の動作方法。

【請求項17】

前記第１のゼロフラッグ信号及び前記第２のゼロフラッグ信号のロジック値の少なくとも一つが第１の値であれば、第３のゼロフラッグ信号のロジック値を第１の値として出力し、残りは第２の値として出力するステップを含む請求項１６に記載の神経網加速装置の動作方法。

【請求項18】

前記第１の入力信号がフィーチャー値であり、第２の入力信号が加重値であり、
前記第１及び第２の演算入力信号を生成するステップが、
前記第１及び第２の入力信号の少なくとも一つが０であるか否かを優先的に確認し、前記第１及び第２の入力信号の少なくとも一つが０である場合、前記第１及び第２の演算入力信号を前記第１及び第２の入力信号と同一に維持するステップと、
前記第２の入力信号が１又は－１である場合、前記第２の演算入力信号が１に統一されるように、前記第１及び第２の入力信号を変換するステップと、
前記第１の入力信号が１又は－１である場合、前記第１の演算入力信号が１に統一されるように、前記第１及び第２の入力信号を変換するステップと、
前記第１及び第２の入力信号が他の整数である場合、前記第１及び第２の演算入力信号を前記第１及び第２の入力信号と同一に維持するステップと、
を含む請求項１３に記載の神経網加速装置の動作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、神経網加速装置及びその動作方法に関する。

【背景技術】

【0002】

ＡＮＮ（Artificial Neural Network）分野のＦＰＧＡ加速器（Field Programmable Gate Array Accelerator）は、ソフトウェアで処理しているＭＬＰ（Multi-Layer Perceptron）やＣＮＮ（Convolutional Neural Network）などを独立的なハードウェアモジュールで具現できる。これにより、ＦＰＧＡ加速器は、ＣＰＵ（Central Processing Unit）の負担を低減しながら、関連演算の性能が極大化できるアプリケーションであり得る。このようなアプリケーションは、主にシストリックアレイ（Systolic Array）構造又はＰＥアレイ（Processing Elements Array）構造で具現できる。

【0003】

前述のシストリックアレイ構造は、格子状のアレイを配列し、クロックサイクルごとに行列積（Matrix Multiplication）を順次進行するアレイ構造であり得る。また、ＰＥアレイ構造は、各処理要素セル（Processing Elements Cell）に多様なセルが連結し得るポート（Port）を備えてデータを転送する構造であり得る。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、演算能力が向上した神経網加速装置及びその動作方法を提供することにある。

【課題を解決するための手段】

【0005】

本発明の実施例に係る神経網加速装置は、第１及び第２の入力信号を既定の条件によって変換し、変換された第１及び第２の演算入力信号の各々に対応するゼロ（Zero）フラッグ信号及びワン（One）フラッグ信号を生成して、前記第１及び第２の演算入力信号と共に出力する信号感知器と、前記信号感知器から伝達された複数のフラッグ信号によって前記第１及び第２の演算入力信号を格納するスクラッチパッドのリード、並びに前記第１及び第２の演算入力信号に対する演算処理手順を変更するＰＥクラスターと、を備え、前記信号感知器は、既定の基準によって前記第１及び第２の入力信号を変換又は維持するが、前記第１及び第２の入力信号の少なくとも一つが０（Zero）でなく、前記第２の入力信号が１又は－１である場合、前記第２の演算入力信号を１に統一させ、前記第１の入力信号が１又は－１である場合、前記第１の演算入力信号を１に統一させる。

【0006】

本発明の実施例に係る神経網加速装置の動作方法は、第１及び第２の入力信号を既定の条件によって変換して、第１及び第２の演算入力信号を生成するステップと、前記第１及び第２の演算入力信号の各々に対応するゼロ（Zero）フラッグ信号及びワン（One）フラッグ信号を生成するステップと、前記ゼロフラッグ信号及び前記ワンフラッグ信号に基づき、前記第１及び第２の演算入力信号を格納するスクラッチパッドのリード、並びに前記第１及び第２の演算入力信号に対する演算処理手順を変更するステップと、を含み、前記第１及び第２の演算入力信号を生成するステップにおいて、前記第１及び第２の入力信号の少なくとも一つが０（Zero）であるか否かを優先的に確認し、前記第１及び第２の入力信号の少なくとも一つが０でなく、前記第２の入力信号が１又は－１である場合、前記第２の演算入力信号を１に統一させ、前記第１の入力信号が１又は－１である場合、前記第１の演算入力信号を１に統一させる。

【発明の効果】

【0007】

本発明によれば、特定値に対するデータ経路ゲーティング（Data Path Gating）、ＭＡＣ（Multiplier-Accumulator）演算スキップ及びメモリリードスキップにより低電力モードで駆動することで、電力消耗量の節減を図ることができる。

【0008】

また、本発明の低電力モード演算技術は、通常のＣＮＮ（Convolutional Neural Network）だけでなく、ＢＮＮ（Binarized Neural Network）などのようなネットワークにも適用できるため、ＭＡＣ演算の効率性が向上できる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施例に係る神経網加速装置の周辺構成図を示す図である。

【図2】本発明の実施例に係る神経網加速装置の構成を示す図である。

【図3】本発明の実施例に係る信号感知器の構成を示す詳細図である。

【図4】本発明の実施例に係る信号感知器の動作を説明するための図である。

【図5】図４のルックアップテーブルの動作を説明するための例示図である。

【図6】本発明の実施例に係るＰＥクラスターの構成を示す図である。

【図7】本発明の実施例に係るＰＥクラスターの動作を説明するための図である。

【図8】本発明の実施例に係る神経網加速装置の動作を説明するための真理表を示す図である。

【図9】本発明の実施例に係る神経網加速装置の動作を説明するための真理表を示す図である。

【図10】本発明の実施例に係る神経網加速装置の動作を説明するための真理表を示す図である。

【図11】本発明の実施例に係る神経網加速装置の動作方法を示すフローチャートである。

【図12】本発明の実施例に係る信号変換方法を説明するためのフローチャートである。

【図13】本発明の実施例に係るフラッグ信号を生成する方法を説明するためのフローチャートである。

【図14】本発明の実施例に係るスクラッチパッドのリード及び演算処理手順を制御する方法を説明するためのフローチャートである。

【発明を実施するための形態】

【0010】

以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。

【0011】

図１は、本発明の実施例に係る神経網加速装置の周辺構成図を示す図である。

【0012】

図１に示されるように、本発明の実施例に係る神経網加速装置１００は、ホスト１１０を支援するための構成であって、ホスト１１０から高速インターフェース１２０を介して伝達される信号によって内部メモリ１６０から伝達される第１及び第２の入力信号（Feature、Weight）を受信して演算を遂行した後、結果値を出力フィーチャー生成器（Output Feature Generator）１７０に伝達できる。

【0013】

このとき、ホスト１１０から伝達される信号は、外部メモリ１３０、メモリインターフェース１４０、バスインターフェース１５０及び内部メモリ１６０を介して神経網加速装置１００に伝達されたり、或いは、高速インターフェース１２０、バスインターフェース１５０及び内部メモリ１６０を介して伝達されたりする。ここで、ホスト１１０から伝達される信号が外部メモリ１３０に格納される時も、高速インターフェース１２０及びバスインターフェース１５０を介して伝達されることは自明である。

【0014】

前述の外部メモリ１３０はＤＲＡＭ（Dynamic Random Access Memory）で具現でき、内部メモリ１６０はＳＲＡＭ（Static Random Access Memory）で具現できるが、これに限定されない。また、高速インターフェース１２０はＰＣＩｅで具現できるが、これに限定されない。

【0015】

前述の神経網加速装置１００は、第１及び第２の入力信号を感知して、ＰＥクラスター（Processing Element Cluster）３００におけるメモリリードアクセス及び演算処理を全部又は部分的にスキップできるように決定するためのフラッグ信号を生成する信号感知器２００と、信号感知器２００から伝達されるフラッグ信号を参照して、メモリリードアクセス及び演算処理手順を制御するＰＥクラスター３００とを備えることができる。

【0016】

前記ＰＥクラスター３００は、入力（Input）が変化すれば、スイッチング電流（Switching Current）が発生するが、入力が変化しないようにしてスイッチング電流の発生を抑制するために、スイッチングＰＥクラスター３００の演算パワー消耗量が低減されることがある。すなわち、入力段にゼロフラッグ信号のロジック値が第１の値として入力されるとき、ＰＥクラスター３００のパワー消耗量が低減される。例えば、第１の値はロジック値１（One）の場合を意味し、これに限定されないことは当然である。

【0017】

具体的には、神経網加速装置１００に入力信号として０（Zero）が入力される場合、信号感知器２００で入力信号が０であることを示すフラッグ信号が生成される。このとき、入力信号が０であることを示すフラッグ信号は、ＰＥクラスター３００の演算器における演算をスキップするか否かを決定するのに活用できる。また、神経網加速装置１００は、入力信号として０（Zero）が入力されない場合、演算器における乗算及び加算が遂行できる。これに関する詳細な説明は後述する。

【0018】

図２は、本発明の実施例による神経網加速装置の構成を示す図である。

【0019】

図２に示されるように、神経網加速装置１００は、信号感知器２００と、ＰＥクラスター３００と、出力フィーチャー生成器１７０とを備えることができる。

【0020】

信号感知器２００は、低電力（Low－Power）ＰＥ（Processing Element）動作のためのデータ変換及びフラッグ信号生成を遂行する前処理構成であり得る。

【0021】

信号感知器２００は、第１及び第２の入力信号を既定の条件によって変換し、変換された第１及び第２の演算入力信号の各々に対応するゼロ（Zero）フラッグ信号及びワン（One）フラッグ信号を生成して、前記第１及び第２の演算入力信号と共にＰＥクラスター３００に出力できる。

【0022】

ＰＥクラスター３００は、信号感知器２００から伝達される複数のフラッグ信号によって、第１及び第２の演算入力信号を格納するスクラッチパッド（図６の３１０）のリード、並びに第１及び第２の演算入力信号に対する演算処理手順を変更できる。

【0023】

ＰＥクラスター３００は、信号感知器２００から伝達されるゼロフラッグ信号のロジック値が第１の値である場合、第１及び第２の演算入力信号を格納するスクラッチパッド（図６の３１０）のリード、並びに第１及び第２の演算入力信号に対する演算を全部スキップできる。例えば、第１の値はロジック値１（One）である場合を意味し、これに限定されないことは当然である。

【0024】

また、ＰＥクラスター３００は、ワンフラッグ信号等のロジック値の少なくとも一つが第１の値である場合、スクラッチパッド（図６の３１０）のリードアクセスを一部スキップし、乗算をスキップし、加算を遂行できる。例えば、第１の値はロジック値１（One）である場合を意味し、これに限定されないことは当然である。

【0025】

また、ＰＥクラスター３００は、ワンフラッグ信号等のロジック値の一つが第１の値である場合、該ワンフラッグ信号が発生したスクラッチパッド（図６の３１０）のリードアクセスをスキップし、乗算をスキップし、加算を遂行できる。

【0026】

また、ＰＥクラスター３００は、第１及び第２の入力信号の少なくとも一つが０（Zero）である場合、第１及び第２の演算入力信号を格納するスクラッチパッド（図６の３１０）のリード、並びに第１及び第２の演算入力信号に対する演算を全部スキップできる。

【0027】

出力フィーチャー生成器１７０は、第１及び第２の入力信号（Feature、Weight）を受信して演算を遂行した後、結果値をＰＥクラスター３００から受信し、結果値に対する活性化関数（Activation Function）を適用して非線形値に変更し、プーリング（pooling）処理して内部メモリ１６００に伝達したり、或いは、ホスト１１０に伝達したりする。このとき、出力フィーチャー生成器１７０が演算の結果値を内部メモリ１６０又はホスト１１０に伝達することに限定されず、必要に応じて他の構成によって伝達することもできる。

【0028】

前述の信号感知器２００及びＰＥクラスター３００の詳細な説明は後述する。

【0029】

図３は、本発明の実施例に係る信号感知器の構成を示す詳細図である。

【0030】

図３を、本発明の実施例による信号感知器の動作を説明するための図４と、図４のルックアップテーブルの動作を説明するための例示図である図５と、本発明の実施例による神経網加速装置の動作を説明するための真理表を示す図８とを参照して説明する。

【0031】

図３に示されるように、信号感知器２００は、信号変換器２１１と、第１の信号感知器２１３と、第２の信号感知器２１５と、ルックアップテーブル（Lookup Table；ＬＵＴ）２１７とを備えることができる。

【0032】

信号変換器２１１は、第１の基準によって第１及び第２の入力信号の少なくとも一つが０（Zero）である場合、第１及び第２の演算入力信号を前記第１及び第２の入力信号と同一に維持できる。前記第１の入力信号はフィーチャー（Feature）値であり、第２の入力信号は加重値（Weight）であり、以下でも同様に適用できる。

【0033】

前記第１及び第２の演算入力信号は、第１及び第２の入力信号が信号変換器２１１によって変換された信号を意味するものと定義する。

【0034】

図８に示されるように、信号変換器２１１は、フィーチャー（Feature）値と加重値（Weight）とが、（０、－１）、（－１、０）、（０、０）、（１、０）、（他の整数値、０）、（－（他の整数値）、０）、（０、１）、（０、他の整数値）、（０、－（他の整数値））である場合、第１及び第２の演算入力信号（ｃｆ、ｃｗ）を第１及び第２の入力信号としてそのまま維持できる。このとき、他の整数値を１、０、－１を除いた整数値を意味するものと定義する。図８のｃｆは変換されたフィーチャー値を意味するもので、第１の演算入力信号であり得、ｃｗは変換された加重値を意味するもので、第２の演算入力信号であり得る。

【0035】

また、信号変換器２１１は、第２の基準によって第２の入力信号が１又は－１である場合、第２の演算入力信号が１に統一されるように前記第１及び第２の入力信号を変換できる。

【0036】

図８に示されるように、信号変換器２１１は、フィーチャー値と加重値とが（－１、－１）、（１、－１）、（他の整数値、－１）、（－（他の整数値）、－１）、（－１、１）、（１、１）、（他の整数値、１）、（－（他の整数値）、１）である場合、加重値が－１であるフィーチャー値及び加重値の対を各々変換して加重値を１に統一させ、加重値が１であるフィーチャー値及び加重値の対は以前値をそのまま維持して、第１及び第２の演算入力信号を生成できる。

【0037】

このとき、信号変換器２１１が１又は－１の形態の入力信号を１に統一された形態の演算入力信号に変換するため、ＰＥクラスター３００における関連演算の活用が極大し得るという効果が期待できる。

【0038】

例えば、ＢＮＮ（Binarized Neural Network）は、加重値として－１又は１を使用したり、或いは、－１、０又は１を使用したりするが、信号変換器２１１が１又は－１のような形態の入力信号を１に単純化できる。これにより、ＢＮＮ（Binarized Neural Network）の場合には、ＰＥクラスター３００で１値に対するメモリリードアクセススキップ及び演算スキップの効果が期待できる。具体的に、 ＢＮＮ（Binarized Neural Network）は、他のネットワークよりも絶対値が１であるパケットが多数発生するネットワークであるが、１又は－１のような形態の入力信号を１に単純化するため、０だけでなく１に対するスキップ効果も期待できる。

【0039】

また、信号変換器２１１は、第３の基準によって第１の入力信号が１又は－１である場合、第１の演算入力信号が１に統一されるように、第１及び第２の入力信号を変換できる。

【0040】

図８に示すように、信号変化器２１１は、フィーチャー値と加重値とが（－１、他の整数値）、（１、他の整数値）、（－１、－（他の整数値））、（１、－（他の整数値））である場合、フィーチャー値が１に統一されるように、フィーチャー値が１であるフィーチャー値及び加重値の対は以前値をそのまま維持し、フィーチャー値が－１であるフィーチャー値及び加重値の対は各々変換し、フィーチャー値が１に統一されるように変換して、第１及び第２の演算入力信号を生成できる。

【0041】

また、信号変換器２１１は、第４の基準によって第１及び第２の入力信号が他の整数である場合、第１及び第２の演算入力信号を第１及び第２の入力信号と同一に維持するように変換できる。

【0042】

図８に示されるように、信号変換器２１１は、フィーチャー値と加重値とが（他の整数値、他の整数値）、（－（他の整数値）、他の整数値）、（他の整数値、－（他の整数値））、（－（他の整数値）、－（他の整数値））である場合、フィーチャー値及び加重値の以前値をそのまま維持して、第１及び第２の演算入力信号を生成できる。

【0043】

前述の第１の基準、第２の基準、第３の基準及び第４の基準は、第１の基準の優先順位が最も高く、第２の基準、第３基準及び第４の基準の順に優先順位が高い。すなわち、信号変換器２１１は、フィーチャー値及び加重値の条件が前述の基準のうちで多数の条件に満足する場合、優先順位が高い基準によって信号変換を遂行できる。

【0044】

図３及び図４に示されるように、信号変換器２１１は、第１の演算入力信号（ｃｆ）を第１の信号感知器２１３及びＰＥクラスター３００に伝達でき、第２の演算入力信号（ｃｗ）を第２の信号感知器２１５及びＰＥクラスター３００に伝達できる。

【0045】

第１の信号感知器２１３は、信号変換器２１１から伝達された第１の演算入力信号（ｃｆ）に対する第１のゼロフラッグ信号（ｚｆｆ）及び第１のワンフラッグ信号（ｏｆｆ）を生成して、各々ルックアップテーブル２１７及びＰＥクラスター３００に伝達できる。

【0046】

例えば、第１の信号感知器２１３は、第１の演算入力信号が０（Zero）である場合、第１のゼロフラッグ信号のロジック値を第１の値、第１のワンフラッグ信号を第２の値として生成し、第１のゼロフラッグ信号はルックアップテーブル２１７に伝達でき、第１のワンフラッグ信号はＰＥクラスター３００に伝達できる。このとき、第１の演算入力信号が０でない場合、第１の信号感知器２１３は、第１のゼロフラッグ信号及び第１のワンフラッグ信号のロジック値を前記と反対に生成できる。前記第２の値は０（Zero）を意味し、これに限定されない。

【0047】

第２の信号感知器２１５は、信号変換器２１１から伝達された第２の演算入力信号（ｃｗ）に対する第２のゼロフラッグ信号（ｚｆｗ）及び第２のワンフラッグ信号（ｏｆｗ）を生成し、各々ルックアップテーブル２１７及びＰＥクラスター３００に伝達できる。

【0048】

例えば、第２の信号感知器２１５は、第２の演算入力信号が０（Zero）である場合、第２のゼロフラッグ信号のロジック値を第１の値、第２のワンフラッグ信号を第２の値として生成し、第２のゼロフラッグ信号はルックアップテーブル２１７に伝達でき、第２のワンフラッグ信号はＰＥクラスター３００に伝達できる。このとき、第２の演算入力信号が０でない場合、第２の信号感知器２１５は、第２のゼロフラッグ信号のロジック値を第２の値、第２のワンフラッグ信号のロジック値を第１の値として生成し、第２のゼロフラッグ信号はルックアップテーブル２１７に伝達でき、第２のワンフラッグ信号はＰＥクラスター３００に伝達できる。このとき、第１の値は１（One）、第２の値は０（Zero）であり、これに限定されない。

【0049】

ルックアップテーブル２１７は、第１のゼロフラッグ信号及び第２のゼロフラッグ信号に対応する第３のゼロフラッグ信号をＰＥクラスター３００に出力できる。

【0050】

図５に示されるように、ルックアップテーブル２１７は、第１のゼロフラッグ信号及び第２のゼロフラッグ信号のロジック値の少なくとも一つが第１の値であれば、第３のゼロフラッグ信号のロジック値を第１の値として出力し、残りは第２の値として出力できる。このとき、第１の値は１（One）、第２の値は０（Zero）であり、これに限定されない。

【0051】

図６は、本発明の実施例に係るＰＥクラスターの構成を示す図である。

【0052】

図６を、本発明の実施例に係るＰＥクラスターの動作を説明するための図７、及び本発明の実施例による神経網加速装置の動作を説明するための真理表を示す図８～図１０を参照して説明する。

【0053】

図６に示されるように、ＰＥクラスター３００は、スクラッチパッド３１０と、レジスタアレイ（register array）３３０と、ＰＥコントローラ３５０と、演算器３７０と、を備えることができる。

【0054】

スクラッチパッド３１０は、信号変換器２１１から伝達される第１及び第２の演算入力信号（ｃｆ、ｃｗ）をＰＥクラスター３００内で仮に格納することで、オフチップメモリ（Off chip memory）にアクセスするレイテンシ（Latency）及びパワー（Power）の消耗を低減できる。このとき、オフチップメモリは図１に示す外部メモリ１３０であり得る。

【0055】

このとき、スクラッチパッド３１０は、ＳＲＡＭ（Static Random Access Memory）で具現され、第１及び第２の演算入力信号を仮に格納するが、ＳＲＡＭに限定されない。ＳＲＡＭの特性上、チップイネーブル（chip enable）を印加しなければ格納の値が確認できない。

【0056】

図６及び図７に示されるように、スクラッチパッド３１０は、第１及び第２の演算入力信号（ｃｆ、ｃｗ）を区分して格納するために、第１及び第２の演算入力信号を各々格納する第１のスクラッチパッド（Scratch pad（Feature））３１１及び第２のスクラッチパッド（Scratch pad（Weight））３１３を備えることができる。

【0057】

レジスタアレイ３３０は、第１及び第２の信号感知器２１３、２１５と、ルックアップテーブル２１７とから伝達される第１及び第２のワンフラッグ信号（ｏｆｆ、ｏｆｗ）と、第３のゼロフラッグ信号（ｚｆ）とを格納できる。

【0058】

図６及び図７に示されるように、レジスタアレイ３３０は、第３のゼロフラッグ信号（ｚｆ）と、第１及び第２のワンフラッグ信号（ｏｆｆ、ｏｆｗ）とを各々区分して格納するために、ゼロフラッグレジスタアレイ（Register array for zero-value flag）３３１、第１のワンフラッグレジスタアレイ（Register array for one-value flag（Feature））３３３及び第２のワンフラッグレジスタアレイ（Register array for one-value flag（Weight））３３５を備えることができる。

【0059】

レジスタアレイ３３０は、ゼロフラッグ信号又はワンフラッグ信号をアレイに別途に格納するため、ＰＥコントローラ３５０の制御によってパワーの消耗量が大きいスクラッチパッド３１０のリードアクセス（図７のMem read）を省略しても、第１及び第２のスクラッチパッド３１１、３１３に格納された第１及び第２の演算入力信号の値が０又は１であるか否かを確認できる。

【0060】

すなわち、レジスタアレイ３３０が演算器３７０で必要な第１及び第２の演算入力信号の値が０又は１であるか否かのようなデータを提供できるため、スクラッチパッド３１０のチップイネーブル及びアドレスなどの信号によってメモリに接近しなければならない回数を低減することで、エネルギーの消費量を減少させるという効果が期待できる。

【0061】

ＰＥコントローラ３５０は、レジスタアレイ３３０に格納されたフラッグ信号を参考して、第１及び第２のスクラッチパッド３１１、３１３のリード又は演算器３７０の演算処理手順を制御できる。すなわち、ＰＥコントローラ３５０は、レジスタアレイ３３０の値を確認して、第１及び第２のスクラッチパッド３１１、３１３でデータをリードするか否か、及び演算器３７０のデータ経路をゲーティング（gating）するか否かを決定する。

【0062】

ＰＥコントローラ３５０は、第３のゼロフラッグ信号のロジック値が第１の値である場合、第１及び第２のスクラッチパッド３１１、３１３のリードをスキップし、第１及び第２の演算入力信号に対する乗算及び加算をスキップするように、乗算入力維持信号及び乗算出力維持信号を演算器３７０に出力できる。

【0063】

図９に示されるように、ＰＥコントローラ３５０は、優先的にゼロフラッグレジスタアレイ３３１に格納された第３のゼロフラッグ信号（ｚｆ）のロジック値を確認し、ロジック値が第１の値である場合（図９の丸囲み数字の１）、第１及び第２のスクラッチパッド３１１、３１３のリード及び演算器３７０の演算処理をスキップするように、乗算器（Multiplier）３７３の前段に位置した第１及び第２のフリップフロップ３７１、３７２に第１及び第２のフリップフロップ（ｆｆ０、ｆｆ１）３７１、３７２の動作をオフ（off）するように制御する信号（図９の丸囲み数字の２）（ｃ０）を転送できる。また、ＰＥコントローラ３５０は、乗算器３７３の後段に位置したＭＵＸ３７５に以前の乗算結果を維持させる信号（図９の丸囲み数字３）（ｃ１）を転送し、加算器（Adder）３７７の後段に位置した第３のフリップフロップ（ｆｆ２）３７９に第３のフリップフロップ３７９の動作をオフするように制御する信号（図９の丸囲み数字４）（ｃ２）を転送できる。図９において、ｃ０の論理値０はｏｆｆを意味し、１はｏｎを意味し、ｃ２の論理値０はｏｆｆを意味し、１はｏｎを意味するものと定義する。

【0064】

また、ＰＥコントローラ３５０は、ワンフラッグ信号等のロジック値の少なくとも一つが第１の値である場合、ワンフラッグ信号のロジック値が第１の値である第１又は第２のスクラッチパッド３１１、３１３のリードをスキップし、第１及び第２の演算入力信号に対する乗算をスキップするように乗算入力維持信号を演算器３７０に出力できる。このとき、ＰＥコントローラ３５０は、第１及び第２のワンフラッグ信号（ｏｆｆ、ｏｆｗ）のロジック値を確認する前に、ゼロフラッグ信号（ｚｆ）のロジック値を優先的に確認できる。例えば、第１の値はロジック値１（One）である場合を意味し、これに限定されないことは当然である。

【0065】

図１０に示されるように、ＰＥコントローラ３５０は、第１及び第２のワンフラッグレジスタアレイ３３３、３３５に格納された第１及び第２のワンフラッグ信号（ｏｆｆ、ｏｆｗ）（図１０の丸囲み数字の５）のロジック値を確認して、その中で少なくとも一つが１（ｏｆｆ又はｏｆｗ：１）である場合、ワンフラッグ信号のロジック値が第１の値であるスクラッチパッドのリードをスキップし、乗算をスキップするように制御できる。

【0066】

例えば、第２のワンフラッグ信号（ｏｆｗ）のロジック値が第１の値（例えば、１）（図１０の丸囲み数字の６）である場合、ＰＥコントローラ３５０は、第２のスクラッチパッド３１３のメモリリードアクセスをスキップし、乗算をスキップし、加算を遂行させるために、乗算器３７３の前段に位置した第１及び第２のフリップフロップ３７１、３７２に第１及び第２のフリップフロップ３７１、３７２の動作をオフ（ｏｆｆ）するように制御する信号（ｃ０：０）を転送できる。また、ＰＥコントローラ３５０は、乗算器３７３の後段に位置したＭＵＸ３７５に第１の演算入力信号（ｃｆ）を出力させる信号（ｃ１：０）を転送し、加算器３７７の後段に位置した第３のフリップフロップ（ｆｆ２）３７９に第３のフリップフロップ３７９の動作を遂行するように制御する信号（ｃ２：１）を転送できる。図１０において、ｃ０の論理値０はｏｆｆを意味し、ｃ２の論理値１はｏｎを意味するものと定義する。

【0067】

演算器３７０は、ＰＥコントローラ３５０から伝達される制御信号によって乗算及び加算を処理できる。

【0068】

演算器３７０は、ニューラルネットワーク（Neural Network）で主に使用される畳み込み（Convolution）演算を遂行するための構成であり、これに限定されない。

【0069】

具体的に、演算器３７０は、乗算回路及び加算回路を備えることができる。

【0070】

乗算回路（図７のＡ）は、ＰＥコントローラ３５０から乗算入力維持信号がイネーブルされれば、第1及び第２の演算入力信号の乗算をスキップし、以前の乗算結果を維持させて現在の乗算結果として出力できる。

【0071】

乗算回路（Ａ）は、乗算入力維持信号がディセーブルされれば、第１及び第２の演算入力信号の乗算を遂行して、現在の乗算結果が出力できる。

【0072】

加算回路（図７のＢ）は、ＰＥコントローラ３５０から加算出力維持信号がイネーブルされれば、現在の乗算結果と以前の加算結果との加算をスキップし、以前の加算結果を現在の加算結果として出力できる。

【0073】

加算回路（Ｂ）は、加算出力維持信号がディセーブルされれば、現在の乗算結果と以前の加算結果とを加算して、現在の加算結果として出力できる。

【0074】

図１１は、本発明の実施例に係る神経網加速装置の動作方法を示すフローチャートである。

【0075】

図１１に示されるように、神経網加速装置１００は、第１及び第２の入力信号を受信すれば（Ｓ１０１）、これを既定の条件によって変換して、第１及び第２の演算入力信号を生成できる（Ｓ１０３）。

【0076】

次に、神経網加速装置１００は、第１及び第２の演算入力信号の各々に対応するゼロ（Zero）フラッグ信号及びワン（One）フラッグ信号を生成できる（Ｓ１０５）。

【0077】

次に、神経網加速装置１００は、ゼロフラッグ信号及びワンフラッグ信号に基づき、第１及び第２の演算入力信号を格納するスクラッチパッド３１０のリード、並びに第１及び第２の演算入力信号に対する演算処理手順を変更できる（Ｓ１０７）。

【0078】

図１２は、本発明の実施例に係る信号変換方法を説明するためのフローチャートである。

【0079】

以下において、図１１の第１及び第２の演算入力信号を生成する方法（Ｓ１０３）をより具体的に説明する。

【0080】

図１２に示すように、神経網加速装置１００は、第１及び第２の入力信号を受信すれば（Ｓ２０１）、第１及び第２の入力信号の少なくとも一つが０（Zero）であるか否かを優先的に確認できる（Ｓ２０３）。このとき、第１の入力信号はフィーチャー（Feature）値であり、第２の入力信号は加重値（Weight）である。

【0081】

ステップＳ２０３の確認結果、第１及び第２の入力信号の少なくとも一つが０でない場合、神経網加速装置１００は、第２の入力信号が１又は－１であるか否かを確認できる（Ｓ２０５）。

【0082】

ステップＳ２０５の確認結果、第２の入力信号が１又は－１でない場合、神経網加速装置１００は、第１の入力信号が１又は－１であるか否かを確認できる（Ｓ２０７）。

【0083】

ステップＳ２０７の確認結果、第１の入力信号が１又は－１でない場合、神経網加速装置１００は、第１及び第２の演算入力信号を第１及び第２の入力信号と同一に維持できる（Ｓ２０９）。ステップＳ２０９において第１の入力信号が１又は－１でない場合は、第１及び第２の入力信号が１、０及び－１でない他の整数である場合であり得る。

【0084】

一方、ステップＳ２０３の確認結果、第１及び第２の入力信号の少なくとも一つが０である場合、神経網加速装置１００は、第１及び第２の演算入力信号を前記第１及び第２の入力信号と同一に維持できる（Ｓ２１１）。

【0085】

一方、ステップＳ２０５の確認結果、第２の入力信号が１又は－１である場合、第２の演算入力信号を１に変換できる（Ｓ２１３）。

【0086】

図８に示されるように、神経網加速装置１００の信号変換器２１１は、フィーチャー値と加重値とが（－１、－１）、（１、－１）、（他の整数値、－１）、（－（他の整数値）、－１）、（－１、１）、（１、１）、（他の整数値、１）、（－（他の整数値）、１）である場合、加重値が－１であるフィーチャー値及び加重値の対を各々変換して加重値を１に統一させ、加重値が１であるフィーチャー値及び加重値の対は以前値をそのまま維持させ、第１及び第２の演算入力信号を生成できる。

【0087】

一方、ステップＳ２０７の確認結果、第１の入力信号が１又は－１である場合、神経網加速装置１００は、第１の演算入力信号が１に統一されるように、第１及び第２の入力信号を変換できる（Ｓ２１５）。

【0088】

図８に示されるように、神経網加速装置１００の信号変換器２１１は、フィーチャー値と加重値とが（－１、他の整数値）、（１、他の整数値）、（－１、－（他の整数値））、（１、－（他の整数値））である場合、フィーチャー値が１に統一されるように、フィーチャー値が1であるフィーチャー値及び加重値の対は以前値をそのまま維持し、フィーチャー値が－１であるフィーチャー値及び加重値の対は各々変換して、加重値が１に統一させ、第１及び第２の演算入力信号を生成できる。

【0089】

図１３は、本発明の実施例に係るフラッグ信号を生成する方法を説明するためのフローチャートである。

【0090】

以下において、図１１のフラッグ信号を生成する方法（Ｓ１０５）をより具体的に説明する。

【0091】

図１３に示されるように、神経網加速装置１００の第１の信号感知器２１３は、信号変換器２１１から伝達された第１の演算入力信号（ｃｆ）に対する第１のゼロフラッグ信号（ｚｆｆ）及び第１のワンフラッグ信号（ｏｆｆ）を生成して（Ｓ３０１～Ｓ３０５）、各々ルックアップテーブル２１７及びＰＥクラスター３００に伝達できる（Ｓ３０７）。

【0092】

具体的には、第１の信号感知器２１３は、第１の演算入力信号に対応する第１のゼロフラッグ信号及び第１のワンフラッグ信号を生成するが、第１の演算入力信号の値が０（Zero）であれば、第１のゼロフラッグ信号のロジック値を第１の値、第１のワンフラッグ信号のロジック値を第２の値として生成できる。次に、第１の信号感知器２１３は、第１のゼロフラッグ信号はルックアップテーブル２１７に伝達でき、第１のワンフラッグ信号はＰＥクラスター３００に伝達できる。このとき、第１の演算入力信号が０でない場合、第１の信号感知器２１３は、第１のゼロフラッグ信号及び第１のワンフラッグ信号のロジック値を前記と反対に生成できる。例えば、第１の値は１（One）であり、第２の値は０（Zero）であり、これに限定されない。

【0093】

次に、神経網加速装置１００の第２の信号感知器２１５は、信号変換器２１１から伝達された第２の演算入力信号（ｃｗ）に対する第２のゼロフラッグ信号（ｚｆｗ）及び第２のワンフラッグ信号（ｏｆｗ）を生成して（Ｓ３０９）、各々ルックアップテーブル２１７及びＰＥクラスター３００に伝達できる（Ｓ３１１）。

【0094】

具体的には、第２の信号感知器２１５は、第２の演算入力信号に対応する第２のゼロフラッグ信号及び第２のワンフラッグ信号を生成するが、第２の演算入力信号値が０（Zero）であれば、第２のゼロフラッグ信号のロジック値を第１の値、第２のワンフラッグ信号のロジック値を第２の値として生成できる。第２の信号感知器２１５は、第２のゼロフラッグ信号をルックアップテーブル２１７に伝達でき、第２のワンフラッグ信号をＰＥクラスター３００に伝達できる。このとき、第２の演算入力信号が０でない場合、第２の信号感知器２１５は、第２のゼロフラッグ信号及び第２のワンフラッグ信号のロジック値を前記と反対に生成できる。例えば、第１の値は１（One）であり、第２の値は０（Zero）であり、これに限定されない。

【0095】

次に、ルックアップテーブル２１７は、第１のゼロフラッグ信号及び第２のゼロフラッグ信号に対応する第３のゼロフラッグ信号をＰＥクラスター３００に出力できる（Ｓ３１３）。

【0096】

図５に示されるように、ルックアップテーブル２１７は、第１のゼロフラッグ信号及び第２のゼロフラッグ信号のロジック値の少なくとも一つが第１の値であれば、第３のゼロフラッグ信号のロジック値を第１の値として出力し、残りは第２の値として出力できる。例えば、第１の値は１（One）であり、第２の値は０（Zero）であり、これに限定されない。

【0097】

図１４は、本発明の実施例に係るスクラッチパッドリード及び演算処理手順を制御する方法を説明するためのフローチャートである。

【0098】

以下において、図１１のステップＳ１０７をより具体的に説明する。

【0099】

図１４に示されるように、神経網加速装置１００のＰＥクラスター３００は、信号感知器２００から伝達された演算入力信号、ゼロフラッグ信号及びワンフラッグ信号を各々スクラッチパッド３１０又はレジスタアレイ３３０に格納できる（Ｓ４０１）。

【0100】

具体的には、神経網加速装置１００は、第１及び第２の演算入力信号（ｃｆ、ｃｗ）の各々を第１及び第２のスクラッチパッド３１１、３１３に格納し、ゼロフラッグ信号（ｚｆ）をゼロフラッグレジスタアレイ３３１に格納し、第１及び第２のワンフラッグ信号（ｏｆｆ、ｏｆｗ）を第１及び第２のワンフラッグレジスタアレイ３３３、３３５に格納できる。

【0101】

次に、神経網加速装置１００のＰＥコントローラ３５０は、優先的にレジスタアレイ３３０をチェックして、ゼロフラッグ信号又はワンフラッグ信号のロジック値が第１の値であるか否かを確認できる（Ｓ４０３、Ｓ４０５）。例えば、第１の値はロジック値１（One）である場合を意味し、これに限定されないことは当然である。

【0102】

ステップＳ４０５の確認結果、ゼロフラッグ信号又はワンフラッグ信号が感知される場合、神経網加速装置１００は、ゼロフラッグ信号のロジック値が第１の値であるか否かを確認できる（Ｓ４０７）。すなわち、神経網加速装置１００は、ゼロフラッグ信号又はワンフラッグ信号のロジック値が第１の値である場合、ゼロフラッグ信号又はワンフラッグ信号が感知されると判断するものである。

【0103】

ステップＳ４０７の確認結果、ゼロフラッグ信号のロジック値が第１の値である場合、神経網加速装置１００は、第１及び第２の演算入力信号を格納するスクラッチパッド３１０のリード、並びに前記第１及び第２の演算入力信号に対する演算を全部スキップできる（Ｓ４０９、Ｓ４１１）。

【0104】

ステップＳ４０７の確認結果、ゼロフラッグ信号のロジック値が第１の値でなく、ワンフラッグ信号等のロジック値の少なくとも一つが第１の値である場合、神経網加速装置１００は、スクラッチパッド３１０のリードアクセスを一部スキップし、乗算をスキップし、加算を遂行できる（Ｓ４１３、Ｓ４１５）。例えば、第１の値はロジック値１（One）である場合を意味し、これに限定されないことは当然である。

【0105】

具体的に、神経網加速装置１００は、ワンフラッグ信号等のロジック値の一つが第１の値である場合、該ワンフラッグ信号が発生したスクラッチパッド３１０のリードアクセスをスキップし、乗算をスキップし、加算を遂行できる。

【0106】

一方、ステップＳ４０５の確認結果、ゼロフラッグ信号又はワンフラッグ信号が感知されない場合、神経網加速装置１００は、スクラッチパッド３１０のリード及び演算動作を全部遂行できる（Ｓ４１７）。

【0107】

本実施例に係る神経網加速装置１００は、入力信号（Feature、Weight）に０が入力される場合、信号感知器２００によってゼロフラッグ信号のロジック値を1として生成し、ＰＥクラスター３００内のＭＵＸ３７５に伝達されるＭＵＸ選択信号（mux selection signal）をフィードバックループ経路（feedback loop path）を選択できるようにする。

【0108】

フィードバックループ経路が選択された場合、演算器３７０には、以前のクロックサイクルで演算した値と同じ値（フィードバックされた値）が入力されるため、演算器３７０内の値は変化しない。このような場合が１回発生する場合、信号入力に対するスイッチング周波数（switching frequency）は１/２に低減され、各セルのダイナミック電流（dynamic current）は１/２だけ低減される。ゼロフラッグ信号のロジック値が第１の値に２回連続入力される場合、信号入力に対するスイッチング周波数は１/３に低減され、ダイナミック電流は１/３だけ低減される。

【0109】

前述したように、本発明の実施例は、０値が多数生成されるローデータ（raw data）であるほど、低電力（low-power）で動作できるという効果が期待でき、これに限定されない。

【0110】

本発明の属する技術分野における通常の技術者は、本発明がその技術的思想や必須特徴から逸脱しない範囲内において、他の具体的な形態で実施できるので、前述した実施例は全ての面において例示的なものであり、限定的なものでないと理解しなければならない。本発明の範囲は前記詳細な説明よりも後述する特許請求の範囲により示され、特許請求の範囲の意味及び範囲、その等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものと解析しなければならない。

【符号の説明】

【0111】

１００ 神経網加速装置
２００ 信号感知器
２１１ 信号変換器
２１３ 第１の信号感知器
２１５ 第２の信号感知器
２１７ ルックアップテーブル
３００ ＰＥクラスター
３１０ スクラッチパッド
３３０ レジスタアレイ
３５０ ＰＥコントローラ
３７０ 演算器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】