特許 7429122 シリコン単結晶の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-30

(45)【発行日】2024-02-07

(54)【発明の名称】シリコン単結晶の製造方法

(51)【国際特許分類】

   C30B 29/06 20060101AFI20240131BHJP

   C30B 15/20 20060101ALI20240131BHJP

【ＦＩ】

C30B29/06 502Z

C30B15/20

【請求項の数】 2

(21)【出願番号】P 2020003083

(22)【出願日】2020-01-10

(65)【公開番号】P2021109807

(43)【公開日】2021-08-02

【審査請求日】2022-12-19

(73)【特許権者】

【識別番号】312007423

【氏名又は名称】グローバルウェーハズ・ジャパン株式会社

(74)【代理人】

【識別番号】100101878

【弁理士】

【氏名又は名称】木下 茂

(74)【代理人】

【識別番号】100187506

【弁理士】

【氏名又は名称】澤田 優子

(72)【発明者】

【氏名】仙田 剛士

(72)【発明者】

【氏名】前田 進

(72)【発明者】

【氏名】成松 真吾

(72)【発明者】

【氏名】安部 吉亮

(72)【発明者】

【氏名】松村 尚

(72)【発明者】

【氏名】石川 高志

【審査官】宮崎 園子

(56)【参考文献】

【文献】特開２０１６－１２１０３３（ＪＰ，Ａ）

【文献】国際公開第２０１４／１７５１２０（ＷＯ，Ａ１）

【文献】仙田剛士他，赤燐高ドープＣＺ－Ｓｉ結晶におけるＳｉ－Ｐ析出物の構造解析，応用物理学会秋季学術講演会 講演予稿集，第７８回，JA，応用物理学会，2017年08月25日，７ｐ－ＰＢ６－５，２０１７福岡国際会議場

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｃ３０Ｂ ２９／０６

Ｃ３０Ｂ １５／２０

(57)【特許請求の範囲】

【請求項1】

チョクラルスキー法により育成するシリコン単結晶の製造方法であって、
ドーパントとしてリンを添加し、ボティー部の長さが１２００～２０００ｍｍ、テール部の長さが０～５０ｍｍ、シリコン単結晶のヘッドからテール部の酸素濃度が１．２×１０ ¹⁸ ～０．７×１０ ¹⁸ ａｔｏｍｓ／ｃｍ ³ となるように、シリコン単結晶を育成し、
シリコン単結晶育成中、冷却過程における各単結晶部位の７００～６００℃の通過時間をモニタリングおよび調節することにより、シリコン単結晶育成中の７００～６００℃の通過時間が３００分未満となるように調整し、
電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を作製することを特徴とするシリコン単結晶の製造方法。

【請求項2】

シリコン単結晶育成中、ＳｉおよびＰがＳｉ－Ｐ欠陥を形成し、
前記Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であり、
最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度が３×１０¹¹個／ｃｍ³以下であることを特徴とする請求項１に記載のシリコン単結晶の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、リンが添加された低抵抗率のシリコン単結晶の製造方法に関する。

【背景技術】

【0002】

パワーＭＯＳＦＥＴ（metal oxide semiconductor fieldeffect transistor）用エピタキシャルシリコンウェーハでは、基板の低抵抗率化が要求されており、現在までに１ｍΩ・ｃｍ以下の基板が知られている。シリコンウェーハの基板抵抗率を低くするには、シリコン単結晶のインゴットの引き上げ工程で溶融シリコンに抵抗率調整用のｎ型ドーパントとしてヒ素（Ａｓ）やアンチモン（Ｓｂ）添加する方法がある。しかし、これらのドーパントは非常に揮発しやすいために、シリコン単結晶中のドーパント濃度を高くすることが難しく、結果的に基板抵抗率を充分に下げることができない。そのため、ｎ型ドーパント種はＡｓやＳｂからリン（Ｐ）へと移行しており、その濃度は約１×１０²⁰ａｔｏｍｓ／ｃｃ程度となっている。

【0003】

しかしながら、単結晶インゴット成長時に高濃度のＰを添加して、例えば、抵抗率を１．１ｍΩ・ｃｍ以下にした場合、このような単結晶インゴットから切り出したシリコンウェーハにエピタキシャル膜を成長させると、エピタキシャル膜に積層欠陥（スタッキングフォルト、以下「ＳＦ」ともいう。）が多数発生する。このＳＦが段差としてエピタキシャルシリコンウェーハの表面に現れて、該ウェーハ表面のライトポイントデフェクト（ＬＰＤ）の数が増加する。

【0004】

エピタキシャル成長後のＳＦの発生原因は、結晶引き上げ中に生ずるＰと酸素（Ｏ）とのクラスター欠陥にあり、シリコン単結晶インゴット成長方法、およびその後の熱処理やエピタキシャル成長でのＳＦ抑制技術が報告されている。例えば、特許文献１では、抵抗率が０．６～０．９ｍΩ・ｃｍとなるようにリンを添加したシリコンウェーハの表面にエピタキシャル膜を成長させたエピタキシャルシリコンウェーハの製造方法において、結晶冷却過程における各結晶部位の通過温度５７０±７０℃が通過時間２００分を超えないシリコン単結晶インゴットの部位から切り出したウェーハを用いること、および、Ｐ－Ｏクラスター除去のため、シリコンウェーハの裏面酸化膜を除去後、エピタキシャル成長前に、アルゴンガス雰囲気下において１２００～１２２０℃の温度で熱処理を行うアルゴンアニール工程を導入すること、が記載されている。

【0005】

特許文献２では、チョクラルスキー法により製造されたシリコン単結晶のウェーハの裏面に酸化膜を形成する工程と、前記裏面酸化膜を除去する工程と、裏面酸化膜を除去したシリコンウェーハに対し、アルゴンガス雰囲気下において熱処理を行う工程と、アルゴンアニール後のシリコンウェーハの表面にエピタキシャル膜を形成する工程とを備えるエピタキシャルシリコンウェーハの製造方法が開示されている。さらに特許文献２では、前記エピタキシャル膜形成工程は、シリコンウェーハに対し、水素および塩化水素を含むガス雰囲気下において熱処理を行うことで、前記シリコンウェーハの表層をエッチングするプリベーク工程と、前記プリベーク工程後のシリコンウェーハの表面にエピタキシャル膜を成長する工程とを有し、前記アルゴンアニール工程はシリコンウェーハに表層に存在するリンと酸素とのクラスターを溶体化し、前記プリベーク工程は、シリコンウェーハ表層の取代がアルゴンアニール工程でクラスターが溶体化される表層の厚さよりも小さくなるように行う、エピタキシャルシリコンウェーハの製造方法が開示されている。

【0006】

しかしながら、特許文献１および２の技術とも、エピタキシャル成長前の高温でのアルゴンアニールを行うことで、この際にＰに関連する欠陥が再成長するため、エピ後のＳＦの抑制においては逆効果である。

【0007】

特許文献３では、シリコン融液に赤リンを添加したドーパント添加融液に種結晶を接触させて引き上げるシリコン単結晶の引き上げ方法が開示されている。特許文献３の方法では、シリコン単結晶の抵抗率が０．９ｍΩ・ｃｍ以下となるように、長さが５５０ｍｍ以下の直胴部を形成すること、直胴部の下端に長さ１００～１４０ｍｍのテール部を形成すること、および、直胴部の上端を５９０℃以上にした状態で該シリコン単結晶をドーパント添加融液から切り離している。

【0008】

しかしながら、１００～１４０ｍｍのテール部を形成すると、ＰおよびＳｉから形成される凝集（Ｓｉ－Ｐ）欠陥の成長を充分に抑制することができず、エピタキシャル成長後のＳＦが増加し、エピタキシャルウェーハの安定的な生産が困難である。また、直胴部の長さが５５０ｍｍであると、生産性低下による採算性の悪化の懸念もある。

【0009】

特許文献４では、シリコン単結晶の抵抗率が０．７～０．９ｍΩ・ｃｍとなるように、シリコン融液に赤リンを添加し、前記シリコン単結晶から得られる評価シリコンウェーハを１２００℃の水素雰囲気中、３０秒加熱した後に発生するピット数が０．１個／ｃｍ²以下となるように、引き上げ温度が５７０℃±７０℃となる時間内に制御しながらシリコン単結晶を引き上げる、シリコン単結晶の引き上げ方法が開示されている。

【先行技術文献】

【特許文献】

【0010】

【文献】特許第５８４５１４３号公報

【文献】特許第６４７７２１０号公報

【文献】特許第５８９２２３２号公報

【文献】国際公開第２０１４／１７５１２０号

【非特許文献】

【0011】

【文献】29th International Conference on Defects in Semiconductors, Atomic structures of grown-in Si-P precipitates in red-phosphorus heavily doped CZ-Si crystals (TuP-16)

【文献】第78回 応用物理学会秋季学術講演会 赤燐高ドープCZ-Si結晶における Si-P析出物の構造解析 (7p-PB6-6)

【文献】第6回 パワーデバイス用シリコンおよび関連半導体材料に関する研究会 （2018年12月17日(月)～18日(火)、電力中央研究所） 「赤燐高ドープCZ-Si 結晶におけるSi-P 析出物の構造解析 仙田剛士（グローバルウェーハズ・ジャパン）」

【発明の概要】

【発明が解決しようとする課題】

【0012】

シリコン単結晶の内部には、Ｐがａｔｏｍｉｃ％オーダーの量で凝集したＳｉ－Ｐ欠陥が存在することがわかっている（非特許文献１～３）。この欠陥が、エピタキシャル成長前の熱処理で完全に消滅できず、また積層欠陥を生じ、これがエピタキシャル成長前の表層付近に残存することで、エピタキシャル膜の形成時には成膜層を伝搬してＳＦを生じると推定される。

【0013】

本発明は、シリコン単結晶インゴット引き上げ時に発生するＳｉ－Ｐ欠陥の成長を抑制して、エピタキシャル成長の方法やそのプロセスにおけるばらつきに依存せず、安定的なエピタキシャル基板の生産が可能なシリコン単結晶の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明は、以下の事項からなる。
本発明のシリコン単結晶の製造方法は、チョクラルスキー（ＣＺ）法において、ドーパントとしてリンを添加し、シリコン単結晶育成中、冷却過程における各単結晶部位の７００～６００℃の通過時間をモニタリングおよび調節することにより、電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を作製することを特徴とする。

【0015】

シリコン単結晶育成中の７００～６００℃の通過時間は、３００分未満であることが好ましい。
シリコン単結晶育成の最終段階で作製されるテール部の長さは０～５０ｍｍとすることが好ましい。
シリコン単結晶育成中、ＳｉおよびＰがＳｉ－Ｐ欠陥を形成し、前記Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であり、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度が３×１０¹¹個／ｃｍ³以下であることが好ましい。

【発明の効果】

【0016】

本発明によれば、シリコン単結晶インゴットを、冷却過程における７００～６００℃の通過時間を調節しながら引き上げることで、Ｓｉ－Ｐ欠陥の成長を効果的に抑制し、エピタキシャル成長後のエピタキシャル層に発生するＳＦを制御することができる。具体的には、この発明により、Ｓｉ－Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度を３×１０¹¹個／ｃｍ³以下とすることが可能となり、前記シリコンウェーハを用いたエピタキシャルシリコンウェーハにおいて、ＳＦの発生を低減することができる。
本発明のシリコンウェーハを用いることで、エピタキシャル成長の方法やそのプロセスにおけるばらつきに依存しない、安定的なエピタキシャル基板の生産が可能となる。

【図面の簡単な説明】

【0017】

【図1】図１は、シリコン単結晶インゴットを、冷却過程における７００～６００℃の通過時間を調節しながら引き上げた場合における、同通過時間に対するシリコン単結晶インゴット内のＳｉ－Ｐ欠陥の平均サイズの依存性を示すグラフである。

【図2】図２は、エピタキシャルウェーハ表面で観察されるＳＦの個数と、冷却過程における７００～６００℃の通過時間との関係を表すグラフである。

【図3】図３は、エピタキシャルウェーハ表面で観察されるＳＦの個数と、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度との関係を示すグラフである。

【発明を実施するための形態】

【0018】

本発明のシリコン単結晶の製造方法は、チョクラルスキー（ＣＺ）法において、ドーパントとしてリンを添加し、シリコン単結晶育成中、冷却過程における７００～６００℃の通過時間を調節することにより、電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を形成することを特徴とする。

【0019】

本発明のシリコン単結晶の製造にはＣＺ法が用いられる。ＣＺ法とは、石英るつぼに多結晶シリコンを充填し、ヒーターで加熱・融解し、そのシリコン融液の液面（湯面）に、結晶成長の元となる小さな単結晶を種結晶として浸し、石英るつぼおよび種結晶を回転させながら大口径の結晶棒を引き上げる方法である。ＣＺ法によって、シリコン単結晶を製造すると、石英るつぼから溶け込んだ酸素原子が高温下に互いに集合する。したがって、ＣＺ法では、るつぼの温度や、石英るつぼおよび種結晶の回転数などを制御することで、酸素を所望の濃度で含む原料シリコンウェーハを製造することができる。

【0020】

通常のシリコン単結晶には、酸素析出物や、空孔の集合体であるボイド状欠陥（ＣＯＰ）がそれぞれ～１０⁸個／ｃｍ³および～１０⁶個／ｃｍ³含まれる。ＣＯＰは、ゲート酸化膜の耐圧劣化や接合リーク電流の増大などを引き起こすことから、ウェーハ表面からデバイス形成深さ（～１０μｍ）までは完全に除去することが望ましい。

【0021】

低抵抗率のシリコンウェーハを製造するため、シリコン単結晶インゴットの成長時にＰをはじめとするドーパントをシリコン融液中に高濃度に添加すると、ＣＯＰを低減する効果がある一方で、前記のとおり、ドーパントがＰの場合には、Ｓｉ－Ｐ欠陥が発生するので、エピ後のＳＦの抑制においては逆効果である。

【0022】

これについて、本発明では、ドーパントとしてＰを添加したシリコン融液からの単結晶インゴットの引き上げの冷却過程における温度条件およびその条件下での単結晶インゴットの通過時間を調整することで、Ｓｉ－Ｐ欠陥の発生を抑制している。

【0023】

リンには、黄リン、紫リン、黒リン、赤リンおよび紅リンなどがあるが、通常は赤リンが用いられる。リンの添加量は、シリコン融液に対して０．１０～０．３０ｗｔ％、好ましくは０．１５～０．２５ｗｔ％である。リンの添加量が前記範囲内にあるとき、引き上げたシリコン単結晶が、パワーＭＯＳＦＥＴに要求される低い抵抗率を達成できる。

【0024】

シリコン単結晶の引き上げは、シリコン単結晶引き上げの冷却過程における７００～６００℃の通過時間をモニタリングおよび調節しながら行う。Ｓｉ－Ｐ欠陥はこの冷却過程の７００℃に近い温度になると成長が促進される。よって、冷却過程における７００℃周辺の通過時間を、放射温度計や引き上げ装置のプロセス情報などを使用し、モニタリングおよび管理しながらシリコン単結晶の引き上げを行うことで、Ｓｉ－Ｐ欠陥のサイズおよび密度を調整することができる。Ｓｉ－Ｐ欠陥の成長温度領域からすると、モニタリングおよび調整範囲は７００～６００℃とするのが好ましいと言える。

【0025】

上記モニタリングおよび調整すべき温度に関して、６００℃未満であると、Ｓｉ－Ｐ欠陥の成長が遅くなり、欠陥成長への影響度は小さくなる。

【0026】

冷却過程における通過時間モニタリングおよび調節する温度範囲７００～６００℃の条件下、シリコン単結晶の同通過時間は３００分未満とすることが好ましい。引き上げ時間が３００分未満であるとき、Ｓｉ－Ｐ欠陥の最大辺長さの平均値は５０ｎｍ以下となる。図１に、冷却過程における７００～６００℃の通過時間が３００分未満であるとき、Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下となることが示されている。Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であると、Ｓｉ－Ｐ欠陥、そしてこれにより発生するＳＦの低減とが両立され、検査工程および出荷段階で不良品の発生率が低いシリコンウェーハを歩留まりよく製造することができる。

【0027】

また、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度は３×１０¹¹ｃｍ^-3以下であることが好ましい。最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度が３×１０¹¹ｃｍ^-3以下であることで、エピタキシャル成長後のＳＦを抑制することができる。

【0028】

Ｓｉ－Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度を３×１０¹¹個／ｃｍ³以下とすることで、前記シリコンウェーハを用いたエピタキシャルシリコンウェーハにおいて、エピタキシャル成長後のＳＦの発生を低減することができる。図２に、冷却過程における７００～６００℃の通過時間を３００分未満の時間で引き上げた場合のＳＦ密度が約１×１０^３cm^-2以下であり、充分に低減されていることが示されている。

【0029】

シリコン単結晶育成の最終段階で形成されるテール部の長さは０～５０ｍｍとすることが好ましい。シリコン単結晶インゴットは、結晶直径が一定であるボディー部と、結晶直径が徐々に減少するテール部とからなる。ボディー部の長さは、通常５００～２０００ｍｍ程度であるが、ボディー部の長さが１２００ｍｍを下回る場合に、収率が悪く、採算性が悪化する。よって、ボディー部の長さは１２００～２０００ｍｍとするのが好ましい。一方、テール部の長さを０～５０ｍｍとすることで、Ｓｉ－Ｐ欠陥の成長温度である７００～６００℃でのシリコン単結晶の引き上げ時間が短縮されることとなり、結果として、Ｓｉ－Ｐ欠陥の成長が抑制され、エピタキシャル成長後のＳＦが低減され、エピタキシャルウェーハの安定的生産に繋がる。

【0030】

得られるシリコン単結晶の電気抵抗率は、０．６～１．０ｍΩ・ｃｍ、具体的には０．７～０．９ｍΩ・ｃｍである。電気抵抗率０．６～１．０ｍΩ・ｃｍは、先端パワーＭＯＳＦＥＴに適用するに最適な抵抗率である。なお、電気抵抗率は、シリコン単結晶インゴットまたは該シリコン単結晶インゴットを切り出したウェーハを四探針法を用いて測定したバルク抵抗率である。

【0031】

Ｓｉエピタキシャル成長は、通常ＣＺ基板の上に、例えば、キャリアガスである水素（Ｈ₂）およびソースガスであるトリクロロシラン（ＳｉＨＣｌ₃）などのガスを使用し、化学気相成長法（ＣＶＤ）で、単結晶Ｓｉを形成するものである。従来のシリコンウェーハでは、高濃度Ｐドープに起因したＳｉ－Ｐ欠陥のためにエピタキシャル成長後にＳＦが発生していたが、本発明では、Ｓｉ－Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度を３×１０¹¹個／ｃｍ³以下とすることで、ＳＦが低密度のエピタキシャルシリコンウェーハを製造することができる。そして、このようなシリコン単結晶インゴットは、前記のとおり、冷却過程における７００～６００℃の通過時間を３００分未満としてシリコン単結晶を引き上げることで、安定した生産が可能である。

【実施例】

【0032】

以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
［実施例１］
ＣＺ法により、ｎ型ドーパントとしてリンを添加したシリコン融液から、冷却過程における７００～６００℃の通過時間をモニタリングおよび制御し、直径２００ｍｍで結晶方位（００１）の単結晶インゴットを引き上げた。
ここで、得られる単結晶インゴットから切り出したシリコンウェーハの抵抗率が１．１～０．６ｍΩ・ｃｍとなるように、単結晶インゴットのヘッドからテールにかけて、それぞれ、リン濃度を約０．７×１０²⁰～１．３×１０²⁰ａｔｏｍｓ／ｃｍ³とし、酸素濃度を１．２×１０¹⁸～０．７×１０¹⁸ａｔｏｍｓ／ｃｍ³とした。

【0033】

シリコン単結晶の引き上げ時の温度プロファイルより、冷却過程における各単結晶部位の７００～６００℃を通過する時間を求めた。この７００～６００℃での通過時間と、各単結晶部位の任意のバルク部結晶欠陥を透過電子顕微鏡（ＴＥＭ）で観察し、Ｓｉ－Ｐ欠陥の最大辺長さの平均値を求めた。図１に示すように、３００分未満の時間で通過した部位では、Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であった。

【0034】

単結晶インゴットをワイヤソーでウェーハにスライスした。次いで、シリコンウェーハに対して、公知の方法により、面取り、歪み層の除去、エッチングを施した後、ウェーハ表面を鏡面加工した。

【0035】

Ｈ₂ベイキングで、鏡面加工したウェーハ表面を清浄化した後に、厚さ１０μｍになるように単結晶Ｓｉのエピタキシャル成長を行った。得られたエピタキシャルシリコンウェーハの表面に存在するＳＦの密度を、顕微鏡で目視計測した。図２より、３００分未満の時間で通過した部位では、ＳＦが約１×１０³cm^-2以下であり、低減されていた。

【0036】

Ｓｉ－Ｐ欠陥のサイズとＬＰＤとの相関性を確認したところ、３５ｎｍ以上のＳｉ－Ｐの影響が大きいことがわかった（図３）。なお、Ｓｉ－Ｐ欠陥の分布を正規分布と仮定した。

【図1】

【図2】

【図3】