特許 7434367 メモリビットセルの電圧調整システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-09

(45)【発行日】2024-02-20

(54)【発明の名称】メモリビットセルの電圧調整システム

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240213BHJP

【ＦＩ】

H02M3/155 H

【請求項の数】 17

(21)【出願番号】P 2021570330

(86)(22)【出願日】2020-05-27

(65)【公表番号】

(43)【公表日】2022-08-12

(86)【国際出願番号】 US2020034712

(87)【国際公開番号】W WO2020243179

(87)【国際公開日】2020-12-03

【審査請求日】2023-04-07

(31)【優先権主張番号】16/425,579

(32)【優先日】2019-05-29

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ミゲル ロドリゲス

(72)【発明者】

【氏名】ステファン ヴィクトル コソノキー

(72)【発明者】

【氏名】ケイシー リー ハーディ

【審査官】栗栖 正和

(56)【参考文献】

【文献】特開２０００－２９３２４１（ＪＰ，Ａ）

【文献】特開平０７－０３８０５６（ＪＰ，Ａ）

【文献】特開平０９－２８５１０６（ＪＰ，Ａ）

【文献】特開２０１０－２３１８５３（ＪＰ，Ａ）

【文献】特開２０１４－１８７７６４（ＪＰ，Ａ）

【文献】特開平１０－２４７３８６（ＪＰ，Ａ）

【文献】特開昭６０－０４６７６６（ＪＰ，Ａ）

【文献】特開平０４－２９５２７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

１つ以上のコンパレータと、
制御論理と、
電力ステージ回路と、を備え、
前記制御論理は、
第１の供給電圧レールを受け取ることと、
前記第１の供給電圧レールを１つ以上の閾値電圧と比較することに基づいて前記１つ以上のコンパレータによって生成された１つ以上の比較信号を受信することと、
前記１つ以上の比較信号に基づいて１つ以上のモード制御信号を生成することであって、前記１つ以上のモード制御信号は、１つ以上のモードインジケータと、バイパスイネーブルインジケータと、電圧基準選択インジケータと、を含む、ことと、
を行うように構成されており、
前記電力ステージ回路は、
前記１つ以上のモード制御信号を受信することと、
前記第１の供給電圧レールから第２の供給電圧レールを生成することであって、前記第２の供給電圧レールの電圧レベルは、前記１つ以上のモード制御信号に基づいており、前記第２の供給電圧レールの電圧レベルは、前記第１の供給電圧レールの電圧レベルに対して大きい、小さい、又は、同等のレベルとすることができる、ことと、
前記第２の供給電圧レールを用いて１つ以上のデバイスに電力を供給することと、
を行うように構成されている、
回路。

【請求項2】

前記制御論理は、前記１つ以上の比較信号に基づいて、ステップダウンモード、ステップアップモード又はバイパスモードのうち何れかを選択するように構成されており、前記電力ステージ回路は、前記制御論理による選択に基づいて、前記ステップダウンモード、ステップアップモード又はバイパスモードで動作するように構成されている、
請求項１の回路。

【請求項3】

第１のモードにおいて、前記第２の供給電圧レールは前記第１の供給電圧レールよりも高く、第２のモードにおいて、前記第２の供給電圧レールは前記第１の供給電圧レールよりも低い、
請求項１の回路。

【請求項4】

前記電圧基準選択インジケータは、目標となる調整された電圧を決定するための閾値を決定する、
請求項１の回路。

【請求項5】

前記第１の供給電圧レールは、少なくとも１つのプロセッサへの供給電圧である、
請求項１の回路。

【請求項6】

前記第２の供給電圧レールは、少なくとも１つ以上の第２のデバイスへの供給電圧であり、前記１つ以上の第２のデバイスは、少なくとも１つのメモリデバイスを含む、
請求項５の回路。

【請求項7】

第１の供給電圧レールを受け取ることと、
前記第１の供給電圧レールを１つ以上の閾値電圧と比較することに基づいて１つ以上のコンパレータによって生成された１つ以上の比較信号を受信することと、
前記１つ以上の比較信号に基づいて１つ以上のモード制御信号を生成することであって、前記１つ以上のモード制御信号は、１つ以上のモードインジケータと、バイパスイネーブルインジケータと、電圧基準選択インジケータと、を含む、ことと、
前記第１の供給電圧レールから第２の供給電圧レールを生成することであって、前記第２の供給電圧レールの電圧レベルは、前記１つ以上のモード制御信号に基づいており、前記第２の供給電圧レールの電圧レベルは、前記第１の供給電圧レールの電圧レベルに対して大きい、小さい、又は、同等のレベルとすることができる、ことと、
前記第２の供給電圧レールを用いて１つ以上のデバイスに電力を供給することと、を含む、
方法。

【請求項8】

制御論理が、前記１つ以上の比較信号に基づいて、ステップダウンモード、ステップアップモード又はバイパスモードのうち何れかを選択することと、
前記制御論理による選択に基づいて、電力ステージ回路を、ステップダウンモード、ステップアップモード又はバイパスモードで動作させることと、を含む、
請求項７の方法。

【請求項9】

第１のモードにおいて、前記第２の供給電圧レールは前記第１の供給電圧レールよりも高く、第２のモードにおいて、前記第２の供給電圧レールは前記第１の供給電圧レールよりも低い、
請求項７の方法。

【請求項10】

前記電圧基準選択インジケータは、目標となる調整された電圧を決定するための閾値を決定する、
請求項７の方法。

【請求項11】

前記第１の供給電圧レールは、少なくとも１つのプロセッサへの供給電圧である、
請求項１０の方法。

【請求項12】

前記第２の供給電圧レールは、少なくとも１つ以上の第２のデバイスへの供給電圧であり、前記１つ以上の第２のデバイスは、少なくとも１つのメモリを含む、
請求項１１の方法。

【請求項13】

第１の供給電圧レールによって電力供給される少なくとも１つのプロセッサと、
第２の供給電圧レールによって電力供給される少なくとも１つのメモリデバイスと、
電圧調整モジュールと、を備えるシステムであって、
前記電圧調整モジュールは、
前記第１の供給電圧レールを受け取ることと、
前記第１の供給電圧レールを１つ以上の閾値電圧と比較することに基づいて１つ以上の比較信号を生成することと、
前記１つ以上の比較信号に基づいて１つ以上のモード制御信号を生成することであって、前記１つ以上のモード制御信号は、１つ以上のモードインジケータと、バイパスイネーブルインジケータと、電圧基準選択インジケータと、を含む、ことと、
前記第１の供給電圧レールから前記第２の供給電圧レールを生成することであって、前記第２の供給電圧レールの電圧レベルは、前記１つ以上のモード制御信号に基づいており、前記第２の供給電圧レールの電圧レベルは、前記第１の供給電圧レールの電圧レベルに対して大きい、小さい、又は、同等のレベルとすることができる、ことと、
を行うように構成されている、
システム。

【請求項14】

前記１つ以上のモードインジケータは、複数の位相インターリーブチャネルモジュール内の複数のデコーダに結合されている、
請求項１３のシステム。

【請求項15】

前記電圧調整モジュールは、前記１つ以上の比較信号に基づいて、ステップダウンモード、ステップアップモード又はバイパスモードで動作するように構成されている、
請求項１３のシステム。

【請求項16】

第１のモードにおいて、前記第２の供給電圧レールは前記第１の供給電圧レールよりも高く、第２のモードにおいて、前記第２の供給電圧レールは前記第１の供給電圧レールよりも低い、
請求項１３のシステム。

【請求項17】

前記電圧調整モジュールは、前記１つ以上のモード制御信号に基づいて、複数の位相インターリーブ技術のうち所定の位相インターリーブ技術を使用するように構成された電力ステージ回路を含む、
請求項１３のシステム。

【発明の詳細な説明】

【背景技術】

【0001】

（関連技術の説明）
現代の半導体チップは、異なる供給電圧要件を有する様々な回路及び構成要素を含む。例えば、半導体チップ（例えば、システムオンチップ（ＳｏＣ））は、プロセッサやメモリビットセルアレイ等の多くの構成要素を含む。プロセッサへの供給電圧を、本明細書では「論理電圧（logic voltage）」と呼ぶことに留意されたい。メモリビットセルに電力を供給するための現在のソリューションは、２つのカテゴリに大別される。メモリビットセル電圧が論理電圧に接続されているか、メモリに別の電圧レールが使用されるかである。論理電圧をメモリビットセル電圧に接続すると、最大論理電圧と最小論理電圧が制限され、システムパフォーマンスに大きな影響を与える。別の電圧レールが使用される場合、別の電圧レールを外部又は内部で生成することができる。外部での生成は、パッケージと基板のリソースを費やし、コストと複雑さを増大させる。内部での生成は、通常、リニア電圧レギュレータを介して実現され、リニア電圧レギュレータは、所望の最大メモリビットセル電圧よりも高い個別の電圧レールを必要とする。このことは、パッケージとダイのレイアウトを複雑にするだけでなく、追加的な供給電圧を必要とする。また、ドロップアウトが大きい場合、リニア電圧レギュレータは非効率である。

【0002】

添付の図面と併せて以下の説明を参照することによって、本明細書に記載される方法及びメカニズムの利点をより良く理解することができる。

【図面の簡単な説明】

【0003】

【図1】汎用コンピューティングシステム（generic computing system）の一実施形態のブロック図である。

【図2】コンピューティングシステムの一実施形態のブロック図である。

【図3】電圧調整モジュールを実装するための回路の一部の一実施形態のブロック図である。

【図4】コンピューティングシステム内の電圧調整モジュール回路の一実施形態のブロック図である。

【図5】一実施形態による、電圧調整モジュールで使用される電力ステージ回路（power stage circuitry）の図である。

【図6】電力ステージ回路の一実施形態を示す図である。

【図7】論理電圧（ＶＤＤ）に対してプロットされたメモリ電圧（ＶＤＤＭ）の異なる実施形態のグラフである。

【図8】２つの供給電圧レールのうち何れがより高い電圧を有するかを決定するための高電圧（ＶＨＩＧＨ）セレクタ回路の一実施形態を示す図である。

【図9】１つ以上のプログラム可能な閾値に基づいて、入力電圧レールから生成された出力電圧レールを動的に調整する方法の一実施形態を示す一般化されたフロー図である。

【図10】入力供給電圧レールよりも小さいダイナミックレンジを有する出力供給電圧レールを生成する方法の一実施形態を示す一般化されたフロー図である。

【図11】電圧調整回路においてトランジスタ幅を動的に調整する方法の一実施形態を示す一般化されたフロー図である。

【図12】回路表現を記憶する非一時的なコンピュータ可読記憶媒体の一実施形態を示すブロック図である。

【発明を実施するための形態】

【0004】

以下の説明では、本明細書に示される方法及びメカニズムの十分な理解を提供するために、多数の具体的な詳細が示されている。しかしながら、当業者は、これらの具体的な詳細無しに様々な実施形態を実施できることを認識すべきである。本明細書に記載されたアプローチを曖昧にすることを避けるために、場合によっては、周知の構造、構成要素、信号、コンピュータプログラム命令及び技術が詳細に示されていない。説明を簡単且つ明確にするために、図面に示される要素は必ずしも縮尺通りに描かれていないことを理解されたい。例えば、いくつかの要素の寸法は、他の要素に比べて誇張されている場合がある。

【0005】

論理電圧レールからメモリビットセル電圧レールを動的に生成するための様々なシステム、装置及び方法が開示される。一実施形態では、電圧調整モジュールは、少なくとも１つ以上のコンパレータと、制御論理と、電力ステージ回路と、を含む。モジュールは、入力電圧レールを受け取り、１つ以上のコンパレータを使用して、入力電圧レールを１つ以上の閾値電圧と比較する。コンパレータ（複数可）からの比較信号（複数可）は、制御論理に結合される。制御論理は、比較信号に基づいて、及び、出力電圧レールに望ましいプログラム可能なダイナミックレンジに基づいて、モード制御信号を生成する。モード制御信号は、出力電圧レールの特定の電圧レベルを設定するために、電力ステージ回路に提供される。一実施形態では、出力電圧レールは、１つ以上のメモリビットセルアレイに供給するために使用される。出力電圧レールは、入力電圧レールよりも大きいか、小さいか、同等であり得る。一実施形態では、電力ステージ回路は、複数の再構成可能なスイッチトキャパシタ（switched-capacitors）を含む。別の実施形態では、電力ステージ回路は、複数の再構成可能なインダクタを含む。

【0006】

一般に、メモリビットセル電圧レールに対してより高い又はより低い電圧を論理電圧レールから生成することができる。様々な実施形態において、電圧調整モジュールは、論理電圧レールとメモリビットセル電圧レールとの間の変換比を動的に変更する機能を備えている。変換比の変更は、論理電圧レールの電圧レベルと、メモリビットセル電圧レールの所望の目標電圧レベルと、に基づいている。一実施形態では、電圧調整モジュールは、動作中に複数の異なるモードを切り替える。モードは、論理電圧レールの電圧レベルの変化を検出することに応じて自動的に切り替わる。モードを切り替えるための閾値はプログラム可能である。様々な実施形態において、電圧調整モジュールは、プログラムされた閾値に基づいて、（論理電圧とメモリビットセル電圧との間の）電圧変換比を変更する。

【0007】

様々な実施形態において、論理電圧レールは、プロセッサの電力管理命令によって、又は、プロセッサの動作モードの変化によって変わり得る。一実施形態では、メモリビットセルは、プロセッサのダイナミックレンジの全体を有しない。場合によっては、メモリビットセルは、変動する電力供給電圧で動作するためのダイナミックレンジがプロセッサよりも小さい。例えば、一実施形態では、メモリビットセルは、最小電圧レベルが論理電圧の最小電圧レベルよりも高く、メモリビットセルは、最大電圧レベルが論理電圧の最大電圧レベルよりも低い。そのため、メモリビットセル電圧レールのための供給電圧を論理電圧レールから引き出すのは困難であり得る。したがって、一実施形態では、電圧調整モジュールは、論理電圧を、比較的大きなダイナミックレンジから、メモリビットセルに供給するための比較的小さなダイナミックレンジに変換する。

【0008】

図１を参照すると、汎用コンピューティングシステム１００の一実施形態のブロック図が示されている。一実施形態では、コンピューティングシステム１００は、少なくとも第１のデバイス１１０と、電圧調整モジュール１２０と、第２のデバイス１３０と、を含む。コンピューティングシステム１００は、図を曖昧にすることを避けるために図示されていない任意の数の他のデバイスを含むことができることに留意されたい。一実施形態では、第１のデバイス１１０は、第１の電圧レール１１５によって供給され、第２のデバイス１３０は、第２の電圧レール１２５によって供給される。電圧調整モジュール１２０は、第１の電圧レール１１５から第２の電圧レール１２５を生成し、第２の電圧レール１２５は、第１の電圧レール１１５よりも大きいか、小さいか、同等の電圧であり得る。

【0009】

一実施形態では、第１のデバイス１１０はプロセッサであり、第２のデバイス１３０はメモリデバイス（例えば、１つ以上のメモリビットセルアレイ）である。この実施形態では、メモリビットセル電圧（Ｖｄｄｍ）は、論理電圧（Ｖｄｄ）から生成され、Ｖｄｄｍの設定点は、システムのパフォーマンス及び電力を最適化するために、Ｖｄｄよりも大きいか、小さいか、追従する（track）ことができる。他の実施形態では、第１のデバイス１１０は別のタイプのデバイスであり、及び／又は、第２のデバイス１３０は別のタイプのデバイスである。一実施形態では、電圧調整モジュール１２０はプログラム可能であり、第２の電圧レール１２５のダイナミックレンジを、第２のデバイス１３０の所望の動作範囲に基づいて設定することができる。様々な実施形態では、電圧調整モジュール１２０は、１つ以上のコンパレータと、制御論理と、電力ステージ回路と、を含む。一実施形態では、電力ステージ回路は、スイッチトキャパシタブーストを使用する。別の実施形態では、電力状態回路は、集積インダクタを使用する。他の実施形態では、電圧調整モジュール１２０は、他のタイプの電圧ブースト及び／又は変換技術を使用することができる。

【0010】

図２を参照すると、コンピューティングシステム２００の一実施形態のブロック図が示されている。図示するように、システム２００は、デスクトップコンピュータ２１０、ラップトップコンピュータ２２０、サーバ２３０、モバイルデバイス２４０等のチップ、回路、構成要素等を表す。他のデバイスも可能であり、企図されている。図示した実施形態では、システム２００は、少なくとも、電圧レール２０３によって電力供給される第１のデバイス２０２と、電圧調整モジュール２０４と、電圧レール２０５によって電力供給される第２のデバイス２０６と、を含む。一実施形態では、第１のデバイス２０２は処理ユニットであり、第２のデバイス２０６はメモリデバイス（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス）である。システム２００は、図を曖昧にすることを避けるために図示されていない他の任意の数の構成要素を含むことができることに留意されたい。一実施形態では、電圧調整モジュール２０４は、電圧レール２０３から電圧レール２０５を生成し、電圧レール２０５の電圧は、所望の設定点を満たし、第２のデバイス２０６のための所望のダイナミックレンジを有する。電圧調整モジュール２０４の動作に関する更なる詳細は、本開示の残りの部分を通して提供される。

【0011】

図３を参照すると、電圧調整モジュール３００を実装するための回路の一部の一実施形態のブロック図が示されている。一実施形態では、コンパレータ３０５Ａ～３０５Ｃは、入力電圧、１つ以上の基準電圧、及び、クロックを受信する。「入力電圧」、「Ｖｄｄ」及び「論理電圧」という用語は、本明細書では交換可能に使用されることに留意されたい。また、「基準電圧」を、本明細書では「電圧閾値」と呼ぶことがあることに留意されたい。図３に示すように、３つの別個の基準電圧を受ける３つのコンパレータ３０５Ａ～３０５Ｃが存在する。コンパレータ３０５Ａ～３０５Ｃの出力は、モードデコーダ３１０に提供される。３つのコンパレータ３０５Ａ～３０５Ｃを有することは、１つの特定の実施形態を示していることを理解されたい。他の実施形態では、他の数のコンパレータ３０５Ａ～３０５Ｃが、他の数の基準電圧を受け取ることができる。

【0012】

一実施形態では、モードデコーダ３１０は、モード制御信号Ｓ０，Ｓ１と、バイパスイネーブル信号ＢＹＰ＿ＥＮと、電圧基準選択信号ＶＲＥＦ＿ＳＥＬと、を生成する。一実施形態では、モード制御信号Ｓ０，Ｓ１は、複数の位相インターリーブチャネルユニット内のモードｔｏＭＵＸデコーダブロック（mode to MUX decoder blocks）に提供される。一実施形態では、バイパスイネーブル信号は、入力電圧Ｖ_ＩＮが出力電圧（Ｖ_Ｏ）に直接接続されているかどうかを決定するバイパススイッチを制御する。一実施形態では、電圧基準選択信号ＶＲＥＦ＿ＳＥＬは、何れの電圧閾値が、目標となる調整されたＶ_Ｏ電圧を決定するために調整コンパレータに結合されるかを決定する。

【0013】

図４を参照すると、コンピューティングシステム内の電圧調整モジュール回路４００の一実施形態のブロック図が示されている。一実施形態では、（図３の）モードデコーダ３１０は、電圧調整モジュール回路４００内の様々なユニットに結合されるＳ０、Ｓ１、ＶＲＥＦ＿ＳＥＬ及びＢＹＰ＿ＥＮ制御信号を生成することに留意されたい。一実施形態では、入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_Ｏは、Ｖ_ＨＩＧＨセレクタ４０５に提供され、Ｖ_ＨＩＧＨセレクタ４０５は、何れの電圧が高いかを決定し、この電圧Ｖ_ＨＩＧＨを、電圧調整モジュール回路４００内の他のユニットに提供する。一実施形態では、Ｖ_ＨＩＧＨ信号は、インターリーブチャネルモジュール４２５Ａ～４２５Ｔ内のレベルシフタ、ゲートドライバ及び電力ステージに結合される。Ｖ_ＨＩＧＨセレクタ４０５の実施形態の一例が図８に示されている。一実施形態では、バイパススイッチ４１０は、入力電圧Ｖ_ＩＮを受け取り、バイパス信号ＢＹＰ＿ＥＮの値に応じて、入力電圧Ｖ_ＩＮを出力電圧Ｖ_Ｏに接続するか、入力電圧Ｖ_ＩＮを出力電圧Ｖ_Ｏから分離する。

【0014】

一実施形態では、Ｖ_ＲＥＦマルチプレクサ（ＭＵＸ）４２５は、２つの電圧（Ｖ_ＲＥＦ１及びＶ_ＲＥＦ２）と、選択信号ＶＲＥＦ＿ＳＥＬとを受け取る。Ｖ_ＲＥＦマルチプレクサ（ＭＵＸ）４２５の出力は、コンパレータ４１５Ａの一方の入力及びコンパレータ４１５Ｂの一方の入力に結合されている。出力電圧Ｖ_Ｏは、コンパレータ４１５Ａ～４１５Ｂにも結合されている。コンパレータ４１５Ａ～４１５Ｂは、何れの電圧が高いか（Ｖ_ＲＥＧ又はＶ_Ｏ）を示す出力ＣＭＰ＿Ｒ及びＣＭＰ＿Ｆを生成する。コンパレータ４１５Ａは、非反転クロック信号によってクロックされ、コンパレータ４１５Ｂは、反転クロック信号によってクロックされ、それによって、コンパレータ４１５Ａ，４１５Ｂは、互いに位相がずれた状態に保たれることに留意されたい。コンパレータ４１５Ａの出力ＣＭＰ＿Ｒは、位相インターリーバ４２０Ａに結合され、コンパレータ４１５Ｂの出力ＣＭＰ＿Ｒは、位相インターリーバ４２０Ｂに結合される。位相インターリーバ４２０Ａの出力は、インターリーブチャネルモジュール４３０Ａ～４３０Ｊに結合され、位相インターリーバ４２０Ｂの出力は、インターリーブチャネルモジュール４３０Ｋ～４３０Ｔに結合される。位相インターリーバ４２０Ａ～４２０Ｂは、互いに位相が異なるクロック信号を生成し、これらのクロック信号を、異なるインターリーブチャネルモジュール４３０Ａ～４３０Ｔに送信する。

【0015】

示されているように、各インターリーブチャネルモジュール４３０Ａ～４３０Ｊは、モードｔｏＭＵＸデコーダ（mode to mux decoder）と、非オーバーラップクロックジェネレータと、Ｖ_ＩＮ及びＶ_ＨＩＧＨとＭＵＸ＿ＣＴＲＬ信号とＰＨＩ１ｘ及びＰＨＩ２ｘ信号とを受信するマルチプレクサ（mux）と、レベルシフタと、Ｖ_ＩＮ及びＶ_ＨＩＧＨとレベルシフタからの出力とを受け取る電力ステージ及びゲートドライバと、を含む。同様に、各インターリーブチャネルモジュール４３０Ｋ～４３０Ｔは、モードｔｏＭＵＸデコーダと、非オーバーラップクロックジェネレータと、マルチプレクサと、レベルシフタと、電力ステージ及びゲートドライバと、を含む。モードｔｏＭＵＸデコーダは、モードデコーダ３１０によって生成された２つのモード信号Ｓ０，Ｓ１を受信する。モードｔｏＭＵＸデコーダは、モードデコーダ３１０によって生成されたモード信号Ｓ０，Ｓ１の値に基づいて、所望のＶ_ＩＮからＶ_Ｏへの変換比を達成するために、何れの制御信号が電力ステージ及びゲートドライバにルーティングされるかを決定する。インターリーブチャネルモジュール４３０Ａ～４３０Ｔの出力は、供給電圧Ｖ_ＤＤＭをメモリブロック４４０に提供する。

【0016】

回路及び回路４００内の制御論理によって生成される制御信号の構成は、メモリブロック４４０へのメモリビットセル供給電圧Ｖ_ＤＤＭが、入力電圧Ｖ_ＩＮに対して大きい、小さい又は同等であることを可能とし得ることに留意されたい。回路４００は、別個の供給電圧レールを必要とするのではなく、メモリビットセル供給電圧Ｖ_ＤＤＭが論理電圧Ｖ_ＩＮから生成されることを可能にする。

【0017】

図５を参照すると、一実施形態による電圧調整モジュールで使用される電力ステージ回路の図が示されている。回路５１０は、キャパシタＣ_Ｆ１，Ｃ_Ｆ２を備えた回路の一例であり、入力電圧Ｖ_ＩＮから出力電圧Ｖ_ＯＵＴへキャパシタＣ_Ｏを介して（Ｒ_Ｌで表される）負荷に供給される電圧の２：３ステップアップ変換を実施する。回路５２０は、入力電圧Ｖ_ＩＮから出力電圧Ｖ_ＯＵＴへの電圧の１：２ステップアップ変換を実施するための回路の一例である。回路５３０は、入力電圧Ｖ_ＩＮから出力電圧Ｖ_ＯＵＴへの電圧の１：１ステップダウン変換を実施するための回路の一例である。回路５１０，５２０，５３０の左側は、充電フェーズ中の回路を示し、右側は、スイッチ（図示省略）が切り替えられた後の放電フェーズ中の回路を示している。一実施形態では、これらの回路５１０，５２０，５３０は、（図４の）各インターリーブチャネルモジュール４３０Ａ～４３０Ｔの電力ステージ及びゲートドライバ内で使用される。他の実施形態では、他の回路を各インターリーブチャネルモジュールの電力ステージ及びゲートドライバ内で使用して、他のステップアップ又はステップダウン変換比を達成できることを理解されたい。

【0018】

図６を参照すると、電力ステージ回路６００の一実施形態の図が示されている。一実施形態では、回路６００は、論理電圧をメモリビットセル電圧に変換するための電圧調整モジュール回路（例えば、図４の回路４００）内に配置され、メモリビットセルは、負荷抵抗器Ｒ_Ｌによって表される。例えば、一実施形態では、回路６００は、（図４の）各インターリーブチャネルモジュール４３０Ａ～４３０Ｔ内に配置されている。一実施形態では、電圧調整位相インターリーブ技術は、回路６００を使用して実行される。例えば、回路６００は、必要なキャパシタＣ_Ｏ及びＶ_ＯＵＴリップルを最小化するために位相インターリーブ技術を実施する。一実施形態では、回路６００は、２つのフライングキャパシタＣ_Ｆ１，Ｃ_Ｆ２と、１１個の電源スイッチＳＷ１～１１と、を含む。異なる充電又は放電経路をとることにより、回路６００によって複数の異なる利得比を達成することができる。回路６００は、一実施形態で使用可能な電力ステージ回路の一例に過ぎないことを理解されたい。他の実施形態では、他のタイプの電力ステージ回路（例えば、集積インダクタ）を電圧調整モジュール回路内で使用することができる。

【0019】

図７を参照すると、論理電圧（Ｖ_ＤＤ）に対してプロットされたメモリ電圧（Ｖ_ＤＤＭ）の実施形態の異なるグラフ７０５，７１０が示されている。グラフ７０５，７１０は、電圧調整モジュール回路４００（例えば、電圧調整モジュール回路４００）においてプログラムすることができるメモリ電圧対論理電圧の２つの例を示していることを理解されたい。他の実施形態では、論理電圧からメモリ電圧を生成するための他の設定点及び変換比を電圧調整モジュール回路にプログラムして、他の所望の変換パターンを達成することができる。一実施形態では、グラフ７０５に示すように、論理電圧の図示された部分に対し、ステップアップモード、バイパスモード及びステップダウンモードを使用してメモリ電圧がプログラムされる。別の実施形態では、メモリ電圧が、グラフ７１０に示すパターンに従うようにプログラムされ、ステップアップモード又はステップダウンモードのみが使用される。他の実施形態では、メモリ電圧は、他の構成のステップアップモード、バイパスモード、及び／又は、ステップダウンモードを用いる他のパターンに従うようにプログラムされる。

【0020】

図８を参照すると、２つの供給電圧レールのうち何れがより高い電圧を有するかを決定するための高電圧（_ＨＩＧＨ）セレクタ回路８００の一実施形態の図が示されている。一実施形態では、ＶＤＤ１は、電圧調整モジュール回路（例えば、図４の回路４００）によって受け取られる入力電圧であり、ＶＤＤ２は、電圧調整モジュール回路によって生成される出力電圧である。一実施形態では、入力電圧ＶＤＤ１は、プロセッサ及び／又はシステムオンチップ（ＳｏＣ）の１つ以上の他の構成要素に供給される論理電圧レールである。一実施形態では、出力電圧ＶＤＤ２は、１つ以上のメモリビットセルアレイに供給されるメモリビットセル電圧レールである。一実施形態では、Ｖ_ＨＩＧＨセレクタ回路８００は、動的トランジスタ幅リサイジングを実施するための動的な幅のデバイス８１５，８２５，８３０，８５０を含む。

【0021】

一実施形態では、ＰＭＯＳ感知デバイス８４０は、ＶＤＤ１及びＶＤＤ２電圧を感知するために使用される。これらの感知デバイス８４０の出力は、ＮＭＯＳハーフラッチ８２０に結合され、次に、ＮＭＯＳハーフラッチ８２０の出力は、Ｖ_ＨＩＧＨセレクタスイッチ８３５を制御するためのサポート論理に結合される。Ｖ_ＨＩＧＨセレクタスイッチ８３５は、ＶＤＤ１及びＶＤＤ２のうち電圧の高い方をＶ_ＨＩＧＨ出力に通過させる。一実施形態では、Ｖ_ＨＩＧＨ出力は、位相インターリーブ回路（例えば、図４のモジュール４３０Ａ～４３０Ｔ）内のレベルシフタ、ゲートドライバ及び電力ステージに結合される。

【0022】

一実施形態では、フォース１：１モード論理８４５は、モードデコーダ（例えば、図３のモードデコーダ３１０）によって生成されるモード選択信号Ｓ０，Ｓ１を受信する。論理８４５は、１：１ステップダウンモードが入力されるとハイになる信号ＯｎｅｔｏＯｎｅ＿ＥＮを生成する。一実施形態では、回路８００は、ｇ１及びｇ２制御信号の現在の状態をオーバライドして、強制的にｇ１をロー、ｇ２をハイにするフォース１：１モード論理８１０を含む。その結果、１：１モードが入力されると、Ｖ_ＨＩＧＨがＶ_ＩＮに接続される。

【0023】

一実施形態では、回路８００のアーキテクチャは、正の金属酸化物半導体（ＰＭＯＳ）の感知及び負の金属酸化物半導体（ＮＭＯＳ）ラッチデバイスのための動的トランジスタ幅リサイジングを実施する。したがって、次のＶ_ＨＩＧＨスイッチ遷移状態を感知するために使用されるデバイス対の幅が実質的に増加する。これは、Ｖ_ＨＩＧＨスイッチ遷移を誘発するために必要なＶ_ＩＮからＶ_ＯＵＴへの変化量を減らすのに役立つ。新たなＶ_ＨＩＧＨ遷移の後、デバイスの幅が通常のサイズに戻り、次のＶ_ＨＩＧＨ遷移に必要な他のデバイスのセットの幅が増加する。

【0024】

回路８００は、高電圧セレクタ回路の１つの特定の実施形態のためのトランジスタ及び他の論理の構成の一例であることを理解されたい。他の実施形態では、回路８００は、他のトランジスタ及び／又は構成要素を含み、図示したトランジスタ及び／又は構成要素の１つ以上を省略することができ、及び／又は、他の適切な方法で構成することができることを理解されたい。

【0025】

図９を参照すると、１つ以上のプログラム可能な閾値に基づいて入力電圧レールから生成された出力電圧レールを動的に調整する方法９００の一実施形態が示されている。説明のために、この実施形態のステップ及び図１０～図１１のステップを順番に示す。しかしながら、説明する方法の様々な実施形態において、説明する要素の１つ以上が同時に実行されてもよいし、図示した順序と異なる順序で実行されてもよいし、完全に省略されてもよいことに留意されたい。必要に応じて他の追加要素も実行される。本明細書に記載される様々なシステム又は装置の何れも、方法９００を実施するように構成されている。

【0026】

一実施形態では、電圧調整モジュール回路は、第１の供給電圧レール（ブロック９０５）を受け取る。一実施形態では、第１の供給電圧レールは、１つ以上のプロセッサに供給される論理電圧である。一実施形態では、第１の供給電圧レールは、プロセッサ（複数可）のモード及び／又は他の動作条件に応じて変化する。回路は、第１の供給電圧レールを、１つ以上のプログラム可能な閾値と比較する（ブロック９１０）。第１の電圧と１つ以上のプログラム可能な閾値との比較に基づいて、回路は、モードデコーダ（ブロック９１５）に提供される１つ以上の比較制御信号を生成する。次に、モードデコーダは、比較制御信号に基づいて、回路を動作させるモードを決定する（ブロック９２０）。次に、モードデコーダは、第１の供給電圧レールから第２の供給電圧レールを生成するための電力ステージ回路を制御するためのモード制御信号を生成する（ブロック９２５）。一実施形態では、電力ステージ回路は、位相インターリーブスイッチトキャパシタを使用して、第２の供給電圧レールを生成する。別の実施形態では、電力ステージ回路は、インダクタを使用して第２の供給電圧レールを生成する。

【0027】

次に、電力ステージ回路は、モード制御信号に基づいて第２の供給電圧レールの電圧を動的に調整する。第２の供給電圧レールの電圧レベルは、第１の供給電圧レールの電圧レベルに対して大きい、小さい、又は、同等であり得る。（ブロック９３０）。次に、メモリ第２の供給電圧レールを用いてメモリビットセルアレイに電力を供給する（ブロック９３５）。ブロック９３５の後に、方法９００は終了する。方法９００は、回路が第１の供給電圧レールの電圧レベルの変化を動的に調整し、メモリビットセルアレイの所望の電圧範囲を満たすように第２の供給電圧レールの電圧レベルを調整するのを可能にすることに留意されたい。

【0028】

図１０を参照すると、入力供給電圧レールよりも小さいダイナミックレンジを有する出力供給電圧レールを生成する方法１０００の一実施形態が示されている。回路は、第１のダイナミックレンジを有する入力供給電圧レールを受け取る（ブロック１００５）。この回路は、入力供給電圧レールを、１つ以上のプログラム可能な閾値と比較する（ブロック１０１０）。回路は、プログラマブルモードデコーダ及び電力ステージ回路を使用して、第１のダイナミックレンジよりも小さい第２のダイナミックレンジを有する出力供給電圧レールを生成する（ブロック１０１５）。ブロック１０１５の後に、方法１０００は終了する。

【0029】

図１１を参照すると、電圧調整モジュール回路内のトランジスタ幅を動的に調整する方法１１００の一実施形態が示されている。高電圧（Ｖ_ＨＩＧＨ）セレクタ回路は、出力供給電圧レールが入力供給電圧レールよりも大きいかどうかを検出する（ブロック１１０５）。出力供給電圧レールが入力供給電圧レールよりも大きい場合（条件付きブロック１１１０：「はい」）、電圧調整モジュール回路は、トランジスタの第１のセットをオンにし、トランジスタの第２のセットをオフにする（ブロック１１１５）。一方、出力供給電圧レールが入力供給電圧レール以下である場合（条件付きブロック１１１０：「いいえ」）、回路は、トランジスタの第１のセットをオフにし、トランジスタの第２のセットをオンにする（ブロック１１２０）。ブロック１１１５，１１２０の後に方法１１００はブロック１１０５に戻り、出力供給電圧レールと入力供給電圧レールとの間の関係を監視し続ける。

【0030】

図１２を参照すると、回路表現１２０５を記憶する非一時的なコンピュータ可読記憶媒体１２００の一実施形態を示すブロック図が示されている。一実施形態では、回路製造システム１２１０は、非一時的なコンピュータ可読記憶媒体１２００に記憶された回路表現１２０５を処理し、回路表現１２０５に基づいて任意の数の集積回路１２１５Ａ～１２１５Ｎを製造する。

【0031】

非一時的なコンピュータ可読記憶媒体１２００は、様々な適切なタイプのメモリデバイス又はストレージデバイスのうち何れかを含むことができる。媒体１２００は、インストール媒体（例えば、サムドライブ、ＣＤ－ＲＯＭ）、コンピュータシステムメモリ若しくはランダムアクセスメモリ（例えば、ＤＲＡＭ、ＤＤＲ ＲＡＭ、ＳＲＡＭ、ＥＤＯ ＲＡＭ、Ｒａｍｂｕｓ ＲＡＭ）、不揮発性メモリ（例えば、フラッシュ、磁気メディア、ハードドライブ、光ストレージ等）、レジスタ、又は、他のタイプのメモリ要素であり得る。媒体１２００は、他のタイプの非一時的なメモリ、又は、これらの任意の組み合わせを含むことができる。媒体１２００は、異なる場所（例えば、ネットワークを介して接続された異なるコンピュータシステム内）に存在する２つ以上のメモリ媒体を含むことができる。

【0032】

様々な実施形態において、回路表現１２０５は、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、ＳｙｓｔｅｍＣ、ＳｙｓｔｅｍＶｅｒｉｌｏｇ、ＲＨＤＬ等を含むがこれらに限定されないハードウェア記述言語を含む様々な適切なコンピュータ言語のうち何れかを使用して指定される。回路表現１２０５は、回路製造システム１２１０によって、集積回路１２１５Ａ～１２１５Ｎのうち１つ以上の少なくとも一部を製造するために使用可能である。回路表現１２０５のフォーマットは、少なくとも１つの回路製造システム１２１０によって認識可能である。いくつかの実施形態では、回路表現１２０５は、集積回路１２１５Ａ～１２１５Ｎの合成及び／又はレイアウトを指定する１つ以上のセルライブラリを含む。

【0033】

回路製造システム１２１０は、集積回路を製造するように構成された様々な適切な要素のうち何れかを含む。これは、例えば、（例えば、マスキングを含むことができるウェーハ上に）半導体材料を堆積するための要素、材料の除去、堆積された材料の形状の変更、（例えば、材料のドーピング、又は、紫外線処理を使用した誘電率の変更による）材料の変更等を含むことができる。また、回路製造システム１２１０は、製造された回路の正しい動作のための試験を実行することができる。

【0034】

様々な実施形態において、集積回路１２１５Ａ～１２１５Ｎは、回路表現１２０５によって指定された回路設計に従って動作し、これは、本明細書に記載された機能の何れかを実行することを含み得る。例えば、集積回路１２１５Ａ～１２１５Ｎは、本明細書に示される回路及び／又はこれらの回路の複数のインスタンスに示される様々な要素のうち何れかを含むことができる。更に、集積回路１２１５Ａ～１２１５Ｎは、他の構成要素と共に、本明細書に記載された様々な機能を実行することができる。例えば、集積回路１２１５Ａ～１２１５Ｎは、（例えば、供給電圧自体を含むのではなく）供給電圧を提供するように構成された供給電圧回路に結合することができる。更に、本明細書に記載された機能は、複数の接続された集積回路によって実行することができる。

【0035】

本明細書で使用される場合、「回路の設計を指定する回路表現…」という形式の語句は、要素が満たされるために問題の回路が製造されなければならないことを意味しない。むしろ、この語句は、回路表現が、製造されると、示されたアクションを実行するように構成されるか、指定された構成要素を含む回路を記述することを示す。

【0036】

様々な実施形態において、プログラム命令は、本明細書に記載される方法及び／又はメカニズムを実施するために使用される。例えば、ハードウェアの動作や設計を記述するプログラム命令が記述されている。一実施形態では、このようなプログラム命令は、Ｖｅｒｉｌｏｇ等のハードウェア設計言語（ＨＤＬ）によって表される。様々な実施形態において、プログラム命令は、様々な非一時的なコンピュータ可読記憶媒体の何れかに記憶される。記憶媒体は、使用中にコンピューティングシステムによってアクセス可能であり、回路製造、プログラム実行、又は、その他のために、プログラム命令をコンピューティングシステムに提供する。一般的に、このようなコンピューティングシステムは、少なくとも１つ以上のメモリと、プログラム命令を実行するように構成された１つ以上のプロセッサと、を含む。

【0037】

上述した実施形態は、実施形態の非限定的な例に過ぎないことを強調しておきたい。上記の開示が十分に理解されると、多くの変形及び修正が当業者に明らかになるであろう。以下の特許請求の範囲は、このような変形及び修正の全てを包含するものと解釈されることが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】