特許 7437170 信号処理回路及び固体撮像素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-14

(45)【発行日】2024-02-22

(54)【発明の名称】信号処理回路及び固体撮像素子

(51)【国際特許分類】

   H04N 25/772 20230101AFI20240215BHJP

   H04N 25/57 20230101ALI20240215BHJP

   H01L 27/146 20060101ALI20240215BHJP

   H03M 1/60 20060101ALI20240215BHJP

【ＦＩ】

H04N25/772

H04N25/57

H01L27/146 A

H01L27/146 F

H03M1/60

【請求項の数】 8

(21)【出願番号】P 2020007603

(22)【出願日】2020-01-21

(65)【公開番号】P2021114740

(43)【公開日】2021-08-05

【審査請求日】2022-12-21

(73)【特許権者】

【識別番号】000004352

【氏名又は名称】日本放送協会

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100161148

【弁理士】

【氏名又は名称】福尾 誠

(74)【代理人】

【識別番号】100185225

【弁理士】

【氏名又は名称】齋藤 恭一

(72)【発明者】

【氏名】後藤 正英

(72)【発明者】

【氏名】本田 悠葵

(72)【発明者】

【氏名】井口 義則

(72)【発明者】

【氏名】石井 紀彦

【審査官】鈴木 明

(56)【参考文献】

【文献】特開２０２０－１５０３７７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／００－２５／７９

Ｈ０１Ｌ ２７／１４－２７／１４８

Ｈ０３Ｍ １／６０

(57)【特許請求の範囲】

【請求項1】

検出対象の電荷量に対応してパルスを発生するパルス発生回路と、
前記パルスをカウントするカウンタ回路とを備えた、信号処理回路において、
前記パルス発生回路は、検出対象の電荷量に対応する電圧検出ノードと、前記電圧検出ノードをリセット電圧とするリセット手段と、前記電圧検出ノードの電圧が入力されるインバータ回路とを備え、
前記電荷量の検出を行う所定時間を、複数の期間に分割し、分割された各期間の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする、信号処理回路。

【請求項2】

請求項１に記載の信号処理回路において、
前記カウンタ回路のビット数に対応するメモリと、
前記カウンタ回路と前記メモリとを接続するカウンタ出力スイッチと
を更に備えることを特徴とする信号処理回路。

【請求項3】

請求項１又は２に記載の信号処理回路において、
前記所定時間は１フレーム期間であり、前記所定時間を分割した第１検出期間と第２検出期間の長さは、２の累乗の比とすることを特徴とする信号処理回路。

【請求項4】

請求項３に記載の信号処理回路において、
前記カウンタ回路のビット数ｎに対して、第１検出期間と第２検出期間の長さの比を２ⁿとすることを特徴とする信号処理回路。

【請求項5】

請求項１乃至４のいずれか一項に記載の信号処理回路を、各画素に設けた固体撮像素子。

【請求項6】

請求項５に記載の固体撮像素子において、
画素ごとに、又は、複数の画素をまとめたブロックごとに、分割された各期間のパターンを異ならせることを特徴とする固体撮像素子。

【請求項7】

画素ごとに、光電変換した電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた信号処理回路を有する、固体撮像素子において、
前記電荷量を第１検出期間で検出する画素と、前記電荷量を第２検出期間で検出する画素とを、隣接して配置し、両画素の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする、固体撮像素子。

【請求項8】

請求項５乃至７のいずれか一項に記載の固体撮像素子において、
各画素を構成する回路要素を異なる基板に形成し、前記基板を３次元積層したことを特徴とする固体撮像素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理回路及び固体撮像素子に関し、特に、固体撮像素子（イメージセンサ）の各画素において、光電変換した信号をＡ／Ｄ（アナログ／デジタル）変換する信号処理回路と、それを利用した固体撮像素子に関する。

【背景技術】

【0002】

従来、固体撮像素子は、光電変換された信号（電荷量又は電圧）をアナログ信号として処理していたが、信号を固体撮像素子内でＡ／Ｄ変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。

【0003】

例えば、ＣＭＯＳイメージセンサなどにおいて、縦横にアレイ状に並んだ画素の列毎にＡ／Ｄ変換回路を共有する方式の列並列信号処理のイメージセンサが作製されている。しかし、このような一列の画素のＡ／Ｄ変換処理を一つのＡ／Ｄ変換回路で行う構成では、イメージセンサの高精細度化に伴って（すなわち、一列あたりの画素数の増大に伴って）、Ａ／Ｄ変換処理にかかる時間が長時間化し、動画イメージ処理において１フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。

【0004】

そこで、固体撮像素子の低雑音化や処理の高速化を目的として、これまで列ごとに設けられていたＡ／Ｄ変換回路を画素ごとに備える方式の読み出し回路が提案されている。その中でも、フォトダイオード（ＰＤ）、奇数個のＣＭＯＳインバータ、及びカウンタから構成され、入射光量に応じた数のパルスを出力する１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）は、フォトダイオードの直近でＡ／Ｄ変換を行うため信号伝達時の雑音の影響を受けにくく、入力可能な光量がフォトダイオードの蓄積容量で制限されないためダイナミックレンジが拡大できるなどの特長がある（非特許文献１）。

【0005】

１ｂｉｔ ＡＤＣでは、１フレーム期間中に発生したパルスをカウンタで数えて出力する。そのため、ダイナミックレンジがフォトダイオードの蓄積容量で制限されることはないが、搭載するカウンタの数が出力ビット及びダイナミックレンジの上限となる。画素を平面的に配置する場合、カウンタを増やすほど画素面積が増大して、解像度が低下してしまうため、画素あたり搭載できるカウンタの数には限りがある。一方、この問題を解消するために、３次元集積化技術を用いて、カウンタを複数の層に分割して配置する技術も提案されている（非特許文献２）。

【先行技術文献】

【非特許文献】

【0006】

【文献】F. Andoh, et al. "A Digital Pixel Image Sensor for Real-Time Readout", IEEE Trans. Electron Devices, Vol. 47, No. 11, pp.2123-2127 (2000).

【文献】M.Goto et.al, "Triple-Layering Technology for Pixel-Parallel CMOS Image Sensors Developed by Hybrid Bonding of SOI Wafers", Proceedings of IEEE International 3D Systems Integration Conference (3DIC), 4018 (2019)

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記のように、１ｂｉｔ ＡＤＣを用いた固体撮像素子において、３次元集積化技術により、各画素のカウンタを積層配置することによって、画素面積を削減でき、解像度の向上とダイナミックレンジの拡大の両者を実現できる効果がある。しかしながら、３次元集積化技術は現時点ではまだ完成されたものではなく、積層数の増大による歩留まりの低下やコストの増大が考えられるため、やはり搭載できるカウンタの数には限りがある。

【0008】

従って、上記のような問題点に鑑みてなされた本発明の目的は、限られた数のカウンタを用いて、検出信号量に対して出力ビット及びダイナミックレンジを拡大することができる、信号処理回路及び固体撮像素子を提供することにある。

【課題を解決するための手段】

【0009】

上記課題を解決するために本発明に係る信号処理回路は、検出対象の電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた、信号処理回路において、前記パルス発生回路は、検出対象の電荷量に対応する電圧検出ノードと、前記電圧検出ノードをリセット電圧とするリセット手段と、前記電圧検出ノードの電圧が入力されるインバータ回路とを備え、前記電荷量の検出を行う所定時間を、複数の期間に分割し、分割された各期間の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする。

【0011】

また、前記信号処理回路は、前記カウンタ回路のビット数に対応するメモリと、前記カウンタ回路と前記メモリとを接続するカウンタ出力スイッチとを更に備えることが望ましい。

【0012】

また、前記信号処理回路は、前記所定時間は１フレーム期間であり、前記所定時間を分割した第１検出期間と第２検出期間の長さは、２の累乗の比とすることが望ましい。

【0013】

また、前記信号処理回路は、前記カウンタ回路のビット数ｎに対して、第１検出期間と第２検出期間の長さの比を２ⁿとすることが望ましい。

【0014】

上記課題を解決するために本発明に係る固体撮像素子は、前記信号処理回路を、各画素に設けたことを特徴とする。

【0015】

また、前記固体撮像素子は、画素ごとに、又は、複数の画素をまとめたブロックごとに、分割された各期間のパターンを異ならせることが望ましい。

【0016】

上記課題を解決するために本発明に係る固体撮像素子は、画素ごとに、光電変換した電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた信号処理回路を有する、固体撮像素子において、前記電荷量を第１検出期間で検出する画素と、前記電荷量を第２検出期間で検出する画素とを、隣接して配置し、両画素の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする。

【0017】

また、前記固体撮像素子は、各画素を構成する回路要素を異なる基板に形成し、前記基板を３次元積層することが望ましい。

【発明の効果】

【0018】

本発明における信号処理回路及び固体撮像素子によれば、限られた数のカウンタを用いて、受光量に対して出力ビット及びダイナミックレンジを拡大することができる。

【図面の簡単な説明】

【0019】

【図1】第１の実施例の信号処理回路を説明するための図である。

【図2】フォトダイオード電圧とパルス出力の関係を示すタイミングチャートである。

【図3】第１の実施例のカウンタ回路の制御の例を示す図である。

【図4】カウント時間と、カウンタ回路のビット重みの関係を示す図である。

【図5】第２の実施例の信号処理回路を説明するための図である。

【図6】第２の実施例のカウンタ回路の制御の例を示す図である。

【図7】本発明の固体撮像素子を３次元構造で構成した例を示す図である。

【発明を実施するための形態】

【0020】

以下、本発明の実施の形態について説明する。

【0021】

（第１の実施例）
本発明の第１の実施例の信号処理回路を図１に示す。図１の信号処理回路は、固体撮像素子の１画素に対応しており、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を構成している。

【0022】

第１の実施例の信号処理回路は、フォトダイオード（ＰＤ）１０の電圧検出ノード１１と、リセットトランジスタ（Ｔ_R）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ回路４０とにより構成される。このうち、電圧検出ノード１１、リセットトランジスタ（Ｔ_R）２０、及びインバータ回路（インバータ・チェーン）３０は、光電変換された電荷量（検出対象の電荷量）に対応してパルスを発生するパルス発生回路を構成する。以下、各構成要素について説明する。

【0023】

フォトダイオード（ＰＤ）１０は、光電変換素子として機能し、その電圧検出ノード１１は、光がフォトダイオード１０に入射することにより生成された電荷（又は光電流）により、電位（Ｖ_PD）が変化する。なお、電圧検出ノード１１は、フォトダイオード（ＰＤ）１０の電極をそのまま利用することもできるが、電荷蓄積用のコンデンサ（例えば、フローティングディフュージョン）を設け、その電極を電圧検出ノード１１とし、光電変換によりフォトダイオード（ＰＤ）１０で生成された電荷を当該コンデンサに転送して、電圧検出をしてもよい。電圧検出ノード１１の電圧（Ｖ_PD）は、インバータ回路３０に入力される。

【0024】

リセットトランジスタ（Ｔ_R）２０は、インバータ回路３０の出力電圧（Ｖ_OUT）で制御され、オン（導通）することにより、電圧検出ノード１１（フォトダイオード１０の電極）にリセット電圧（Ｖ_RST）を印加する。このように、リセットトランジスタ（Ｔ_R）２０は、リセット手段として機能する。

【0025】

インバータ回路３０は、反転回路であるインバータ（Ｉｎｖ１、Ｉｎｖ２，・・・Ｉｎｖ2n+1）が奇数段接続された多段反転回路である。各インバータは、例えばＣＭＯＳインバータで構成される。フォトダイオード１０の電圧検出ノード１１の電位Ｖ_PDが初段のインバータ（Ｉｎｖ１）に入力される。インバータ回路（インバータ・チェーン）３０の初段はインバータＩｎｖ１に代えて、コンパレータとしてもよい。インバータ回路３０の出力は、パルス発生回路の出力（Ｖ_OUT）として、カウンタ回路４０に入力されるとともに、リセットトランジスタ２０のゲート電極に印加される。なお、インバータが１段ではなく２ｎ＋１段接続されているのは、複数段のインバータによる遅延を利用して、回路動作を安定化するためである。

【0026】

カウンタ回路４０は、パルス発生回路の出力（Ｖ_OUT）のパルス数をカウントし、電荷量の検出期間（例えば、１フレーム期間）ごとに確定したビット値を出力する。また、ビット値が読み出された後、リセットされる。カウンタ回路４０は、例えば１ｂｉｔのカウンタ８個からなり、各カウンタ４１～４８はパルスが入力されるとその立ち上がり（又は立ち下り）で１と０の出力が切り換わり、入力された半分の数のパルスを次のカウンタに出力する。したがって、カウンタ４１が１ｂｉｔ目、カウンタ４２が２ｂｉｔ目、カウンタ４８が８ｂｉｔ目の出力となり、８ｂｉｔカウンタとしてパルスをカウントし、ビット値をカウンタ出力（Ｏ１～Ｏ８）として出力する。なお、全ビットのカウンタにはリセット端子（ＣＲＳＴ）が接続され、リセット端子ＣＲＳＴがＨｉｇｈレベルの時には各ビットのカウンタの値は０となり、Ｌｏｗレベルの時には通常のカウンタ動作をするという制御を行う。また、１ｂｉｔ目のカウンタにはイネーブル端子ＥＮが設けられており、イネーブル端子ＥＮがＨｉｇｈレベルの時にはカウンタは動作するが、Ｌｏｗレベルの時には動作しないという制御を行う。１ｂｉｔ目が動作しなければ、２ｂｉｔ目以降も変化しないので、イネーブル端子ＥＮによって全ビットのカウンタ制御（カウント動作と停止）ができる。

【0027】

図１の信号処理回路の動作の概要について、図２のフォトダイオード電圧（電圧検出ノード電圧）とパルス出力の関係を示すタイミングチャートを用いて説明する。

【0028】

（１）図２を参照すると、タイミングチャートのスタート時点は、フォトダイオード（ＰＤ）１０の電圧検出ノード１１の電位Ｖ_PDがリセット電圧（Ｖ_RST）であり、フォトダイオードのリセットが完了して、リセット解除された状態を示している。初段のインバータ（Ｉｎｖ１）の入力がＨｉｇｈで出力がＬｏｗ、２段目のインバータ（Ｉｎｖ２）の出力がＨｉｇｈ、最終段のインバータ（Ｉｎｖ2n+1）の出力（インバータ回路３０の出力）、すなわちパルス発生回路の出力（Ｖ_OUT）がＬｏｗであり、リセットトランジスタ（Ｔ_R）２０がオフ（ＯＦＦ）状態になっている。これを初期化状態とする。

【0029】

（２）フォトダイオード１０に光が入射すると、光電変換により生成した電荷（光電流）がフォトダイオード１０内に蓄積して、フォトダイオード１０の電極（電圧検出ノード）１１の電圧（Ｖ_PD）が次第に低下する。

【0030】

（３）フォトダイオード１０の電圧検出ノード１１の電圧（Ｖ_PD）が初段のインバータ（Ｉｎｖ１）の反転しきい値電圧（Ｖ_TH）に達するとインバータ（Ｉｎｖ１）の出力がＨｉｇｈに反転する。インバータは奇数段（２ｎ＋１段）接続されており、順次出力が反転して伝達され、最終段のインバータ（Ｉｎｖ2n+1）の出力、すなわち、パルス発生回路の出力（Ｖ_OUT）がＨｉｇｈとなる。

【0031】

（４）パルス発生回路の出力（Ｖ_OUT）がＨｉｇｈになると、リセットトランジスタ２０がオン（ＯＮ）状態になり、フォトダイオード１０の電極にリセット電圧（Ｖ_RST）が印加され、フォトダイオード１０（及び電圧検出ノード１１）が再度リセットされる。

【0032】

（５）フォトダイオード１０がリセットされると、初段のインバータ（Ｉｎｖ１）の入力がＨｉｇｈ、インバータ回路の出力（Ｖ_OUT）がＬｏｗになり、初期状態（１）に戻る。

【0033】

（６）このような過程を経て、出力（Ｖ_OUT）にパルスが発生する。その後、上記の（１）～（５）の過程が繰り返されて、パルスが複数発生する。フォトダイオード１０へ入射する光量が多ければ光電変換された電荷量が多くなり、フォトダイオード１０の電圧検出ノード１１の電位変化が速くなって、インバータ回路３０の反転タイミングが速くなる。したがって、画像の露光時間内にパルス発生回路の出力（Ｖ_OUT）には光量に比例した数のパルスが発生する。

【0034】

（７）カウンタ回路４０（カウンタ４１～４８）では、発生したパルス数をカウントする。電荷量の検出期間（例えば、１フレーム期間）終了後、パルス数をカウンタ回路４０から読み出す。ここでは、８ｂｉｔのカウンタ４１～４８としている。各画素のカウンタの値は、例えばＸＹアドレス方式などで読み出される。各カウンタのリセット端子（ＣＲＳＴ）は、前述のパルスをカウントする動作の間はＬｏｗレベルであるが、カウンタの値を読み出した後に、いったんＨｉｇｈレベルにしてカウンタをリセットする。その後、再びＬｏｗレベルにして、次の検出期間（フレーム）のカウント動作を再開する。

【0035】

各画素のカウンタの値をＸＹアドレス方式で読み出すとき、Ｘ方向・Ｙ方向それぞれの走査を行うため、最初に読み出す画素と最後に読み出す画素では読み出しタイミングに時間差が生じる。カウンタの読み出し期間にカウンタの値が変化してしまうと、画素の読み出しタイミングによって画素間の露光時間が変わってしまうので、カウンタの読み出し期間にはカウンタの動作を止めることが望ましい。よって、本実施例では、カウンタの読み出し期間は、イネーブル端子ＥＮをＬｏｗにしてカウンタの動作を止めることで、画素間の露光時間が変わるのを防ぐことができる。

【0036】

次に、本発明における、出力のビット深度拡大のための動作について説明する。図３は、第１の実施例のカウンタ回路の制御を示す図である。図３に示すように、１フレーム期間（Ｔ）を第１検出期間（時間Ｔ１）と第２検出期間（時間Ｔ２）の２つに分けて（Ｔ＝Ｔ１＋Ｔ２）、それぞれの期間に対して信号の読み出しを行う。フレームの最初にリセット端子ＣＲＳＴがＨｉｇｈとなり、カウンタがリセットされる。ＣＲＳＴがＬｏｗになると共にイネーブル端子ＥＮがＨｉｇｈとなってパルスのカウントを始め、時刻ｔ１においてイネーブル端子ＥＮがＬｏｗとなってカウンタが停止する。そして、カウンタ停止中に時間Ｔ１（＝ｔ１）に発生したパルスを数えたカウンタの値（出力ビット）を読み出す。読み出し後、ＣＲＳＴがＨｉｇｈとなりカウンタがリセットされ、次いでＣＲＳＴがＬｏｗになると共にＥＮがＨｉｇｈとなってパルスのカウントを再開する。フレームの最後に、時刻ｔ２においてイネーブル端子ＥＮがＬｏｗとなってカウンタが停止し、カウンタ停止中に時間Ｔ２（≒ｔ２－ｔ１）に発生したパルスを数えたカウンタの値（出力ビット）を読み出す。その後、また、第１検出期間Ｔ１のカウントを開始する。

【0037】

次に、入射光量（光電変換量）の検出時間を変化させて、カウンタ回路の各ビットの重みを制御することについて説明する。ここで、ビットの「重み」とは、検出する信号とビットとの対応関係であり、換言すれば、当該ビットがデジタル出力の何桁目のビットに対応するかを意味する。

【0038】

図４は、パルスをカウントする時間とカウント回路のビット重みの関係を示す図である。ここで、入射光量は１フレーム期間（Ｔ）の中では一定であり、パルスの出力周波数は変わらないとみなす。（１）に示すように、パルスのカウント時間がＴの場合の８ｂｉｔカウンタの値をＸ₁、Ｘ₂、・・・Ｘ₈（ここで、最下位ビット（ＬＳＢ）はＸ₁、最上位ビット（ＭＳＢ）はＸ₈）とする。（２）のように、カウント時間を半分にすることでパルス数が半分になることから、ビットの重みが１つシフトし、８個のカウンタ出力に対して、下位ビットＸ₁が切り捨てられる一方で、上位ビットＸ₉が加わることとなる。同様に、（３）のように、カウント時間をＴ／２²（＝Ｔ／４）にすることでパルス数が１／４になることから、ビットの重みがさらに１つシフトし、８個のカウンタ出力に対して、さらに下位ビットＸ₂が切り捨てられる一方で、上位ビットＸ₁₀が加わる。よって、カウント時間を半分にするごとにビットの重みが１つずつシフトし、（８）のカウント時間Ｔ／２⁸では、カウント時間Ｔと比較すると、すべてのビットが入れ替わる。

【0039】

このことから、図３におけるＴ１：Ｔ２を１：２⁸となるように設定することで、２回の読み出しによって、時間Ｔ１に対する信号読み出しでは上位８ビット（図４におけるＸ₉、Ｘ₁₀、・・・Ｘ₁₆）が読み出され、時間Ｔ２に対する信号読み出しでは下位８ビット（図４におけるＸ₁、Ｘ₂、・・・Ｘ₈）が読み出されることとなり、８ビット分のカウンタを用いて、１６ビットの情報を出力できることとなり、ビット深度（ビット数）を拡大できる。Ｔ２≒Ｔであることから、Ｔ１の短時間読み出しがあることによって、通常の読み出しに比べて、上位の８ビットが拡大したと考えることができる。イメージセンサとしてはより明るい光に対する情報を取得できるので、ダイナミックレンジを拡大することができる。本方式によれば、限られたカウンタで多くのビットの情報を獲得することができるため、センサの高集積化と多ビット化（広ダイナミックレンジ化）が両立できる。

【0040】

なお、Ｔ１：Ｔ２は１：２⁸でなくても、１：２～１：２⁷などの２の累乗の比率にして２回の読み出しのビット情報を一部重複させて、確度を向上させると共に、ビット数の拡大を図ることも可能である。ただし、１フレーム期間ＴをＴ１とＴ２に２分割することから、たとえばＴ１：Ｔ２＝１：２²では長時間のＴ２が全体（Ｔ）の４／５まで減ってしまうため、下位８ビットの値が不正確になる虞がある。したがって、Ｔ１：Ｔ２＝１：２⁸のように、短時間のＴ１が長時間のＴ２よりも十分小さく、Ｔ２の期間への影響が小さいことが望ましい。

【0041】

上記のとおり、１フレーム期間（所定時間）を分割した第１検出期間（Ｔ１）と第２検出期間（Ｔ２）の長さは、２の累乗の比とする。そして、カウンタ回路のビット数ｎに対して、第１検出期間と第２検出期間の長さの比を２ⁿとすることが望ましい。

【0042】

（第２の実施例）
本発明の第２の実施例の信号処理回路を図５に示す。図５の信号処理回路は、固体撮像素子の１画素に対応しており、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を構成している。図５の信号処理回路とその動作を、以下に説明する。

【0043】

第２の実施例の信号処理回路は、フォトダイオード（ＰＤ）１０の電圧検出ノード１１と、リセットトランジスタ（Ｔ_R）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ回路４０と、カウンタ出力スイッチ（ＳＷ）５０と、メモリ６０により構成される。第１の実施例と比較して、カウンタ出力スイッチ（ＳＷ）５０とメモリ６０が追加されており、それ以外の構成は同じである。以下、追加された構成要素とその動作について説明する。

【0044】

カウンタ出力スイッチ（ＳＷ）５０は、カウンタ回路４０の各ビット（４１～４８）の出力に対応して設けられており、カウンタ回路４０とメモリ６０とを接続する。

【0045】

メモリ６０は例えば１ｂｉｔのメモリ８個からなり、各メモリ６１～６８は、それぞれカウンタ４１～４８に対応している。メモリ６０（６１～６８）は、スイッチ５０が導通すると、カウンタ回路４０の出力が書き込まれ、所定の読み出しタイミングにおいて、書き込まれたビット値をメモリ出力（Ｏ１～Ｏ８）として出力する。図５では、一例として１ｂｉｔメモリ８個を用いているが、８ｂｉｔのカウンタ回路出力を同時に書き込むことができれば、８ｂｉｔ入力の１個のメモリであってもよい。メモリの構成はＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が考えられる。

【0046】

第２の実施例の動作について説明する。第２の実施例（図５）の信号処理回路は、第１の実施例と同様に、フォトダイオード（ＰＤ）１０の電圧Ｖ_PDが光入射により低下し、インバータのしきい値Ｖ_THに達するとインバータ回路３０が反転し、出力Ｖ_OUTがＨｉｇｈレベルになる。すると、リセットトランジスタＴ_Rがオンしてフォトダイオード電圧Ｖ_PDがＶ_RSTとなる。再びインバータ回路３０が反転して出力Ｖ_OUTがＬｏｗレベルとなりリセットトランジスタＴ_Rがオフする。この動作を繰り返すことで出力Ｖ_OUTにはパルス信号が現れる。この発生したパルス信号の数をカウンタ回路４０でカウントする。

【0047】

図６に、第２の実施例のカウンタ回路の制御の例を示す。フレームの最初にＣＲＳＴがＨｉｇｈとなり、カウンタがリセットされる。その後、ＣＲＳＴがＬｏｗとなってパルスのカウントを始め、一定の期間（例えば、第１検出期間Ｔ１）終了後に、スイッチ（ＳＷ）の制御信号がＨｉｇｈとなり、カウンタ出力スイッチ（ＳＷ）５０がＯＮして、全ビットの値（時間Ｔ１（＝ｔ１）に発生したパルスを数えたカウンタの値）をメモリ６０に書き込む。その後、直ちにＣＲＳＴがＨｉｇｈとなりカウンタ回路４０がリセットされ、ＣＲＳＴがＬｏｗとなってパルスのカウントを再開する。フレームの最後（時刻ｔ２）においてスイッチ（ＳＷ）制御信号がＨｉｇｈとなり、カウンタ出力スイッチ（ＳＷ）５０がＯＮして、第２検出期間Ｔ２（≒ｔ２－ｔ１）に発生したパルスを数えたカウンタの値をメモリ６０に読み出す。

【0048】

各画素のメモリ出力（Ｏ１～Ｏ８）は例えばＸＹアドレス方式などで読み出す。メモリの値の読み出しは、カウンタ回路４０を動作させている間に行うものとし、例えばＴ１に発生したパルスによる値はＴ２の間に読み出し、Ｔ２に発生したパルスによる値はＴ１の間に読み出しを行う。

【0049】

メモリ６０はフレームメモリとしての機能を担っており、メモリ６０があることで、各画素のメモリの値の読み出し期間に、カウンタ回路４０によって次の期間のパルスカウントを行うことができ、常時パルスをカウントすることが可能となる。第１の実施例では、イネーブル端子ＥＮの信号によりカウンタの読み出し期間はパルスのカウントを止めているが、本実施例では、カウンタの値をメモリ６０に書き込んだ後は、直ちにカウンタ回路４０のリセットとカウント再開を行うことができ、検出期間Ｔ１とＴ２の間の時間を限りなく小さくできる。よって、メモリ６０を搭載することにより全期間のパルスのカウント（露光）を行うことができるため、第２の実施例の方が、第１の実施例よりもより正確な光量（電荷量）の検出ができる。

【0050】

なお、図５の回路では、カウンタ４１にイネーブル端子（ＥＮ）が記載されているが、第２の実施例においては、１フレーム期間終了後にカウンタ出力スイッチ（ＳＷ）５０を動作させて、瞬時にカウンタ回路４０の出力をメモリ６０に転送できるため、カウンタ回路４０を止める必要はない。したがって、イネーブル端子（ＥＮ）を削除することも可能である。

【0051】

第１の実施例及び第２の実施例では、１つのフレーム期間を第１検出期間Ｔ１と第２検出期間Ｔ２に分割したが、Ｔ１とＴ２は１フレームを分割したものでなくてもよく、たとえば複数フレームにまたがって配置しても良い。ただしこの場合は、この複数フレーム期間内に入射光量が一定とみなせる必要があるため、被写体の動きに追従できないくらい長時間にはならないことが望ましい。

【0052】

また、第１の実施例及び第２の実施例では、１つのフレーム期間を第１検出期間と第２検出期間の２つに分割して信号を読み出し、ビット数（ダイナミックレンジ）を拡張したが、フレーム期間の分割及び信号読み出しは２分割でなくともよく、３分割以上としてもよい。この場合、３つの期間の長さを、２の累乗の比とすることにより、さらにビット数の拡張ができる。

【0053】

第１の実施例及び第２の実施例は、固体撮像素子の光電流（光電変換された電荷量）の検出を例として説明したが、本発明の信号処理回路は、電荷量を検出する任意の用途に利用することができる。

【0054】

（第３の実施例）
第３の実施例として、第１又は第２の実施例で説明した信号処理回路を、各画素に設けた固体撮像素子を構成することができる。各画素において、信号処理回路により１フレーム期間を長さの異なる複数の期間に分割して信号読み出しを行い、ビットの重みを変えることで、少ないカウンタ数でビット数（ダイナミックレンジ）が拡大した固体撮像装置が実現できる。

【0055】

本発明における信号処理回路は画素単位で独立に制御することが可能である。このことから、フレーム期間の分割パターンは、全画素同一としてもよいし、複数の画素をまとめたブロックごと、あるいは画素ごとに分割パターンを変えてもよい。

【0056】

（第４の実施例）
第４の実施例としての固体撮像素子は、第１又は第２の実施例で説明した信号処理回路を各画素に設け、隣接して配置した画素間で、一方の画素は第１検出期間Ｔ１だけのパターンで動作させ、他方の画素は第２検出期間Ｔ２だけのパターンで動作させてもよい。異なるパターンの画素のビットを取得して、一方の画素の出力を光電変換出力の下位ビットとし、他方の画素の出力を光電変換出力の上位ビットとして、空間的に情報の補完を行ってもよい。このとき、下位ビットを検出する第２検出期間Ｔ２を正確に１フレーム期間とすることができ、より正確に広いダイナミックレンジで撮像することができる。

【0057】

（第５の実施例）
本発明の固体撮像素子は、画素ごとにパルス発生回路及びカウンタ回路を設けており、また、画素やブロックごとにフレーム期間の分割パターンを変える場合には、ＣＲＳＴやＥＮ，ＳＷを個別に供給する必要があるため、複数の配線による画素及び素子面積の増大も懸念される。このため、固体撮像素子を３次元構造とし、画素面積を削減して解像度を向上させることが考えられる。

【0058】

図７は、本発明の固体撮像素子を、３次元構造で構成した例を示す図である。図７の固体撮像素子１００は、信号処理回路を有する画素を構成する各回路要素を異なる基板に形成し、それを３次元積層したものである。

【0059】

図７において、固体撮像素子１００は、例えば、光電変換層（受光層）１１０と、パルス発生回路層１２０と、カウンタ回路層１３０と、制御信号供給層１４０とから、構成されている。各層は、画素単位で分割されており（図は９分割を示す）、分割されたそれぞれの区画は縦方向の接続配線１１１，１２１，１３１で接続され、全体で固体撮像素子１００が構成されている。

【0060】

すなわち、光電変換素子（フォトダイオード）１０を最上層の受光層１１０に形成し、リセット手段２０、インバータ回路３０を２層目のパルス発生回路層１２０に形成し、カウンタ回路４０をカウンタ回路層１３０に形成する。そして、制御信号供給回路（ＣＲＳＴやＳＷ信号等を供給する回路）や出力信号の読み出しの走査回路等を最下層の制御信号供給層１４０に形成して、各回路を縦方向に接続し、例えば最下層１４０から出力１４１を取り出すことができる。

【0061】

このように、カウンタ回路や制御信号供給回路を１ｂｉｔ ＡＤＣとは別の基板に形成して３次元積層して、画素ごとに３次元的に配線することで、画素面積を削減し高精細な固体撮像素子を実現できる。なお、各層の構成はこの例に限られず、様々に設定することができ、例えば、受光部とパルス発生回路とを同じ層に形成してもよいし、第２の実施例のようにメモリの層を加えてもよい。３次元構造により、画素面積を削減でき、解像度の向上とダイナミックレンジの拡大の両者を実現できる効果がある。

【0062】

上記の実施の形態では、固体撮像素子の信号処理回路の構成と動作について説明したが、本発明はこれに限らず、信号処理方法として構成されてもよい。例えば、図１の回路図及び図３のタイミングチャートに従って、信号処理回路を制御する信号処理方法として構成されても良い。

【0063】

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。

【符号の説明】

【0064】

１０ フォトダイオード
１１ 電圧検出ノード
２０ リセットトランジスタ
３０ インバータ回路
４０ カウンタ回路
４１～４８ カウンタ
５０ カウンタ出力スイッチ（ＳＷ）
６０～６８ メモリ
１００ 固体撮像素子
１１０ 光電変換層
１１１ 接続配線
１２０ パルス発生回路層
１２１ 接続配線
１３０ カウンタ回路層
１３１ 接続配線
１４０ 制御信号供給層
１４１ 出力

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】