特許 7440447 接続回路および通信インターフェース

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-19

(45)【発行日】2024-02-28

(54)【発明の名称】接続回路および通信インターフェース

(51)【国際特許分類】

   H04L 25/06 20060101AFI20240220BHJP

   H04L 25/02 20060101ALN20240220BHJP

【ＦＩ】

H04L25/06

H04L25/02 F

【請求項の数】 8

(21)【出願番号】P 2021051313

(22)【出願日】2021-03-25

(65)【公開番号】P2022149251

(43)【公開日】2022-10-06

【審査請求日】2023-02-27

(73)【特許権者】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(73)【特許権者】

【識別番号】591230295

【氏名又は名称】ＮＴＴイノベーティブデバイス株式会社

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(74)【代理人】

【識別番号】100153006

【弁理士】

【氏名又は名称】小池 勇三

(74)【代理人】

【識別番号】100064621

【弁理士】

【氏名又は名称】山川 政樹

(74)【代理人】

【識別番号】100121669

【弁理士】

【氏名又は名称】本山 泰

(72)【発明者】

【氏名】美濃谷 直志

(72)【発明者】

【氏名】岸 俊樹

(72)【発明者】

【氏名】卜部 義和

(72)【発明者】

【氏名】十林 正俊

【審査官】北村 智彦

(56)【参考文献】

【文献】特開２００７－２６７０１５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０２１８８５４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２５／０６

Ｈ０４Ｌ ２５／０２

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

データ信号が入力される送信回路の前段に接続される接続回路であって、
電圧初期値保持部と、
前記電圧初期値保持部と直列に接続する終端負荷とを備え、
前記電圧初期値保持部が、前記データ信号の未入力時の電圧初期値を前記終端負荷に出力し、前記終端負荷の両端を直流成分で同電位とすることを特徴とする接続回路。

【請求項2】

前記電圧初期値保持部が、前記データ信号の入力を検出しフレーム検出信号を出力するフレーム検出部と、
前記データ信号を遅延させる信号遅延回路と、
前記データ信号の未入力時の電圧初期値を検出するとともに、前記信号遅延回路の前記遅延されるデータ信号が入力され、前記フレーム検出信号の入力により前記電圧初期値を保持し、前記電圧初期値を出力するサンプルホールド回路と、
前記サンプルホールド回路から入力される前記電圧初期値を前記終端負荷に出力する電圧維持回路と
を備える請求項１に記載の接続回路。

【請求項3】

データ信号が入力される送信回路の前段に接続される接続回路であって、
前記データ信号の入力を検出しフレーム検出信号を出力するフレーム検出回路と、
前記フレーム検出回路と並列に接続され、前記データ信号を遅延させる信号遅延回路と、
前記信号遅延回路の出力が入力され、前記フレーム検出回路の出力が入力されるサンプルホールド回路と、
前記サンプルホールド回路の出力が入力される電圧維持回路と
を有する電圧初期値保持部と、
前記電圧維持回路の出力が印加される終端負荷とを備え、
前記サンプルホールド回路が、前記データ信号の未入力時の電圧初期値を検出するとともに、前記フレーム検出回路の出力により、前記信号遅延回路の出力を保持し出力することを特徴とする接続回路。

【請求項4】

前記終端負荷を複数備えることを特徴とする請求項１から請求項３のいずれか一項に記載の接続回路。

【請求項5】

複数の送信回路の前段に接続される接続回路であって、
入力される複数のデータ信号の中から、電圧初期値として入力された低電圧の信号を検出するチャンネル間補間バイアス検出回路と、
前記チャンネル間補間バイアス検出回路の出力が入力される電圧維持回路と
を有する電圧初期値保持部と、
前記電圧維持回路の出力が印加される、複数の終端負荷と
を備える接続回路。

【請求項6】

前記チャンネル間補間バイアス検出回路が、複数のダイオード回路と、
前記電圧維持回路の入力に、抵抗を介して、電圧源が接続し、
前記複数のダイオード回路それぞれの一端に、前記複数のデータ信号それぞれが入力し、
前記複数のダイオード回路それぞれの他端が、前記電圧維持回路の入力に接続することを特徴とする請求項５に記載の接続回路。

【請求項7】

前記複数のダイオード回路のうち一のダイオード回路に低電圧の信号が入力されるとき、前記チャンネル間補間バイアス検出回路が、前記電圧維持回路に前記低電圧の信号を出力することを特徴とする請求項６に記載の接続回路。

【請求項8】

請求項１から請求項７のいずれか一項に記載の接続回路を備える通信インターフェース。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、送信回路に接続する接続回路および通信インターフェースに関する。

【背景技術】

【0002】

コンピュータのデータ処理能力を向上させることが求められており、このためにはコンピュータに大量のデータを送受信することが必要であり、送受信に光通信などの高速インターフェースを多数使用することが有望である。コンピュータのデータ処理部分であるＣＰＵやＧＰＵのチップと光通信インターフェースのチップは別々に製造された後に、基板上の配線で接続されることがある。このとき、データのソースであるＣＰＵやＧＰＵのチップと光通信インターフェースのチップ間に流れる直流電流をブロックするために、ＤＣブロック用のチップ容量を挿入することがある。

【0003】

従来の送信インターフェース４における接続形態では、図８に示すように、送信回路４４が、送信回路４４に適したバイアス電圧でバイアスされており、データのソース３との接続で直流電流が流入してバイアス電圧が変動しないように、チップ容量４１によりデータのソース３と通信インターフェース４とが分離されている。このチップ容量４１には０．１μＦなどの大きな容量が使用されることが多い。

【0004】

また、データのソース３と送信回路４４とは、高周波信号を低ひずみで伝送するために伝送線２を用いて接続されることが多いので、送信インターフェース４内に伝送線２の終端負荷（抵抗）４０が配置されている。一般的に終端負荷４０の抵抗は５０Ωであり、チップ容量４１と終端負荷４０でカットオフ周波数約３２ｋＨｚの高域通過フィルタを形成している。ここで、伝送線２の終端負荷４０の前に容量４１を配置してカットオフ周波数の高域通過フィルタを形成させるには、０．１μＦの容量が必要である。

【0005】

この接続形態において、コンピュータのデータ処理部分であるＣＰＵやＧＰＵのチップは、ビルドアップ基板等のパッケージ基板上に実装されることが多い。光通信のチップもパッケージ基板上に実装する場合では、パッケージ基板の面積が限られているため、ＤＣブロック用のチップ容量を除去することが望まれる。

【0006】

そこで、図９に示すように、従来の送信インターフェース４における接続形態からチップ容量が除去された、送信インターフェース５を用いた接続形態が考えられる。この接続形態では、チップ内で０．１μＦの容量の形成はコスト高につながるため、終端負荷５０の後段に容量５１を配置し、送信回路５４のバイアス回路５３との間に高い抵抗５２を配置して高域通過フィルタを形成させる。

【先行技術文献】

【非特許文献】

【0007】

【文献】https://pc.watch.impress.co.jp/docs/column/kaigai/1227139.html

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、この接続形態では、終端負荷５０とデータのソース３とが直流結合されるため、伝送線２と終端負荷５０に直流電流が流れる。この直流電流はデータのソース３の消費電力の増加や伝送線２の断線等の問題を発生させる。

【0009】

本発明の目的は、データのソースと送信インターフェースの間にチップ容量を配置することなく、データのソースから送信回路の前段の終端負荷に流れる直流電流を抑制できる接続回路および通信インターフェースを提供することである。

【課題を解決するための手段】

【0010】

上述したような課題を解決するために、本発明に係る接続回路は、データ信号が入力される送信回路の前段に接続される接続回路であって、電圧初期値保持部と、前記電圧初期値保持部と直列に接続する終端負荷とを備え、前記電圧初期値保持部が、前記データ信号の未入力時の電圧初期値を前記終端負荷に出力し、前記終端負荷の両端を直流成分で同電位とすることを特徴とする。

【0011】

また、本発明に係る接続回路は、データ信号が入力される送信回路の前段に接続される接続回路であって、前記データ信号の入力を検出しフレーム検出信号を出力するフレーム検出回路と、前記フレーム検出回路と並列に接続され、前記データ信号を遅延させる信号遅延回路と、前記信号遅延回路の出力が入力され、前記フレーム検出回路の出力が入力されるサンプルホールド回路と、前記サンプルホールド回路の出力が入力される電圧維持回路とを有する電圧初期値保持部と、前記電圧維持回路の出力が印加される終端負荷とを備え、前記サンプルホールド回路が、前記データ信号の未入力時の電圧初期値を検出するとともに、前記フレーム検出回路の出力により、前記信号遅延回路の出力を保持し出力することを特徴とする。

【0012】

また、本発明に係る接続回路は、複数の送信回路の前段に接続される接続回路であって、入力される複数のデータ信号の中から、電圧初期値として入力された低電圧の信号を検出するチャンネル間補間バイアス検出回路と、前記チャンネル間補間バイアス検出回路の出力が入力される電圧維持回路とを有する電圧初期値保持部と、前記電圧維持回路の出力が印加される、複数の終端負荷とを備える。

【発明の効果】

【0013】

本発明によれば、データのソースと送信インターフェースの間にチップ容量を配置することなく、データのソースから送信回路の前段の終端負荷に流れる直流電流を抑制できる接続回路および通信インターフェースを提供できる。

【図面の簡単な説明】

【0014】

【図1】図１は、本発明の第１の実施の形態に係る接続回路を用いた送信インターフェースの構成を示すブロック図である。

【図2】図２は、本発明の第１の実施の形態に係る接続回路の構成を示すブロック図である。

【図3】図３は、本発明の第１の実施の形態に係る接続回路の動作を説明するためのタイムチャート図である。

【図4】図４は、本発明の第２の実施の形態に係る接続回路の構成を示すブロック図である。

【図5】図５は、本発明の第２の実施の形態に係る接続回路を用いた送信インターフェースの構成を示すブロック図である。

【図6】図６は、本発明の第３の実施の形態に係る接続回路の構成を示すブロック図である。

【図7】図７は、本発明の第３の実施の形態に係る接続回路の構成を示すブロック図である。

【図8】図８は、従来の送信インターフェースの接続形態を示すブロック図である。

【図9】図９は、従来の送信インターフェースの接続形態を示すブロック図である。

【発明を実施するための形態】

【0015】

＜第１の実施の形態＞
本発明の第１の実施の形態に係る接続回路および通信インターフェースについて図１～図３を参照して説明する。

【0016】

＜接続回路および通信インターフェースの構成＞
本実施の形態に係る接続回路１０を用いた送信インターフェース１は、図１に示すように、本実施の形態に係る接続回路１０と、容量１１と、抵抗１２と、バイアス回路１３と、送信回路１４とを備える。ここで、容量１１とバイアス回路１３との間に抵抗１２を配置する構成により高域通過フィルタが形成される。この高域通過フィルタの前段に接続回路１０が接続される。

【0017】

詳細には、送信インターフェース１において、データのソース３に接続する伝送線２に並列接続される接続回路１０を備え、その後段に容量１１を介して、送信回路１４が接続され、送信回路１４の入力に順に抵抗１２とバイアス回路１３とが接続される。ここで、データのソース３は、ＣＰＵやＧＰＵなどである。

【0018】

本実施の形態に係る接続回路１０は、図２に示すように、電圧初期値保持部１０１と、終端負荷１０２とで構成される。接続回路１０において、入力端子１１１側から順に、電圧初期値保持部１０１と終端負荷１０２とが接続され、終端負荷１０２が接続回路１０の出力端子１１２に接続される。

【0019】

電圧初期値保持部１０１は、フレーム検出回路１０５と、電圧初期値検出回路１０３と、電圧維持回路１０４とで構成され、データのソース３の信号（以下、「データ信号」という。）の未入力時の電圧（以下、「電圧初期値」という。）を検出し、終端負荷１０２をバイアスする。

【0020】

フレーム検出回路１０５は、データ信号の入力を検出しフレーム検出信号を出力する。フレーム検出回路１０５は、マルチバイブレータ回路、チャタリング防止のＲＳラッチ回路、低域通過フィルタ等で構成できる。

【0021】

電圧初期値検出回路１０３は、入力端子１１１側から順に信号遅延回路１０３１とサンプルホールド回路１０３２とを備え、データ信号の未入力時の電圧初期値を検出するとともに、フレーム検出信号の入力により電圧初期値を保持し、電圧初期値を出力する。

【0022】

電圧維持回路１０４は、終端負荷１０２においてデータのソース３と接続されている端子の電圧が変化しても、電圧維持回路１０４に接続している端子が電圧初期値となるように電圧を出力する。

【0023】

電圧初期値保持部１０１において、入力端子１１１にフレーム検出回路１０５と電圧初期値検出回路１０３の信号遅延回路１０３１とが並列に接続され、フレーム検出回路１０５の出力が電圧初期値検出回路１０３のサンプルホールド回路１０３２に入力（接続）され、電圧初期値検出回路１０３のサンプルホールド回路１０３２の出力が電圧維持回路１０４に入力（接続）され、電圧維持回路１０４の出力が電圧初期値保持部１０１の出力として終端負荷１０２に印加される。

【0024】

＜接続回路の動作＞
本実施の形態に係る接続回路１０の動作を、図３を参照して説明する。

【0025】

初めに、電圧初期値保持部１０１の動作を説明する。データ信号が電圧初期値保持部１０１に入力する前は、データのソース３から電圧初期値として低電圧ＶＬが出力される。その後、信号が入力されると、信号のデータに従ってデータ先頭から高電圧ＶＨと低電圧ＶＬで変化する波形となる（図３中１５１）。

【0026】

フレーム検出回路１０５では、データ信号が変化することを読み取ってフレーム検出信号を高電圧ＶＨで出力し、いったんフレーム検出信号を高電圧ＶＨで出力すると継続して出力する（図３中１５２）。その後、データ信号において低電圧ＶＬが所定時間継続する場合等の所定の条件で、高電圧ＶＨの出力を停止し、低電圧ＶＬを出力する（図示せず）。

【0027】

例えば、フレーム検出回路１０５にマルチバイブレータ回路を用いる場合には、マルチバイブレータ回路がデータ信号の入力により所定の時間幅の矩形波（高電圧ＶＨ）を出力し、出力を所定の時間継続し、その後低電圧ＶＬを出力する。

【0028】

また、例えば、フレーム検出回路１０５にＲＳラッチ回路を用いる場合には、ＲＳラッチ回路の一方の端子（図示せず）への入力がされない状態を維持して、他方の端子にデータ信号が入力（高電圧ＶＨ）された場合に、高電圧ＶＨが出力される。他方の端子へのデータ信号が低電圧ＶＬになった場合でも、高電圧ＶＨの出力が維持される。その後、一方の端子（図示せず）に入力がされた場合に、低電圧ＶＬを出力される。

【0029】

また、例えば、フレーム検出回路１０５に低域通過フィルタを用いる場合には、データ信号（高電圧ＶＨ）が入力されると、信号変化が緩和されるので信号が平坦化して、フレーム検出信号が継続して出力される。一方、データ信号で低電圧ＶＬの出力が継続すると、平坦化される信号の出力が低電圧ＶＬになる。さらに、低域通過フィルタの後段にコンパレータ回路を接続することにより、低域通過フィルタの出力が所定のしきい値以上のときにフレーム検出信号を高電圧ＶＨで出力して、所定のしきい値未満が継続する場合に低電圧ＶＬを出力できる。

【0030】

信号遅延回路１０３１では、データ信号が遅延される（図３中１５３）。その結果、信号遅延回路１０３１の出力は、フレーム検出信号が出力された時に、まだデータ信号の入力前の電圧初期値が低電圧ＶＬで出力されている。

【0031】

サンプルホールド回路１０３２には、信号遅延回路１０３１により遅延された信号が入力される。そこで、サンプルホールド回路１０３２は、接続回路１０へのデータ信号の入力時より前では、電圧初期値（低電圧ＶＬ）がそのまま出力される。また、接続回路１０へのデータ信号の入力時以降では、上述のフレーム検出信号がサンプルホールド回路１０３２に入力される時に、信号遅延回路１０３１からデータ信号の入力前の電圧初期値が低電圧ＶＬで入力される。その結果、接続回路１０へのデータ信号の入力後も、電圧初期値（低電圧ＶＬ）がホールド（保持）されて電圧維持回路１０４に出力される（図３中１５４）。

【0032】

したがって、電圧初期値保持部１０１側の終端負荷１０２の端子（一方の端子）には、データ信号の入力にかかわらず電圧初期値（低電圧ＶＬ）が印加される。

【0033】

データ信号の入力前においては、データのソース３と接続されている終端負荷１０２の端子（他方の端子）にも電圧初期値が低電圧ＶＬで印加されている。その結果、信号の直流成分として、終端負荷１０２の両端に同じ電圧が印加されることになる。このため、終端負荷１０２の両端の電位差が無くデータのソース３から終端負荷１０２に直流電流は流れない。

【0034】

データ信号の入力後においては、データ信号の電圧は変化し、後段の容量１１と抵抗１２とバイアス回路１３により構成される高域通過フィルタのカットオフ周波数より、高い周波数のデータ信号が送信回路に伝達される。ここで、データのソース３と接続されている終端負荷１０２の端子（他方の端子）には、データ信号の直流成分であるＶＬが印加される。

【0035】

一方、電圧初期値保持部１０１側の終端負荷１０２の端子（一方の端子）は、上述の通り、電圧初期値の低電圧ＶＬで維持される。その結果、終端負荷１０２の両端に直流成分で同じ電圧が印加されることになる。このため、終端負荷１０２の両端の電位差が無くデータのソース３から終端負荷１０２に直流電流は流れない。

【0036】

以上のように、本実施の形態に係る接続回路によれば、データのソースと送信インターフェースの間にチップ容量を配置することなく、データのソースから送信回路の前段の終端負荷に流れる直流電流を抑制できる。

【0037】

その結果、直流電流による消費電力の増加や伝送線の断線が発生せず、データのソースであるチップと送信インターフェースのチップを高密度に実装できる。

【0038】

＜第２の実施の形態＞
本発明の第２の実施の形態に係る接続回路および通信インターフェースについて図４～図５を参照して説明する。

【0039】

＜接続回路および通信インターフェースの構成＞
本実施の形態に係る接続回路２０は、図４に示すように、複数（Ｎ個）の入力と出力に対して、１個の電圧初期値保持部２０１と、複数（Ｎ個）の終端負荷２０２＿１～２０２＿Ｎとを備える。電圧初期値保持部２０１の出力が、それぞれ複数（Ｎ個）の終端負荷２０２＿１～２０２＿Ｎに接続される。ここで、電圧初期値保持部２０１は、第一の実施の形態と同じである。

【0040】

本実施の形態に係る接続回路２０を用いた送信インターフェースは、図５に示すように、接続回路２０と、それぞれＮ個の容量２１＿１～２１＿Ｎと、抵抗２２＿１～２２＿Ｎと、バイアス回路２３＿１～２３＿Ｎと、送信回路２４＿１～２４＿Ｎとを備える。接続回路２０のＮ個の終端負荷２０２＿１～２０２＿Ｎの出力が、それぞれＮ個の容量２１＿１～２１＿Ｎに入力（接続）される。ここで、容量２１＿１～２１＿Ｎと、抵抗２２＿１～２２＿Ｎと、バイアス回路２３＿１～２３＿Ｎと、送信回路２４＿１～２４＿Ｎそれぞれによる各回路構成は、第１の実施の形態と同じである。

【0041】

＜接続回路の動作＞
第１の実施の形態と同様に、電圧初期値保持部２０１は、データ信号の入力にかかわらず電圧初期値を出力する。そこで、本実施の形態に係る接続回路２０によれば、データ信号の入力にかかわらず電圧初期値が、終端負荷２０２＿１～２０２＿Ｎの一方の端子（電圧初期値保持部２０１側）に印加される。

【0042】

その結果、第１の実施の形態と同様に、終端負荷２０２＿１～２０２＿Ｎの両端に直流成分で同じ電圧が印加されることになる。このため、終端負荷２０２＿１～２０２＿Ｎの両端の電位差が無くデータのソース３から終端負荷２０２＿１～２０２＿Ｎに直流電流は流れない。

【0043】

このように、全入力（１～Ｎ）で電気信号の仕様が同じであれば、１つの入力端子（例えば、入力端子２１１＿１）に接続される電圧初期値保持部２０１の出力（電圧初期値）を、終端負荷２０２＿１～２０２＿Ｎの一方の端子に入力（接続）しても、終端負荷２０２＿１～２０２＿Ｎにデータのソース３からの直流電流が流れない。

【0044】

以上のように、本実施の形態に係る接続回路によれば、データのソースと複数の送信回路を有する送信インターフェースとの間にチップ容量を配置することなく、データのソースから送信回路の前段の終端負荷に流れる直流電流を抑制できる。

【0045】

その結果、直流電流による消費電力の増加や伝送線の断線が発生せず、データのソースであるチップと送信インターフェースのチップを高密度に実装できる。

【0046】

また、本実施の形態に係る接続回路によれば、すべての入力に対して電圧初期値保持部を配置する構成と比較して、電圧初期値保持部が１個であるので、消費電力を低減でき、チップ面積を低減できる。

【0047】

＜第３の実施の形態＞
本発明の第３の実施の形態に係る接続回路および通信インターフェースについて図６～図７を参照して説明する。本実施の形態に係る接続回路は、第２の実施の形態に係る接続回路と比較して、電圧初期値保持部の構成が異なる。その他の構成は、第２の実施の形態と同様である。

【0048】

＜接続回路の構成＞
本実施の形態に係る接続回路３０は、図６に示すように、１個の電圧初期値保持部３０１とＮ個の終端負荷３０２＿１～３０２＿Ｎとを備える。ここで、電圧初期値保持部３０１は、多チャンネルに対応する電圧初期値保持部である。接続回路３０において、電圧初期値保持部３０１で、複数（Ｎ個）のチャンネルの信号の中で低い電圧の信号が検出され、電圧初期値として終端負荷３０２＿１～３０２＿Ｎの端子（一方の端子）に印加される。

【0049】

電圧初期値保持部３０１は、チャンネル（ｃｈ）間補間バイアス検出回路３０３と電圧維持回路３０４とにより構成される。

【0050】

チャンネル（ｃｈ）間補間バイアス検出回路３０３は、入力端子３１１＿１～３１１＿Ｎと接続し、複数チャンネルの信号の中で低い電圧の信号を検出する。詳細には、図７に示すように、各入力端子３１１＿１～３１１＿Ｎと電圧維持回路３０４の入力との間にダイオード回路３０３１＿１～３０３１＿Ｎを備え、電圧維持回路３０４の入力に電圧源（Ｖ１）３０３３に接続された抵抗（Ｒｂ）３０３２が接続される。ここで、ダイオード回路３０３１＿１～３０３１＿Ｎは、順方向しきい値電圧が０Ｖの理想ダイオード回路とする。

【0051】

電圧維持回路３０４は、ｃｈ間補間バイアス検出回路３０３で検出した信号の電圧を終端負荷３０２＿１～３０２＿Ｎに出力する。

【0052】

＜接続回路の動作＞
初めに、ｃｈ間補間バイアス検出回路３０３の動作を説明する。電圧源の電圧Ｖ１はあらかじめ入力信号の低電圧ＶＬと高電圧ＶＨの間でＶＬ＜Ｖ１＜ＶＨとなるように設定されているものとする。

【0053】

入力端子３１１＿１～３１１＿Ｎのうち１つの入力端子（例えば、入力端子３１１＿１）に電圧初期値として電圧ＶＬが入力されると、Ｖ１＞ＶＬのため、ダイオード回路（例えば、３０３１＿１）に順方向電圧ＶＬが印加されＯＮとなるので、電圧維持回路３０４の入力電圧ＶｂがＶＬと等しくなる。ここで、入力電圧がＶＨであるダイオード回路はＯＦＦ状態のためＶＨはＶｂに影響しない。

【0054】

ここで、Ｒｂ３０３２と電圧維持回路３０４の入力に存在するダイオード等の寄生容量で形成されるＣＲ時定数のため、入力端子３１１＿１～３１１＿ＮがすべてＶＨになった瞬間からＶｂはＣＲ時定数に従ってＶ１に変化する。その結果、ＣＲ時定数による所定の時間経過後に、Ｖｂ＝Ｖ１になる。したがって、所定の時間以上、入力端子３１１＿１～３１１＿ＮがすべてＶＨとなる状態が継続されないと、ＶｂがＶＬから変化しない。換言すれば、ほとんどＶｂはＶＬの状態を維持する。

【0055】

仮に、Ｖｂ＝Ｖ１になると、Ｖｂ＝ＶＬのときに信号がＶＬとＶＨの間で変化する場合に比べて、信号がＶ１とＶＨの間で変化するので、信号変化量（振幅）が減少する。その結果、信号の検知が困難になるなどの不利益が生じる。

【0056】

上述のＶｂのＶＬからの変化が発生する確率について、以下に説明する。

【0057】

Ｖｂの変化が発生する確率は、入力端子３１１＿１～３１１＿ＮがすべてＶＨとなる状態が１０ビット連続で生じたときにＶｂが変化するようにＣＲ時定数を結滞して、以下の通り計算される。

【0058】

ビットレートを１０Ｇｂｐｓとする。１０ビットＶＨになる確率は１／２１０となる。Ｎ＝１の場合では、２１０／１０Ｇｂｐｓ＝１０２．４ナノ秒となり、１０２．４ナノ秒に１回Ｖｂがずれる。Ｎ＝８の場合では、すべてのチャンネルで１０ビットＶＨとなる確率は１／２８０となり、２８０／１０Ｇｂｐｓ＝１．２１ｘ１０１４秒＝３．８ｘ１０６年となる。この結果より、３．８ｘ１０６年に１回のみＶｂが変化する。また、チャンネル数が多いほどＶｂが変化する確率は低くなる。

【0059】

このように、ＶｂのＶＬからの変化が発生する確率は極めて低いので、ＶｂのＶＬからの変化が発生することはほとんどない。

【0060】

以上のように、ｃｈ間補間バイアス検出回路３０３に電圧初期値として電圧ＶＬが入力されると、電圧維持回路３０４の入力電圧Ｖｂは電圧初期値ＶＬに維持される。

【0061】

次に、接続回路３０の動作を説明する。

【0062】

上述の通り、電圧維持回路３０４の入力Ｖｂは電圧初期値である低電圧ＶＬで維持されるので、電圧維持回路３０４から終端負荷３０２＿１～３０２＿Ｎへの出力も低電圧ＶＬで維持される。

【0063】

このように、電圧初期値保持部３０１は、入力端子３１１＿１～３１１＿Ｎのうち１つの入力端子に電圧ＶＬが入力されると、低電圧ＶＬが継続して終端負荷３０２＿１～３０２＿Ｎの一端（電圧初期値保持部３０１側）に印加される。

【0064】

その結果、第１～２の実施の形態と同様に、終端負荷３０２＿１～３０２＿Ｎの両端に直流成分で同じ電圧が印加されることになる。このため、終端負荷３０２＿１～３０２＿Ｎの両端の電位差が無くデータのソース３から終端負荷３０２＿１～３０２＿Ｎに直流電流は流れない。

【0065】

本実施の形態に係る接続回路３０は、第２の実施の形態と同様に、送信インターフェースに用いることができる。この送信インターフェースにおいて、接続回路３０と、複数の容量と、複数の抵抗と、複数のバイアス回路と、複数の送信回路とを備え、各送信回路に各抵抗を介して各バイアス回路が接続され、これと並列に各送信回路に各容量が接続される。

【0066】

接続回路３０において、各入力端子３１１＿１～３１１＿Ｎが、データソースからの複数の伝送線それぞれに接続される。また、各出力端子３１２＿１～３１２＿Ｎが、それぞれ各容量に接続される。

【0067】

以上のように、本実施の形態に係る接続回路によれば、データのソースと複数の送信回路を有する送信インターフェースの間にチップ容量を配置することなく、データのソースから送信回路の前段の終端負荷に流れる直流電流を抑制できる。

【0068】

その結果、直流電流による消費電力の増加や伝送線の断線が発生せず、データのソースであるチップと送信インターフェースのチップを高密度に実装できる。

【0069】

また、第２の実施の形態に係る接続回路では、電圧初期値保持部に信号が入力される前に、他の入力端子に信号が入力された場合には、データのソースから送信回路の前段の終端負荷に流れる直流電流を抑制できない。一方、本実施の形態に係る接続回路によれば、１～Ｎの入力信号に対して低電圧ＶＬを検出するので、１～Ｎいずれの入力端子に信号が入力された場合でも、データのソースから送信回路の前段の終端負荷に流れる直流電流を抑制できる。

【0070】

本発明の実施の形態では、接続回路の構成、製造方法などにおいて、各構成部の構造、寸法、材料等の一例を示したが、これに限らない。接続回路の機能を発揮し効果を奏するものであればよい。

【産業上の利用可能性】

【0071】

本発明は、送信回路に接続する接続回路および通信インターフェースに関するものであり、通信伝送システムに適用することができる。

【符号の説明】

【0072】

１ 送信インターフェース
２ 伝送線
３ データのソース
１０ 接続回路
１１ 容量
１２ 抵抗
１３ バイアス回路
１４ 送信回路
１０１ 電圧初期値保持部
１０２ 終端負荷
１０３ 電圧初期値検出回路
１０４ 電圧維持回路
１０５ フレーム検出回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】