特許 7440782 発光素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-20

(45)【発行日】2024-02-29

(54)【発明の名称】発光素子の製造方法

(51)【国際特許分類】

   H01L 33/22 20100101AFI20240221BHJP

【ＦＩ】

H01L33/22

【請求項の数】 6

(21)【出願番号】P 2022009471

(22)【出願日】2022-01-25

(65)【公開番号】P2023108377

(43)【公開日】2023-08-04

【審査請求日】2023-02-07

(73)【特許権者】

【識別番号】000226057

【氏名又は名称】日亜化学工業株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100172188

【弁理士】

【氏名又は名称】内田 敬人

(72)【発明者】

【氏名】山上 勇也

【審査官】右田 昌士

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０２５６６９４（ＵＳ，Ａ１）

【文献】米国特許第０９１０５８２３（ＵＳ，Ｂ２）

【文献】特表２０１８－５２５８２１（ＪＰ，Ａ）

【文献】特表２０１６－５３１４２２（ＪＰ，Ａ）

【文献】特開２０１２－１６９３６６（ＪＰ，Ａ）

【文献】特開２０１３－２２９５８１（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２０１２－００４２２８９（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ３３／００ － ３３／６４

(57)【特許請求の範囲】

【請求項1】

ｎ側半導体層と、活性層と、ｐ側半導体層とをこの順に有する半導体積層体を準備する工程であって、前記半導体積層体の積層方向において前記ｎ側半導体層、前記活性層、及び前記ｐ側半導体層を含む第１領域と、平面視において前記第１領域の周囲に位置し、前記積層方向において前記活性層及び前記ｐ側半導体層を含まず前記ｎ側半導体層を含む第２領域とを有する前記半導体積層体を準備する工程と、
前記第１領域の前記ｎ側半導体層の表面に複数の第１部分を有するマスクを形成する工程と、
前記マスクから露出した前記半導体積層体を除去する工程であって、前記第２領域の前記ｎ側半導体層を除去することで前記半導体積層体を複数の半導体部に分離する分離溝を形成するとともに、前記第１領域の前記ｎ側半導体層のうち前記第１部分の周囲を除去することで前記第１領域の前記ｎ側半導体層に複数の凸部を形成しつつ、前記第１部分を除去する工程と、を備える発光素子の製造方法。

【請求項2】

前記第１領域の前記ｎ側半導体層のうち前記第１部分の周囲を除去する深さは、前記分離溝の深さ以上である請求項１に記載の発光素子の製造方法。

【請求項3】

前記半導体積層体を準備する工程において、平面視において前記第１領域に囲まれ、前記積層方向において前記活性層及び前記ｐ側半導体層を含まず前記ｎ側半導体層を含む第３領域をさらに有し、前記第３領域の前記ｎ側半導体層における前記ｐ側半導体層側に位置する第１面にｎ側電極を有する前記半導体積層体を準備し、
前記マスクを形成する工程において、前記第３領域の前記第１面とは反対側に位置する第２面を覆う第２部分をさらに有する前記マスクを形成する、請求項１または２に記載の発光素子の製造方法。

【請求項4】

前記半導体積層体を準備する工程は、
基板と、前記ｎ側半導体層と、前記活性層と、前記ｐ側半導体層とをこの順に有するウェハを準備する工程と、
前記ｐ側半導体層側から、前記ｐ側半導体層、前記活性層、及び、前記ｎ側半導体層を除去することで、前記第１領域、前記第２領域、及び、前記第３領域を形成する工程と、
前記第３領域を形成することで露出した前記第１面に、前記ｎ側電極を形成する工程と、
前記基板を除去し、前記第１領域の前記ｎ側半導体層の前記表面、前記第２領域の前記ｎ側半導体層の前記表面、及び、前記第３領域の前記第２面を前記基板から露出させる工程と、を備える、請求項３に記載の発光素子の製造方法。

【請求項5】

前記半導体積層体を準備する工程において、前記積層方向における前記第２領域の厚さが、前記積層方向における前記第１領域の厚さの８０％以下である前記半導体積層体を準備する、請求項１～４のいずれか１つに記載の発光素子の製造方法。

【請求項6】

前記第１部分は、平面視における形状が円である請求項１～５のいずれか１つに記載の発光素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発光素子の製造方法に関する。

【背景技術】

【0002】

光取り出し面を粗面化する工程を有する発光素子の製造方法において、製造工程の簡略化が求められている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００８－６６７０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一実施形態は、工程が簡略化された発光素子の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明の一態様によれば、発光素子の製造方法は、ｎ側半導体層と、活性層と、ｐ側半導体層とをこの順に有する半導体積層体を準備する工程であって、前記半導体積層体の積層方向において前記ｎ側半導体層、前記活性層、及び前記ｐ側半導体層を含む第１領域と、平面視において前記第１領域の周囲に位置し、前記積層方向において前記活性層及び前記ｐ側半導体層を含まず前記ｎ側半導体層を含む第２領域とを有する前記半導体積層体を準備する工程と、前記第１領域の前記ｎ側半導体層の表面に複数の第１部分を有するマスクを形成する工程と、前記マスクから露出した前記半導体積層体を除去する工程であって、前記第２領域の前記ｎ側半導体層を除去することで前記半導体積層体を複数の半導体部に分離する分離溝を形成するとともに、前記第１領域の前記ｎ側半導体層のうち前記第１部分の周囲を除去することで前記第１領域の前記ｎ側半導体層に複数の凸部を形成しつつ、前記第１部分を除去する工程と、を備える。
本発明の一態様によれば、発光素子は、ｎ側半導体層と、活性層と、ｐ側半導体層とをこの順に有する半導体積層体であって、前記半導体積層体の積層方向において前記ｎ側半導体層、前記活性層、及び前記ｐ側半導体層を含む第１領域と、平面視において前記第１領域の周囲に位置し、前記積層方向において前記活性層及び前記ｐ側半導体層を含まず前記ｎ側半導体層を含む第２領域とを有する前記半導体積層体を備え、前記第１領域において、前記ｎ側半導体層は、前記ｐ側半導体層が設けられた側と反対の側に複数の凸部を含み、前記積層方向における前記凸部の高さは、前記積層方向における前記第２領域の前記ｎ側半導体層の厚さより大きい。

【発明の効果】

【0006】

本発明の一態様によれば、工程が簡略化された発光素子の製造方法及び発光素子を提供することができる。

【図面の簡単な説明】

【0007】

【図1】実施形態の発光素子の製造方法の一工程を説明するための断面図である。

【図2】実施形態の発光素子の製造方法の一工程を説明するための断面図である。

【図3】実施形態の発光素子の製造方法の一工程を説明するための平面図である。

【図4】実施形態の発光素子の製造方法の一工程を説明するための断面図である。

【図5】実施形態の発光素子の製造方法の一工程を説明するための断面図である。

【図6】実施形態の発光素子の製造方法の一工程を説明するための断面図である。

【図7】実施形態の発光素子の製造方法の一工程を説明するための断面図である。

【図8】実施形態のマスクの第１部分の一例を示す平面図である。

【図9】実施形態の発光素子の製造方法の一工程を説明するための断面図である。

【図10】実施形態の発光素子の断面図である。

【図11】実施形態の発光素子の平面図である。

【発明を実施するための形態】

【0008】

以下、図面を参照し、実施形態について説明する。各図面中、同じ構成には同じ符号を付している。なお、各図面は、実施形態を模式的に示したものであるため、各部材のスケール、間隔若しくは位置関係などが誇張、又は部材の一部の図示を省略する場合がある。また、断面図として、切断面のみを示す端面図を示す場合がある。

【0009】

以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、特定の方向又は位置を示す用語（例えば、「上」、「下」及びそれらの用語を含む別の用語）を用いる場合がある。しかしながら、それらの用語は、参照した図面における相対的な方向又は位置を分かり易さのために用いているに過ぎない。参照した図面における「上」、「下」等の用語による相対的な方向又は位置の関係が同一であれば、本開示以外の図面、実際の製品等において、参照した図面と同一の配置でなくてもよい。本明細書において「平行」とは、２つの直線、辺、面等が延長しても交わらない場合だけでなく、２つの直線、辺、面等がなす角度が１０°以内の範囲で交わる場合も含む。本明細書において「上」と表現する位置関係は、接している場合と、接していないが上方に位置している場合も含む。

【0010】

本実施形態の発光素子の製造方法は、図６に示す半導体積層体１０を準備する工程を有する。

【0011】

半導体積層体１０を準備する工程は、図１に示すウェハＷを準備する工程を有する。ウェハＷは、第１基板１０１と、ｎ側半導体層１１と、活性層１２と、ｐ側半導体層１３とをこの順に有する。

【0012】

ウェハＷを準備する工程は、第１基板１０１の上方に、ｎ側半導体層１１と、活性層１２と、ｐ側半導体層１３とを有する半導体積層体１０を形成する工程を有する。ｎ側半導体層１１は、例えば、下地層１０３を介して第１基板１０１の上方に形成することができる。活性層１２は、ｎ側半導体層１１の上方に形成される。ｐ側半導体層１３は、活性層１２の上方に形成される。

【0013】

半導体積層体１０は、窒化物半導体からなる。窒化物半導体は、Ｉｎ_ｘＡｌ_ｙＧａ_{１－ｘ－ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）なる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含む。半導体積層体１０は、例えば、ＭＯＣＶＤ（metal organic chemical vapor deposition）法により、第１基板１０１の上方に形成することができる。

【0014】

第１基板１０１は、半導体積層体１０を成長させるための基板である。第１基板１０１の材料として、例えば、サファイア、シリコン、ＳｉＣ、ＧａＮなどを用いることができる。

【0015】

ｎ側半導体層１１は、例えば、ｎ型不純物を含むｎ型層である。ｐ側半導体層１３は、例えば、ｐ型不純物を含むｐ型層である。

【0016】

活性層１２は、可視光または紫外光を発する。活性層１２は、例えば、複数の井戸層と複数の障壁層とを含む多重量子井戸構造を有することができる。

【0017】

半導体積層体１０を準備する工程において、図２及び図３に示すように、第１領域１０ａ、第２領域１０ｂ、及び第３領域１０ｃを有する半導体積層体１０が準備される。図２は、図３のII-II線における断面図である。図１に示すウェハＷにおけるｐ側半導体層１３側から、ｐ側半導体層１３、活性層１２、及びｎ側半導体層１１を除去することで、第１領域１０ａ、第２領域１０ｂ、及び第３領域１０ｃが形成される。例えば、ＲＩＥ（Reactive Ion Etching）法により、ｐ側半導体層１３、活性層１２、及びｎ側半導体層１１側を除去することができる。

【0018】

第１領域１０ａは、半導体積層体１０の積層方向において、ｎ側半導体層１１、活性層１２、及びｐ側半導体層１３を含む。半導体積層体１０の積層方向は、ｎ側半導体層１１からｐ側半導体層１３に最短距離で向かう方向である。第１領域１０ａにおいて、ｐ側半導体層１３の表面１３ａが露出している。

【0019】

第２領域１０ｂは、半導体積層体１０の積層方向において、活性層１２及びｐ側半導体層１３を含まずｎ側半導体層１１を含む。第２領域１０ｂは、図３に示すように、平面視において第１領域１０ａの周囲に位置する。第２領域１０ｂを形成することで、ｎ側半導体層１１におけるｐ側半導体層１３側に位置する第３面１１ｂが、活性層１２及びｐ側半導体層１３から露出する。

【0020】

第３領域１０ｃは、半導体積層体１０の積層方向において、活性層１２及びｐ側半導体層１３を含まずｎ側半導体層１１を含む。図３に示すように、例えば、複数の第３領域１０ｃが形成される。それぞれの第３領域１０ｃは、平面視において第１領域１０ａに囲まれている。第３領域１０ｃを形成することで、ｎ側半導体層１１におけるｐ側半導体層１３側に位置する第１面１１ａが、活性層１２及びｐ側半導体層１３から露出する。

【0021】

半導体積層体１０を準備する工程において、図４に示すように、ｎ側電極２３、第１ｐ側電極２１、第２ｐ側電極２２、導電部材２４、第１絶縁膜３１、第２絶縁膜３２、及び第３絶縁膜３３が形成された半導体積層体１０を準備することができる。

【0022】

第１ｐ側電極２１は、ｐ側半導体層１３の表面１３ａに配置される。第１ｐ側電極２１は、ｐ側半導体層１３の表面１３ａに接し、ｐ側半導体層１３と電気的に接続される。第１ｐ側電極２１は、活性層１２が発する光に対して高い反射性を有することが好ましい。第１ｐ側電極２１として、例えば、銀（Ａｇ）及びアルミニウム（Ａｌ）の少なくともいずれかを含む金属層を用いることができる。第１ｐ側電極２１は、例えば、スパッタ法によって形成することができる。

【0023】

第１絶縁膜３１は、ｐ側半導体層１３の表面１３ａ及び第１ｐ側電極２１を覆う。第１絶縁膜３１として、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。第１絶縁膜３１を形成することで、第１ｐ側電極２１の近傍に水分が侵入することによるマイグレーションの発生を低減させることができる。第１絶縁膜３１は、ＣＶＤ法によって形成することができる。なお、第１絶縁膜３１を設けずに、後述する第２絶縁膜３２をｐ側半導体層１３の表面１３ａ及び第１ｐ側電極２１を覆うように設けてもよい。

【0024】

第２絶縁膜３２は、第１絶縁膜３１を覆う。また、第２絶縁膜３２は、第２領域１０ｂにおいて露出するｎ側半導体層１１の第３面１１ｂ、及び第３領域１０ｃにおいて露出するｎ側半導体層１１の第１面１１ａを覆う。また、第２絶縁膜３２は、第１領域１０ａに位置するｎ側半導体層１１の側面、活性層１２の側面、及びｐ側半導体層１３の側面を覆う。第２絶縁膜３２として、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。第２絶縁膜３２は、例えば、第１絶縁膜３１と同様の方法で形成することができる。

【0025】

第１ｐ側電極２１上の第１絶縁膜３１及び第２絶縁膜３２には、第１ｐ側電極２１を第１絶縁膜３１及び第２絶縁膜３２から露出させる第１ｐ側開口部が形成される。第２ｐ側電極２２は、第２絶縁膜３２上に配置されるとともに、第１ｐ側開口部に配置される。第２ｐ側電極２２は、第１ｐ側開口部において、第１ｐ側電極２１と電気的に接続される。第２ｐ側電極２２として、例えば、アルミニウム及び銅（Ｃｕ）の少なくともいずれかを含む金属層を用いることができる。

【0026】

導電部材２４は、ｎ側半導体層１１の第３面１１ｂ上の第２絶縁膜３２上に配置される。導電部材２４は、第２ｐ側電極２２と同じ材料、且つ同じ工程で形成することができる。なお、第２基板１０２を導電性の材料とした場合、導電部材２４の形成、後述する第３ｎ側開口の形成、及び、後述するｎ側パッド電極２６の形成を省略することができる。その場合、第２基板１０２とｎ側半導体層１１とが、接合部材１０４とｎ側電極２３とを介して、電気的に接続される。

【0027】

第３絶縁膜３３は、第２ｐ側電極２２及び導電部材２４を覆う。第３絶縁膜３３として、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。第３絶縁膜３３は、例えば、第１絶縁膜３１と同様の方法で形成することができる。

【0028】

第３領域１０ｃに位置する第２絶縁膜３２及び第３絶縁膜３３には、ｎ側半導体層１１の第１面１１ａを第２絶縁膜３２及び第３絶縁膜３３から露出させる第１ｎ側開口部が形成される。ｎ側電極２３は、第３絶縁膜３３上に配置されるとともに、第１ｎ側開口部に配置される。ｎ側電極２３は、第１ｎ側開口部において、ｎ側半導体層１１の第１面１１ａに接し、ｎ側半導体層１１と電気的に接続される。ｎ側電極２３として、例えば、アルミニウム及び銅の少なくともいずれかを含む金属層を用いることができる。ｎ側電極２３は、例えば、スパッタ法によって形成することができる。

【0029】

また、導電部材２４上の第３絶縁膜３３には、導電部材２４を第３絶縁膜３３から露出させる第２ｎ側開口部が形成される。ｎ側電極２３は、第２ｎ側開口部に配置され、導電部材２４と電気的に接続される。

【0030】

半導体積層体１０を準備する工程において、図５に示すように、ｎ側電極２３の側に第２基板１０２を配置することができる。第２基板１０２として、例えば、シリコン基板を用いることができる。ｎ側電極２３は、接合部材１０４を介して第２基板１０２と接合される。接合部材１０４として、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、錫（Ｓｎ）などを含む金属層を用いることができる。

【0031】

半導体積層体１０を準備する工程において、第２基板１０２を配置した後に、第１基板１０１を除去することができる。第１基板１０１としてサファイア基板を用いた場合、第１基板１０１を、例えば、レーザーリフトオフ法により除去することができる。下地層１０３は、第１基板１０１の除去の際に併せて除去することができる。第１基板１０１を除去した後、露出したｎ側半導体層１１の表面を研磨してもよい。ｎ側半導体層１１の表面を研磨することでｎ側半導体層１１の表面の平坦性が向上し、後述するマスク５０をｎ側半導体層１１の表面に形成しやすくなる。ｎ側半導体層１１の表面は、例えば、ＣＭＰ（chemical mechanical polishing）法などで行うことができる。

【0032】

第１基板１０１及び下地層１０３を除去することで、図６に示すように、第１領域１０ａのｎ側半導体層１１の表面１１ｃ、及び第２領域１０ｂのｎ側半導体層１１の表面１１ｄが第１基板１０１から露出する。さらに、第３領域１０ｃの第１面１１ａとは反対側に位置する第２面１１ｅが第１基板１０１から露出する。

【0033】

このようにして半導体積層体１０を準備することができる。本実施形態の発光素子の製造方法は、半導体積層体１０を準備した後、図７に示すように、マスク５０を形成する工程を有する。マスク５０は、第１領域１０ａのｎ側半導体層１１の表面１１ｃに配置される複数の第１部分５１を有する。

【0034】

図８に示すように、第１部分５１は、平面視における形状を円とすることができる。第１部分５１の平面視における最大幅は、０．５μｍ以上１０μｍ以下が好ましく、１μｍ以上３μｍ以下がより好ましい。隣り合う第１部分５１の間の最小間隔は、０．７５μｍ以上５μｍ以下が好ましい。第１部分５１の平面視における形状は、円に限らず、四角や六角などの多角であってもよい。

【0035】

マスク５０は、第３領域１０ｃの第２面１１ｅを覆う第２部分５２を有する。第２部分５２は、第２面１１ｅの全面を覆う。第２部分５２は、第３領域１０ｃの第２面１１ｅから、第１領域１０ａの表面１１ｃの一部まで延び、表面１１ｃの一部も覆っている。

【0036】

マスク５０は、第２領域１０ｂのｎ側半導体層１１の表面１１ｄの一部を覆う第３部分５３を有する。第３部分５３は、第２領域１０ｂの表面１１ｄから、第１領域１０ａの表面１１ｃの一部まで延び、表面１１ｃの一部も覆っている。

【0037】

マスク５０の材料として、例えば、レジストを用いることができる。レジストをｎ側半導体層１１の表面１１ｃの全面、第２面１１ｅの全面、及び表面１１ｄの全面に形成した後、レジストに対する露光及び現像により、第１部分５１、第２部分５２、及び第３部分５３を含むパターンに加工される。

【0038】

本実施形態の発光素子の製造方法は、マスク５０から露出した半導体積層体１０を除去する工程を有する。半導体積層体１０を除去する工程において、第２領域１０ｂのｎ側半導体層１１を除去することで、図９に示すように、半導体積層体１０を複数の半導体部１００に分離する分離溝９０を形成する。図９には、分離溝９０によって他の半導体部と分離された１つの半導体部１００を示す。第２領域１０ｂのｎ側半導体層１１を除去することで、第２絶縁膜３２が露出する。また、半導体積層体１０を除去する工程において、第１領域１０ａのｎ側半導体層１１のうちマスク５０の第１部分５１の周囲を除去することで、第１領域１０ａのｎ側半導体層１１に複数の凸部１１ｆを形成しつつ、マスク５０の第１部分５１を除去する。マスク５０の第１部分５１の平面視における形状が円の場合、凸部１１ｆは円錐形状になる。

【0039】

活性層１２の上方に位置するｎ側半導体層１１の第１領域１０ａに複数の凸部１１ｆが形成されることで、活性層１２の上方に位置するｎ側半導体層１１の面が粗面化され、活性層１２からの光取り出し効率を向上させることができる。活性層１２の上方に位置するｎ側半導体層１１の面は主な光取り出し面である。本実施形態の発光素子の製造方法によれば、半導体積層体１０の複数の半導体部１００への分離と、光の主な取り出し面の粗面化とを１つの工程で行うことができるので工程を簡略化することができる。半導体積層体１０を除去する工程において、例えば、塩素（Ｃｌ）を含むガスを用いたドライエッチングにより、窒化ガリウムを含む半導体積層体１０を除去することができる。

【0040】

ドライエッチングにより半導体積層体１０を除去することで、マスク５０の第１部分５１のサイズが小さくても、第１部分５１の周囲のｎ側半導体層１１を精度良く除去して確実に粗面が形成されやすい。

【0041】

半導体積層体１０を除去する際に、マスク５０の第１部分５１も徐々に厚さ方向及び平面方向にエッチングされ、第１部分５１の厚さ方向及び平面方向のサイズが小さくなる、または第１部分５１は消失する。このようにマスク５０の第１部分５１が除去されることにより、凸部１１ｆが、活性層１２側に位置する下部から先端部（上部）に向かって徐々に細くなるように形成される。凸部１１ｆがこのような形状になることで、凸部１１ｆの上面の平坦面の面積が少なくなるため、光取り出し面から活性層１２の方向に反射される光を減少させることができ、光取り出し効率が向上する。半導体積層体１０を除去するときのエッチング条件において、半導体積層体１０のエッチングレートに対して、マスク５０のエッチングレートは、例えば０．５倍以上３倍以下であり、好ましくは、０．８倍以上１．５倍以下である。マスク５０のエッチングレートをこのような範囲にすることで、凸部１１ｆの形状を先端部に向かって徐々に細くなるように形成しやすくなる。

【0042】

本実施形態の発光素子の製造方法によれば、第１領域１０ａのｎ側半導体層１１のうちマスク５０の第１部分５１の周囲を除去する深さは、分離溝９０の深さ以上となる。これにより、活性層１２の上方に粗面が形成されるとともに、活性層１２の上方のｎ側半導体層１１が薄くなるので、光取り出し効率をより向上させやすい。

【0043】

半導体積層体１０を除去する工程において、第３領域１０ｃの第２面１１ｅはマスク５０の第２部分５２に覆われているので、第３領域１０ｃのｎ側半導体層１１はエッチングされにくい。これにより、ｎ側電極２３が接続する第１面１１ａ上のｎ側半導体層１１の厚さが保たれるため、順方向電圧の上昇を低減することができる。

【0044】

また、半導体積層体１０を除去する工程において、第２領域１０ｂの表面１１ｄの一部はマスク５０の第３部分５３に覆われているので、第２領域１０ｂのｎ側半導体層１１の一部は、第２領域１０ｂに残る。

【0045】

図２に示すｐ側半導体層１３、活性層１２、及びｎ側半導体層１１を除去する工程において、半導体積層体１０の積層方向におけるｎ側半導体層１１の第２領域１０ｂの厚さｔ２が、半導体積層体１０の積層方向におけるｎ側半導体層１１の第１領域１０ａの厚さｔ１の８０％以下であるようにすることが好ましい。これにより、マスク５０を用いて半導体積層体１０を除去する工程において、第２領域１０ｂの一部を除去することで形成される分離溝９０によって半導体積層体１０を複数の半導体部１００に確実に分離しつつ、マスク５０の第１部分５１の周囲のｎ側半導体層１１を除去する際のエッチングが活性層１２に到達しにくくできる。

【0046】

マスク５０を用いて半導体積層体１０を除去する工程の後、図１０に示すように、保護膜６０、ｐ側パッド電極２５、及びｎ側パッド電極２６を形成する。保護膜６０は、ｎ側半導体層１１の表面１１ｄ、凸部１１ｆ、第２面１１ｅ、側面、及び第２絶縁膜３２を覆う。保護膜６０として、例えば、シリコン酸化膜又はシリコン窒化膜を用いることができる。保護膜６０は、例えば、第１絶縁膜３１と同様の方法で形成することができる。保護膜６０を形成した後、半導体積層体１０が配置されていない領域における第２ｐ側電極２２上の保護膜６０の一部及び第２絶縁膜３２の一部を除去し、第２ｐ側電極２２を露出させる第２ｐ側開口部を形成する。また、半導体積層体１０が配置されていない領域における導電部材２４上の保護膜６０の一部及び第２絶縁膜３２の一部を除去し、導電部材２４を露出させる第３ｎ側開口部を形成する。そして、第２ｐ側開口部にｐ側パッド電極２５を配置し、第３ｎ側開口部にｎ側パッド電極２６を配置する。ｐ側パッド電極２５は第２ｐ側電極２２と電気的に接続され、ｎ側パッド電極２６は導電部材２４を介してｎ側電極２３と電気的に接続される。ｎ側パッド電極２６及びｐ側パッド電極２５は、例えば、スパッタ法によって形成することができる。

【0047】

この後、平面視において隣り合う半導体部１００の間の領域に位置する第２基板１０２及び接合部材１０４を少なくとも除去することで、本実施形態の発光素子１が得られる。平面視において隣り合う半導体部１００の間の領域に位置する第２基板１０２及び接合部材１０４は、例えば、レーザ光を照射することで除去することができる。図１１は、発光素子１の平面図である。図１０は、図１１のＸ-Ｘ線における断面図である。

【0048】

発光素子１のｎ側半導体層１１は、第１領域１０ａにおいて、ｐ側半導体層１３が設けられた側と反対の側に複数の凸部１１ｆを含む。半導体積層体１０の積層方向における凸部１１ｆの高さｈは、第２領域１０ｂのｎ側半導体層１１の半導体積層体１０の積層方向における厚さｔより大きい。これにより、凸部１１ｆの高さｈを第２領域１０ｂのｎ側半導体層１１の厚さｔよりも小さくする場合に比べて、光取り出し効率を向上させることができる。第２領域１０ｂのｎ側半導体層１１の厚さｔは、第３面１１ｂと表面１１ｄとの間の最短距離を表す。凸部１１ｆの高さｈは、凸部１１ｆに隣接する凹部の底部と凸部１１ｆの先端部との間の半導体積層体１０の積層方向における距離を表す。

【0049】

ｎ側電極２３が接続する第３領域１０ｃの第２面１１ｅは凸部を含まない。すなわち、第３領域１０ｃには粗面が形成されないため、第３領域１０ｃの厚さが保たれているため、順方向電圧の上昇を低減することができる。

【0050】

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。本発明の上述した実施形態を基にして、当業者が適宜設計変更して実施し得る全ての形態も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものである。

【符号の説明】

【0051】

１…発光素子、１０…半導体積層体、１０ａ…第１領域、１０ｂ…第２領域、１０ｃ…第３領域、１１…ｎ側半導体層、１１ａ…第１面、１１ｅ…第２面、１１ｆ…凸部、１２…活性層、１３…ｐ側半導体層、２１…第１ｐ側電極、２２…第２ｐ側電極、２３…ｎ側電極、５０…マスク、５１…第１部分、５２…第２部分、９０…分離溝、１００…半導体部、１０１…第１基板、１０２…第２基板、Ｗ…ウェハ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】