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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-27
(45)【発行日】2024-03-06
(54)【発明の名称】イメージセンサを備えた半導体素子及びその形成方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20240228BHJP
H01L 21/3205 20060101ALI20240228BHJP
H01L 21/768 20060101ALI20240228BHJP
H01L 23/522 20060101ALI20240228BHJP
【ＦＩ】
H01L27/146 A
H01L21/88 J
【請求項の数】
9
【外国語出願】
(21)【出願番号】P 2022001075
(22)【出願日】2022-01-06
(65)【公開番号】P2022107525
(43)【公開日】2022-07-21
【審査請求日】2022-01-07
(31)【優先権主張番号】63/135,085
(32)【優先日】2021-01-08
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/321,909
(32)【優先日】2021-05-17
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】高 敏峰
(72)【発明者】
【氏名】楊 敦年
(72)【発明者】
【氏名】劉 人誠
(72)【発明者】
【氏名】林 杏芝
(72)【発明者】
【氏名】洪 豐基
(72)【発明者】
【氏名】丁 世汎
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０１２－０２３２０７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０２５５４９５（ＵＳ，Ａ１）
【文献】特開２０１９－１１４７２８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０１Ｌ ２１／３２０５
(57)【特許請求の範囲】
【請求項1】
半導体素子であって、互いに反対に表面側及び背面側を有する基板と、
前記基板において、画素領域内に配置された複数の光検出器と、
前記画素領域内において、前記光検出器間に配置された隔離構造であって、
前記基板の前記背面側から前記基板内の或る位置まで延設された背面側隔離構造を備える前記隔離構造と、
前記基板において、周辺領域内に配置された導電プラグ構造と、
前記基板の前記背面側に配置され、前記画素領域から前記周辺領域まで延設され、前記背面側隔離構造を前記導電プラグ構造に電気的に接続する導電キャップと、
前記導電プラグ構造上に着地し、前記導電プラグ構造及び前記導電キャップを通じて、前記背面側隔離構造に電気的に接続された導電コンタクトと、を備え、
前記隔離構造は、前記基板の前記表面側から前記背面側隔離構造まで延設された表面側隔離構造をさらに備え、前記表面側隔離構造は、前記背面側隔離構造に電気的に連結される半導体素子。
【請求項2】
前記隔離構造は、第１のウェル領域、導電材料を有する浅いトレンチ構造、又は前記基板の部分を備える、請求項１に記載の半導体素子。
【請求項3】
前記背面側隔離構造は、第１の導電プラグと、
前記第１の導電プラグ及び前記基板の間に配置された第１の誘電構造と、を備える請求項１または２に記載の半導体素子。
【請求項4】
前記導電プラグ構造は、前記基板の前記表面側から前記基板内の或る位置まで延設された表面側プラグ構造と、
前記基板の背面側から前記表面側プラグ構造まで延設された背面側プラグ構造と、を備える請求項１～３のいずれか１項に記載の半導体素子。
【請求項5】
前記背面側隔離構造、前記導電キャップ、及び前記導電プラグ構造は、連続導電層を備える請求項１～４のいずれか１項に記載の半導体素子。
【請求項6】
半導体素子であって、互いに反対に表面側及び背面側を有する基板と、
前記基板において、画素領域内に配置された複数の光検出器と、
前記基板の背面側から前記基板内の或る位置まで延設された導電プラグ構造であって、
前記画素領域内に配置され、前記光検出器を互いに隔離する第１のプラグ構造と、
周辺領域に配置され、前記第１のプラグ構造から横方向に離間した第２のプラグ構造と、を備える導電プラグ構造と、
前記画素領域から前記周辺領域まで延設され、前記第１のプラグ構造を前記第２のプラグ構造に電気的に接続する導電キャップと、
前記周辺領域内に配置され、前記第２のプラグ構造及び前記導電キャップを通じて、前記第１のプラグ構造に隔離バイアスを付与するように構成された第１の導電コンタクトと、
前記基板の表面側から前記基板内の或る位置まで延設され、前記導電プラグ構造に電気的に連結されるウェル領域と、
を備える半導体素子。
【請求項7】
前記基板の表面側において、前記画素領域内に配置された第２の導電コンタクトをさらに備え、前記第１のプラグ構造に電気的に連結される請求項６に記載の半導体素子。
【請求項8】
半導体素子の形成方法であって、互いに反対に表面側及び背面側を有する基板を設けることと、
前記基板において、画素領域内に複数の光検出器を形成することと、
前記背面側から前記基板にパターニングを行い、前記画素領域内に第１の開口、周辺領域内に第２の開口を形成することと、
前記基板上に導電材層を形成して前記第１及び第２の開口を埋めることであって、前記導電材層は、前記第１の開口内に第１の導電プラグ、前記第２の開口内に第２の導電プラグ、前記基板の背面側に亘る上方部分を含み、前記第１の導電プラグは、前記光検出器間に配置された隔離構造の第１の部分として機能することと、
前記導電材層の前記上方部分をパターニングし、導電キャップを形成することであって、前記導電キャップは、前記画素領域から前記周辺領域まで延設され、前記第１及び第２の導電プラグに電気的に接続されることと、
前記周辺領域内において、前記基板の前記表面側に亘る前記第２の導電プラグ上に、導電コンタクトを形成することと、
前記表面側から、前記画素領域内及び前記周辺領域内に、前記基板内の第１のウェル領域及び第２のウェル領域を、それぞれ形成することであって、前記第１の開口及び前記第２の開口は、前記基板の背面側から、前記第１のウェル領域及び前記第２のウェル領域に延設するように、それぞれ形成され、前記第１のウェル領域は、前記隔離構造の第２の部分として機能することと、
を備える方法。
【請求項9】
前記導電材層を形成するのに先立って、前記方法は、前記第１及び第２の開口の側壁及び底面上に誘電ライナを形成することと、
前記第１及び第２の開口の前記底面を被覆する前記誘電ライナの一部を除去することと、をさらに備える請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、イメージセンサを備えた半導体素子及びその形成方法に関する。
【背景技術】
【0002】
最近の多くの電子素子（例えば、デジタルカメラ、光学撮像素子等）は、イメージセンサを備える。イメージセンサは、光学画像を、デジタル画像として表され得るデジタルデータに変換する。イメージセンサは、画素センサの配列を備えるが、これは、光学画像をデジタルデータへ変換するための単位素子である。画素センサの種別によっては、電荷結合素子（ＣＣＤ）画素センサと、相補型金属酸化膜半導体（ＣＭＯＳ）画素センサと、を備える。ＣＭＯＳイメージセンサは、低消費電力、小型、高速データ処理、直接的なデータ出力、及び低製造コストといった点で好ましい。
【発明の概要】
【0003】
本開示の実施形態は、半導体素子であって、基板と、複数の光検出器と、隔離構造と、導電プラグ構造と、導電キャップと、導電コンタクトとを備える半導体素子を提供する。基板は、互いに反対に表面側及び背面側を有する。光検出器は、基板において、画素領域内に配置される。隔離構造は、画素領域内において、光検出器間に配置される。隔離構造は、基板の背面側から基板内の或る位置まで延設された背面側隔離構造を備える。導電プラグ構造は、基板において、周辺領域内に配置される。導電キャップは、基板の背面側に配置され、画素領域から周辺領域まで延設され、背面側隔離構造を導電プラグ構造に電気的に接続する。導電コンタクトは、導電プラグ構造上に着地し、導電プラグ構造及び導電キャップを通じて、背面側隔離構造に電気的に接続される。
【0004】
本開示の実施形態は、半導体素子であって、互いに反対に表面側及び背面側を有する基板と、複数の光検出器と、導電プラグ構造と、導電キャップと、第１の導電コンタクトとを備える半導体素子を提供する。光検出器は、基板において、画素領域内に配置される。導電プラグ構造は、基板の背面側から基板内の或る位置まで延設される。導電プラグ構造は、画素領域内に配置されて光検出器を互いに隔離する第１のプラグ構造と、周辺領域に配置されて第１のプラグ構造からは横方向に離間した第２のプラグ構造と、を備える。導電キャップは、画素領域から周辺領域まで延設され、第１のプラグ構造を第２のプラグ構造に電気的に接続する。第１の導電コンタクトは、周辺領域内に配置され、第２のプラグ構造及び導電キャップを通じて、第１のプラグ構造に、隔離バイアスを付与するように構成される。
【0005】
本開示の実施形態は、半導体素子の形成方法であって、互いに反対に表面側及び背面側を有する基板を設けることと、基板において、画素領域内に複数の光検出器を形成することと、背面側から基板をパターニングし、画素領域内に第１の開口、周辺領域内に第２の開口を形成することと、基板上に導電材層を形成して第１及び第２の開口を埋めることであって、導電材層は、第１の開口内に第１の導電プラグ、第２の開口内に第２の導電プラグ、及び基板の背面側に亘る上方部分を含み、第１の導電プラグは、光検出器間に配置された隔離構造の第１の部分として機能することと、導電材層の上方部分をパターニングし、導電キャップを形成することであって、導電キャップは、画素領域から周辺領域まで延設され、第１及び第２の導電プラグに電気的に接続されることと、周辺領域内において、基板の表面側に亘る第２の導電プラグ上に、導電コンタクトを形成することと、を備える半導体の形成方法を提供する。
【図面の簡単な説明】
【0006】
本開示の態様は、以下の詳細な説明を添付の図面とともに読むことで最もよく理解される。当分野の標準的な慣行によると、種々の特徴が正寸でない。実際のところ、種々の特徴の臨界寸法は、討論を明確に行うため、任意で増減され得る。
【発明を実施するための形態】
【0007】
本開示の実施形態は、イメージセンサを備えた半導体素子及びその形成方法を提供するものであり、イメージセンサの性能を効果的に向上する。
【0008】
本開示の実施形態において、周辺領域からプラグ構造を通じて隔離構造に、隔離バイアスが付与されてもよく、これにより、光検出器の隔離の改善が達成され、イメージセンサの性能が向上し得る。一方、画素領域内に隔離バイアスを付与するための高濃度ドープ領域は、省略されてもよく、画素領域における光検出器のための面積が向上される。
【0009】
以下の開示は、与えられた主題の異なる特徴を実現するために、多くの異なる実施形態、又は、例を提供するものである。本開示を簡易化するため、構成要素及びアレンジメントの特定の例を以下に説明する。当然のことながら、これらは単なる例であって、限定を意図するものでない。例えば、以降の説明の中で、第１の特徴の上方又は上に第２の特徴が形成される場合、第２の特徴と第１の特徴が直接接触して形成される実施形態を含んでもよく、且つ、第２の特徴と第１の特徴との間に追加の特徴が形成されて、第２の特徴と第１の特徴が直接接触しなくてもよい実施形態も含んでよい。さらに、本開示は、種々の例において、参照数字、及び／又は、文字を反復することがある。この反復は、簡易さ及び明確さを目的とするものであり、それ自体が、検討される種々の実施形態間、及び／又は、構成間の関係を指示するものでない。
【0010】
さらに、「下側」、「下方」、「下」、「上」、「上方」、「重ね合わせる」、「上側」、「上方」等の空間的に相対的な用語は、本明細書において、図中に示される１つの要素又は特徴の、他の要素又は特徴に対する関係を説明する際、説明を簡易にするために使用され得る。空間的に相対的な用語は、使用中又は動作中の素子について、図中に描かれる向きに加え、異なる向きを網羅することが意図されるものである。素子は、他の向きに向いていてもよく（９０°回転されるか、又は他の向き）、本明細書において使用される空間的に相対的な記述は、これに応じて同様に解釈されてもよい。
【0011】
図１Ａ及び図１Ｂは、本開示のいくつかの実施形態に係る半導体素子の断面図を模式的に示したものである。図３Ａは、本開示のいくつかの実施形態に係る半導体素子の上面図を模式的に示したものである。図１Ａ及び図１Ｂは、各々、図３ＡのＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿ったものである。
【0012】
図１Ａ及び図１Ｂは、半導体素子５００Ａを示している。半導体素子５００Ａは、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ等のイメージセンサであってもよく、又は、イメージセンサを備えてもよく、イメージセンサダイであってもよく、又はイメージセンサダイに含まれてもよい。
【0013】
図１Ａ及び図３Ａを参照すると、いくつかの実施形態において、半導体素子５００Ａは、第１の領域Ｒ１と、第２の領域Ｒ２と、を備える。第１の領域Ｒ１は、画素領域であってもよく、第２の領域Ｒ２は、論理領域等、周辺領域であってもよい。図３Ａに示される通り、画素領域Ｒ１は、周辺領域Ｒ２に包囲されてもよい。いくつかの実施形態において、境界領域が、画素領域Ｒ１と周辺領域Ｒ２との間に配置されてもよい。境界領域は、例えば、画素領域Ｒ１と周辺領域Ｒ２とを分離するための、１つ以上のガードリンクＧＲを備えてもよい。ガードリンクＧＲは、浅いトレンチ隔離（ＳＴＩ）構造、ディープトレンチ隔離（ＤＴＩ）等、又はそれらの組み合わせ等、隔離材料を含む任意の好適な隔離構造を備えてもよい。なお、例示のため、画素領域の一部（例えば、中央部分）のみが図３Ａの上面図に示されている。さらに、簡潔さのため、ガードリンクＧＲを備えた境界領域は、断面図中には示されていない。
【0014】
いくつかの実施形態において、半導体素子５００Ａは、互いに反対の表面１００ｆと背面１００ｂとを有する基板１００を備える。したがって、基板１００／半導体素子５００Ａの表面１００ｆを有するか、又はこれに近い側は、基板１００／半導体素子５００Ａの表面側と称され、基板１００／半導体素子５００Ａの背面１００ｂを有するか、又はこれに近い側は、基板１００／半導体素子５００Ａの背面側と称され得る。
【0015】
基板１００は、半導体基板である。設計の要件に応じて、基板１００は、ｐ型基板、ｎ型基板、又はこれらの組み合わせであってもよく、内部にドープ領域（例えば、Ｎ型ウェル、及び／又は、Ｐ型ウェル）を有してもよい。複数の光検出器ＰＤが、基板１００において、画素領域Ｒ１内に配置される。光検出器ＰＤは、フォトダイオードであってもよく、又はこれを備えてもよい。いくつかの実施形態において、光検出器ＰＤは、例えば、基板１００の背面側から入射する放射線又は入射光（例えば、フォトン）を、電気信号に変換するように構成される。光検出器ＰＤは、第１の導電型を有した第１のドープ領域１０１を備えてもよい。いくつかの実施形態において、光検出器ＰＤは、ドープ領域１０１に隣接し、第１の導電型とは反対の第２の導電型を有した第２のドープ領域１０１ａを有してもよい。いくつかの実施形態において、第１の導電型は、ｎ型であり、第２の導電型はｐ型であってもよく、又は逆であってもよい。第２のドープ領域１０１ａは、第１のドープ領域１０１（例えば、全体）を包囲するように配置されてもよいが、本実施形態はこれに限定されるものでない。いくつかの実施形態において、第２のドープ領域１０１ａは、第１のドープ領域１０１の１つ以上の側方に配置されてもよい。例えば、第２のドープ領域１０１ａは、第１のドープ領域１０１の表面側において、第１のドープ領域１０１と基板１００の表面１００ｆとの間に配置されてもよい。いくつかの実施形態において、基板１００は、ｐ型基板であり、第２のドープ領域１０１ａは、第１のドープ領域１０１を包囲する基板１００の一部であってもよい。しかしながら、本開示は、これに限定されるものでない。
【0016】
光検出器ＰＤは、基板１００の表面側から基板１００における位置まで延設される。光検出器ＰＤは、上から下まで均一の幅を有するものとして示されているが、本開示は、これに限定されるものでない。いくつかの実施形態において、基板１００の表面側に近い光検出器ＰＤの幅は、基板１００の背面側に近い光検出器ＰＤの幅より大きい。例えば、光検出器ＰＤの幅は、基板１００の表面側から背面側まで、基板１００に直交する方向において、徐々に短くなってもよい。いくつかの実施形態において、光検出器ＰＤの第１のドープ領域１０１は、基板１００の表面側から背面側まで、基板１００に直交する方向において、濃度が徐々に低下してもよい。なお、図示の光検出器ＰＤのドープ領域の形状、構成、及びサイズは、単なる例示であり、本開示は、これに限定されるものでない。
【0017】
図１Ａ及び図３Ａを参照すると、いくつかの実施形態において、光検出器ＰＤは、互いから離間して横方向に離間しており、列、及び／又は、行を有する配列に配置されてもよい。なお、図示の光検出器ＰＤの数は、単なる例示であり、本開示は、これに限定されるものでない。画素領域Ｒ１には、製品設計に応じて、任意の好適な数の光検出器ＰＤが配置されてもよい。
【0018】
いくつかの実施形態において、第２の導電型（例えば、ｐ型）を有する複数のドープ領域１０２が、基板１００において、光検出器ＰＤの横隣りに配置される。ドープ領域１０２は、ｐウェル領域等、ウェル領域と称され得る。いくつかの実施形態において、ウェル領域１０２は、画素領域Ｒ１に配置されたウェル領域１０２ａと、周辺領域Ｒ２に配置されたウェル領域１０２ｂとを備える。いくつかの実施形態において、ウェル領域１０２ａは、光検出器ＰＤの周辺に連続的に延設され、各光検出器ＰＤの周辺で横方向に配置され、光検出器ＰＤ間で隔離構造の一部として機能し、光検出器ＰＤを分離してもよい。ウェル領域１０２ａは、ドープ隔離構造と称され得る。いくつかの実施形態において、ウェル領域１０２ａは、格子形状又はメッシュ形状を有するように構成されてもよい。
【0019】
ウェル領域１０２ｂは、周辺領域Ｒ２内に配置される。いくつかの実施形態において、第２の導電型を有するドープ領域１０３は、ウェル領域１０２ｂと基板１００の表面１００ｆとの間に配置される。ドープ領域１０３及びウェル領域１０２ｂは、同一の導電型を有し、ドープ領域１０３のドープ濃度が、ウェル領域１０２ｂよりも高い。したがって、ドープ領域１０３は、高濃度ドープ領域と称され得る。第２の導電型がｐ型である実施形態において、ドープ領域１０３は、ｐ＋ドープ領域と称され得る。ドープ領域１０３は、ドープ領域１０２ｂよりも幅が広くてもよい。この実施形態において、高濃度ドープ領域１０３は、画素領域Ｒ１内において、ウェル領域１０２ａと基板１００の表面１００ｆとの間に配置されないため、高濃度ドープ領域（例えば、ｐ＋ドープ領域）と光検出器ＰＤのドープ領域１０１との間の物理的接触を回避し、引いては、特に、画素領域Ｒ１の収縮時、光検出器ＰＤと高濃度ドープ領域との間の望ましくないＰ－Ｎ接合の形成を回避する。したがって、望ましくないＰ－Ｎ接合によって引き起こされ得る漏れ電流等の問題が回避される。
【0020】
ドープ領域１０１が矩形として示されているが、ドープ領域１０１は、実際には、より均一度の低く、直線度の低い形状であってもよいことが理解されなければならない。例えば、ドープ領域１０１は、塊様であってもよく、及び／又は、ドープ領域１０１の表面は、非均一、及び／又は、波形であってもよい。高濃度ドープ領域１０３がウェル領域１０２ａと表面１００ｆとの間に存在した場合、ドープ領域１０１のいくつかの隅部、及び／又は、縁部は、ドープ領域１０３に過剰に接近し、上述の望ましくないＰ－Ｎ接合を生じ得る。したがって、ウェル領域１０２ａと表面１００ｆとの間の高濃度ドープ領域１０３を省略することにより、望ましくないＰ－Ｎ接合を回避し、漏れ電流を低減してもよい。
【0021】
いくつかの実施形態において、ドープ領域１０４は、光検出器ＰＤの隣か、又は隣接する光検出器ＰＤ間に配置されてもよい。ドープ領域１０４は、第１の導電型を有し、ウェル領域１０２ａ内に配置されてもよい。
【0022】
図１Ａを再び参照すると、いくつかの実施形態において、転送ゲートＧは、基板１００の表面側に亘って配置され、光検出器ＰＤに連結される。転送ゲートＧは、対応する光検出器ＰＤとドープ領域１０４との間の位置に配置される。いくつかの実施形態において、転送ゲートＧは、基板１００の表面１００ｆに直交する方向において、対応する光検出器ＰＤとドープ領域１０４とに部分的に重ね合わせられる。転送ゲートＧは、対応する光検出器ＰＤとドープ領域１０４との間の導電チャンネルを選択的に形成するように構成され、（例えば、入射する放射線の吸収によって）対応する光検出器ＰＤに蓄積された電荷が、ドープ領域１０４に転送されるようにする。いくつかの実施形態において、転送ゲートＧは、ゲート誘電層１０５と、ゲート誘電層１０５に配置されたゲート電極１０６とを備えてもよい。
【0023】
相互接続構造１１２は、基板１００の表面側に配置される。いくつかの実施形態において、相互接続構造１１２は、誘電構造１０７と、誘電構造１０７に埋め込まれた複数の導電特徴と、を備える。いくつかの実施形態において、誘電構造１０７は、層間誘電層（ＩＬＤ）及び金属間誘電層（ＩＭＤ）等、複数の誘電層を含む。導電特徴には、導電ライン１０９、導電ビア１１０、及び導電コンタクト１０８ａから１０８ｃの多層が含まれてもよい。導電ビア１１０は、ＩＭＤ内に配置され、異なる段の導電ライン１０９を電気的に接続してもよい。導電コンタクト１０８ａ、１０８ｂ、及び１０８ｃは、ＩＬＤ内に配置され、高濃度ドープ領域１０３、ドープ領域１０４、及び転送ゲートＧを、各々、導電ライン１０９に電気的に接続してもよい。
【0024】
図１Ａを再び参照すると、いくつかの実施形態において、導電構造１２０ａは、基板１１０を部分的に貫通し、基板１００の背面側からウェル領域１０２まで延設される。いくつかの実施形態において、誘電層１１８ａは、基板の背面１００ｂに亘って配置され、導電構造１２０ａは、誘電層１１８をさらに貫通し、誘電層１１８ａの上方に突出する。換言すると、導電構造１２０ａは、第１の部分Ｐ１と、第１の部分Ｐ１上の第２の部分Ｐ２と、を備える。第１の部分Ｐ１は、基板１００及び誘電層１１８ａ内に埋め込まれ、ウェル領域１０２に電気的に連結され、第２の部分Ｐ２は、誘電層１１８ａの上面から突出し、第１の部分Ｐ１に電気的に接続される。いくつかの実施形態において、第１の部分Ｐ１は、ウェル１０２内に向かって延設され、ウェル領域１０２内に部分的に埋め込まれ、第１の部分Ｐ１の底面は、ウェル領域１０２の上面より低い。しかしながら、本開示は、これに限定されるものでない。他のいくつかの実施形態において、第１の部分Ｐ１は、ウェル領域１０２の上面に着地してもよく、第１の部分Ｐ１の底面がウェル領域１０２の頂上面に接触するようにしてもよい。
【0025】
いくつかの実施形態において、誘電層１１６及びスペーサ層１１７は、導電構造１２０ａの第１の部分Ｐ１の側壁と基板１００との間に配置されてもよく、誘電層１１８ａと基板１００の背面１００ｂとの間にさらに配置されてもよい。スペーサ層１１７は、導電構造１２０ａの第１の部分Ｐ１と誘電層１１６との間、及び／又は、誘電層１１６と誘電層１１８との間に配置される。
【0026】
導電構造１２０ａの第１の部分Ｐ１は、導電プラグ又は導電ビアとも称され得るもので、導電構造１２０ａの第２の部分Ｐ２は、導電キャップとも称され得る。いくつかの実施形態において、導電プラグＰ１と、誘電層１１６の部分と、導電プラグＰ１の側壁を被覆するスペーサ層１１７と、の組み合わせは、導電プラグ構造とも称され得る。いくつかの実施形態において、導電プラグＰ１は、画素領域Ｒ１内に配置される導電プラグＰ１ａと、周辺領域Ｒ２内に配置される導電プラグＰ１ｂと、を備える。導電キャップＰ２は、画素領域Ｒ１内に配置される導電キャップＰ２ａと、周辺領域Ｒ２内に配置される導電キャップＰ２ｂと、を備える。
【0027】
図１Ａ、図１Ｂ、及び図３Ａを参照すると、導電プラグＰ１ａ及び導電プラグＰ１ｂは、各々、ウェル領域１０２ａ及び１０２ｂに電気的に連結される。画素領域Ｒ１における導電プラグＰ１ａは、相互接続され、光検出器ＰＤの周辺に連続的に延設されてもよい。周辺領域Ｒ２における導電プラグＰ１ｂは、画素領域Ｒ１における導電プラグＰ１ａから物理的に離間される。導電キャップＰ２ａ及びＰ２ｂは、各々、導電プラグＰ１ａ及びＰ１ｂの上方に配置され、互いに物理的及び電気的に接続されて、導電プラグＰ１ａ及びＰ１ｂが導電キャップＰ２ａ及びＰ２ｂを通じて互いに電気的に接続されるようにする。換言すると、導電キャップＰ２は、境界領域を横切って、画素領域Ｒ１から連続的に延設され、周辺領域Ｒ２まで延設されることで、導電プラグＰ１ａを導電プラグＰ１ｂに電気的に接続するようにする。
【0028】
いくつかの実施形態において、導電プラグＰ１ａ、導電プラグＰ１ａの側壁上の誘電層１１６及びスペーサ層１１７の部分、ウェル領域１０２ａは、複数の光検出器ＰＤを互いに隔離するために使用され、隔離構造ＩＳとも称され得る。ウェル領域１０２ａは、第１の隔離構造又は表面側隔離構造ＩＳ１とも称され得る。導電プラグＰ１ａ、導電プラグＰ１ａの側壁上の誘電層１１６及びスペーサ層１１７の部分は、背面側トレンチ隔離（ＢＴＩ）構造又は背面側ディープトレンチ隔離（ＢＤＴＩ）構造等、第２の隔離構造又は背面側隔離構造ＩＳ２とも称され得る。表面側隔離構造ＩＳ１及び背面側隔離構造ＩＳ２は、各々、基板１００の表面側及び背面側から延設され、基板１００の或る位置において互いに合流する。いくつかの実施形態において、背面側隔離構造ＩＳ２は、表面側隔離構造ＩＳ１内に向かってさらに延設され、表面側隔離構造ＩＳ１に部分的に埋め込まれ、表面側隔離構造ＩＳ１に包囲されてもよい。基板１００の背面から背面側隔離構造ＩＳ２の底面までに規定される背面側隔離構造ＩＳ２の高さ（又は深さ）は、基板１００の表面から表面側隔離構造ＩＳ１の上面までに規定される表面側隔離構造ＩＳ１の高さ（又は深さ）よりも大きくてもよく、同一であってもよく、これより小さくてもよい。例えば、基板１００の厚さは、１μｍ～１０μｍの範囲であってもよく、表面側隔離構造ＩＳ１の高さ（又は深さ）は、０．５μｍ～９μｍの範囲であってもよく、及び／又は、背面側隔離構造ＩＳ２の高さ（又は深さ）は、０．５μｍ～９μｍの範囲であってもよい。
【0029】
いくつかの実施形態において、周辺領域Ｒ２内では、導電プラグＰ１ｂ、導電プラグＰ１ｂの側壁上の誘電層１１６及びスペーサ層１１７の部分、及びウェル領域１０２ｂ及び１０３は、（導電）プラグ構造ＣＰ又は（導電）ビア構造とも称され得るもので、これは、導電キャップＰ２を通じて、画素領域Ｒ１内の隔離構造ＩＳをコンタクト１０８ａに電気的に接続するように構成される。ウェル領域１０２ｂ及び１０３は、第１のプラグ（ビア）構造又は表面側プラグ（ビア）構造ＣＰ１とも称され得る。導電プラグＰ１ｂと、導電プラグＰ１ｂの側壁上の誘電層１１６及びスペーサ層１１７の部分とは、第２のプラグ（ビア）構造又は背面側プラグ（ビア）構造ＣＰ２とも称され得る。表面側ビア構造ＣＰ１及び背面側ビア構造ＣＰ２は、各々、基板１００の表面側及び背面側から延設され、基板１００の或る位置において互いに合流する。背面側ビア構造ＣＰ２は、表面側ビア構造ＣＰ１内に向かってさらに延設されてもよく、表面側ビア構造ＣＰ１に部分的に埋め込まれ、表面側ビア構造ＣＰ１に包囲されてもよい。この実施形態において、隔離構造ＩＳ及び導電プラグ構造ＣＰは、導電プラグ構造ＣＰが導電コンタクト１０８ａに着地する高濃度ドープ領域１０３を備え、隔離構造ＩＳが高濃度ドープ領域を備えなくてもよい以外は、同様の構造を有する。
【0030】
図１Ａ、図１Ｂ、及び図３Ａを再び参照すると、いくつかの実施形態において、画素領域Ｒ１内では、隔離構造ＩＳは、格子形状又はメッシュ形状として構成されてもよく、複数の光検出器ＰＤの周囲に連続的に延設されて、光検出器ＰＤを互いに分離してもよい。ここで、「格子」という用語は、線／ストライプ（等）が互いに交差して一連の相互接続リング形状部を形成する網を含む構造をいうものであり、リング形状は、正方形リング形状、矩形リング形状、円形リング形状、楕円形リング形状等を有してもよい。換言すると、隔離構造ＩＳは、一連の相互接続リング形状部を含み、このリング形状部は、対応する光検出器ＰＤを横方向に包囲する。いくつかの実施形態において、表面側隔離構造ＩＳ１及び背面側隔離構造ＩＳ２の双方は、格子形状又はメッシュ形状として構成され、略同一又は異なるサイズ（例えば、幅）を有してもよい。表面側隔離構造ＩＳ１及び背面側隔離構造ＩＳ２の側壁は、互いに実質的に並べられてもよく、又は横方向にシフトしていてもよい。基板１００の表面１００ｆ上における背面側隔離構造ＩＳ２の正投影は、基板１００の表面１００ｆ上における表面側隔離構造ＩＳ１の正投影内に略完全に収まるか、又は部分的に収まってもよい。なお、簡潔さのため、いくつかの構成要素（例えば、誘電層１１６、スペーサ層１１７、及びドープ領域１０２／１０３）は、上面図には具体的に図示しない。
【0031】
導電キャップＰ２ａは、隔離構造ＩＳの背面側隔離構造ＩＳ２上に配置される。いくつかの実施形態において、導電キャップＰ２ａも、格子形状又はメッシュ形状として構成され、導電格子とも称され得る。いくつかの実施形態において、導電キャップＰ２ａは、隔離構造ＩＳの背面側隔離構造ＩＳ２と実質的に並べられてもよく、横方向にシフトしてもよく、略同一又は異なるサイズ（例えば、幅、長さ等）を有してもよい。換言すると、背面側隔離構造ＩＳ２（又は隔離構造ＩＳ）のリング形状部の中央は、基板１００の表面又は背面と直交する方向において、導電キャップＰ２ａのリング形状部の中央と実質的に並べられてもよく、又は横方向にシフトしてもよい。基板１００の表面１００ｆ上の背面側隔離構造ＩＳ２の正投影は、基板１００の表面１００ｆ上の導電キャップＰ２ａの正投影内に実質的に収まってもよく、又は逆であってもよい。代替又は追加として、基板１００の表面１００ｆ上の背面側隔離構造ＩＳ２の正投影は、基板１００の表面１００ｆ上の導電キャップＰ２ａの正投影に部分的に重なってもよい。
【0032】
図４は、本開示のいくつかの実施形態に係る背面側隔離構造ＩＳ２及び導電キャップＰ２ａのレイアウトを模式的に示している。拡大図Ａ及びＢは、各々、画素領域Ｒ１の中央部分及び縁部分における背面側隔離構造ＩＳ２及び導電キャップＰ２ａのレイアウトを示している。図４に示される通り、導電キャップＰ２ａは、背面側隔離構造ＩＳ２に重なる。格子形状の背面側隔離構造ＩＳ２は、複数のリング形状部Ｕ１を備え、格子形状の導電キャップＰ２ａは、複数のリング形状部Ｕ２を備える。いくつかの実施形態において、画素領域Ｒ１内の異なる位置における背面側隔離構造ＩＳ２と導電キャップＰ２ａとの位置関係は、異なってもよい。例えば、拡大図Ａに示される通り、画像領域Ｒ１の中央部分では、導電キャップＰ２ａは、背面側隔離構造ＩＳ２と実質的に並べられ、導電キャップＰ２ａのリング形状部Ｕ２と背面側隔離構造ＩＳ２のリング形状部が実質的に同心となるようにしてもよい。一方、拡大図Ｂに示される通り、画素領域Ｒ２の縁部分では、導電キャップＰ２ａは、背面側隔離構造ＩＳ２から横方向にシフトしてもよく、導電キャップＰ２ａのリング形状部Ｕ２の中心が背面側隔離構造ＩＳ２のリング形状部Ｕ１の中心から横方向にシフトするようにしてもよい。なお、図４に示される導電キャップＰ２ａ及び背面側隔離構造ＩＳ２のレイアウトは、単なる例示であり、本開示は、これに限定されるものでない。導電キャップＰ２ａ及び背面側隔離構造ＩＳ２のレイアウトは、製品設計に基づいて調整されてもよい。
【0033】
図１Ａ、図１Ｂ、及び図３Ａに戻って参照すると、導電キャップＰ２ｂは、画素領域Ｒ１内の導電キャップＰ２ａの近隣から周辺領域Ｒ２まで延設される。いくつかの実施形態において、導電キャップＰ２ｂは、導電キャップＰ２ａの延長部分とも称され得る。図３Ａ～図３Ｄは、本開示のいくつかの実施形態に係る導電キャップＰ２ｂ及び導電プラグ構造ＣＰの種々の構成を示している。
【0034】
いくつかの実施形態において、図３Ａ～図３Ｃに示される通り、導電格子Ｐ２ａのセグメントのうちの少なくとも１つは、その長さ方向に沿って、周辺領域Ｒ１まで延設され、導電キャップＰ２ｂを形成するようにする。導電キャップＰ２ｂは、導電格子Ｐ２ａに接続された1つ以上の導電ストリップを備えてもよい。しかしながら、本開示は、これに限定されるものでない。他のいくつかの実施形態において、導電キャップＰ２ｂは、１つ以上の金属プレートを備えてもよい。例えば、図３Ｄに示される通り、導電キャップＰ２ｂは、導電格子Ｐ２ａを横方向に包囲するリング型金属プレートを備える。或いは、導電キャップＰ２ｂが導電格子Ｐ２ａに接続された１つ以上の導電ストリップを備える実施形態において、１つ以上の追加の金属プレートが導電ストリップ上にさらに配置されてもよい。このような実施形態において、金属プレートは、半導体素子５００Ａの背面側から入射する放射線から周辺領域Ｒ２を遮蔽することにより、周辺領域Ｒ２におけるデバイス（例えば、論理デバイス）を、入射する放射線によるダメージから保護するように構成されてもよい。金属プレートは、画素領域Ｒ１と周辺領域Ｒ２との間の境界領域を被覆してもよく、被覆しなくてもよい。
【0035】
いくつかの実施形態において、導電プラグ構造ＣＰは、導電キャップＰ２ｂの下層に配置され、これに電気的に接続される。導電プラグ構造ＣＰは、図３Ａに示される通り、隔離構造ＩＳを横方向に包囲したリング形状構造として構成されてもよく、導電キャップＰ１ｂの金属ストリップに電気的に接続されてもよい。このような実施形態において、導電プラグ構造ＣＰは、導電リングとも称され得る。導電リングは、連続リングであってもよく、又は互いに離間した複数のセグメントを含む非連続リング（図示せず）であってもよい。
【0036】
いくつかの代替の実施形態において、導電プラグ構造ＣＰは、図３Ｂに示される通り、互いから離間し、導電キャップＰ２ｂの対応する金属ストリップに各々接続された複数のビア構造を備えてもよい。ビア構造の上面図は、円形、楕円形、正方形、矩形等、又は他の任意の好適な形状であってもよい。さらに他の実施形態において、導電プラグ構造ＣＰは、図３Ｃに示される通り、導電キャップＰ２ｂに電気的に接続された１つ以上の導電ストリップを備えてもよい。以上を鑑みると、上面図において見たとき、背面プラグ構造ＣＰ２を含む導電プラグ構造ＣＰは、１つ以上のリング、１つ以上のビア、１つ以上のストリップ等、又はこれらの組み合わせとして構成されてもよい。なお、図３Ａ～図３Ｄに示される導電プラグ構造ＣＰ及び導電キャップＰ２ｂの構成、形状、及びサイズは、単なる例示であり、本開示は、これに限定されるものでない。導電プラグ構造ＣＰ及び導電キャップＰ２ｂは、導電プラグ構造ＣＰが導電キャップＰ２及び導電コンタクト１０８ａに電気的に接続される限り、製品設計に基づき、任意の好適な構成、形状、及び／又は、サイズを有してもよい。
【0037】
図１Ａ及び図１Ｂを参照すると、いくつかの実施形態において、１つ以上の導電コンタクト１０８ａが、周辺領域Ｒ２内に配置され、導電プラグ構造ＣＰと電気的に接続される。導電コンタクト１０８ａは、高濃度ドープ領域１０３に着地してもよく、ドープ領域１０３、１０２ｂ、導電プラグ構造ＣＰの背面プラグ構造ＣＰ２、及び導電キャップＰ２を通じて、隔離構造ＩＳに電気的に接続される。いくつかの実施形態において、導電コンタクト１０８ａは、画素領域Ｒ１内に配置されない。換言すると、画素領域Ｒ１は、画素領域Ｒ１内の隔離構造ＩＳのウェル領域１０２ａに直接着地する導電コンタクトを備えなくてもよい。しかしながら、本開示は、これに限定されるものでない。
【0038】
導電コンタクト１０８ａは、接地電圧又は負のバイアスを隔離構造ＩＳに付与するように構成されてもよい。いくつかの実施形態において、導電コンタクト１０８ａは、導電プラグ構造ＣＰ、導電キャップＰ２、隔離構造ＩＳ、及び接地間の電気的接続を付与するように構成される。例えば、接地電圧（例えば、約０ボルト（Ｖ））が、導電コンタクト１０８ａ、導電プラグ構造ＣＰ、及び導電キャップＰ２を通じて、隔離構造ＩＳに印可されることで、隔離構造ＩＳが接地されるようにしてもよい。いくつかの実施形態において、負のバイアス（隔離バイアスとも称される）が、導電コンタクト１０８ａ、導電プラグ構造ＣＰ、及び導電キャップＰ２を通じて、隔離構造ＩＳに印可されてもよい。負のバイアスは、隔離構造ＩＳの側壁に沿ってホールの蓄積を生成することで、光検出器の隔離を改善し、引いては、イメージセンサの性能を向上してもよい。
【0039】
図１Ａに戻って参照すると、いくつかの実施形態において、硬質マスク１２２ａが導電キャップＰ２上に任意に配置される。硬質マスク１２２ａは、導電キャップＰ２と略同一のパターン（例えば、格子パターン）を有する。いくつかの実施形態において、導電キャップＰ２ａと画素領域Ｒ１内の硬質マスク１２２ａの部分との組み合わせは、格子構造とも称され得る。誘電ライナ１２６は、導電キャップＰ２上に配置され、導電キャップＰ２の上面及び側壁と、誘電層１１８ａの上面とを配列してもよい。誘電ライナ１２６は、誘電ライナ又は誘電スペーサ層とも称され得る。いくつかの実施形態において、誘電層１２７は、誘電ライナ１２６上に配置され、誘電キャップＰ２及び硬質マスク１２２ａを含む格子構造の開口を埋めてもよい。
【0040】
複数の光フィルタ（例えば、カラーフィルタ）１２８とレンズ（例えば、マイクロレンズ）１３０が、画素領域Ｒ１内の格子構造及び誘電層１２７に亘って配置される。いくつかの実施形態において、光フィルタ１２８及びレンズ１３０は、各々、１つ以上の光検出器ＰＤに対応してもよい。光フィルタ１２８は、各々、特定波長の入射光を伝達するように構成される。レンズ１３０は、光フィルタ１２８に亘って配置され、例えば、光検出器ＰＤに向かって入射光を集光するように構成される。
【0041】
【0042】
図２Ａを参照すると、いくつかの実施形態において、半導体素子５００Ａ（図１Ａ）の誘電層１２７は、省略されてもよく、光フィルタ１２８は、誘電キャップＰ２、及び／又は、硬質マスク１２２ａを含む格子構造の開口に配置されてもよい。
【0043】
図２Ｂを参照すると、いくつかの実施形態において、半導体素子５００Ｃは、対応する光検出器ＰＤに部分的に埋め込まれた転送ゲートＧ’を備える。転送ゲートＧ’は、光検出器ＰＤ及びドープ領域１０４と重なり、これらに連結される。転送ゲートＧ’は、光検出器ＰＤ内に向かってさらに延設され、光検出器ＰＤに埋め込まれ、光検出器ＰＤに横方向に包囲された延長部分を有する。以上のように、転送ゲートＧ’と光検出器ＰＤとの間の連結領域が増えることにより、光検出器ＰＤからドープ領域１０４への電荷の転送効率を上げる。
【0044】
図２Ｃを参照すると、いくつかの実施形態において、表面側隔離構造ＩＳ１及び表面側プラグ構造ＣＰ１は、各々、トレンチ構造（例えば、浅いトレンチ構造）８２ａ及び８２ｂであってもよく、又はこれを備えてもよく、ウェル領域１０２（図１Ａ）は、省略されてもよい。浅いトレンチ構造８２ａ／８２ｂは、基板１００の表面１００ｆから基板１００の或る位置まで延設され、導電プラグＰ１に電気的に接続される。このような実施形態において、表面側隔離構造ＩＳ１は、浅いトレンチ隔離（ＳＴＩ）構造とも称され得る。浅いトレンチ構造８２ａ／８２ｂは、導電層８１と、導電層８１及び基板１００の間に配置された誘電ライナ８０と、を備えてもよい。いくつかの実施形態は、導電プラグＰ１は、誘電ライナ８０を貫通し、導電層８１に電気的に接続される。誘電ライナ８０は、酸化シリコン、窒化シリコン、酸窒化シリコン等、又はこれらの組み合わせ等、任意の好適な誘電材料を含んでもよい。いくつかの実施形態において、導電層８１は、ドープポリシリコン層等、ポリシリコン層を備えてもよい。例えば、ドープポリシリコン層は、第２の導電型（例えば、ｐ型）を有するドーパント（例えば、ホウ素）を含んでもよい。しかしながら、本開示は、これに限定されるものでない。いくつかの代替の実施形態において、導電層８１は、金属、合金等、他の任意の導電材料を含んでもよい。例えば、導電層８１は、タングステン、銅、ＡｌＣｕ、Ａｌを含んでもよい。導電層８１は、導電構造１２０ａと同一又は異なる導電材料を含んでもよい。なお、簡潔さのため、ドープ領域１０４（図１Ａ）は、図２Ｃには示されていない。
【0045】
いくつかの実施形態において、周辺領域Ｒ２内では、導電コンタクト１０８ａ１が、表面側導電プラグ構造ＣＰ１の導電層８１上に着地し、接地電圧又は負のバイアスを隔離構造ＩＳに付与する。いくつかの実施形態において、画素領域Ｒ１は、表面側隔離構造ＩＳ１の導電層８１上に着地する導電コンタクトを備えなくてもよい。しかしながら、本開示は、これに限定されるものでない。いくつかの代替の実施形態において、１つ以上の導電コンタクト１０８ａ２が、画素領域Ｒ１内に任意で配置されてもよく、隔離構造ＩＳ１の導電層８１に着地してもよく、追加で接地電圧又は負のバイアスを隔離構造ＩＳ１に付与するようにする。このような実施形態において、印可されたバイアスと隔離構造ＩＳとの間の導電経路は、短縮される。
【0046】
図２Ｄを参照すると、いくつかの実施形態において、表面側隔離構造ＩＳＩは、ＳＴＩ構造８２ａと、ウェル領域１０２ａとの組み合わせを備えてもよい。例えば、表面側隔離構造ＩＳ１の一部は、ウェル領域１０２ａを備え、表面側隔離構造ＩＳの他の部分は、ＳＴＩ構造８２ａを備える。ＳＴＩ構造８２ａ及びウェル領域１０２ａは、隣り合わせて配置され、互いに接続されてもよく、連続した表面側隔離構造ＩＳ１を構築するようにする。
【0047】
図２Ｅは、本開示の代替実施形態に係る、ＳＴＩ構造８２ａと、ウェル領域１０２ａとの組み合わせで構築された表面側隔離構造ＩＳ１を備える半導体素子５００Ｆを示している。いくつかの実施形態において、浅いトレンチ構造８２ａ及び８２ｂのうちの一方又は双方が、ウェル領域１０２ａ及び１０２ｂに任意で配置されてもよい。いくつかの実施形態において、ＳＴＩ構造８２ａは、ウェル領域１０２ａ内に配置され、ウェル領域１０２ａによって横方向に包囲されてもよい。ＳＴＩ構造８２ａ及びウェル領域１０２ａは、基板１００の表面１００ｆに直交する方向で、互いに重ね合わせられる。背面側隔離構造ＩＳ２は、ウェル領域１０２ａ及び誘電ライナ８０を貫通し、導電層８１に着地して電気的に接続する。同様に、トレンチ構造８２ｂが、ウェル領域１０２ｂ内に任意で配置されてもよく、導電プラグ構造ＣＰの構造的特徴は、隔離構造ＩＳと略同様である。
【0048】
図２Ｆは、背面側隔離構造ＩＳ２、及び／又は、背面側導電プラグ構造ＣＰ２が対応するウェル領域１０２ａ／１０２ｂに着地する以外は、半導体素子５００Ｆ（図２Ｅ）と同様の半導体素子５００Ｇを示している。図２Ｆを参照すると、いくつかの実施形態において、浅いトレンチ構造８２ａ／８２ｂは、導電層８１を備え、誘電ライナを備えなくてもよい。導電層８１の側壁は、ウェル領域１０２に物理的に接触し、ウェル領域１０２に連結される。このような実施形態において、背面側隔離構造ＩＳ２及び背面側プラグ構造ＣＰ２は、各々、ウェル領域１０２ａ及び１０２ｂに着地して電気的に連結されてもよく、ウェル領域１０２ａ及び１０２ｂを通じて導電層８１にさらに電気的に連結してもよい。浅いトレンチ構造８２が誘電ライナを備えない実施形態においては、背面隔離構造ＩＳ２及び背面側プラグ構造ＣＰ２もまた、ウェル領域１０２ａ及び１０２ｂを貫通して導電層８１に着地してもよいことが理解されなければならない。
【0049】
図２Ｇは、本開示の他のいくつかの実施形態に係る半導体素子５００Ｈを示している。半導体素子５００Ｈは、ＳＴＩ構造８２ａの一部が省略されている以外、半導体素子５００Ｄ（図２Ｄ）と同様である。いくつかの実施形態において、基板１００は、ｐ型基板等、第２の導電型を有する基板である。このような実施形態において、基板１００の部分１００ａは、表面側隔離構造ＩＳ１の少なくとも一部として機能してもよく、背面側隔離構造ＩＳ２に電気的に連結してもよく、画素領域Ｒ１内のＳＴＩ構造８２ａの一部又は全部が省略されてもよい。換言すると、隔離構造ＩＳ１は、基板１００の部分１００ａ、及び／又は、ＳＴＩ構造８２ａを備えてもよい。
【0050】
図２Ｈは、本開示のさらに他の実施形態に係る半導体素子５００Ｉを示している。いくつかの実施形態において、転送ゲートＧ’は、光検出器ＰＤ内に向かって延設され、基板１００の表面１００ｆから突出する。浅いトレンチ構造８２ａ／８２ｂは、基板１００内に埋め込まれ、基板１００の表面１００ｆからさらに突出してもよい。いくつかの実施形態において、導電コンタクト１０８ｃに接触する転送ゲートＧ’の面と、導電コンタクト１０８ａ１／１０８ａ２に接触する浅いトレンチ構造８２ａ／８２Ｂの面とは、互いに略同一平面／レベルであってもよく、又は異なるレベルの高さであってもよい。転送ゲートＧ’及び浅いトレンチ構造８２ａ／８２ｂは、略同一の材料又は異なる材料を含んでもよく、同時又は順次、形成されてもよい。いくつかの実施形態において、パッド層８５は、基板１００の表面１００ｆ上に配置されてもよい。パッド層８５は、酸化シリコン等の酸化物を含んでもよく、パッド酸化層とも称され得る。いくつかの実施形態において、転送ゲートＧ’及び浅いトレンチ構造８２は、パッド酸化層８５を貫通し、誘電構造１０７に対抗するパッド酸化層８５の面から突出する。
【0051】
【0052】
図５Ａを参照すると、基板１００が設けられる。いくつかの実施形態において、基板１００は、バルク半導体基板、半導体・オン・インシュレータ（ＳＯＩ）基板等の半導体基板であり、（例えば、ｐ型又はｎ型のドーパントで）ドープされてもよく、又はドープされなくてもよい。基板１００は、イメージセンサダイを形成するように構成されたシリコンウェハ等のウェハであってもよい。多層基板又は勾配基板等、他の基板も使用されてよい。いくつかの実施形態において、基板１００の半導体材料には、シリコンや、ゲルマニウムや、炭化ケイ素（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、砒化インジウム（ＩｎＡｓ）、及び／又は、アンチモン化インジウム（ＩｎＳｂ）等の化合物半導体や、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又は、ＧａＩｎＡｓＰ等の合金半導体や、これらの組み合わせが含まれてもよい。
【0053】
基板１００は、設計に応じて、ｐ型基板、ｎ型基板、又はこれらの組み合わせであってもよく、内部にドープ領域（例えば、ｎ型ウェル、及び／又は、ｐ型ウェル）を有してもよい。基板１００は、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサデバイス用に構成されてもよい。基板１００は、表面１００ｆと、表面１００ｆの反対側に背面１００ｂと、を有する。
【0054】
いくつかの実施形態において、基板１００は、画素領域等の第１の領域Ｒ１と、周辺領域等の第２の領域Ｒ２と、を備える。複数の光検出器（例えば、フォトダイオード）ＰＤが、基板１００において、画素領域Ｒ１内に形成される。光検出器ＰＤは、列、及び／又は、行を含む配列に配置されてもよい。いくつかの実施形態において、光検出器ＰＤは、第１の導電型（例えば、ｎ型）を有するドープ領域１０１を備えてもよい。いくつかの実施形態において、光検出器ＰＤはさらに、ドープ領域１０１に隣接して、第１の導電型の反対となる第２の導電型（例えば、ｐ型）を有するドープ領域１０１ａをさらに備える。ドープ領域１０１ａは、第２の導電型を有する基板１００の一部であってもよい。
【0055】
光検出器ＰＤの形成には、注入プロセスが含まれてもよい。例えば、パターン化マスク層が、基板１００の上方に形成されるが、ここで、パターン化マスク層は、ドープ領域１０１の意図された箇所に基板１００の一部を露出する開口を有する。その後、基板１００上にパターン化マスク層を配した状態で、第１の導電型（例えば、ｎ型）を有するドーパント種（例えば、リン、砒素、又はこれらの組み合わせ）が基板１００に注入され、光検出器ＰＤのドープ領域１０１を形成する。いくつかの実施形態において、パターン化マスク層の形成に先立って、パッド層（例えば、図２Ｈに示されるパッド酸化層８５）が基板１００の表面１００ｆ上に形成されてもよく、表面１００ｆが注入プロセスのイオン衝撃に直接晒されることがないようにすることで、表面１００ｆを注入プロセスによるダメージから保護するようにしてもよい。
【0056】
図５Ａを再び参照すると、複数のウェル領域１０２が、基板１００に形成される。ウェル領域１０２は、画素領域Ｒ１内に形成されたウェル領域１０２ａと、周辺領域Ｒ２内に形成されたウェル領域１０２ｂと、を備える。ウェル領域１０２は、第１の導電型（例えば、ｎ型）とは反対の第２の導電型（例えば、ｐ型）を有するドーパント（例えば、ホウ素、及び／又は、ＢＦ２
＋）を含んでもよい。ウェル領域１０２の形成には、第２の導電型を有するドーパントを基板１００内に注入する注入プロセスが含まれてもよい。いくつかの実施形態において、第２の導電型（例えば、ｐ型）を有するドープ領域１０３は、さらなる注入プロセスにより、周辺領域Ｒ２内のウェル領域１０２ｂ上に形成される。ドープ領域１０３のドープ濃度は、ウェル領域１０２ｂのドープ濃度より高い。いくつかの実施形態において、ドープ領域１０３は、ｐ＋領域等、高濃度ドープ領域とも称され得る。ドープ領域１０３の幅は、ウェル領域１０２ｂより広くてもよいが、本開示は、これに限定されるものでない。いくつかの実施形態において、ドープ領域１０３は、画素領域Ｒ１内のウェル領域１０２ａ上に形成されない。いくつかの実施形態において、画素領域Ｒ１内のウェル領域１０２ａは、互いに接続されてもよく、光検出器ＰＤを横方向に包囲し、光検出器ＰＤを離間させる格子構造として構成されてもよい。
【0057】
図５Ａを再び参照すると、いくつかの実施形態において、ドープ領域１０４は、基板１００の画素領域Ｒ１内に形成され、光検出器ＰＤの横方向隣、又は、光検出器ＰＤ間に配置される。ドープ領域１０４は、第１の導電型（例えば、ｎ型）を有するドープ種を基板１００内に注入することで形成されてもよい。いくつかの実施形態において、ドープ領域１０４は、ウェル領域１０２ａ内に配置されてもよい。
【0058】
このような実施形態において、ドープ領域１０１～１０４の注入プロセスは、基板１００の表面側から実施され、ドープ領域１０１～１０４が基板の表面側から、基板１００の表面１００ｆと背面１００ｂとの間の位置まで延設されるようにする。いくつかの実施形態において、ドープ領域１０１の深さは、ウェル領域１０２の深さより深いが、本開示は、これに限定されるものでない。
【0059】
図５Ｂを参照すると、いくつかの代替の実施形態において、複数のトレンチ（例えば、浅いトレンチ）構造８２が、基板１００に形成されてもよい。浅いトレンチ構造８２は、ウェル領域１０２内に形成されてもよい。浅いトレンチ構造８２は、画素領域Ｒ１内に形成された浅いトレンチ構造８２ａと、周辺領域Ｒ２内に形成された浅いトレンチ構造８２ｂと、を含んでもよい。浅いトレンチ構造８２ｂが形成されるいくつかの実施形態において、高濃度ドープ領域１０３（図５Ａ）が省略されてもよい。換言すると、図５Ａに示される高濃度ドープ領域１０３は、浅いトレンチ構造８２ｂに置き換えられてもよい。浅いトレンチ構造８２ａが画素領域Ｒ１に形成されるいくつかの実施形態において、ウェル領域１０２ａが、部分的又は完全に省略されてもよい。
【0060】
いくつかの実施形態において、浅いトレンチ構造８２は、誘電ライナ８０と、導電層８１と、を備える。浅いトレンチ構造８２は、以下のプロセスで形成されてもよい。基板１００が、パターニングされ、基板１００にトレンチ（例えば、浅いトレンチ）を形成する。その後、誘電材料及び導電材料が、基板１００上に形成され、トレンチを埋め、基板１００の表面１００ｆを被覆する。いくつかの実施形態において、化学的機械研磨（ＣＭＰ）処理等の平面化処理が実施され、基板１００の表面１００ｆ上方の誘電材料及び導電材料の過剰部分を除去し、トレンチ内の残余の誘電材料及び残余の導電材料が、各々、誘電ライナ８０及び導電層８１を構築する。いくつかの実施形態において、浅いトレンチ構造８２の誘電ライナ８０及び導電層８１の上面は、基板１００の表面１００ｆと略同一平面又はレベルであってもよい。しかしながら、本開示は、これに限定されるものでない。パッド酸化層（図示せず）が基板１００の表面１００ｆ上に形成される他のいくつかの実施形態において、浅いトレンチ構造８２の上面は、パッド酸化層の上面と略同一平面又はレベルであってもよい。
【0061】
いくつかの実施形態において、導電材料は、ドープポリシリコンであるか、又はこれを含む。しかしながら、他の材料が加えられてもよい。導電材料がドープポリシリコンであるか、又はこれを含むいくつかの実施形態において、トレンチを埋める導電材料の形成には、ドープポリシリコンを蒸着して、ドープポリシリコンが蒸着時にドープされるようにすることが含まれる。導電材料がドープポリシリコンであるか、又はこれを含む他の実施形態において、トレンチを埋める導電材料の形成には、ドープされていない導電材料を蒸着し、次いで、この導電材料をドープすることが含まれる。このドープは、例えば、イオン注入又はその他何らかのドーププロセスで実施されてもよい。
【0062】
いくつかの代替の実施形態において、誘電材料及び導電材料が基板１００上に形成された後、誘電材料及び導電材料が、例えば、フォトリソグラフィ及びエッチングのプロセスでパターニングされてもよい。このようにして、浅いトレンチ構造８２は、図２Ｈに示される通り、基板１００の表面１００ｆからさらに突出するように形成されてもよい。
【0063】
図６Ａを参照すると、１つ以上の転送ゲートＧが、基板１００上に形成される。転送ゲートＧは、ゲート誘電層１０５と、ゲート誘電層１０５上のゲート電極１０６と、を備えてもよい。転送ゲートＧの形成には、基板１００上に誘電層及び導電層を蒸着した後、誘電層及び導電層をゲート誘電層１０５及びゲート電極１０６にパターニングすることが含まれてもよい。誘電層は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はｈｉｇｈ－ｋ誘電材料を含んでもよい。ｈｉｇｈ－ｋ誘電材料は、約４超、又は約７又は１０超の誘電率を有してもよい。いくつかの実施形態において、ｈｉｇｈ－ｋ誘電材料は、ＺｒＯ２、Ｇｄ２Ｏ３、ＨｆＯ２、ＢａＴｉＯ３、ＡｌＯ３、ＬａＯ２、ＴｉＯ２、ＴａＯ５、Ｙ２Ｏ３、ＳＴＯ、ＢＴＯ、ＢａＺｒＯ、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＴａＯ、ＨｆＴｉＯ、これらの組み合わせ、又は好適な材料等の金属酸化物を含む。代替の実施形態において、誘電層は、ＨｆＳｉＯ、ＬａＳｉＯ、ＡｌＳｉＯ、これらの組み合わせ、好適な材料等、ケイ酸塩を任意で含んでもよい。誘電層は、ドープポリシリコンや、銅、アルミニウム、タングステン、コバルト（Ｃо）等の金属材料や、その組み合わせ等のポリシリコンを含んでもよい。
【0064】
図６Ｂは、本開示の他のいくつかの実施形態に係る転送ゲートＧ’を形成するための代替プロセスを示している。いくつかの実施形態において、転送ゲート用に誘電層及び導電層を蒸着するのに先立って、複数のトレンチ（又は、窪みと称する）が、光検出器ＰＤに形成される。その後、誘電層及び導電層が、基板１００の表面１００ｆ上に形成され、トレンチを埋める。その後、誘電層及び導電層がパターニングされ、転送ゲートＧ’を形成する。このような実施形態において、トレンチ内及び基板の表面上に残余の誘電層及び導電層の一部が、転送ゲートＧ’を構築する。
【0065】
図６Ａに戻って参照すると、いくつかの実施形態において、相互接続構造１１２が、基板１００の表面側に形成される。相互接続構造１１２は、誘電構造１０７と、誘電構造１０７内に形成された複数の導電特徴（例えば、導電コンタクト１０８ａ～１０８ｃ、導電ライン１０９、及び導電ビア１１０）と、を備える。誘電構造１０７は、酸化シリコン、窒化シリコン、オキシ炭化ケイ素（ＳｉＯＣ）、ケイ酸塩ガラス、酸化テトラエチルオルトシリケート（ＴＥＯＳ）、非ドープケイ酸塩ガラス等の炭素含有酸化物、又はホウリンケイ酸ガラス（ＢＰＳＧ）、フッ素ドープシリカガラス（ＦＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ホウ素ドープシリコンガラス（ＢＳＧ）等のドープ酸化シリコン、これらの組み合わせ、及び／又は、他の好適な誘電材料等の好適な誘電材料を含む。誘電構造１０７は、多層構造であってもよく、化学気相蒸着（ＣＶＤ）、プラズマ加速ＣＶＤ（ＰＥＣＶＤ）、流動性ＣＶＤ（ＦＣＶＤ）、スピンコーティング等によって形成されてもよい。導電特徴は、タングステン（Ｗ）、銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）、アルミニウム合金、又はこれらの組み合わせ等、金属、金属合金、又はこれらの組み合わせを含んでもよい。導電特徴の形成には、シングルダマシンプロセス、デュアルダマシンプロセス、又はこれらの組み合わせが含まれてもよい。いくつかの実施形態において、導電コンタクト１０８ａは、周辺領域Ｒ２内に形成され、ウェル領域１０２ｂの上方の高濃度ドープ領域１０３上に着地する。画素領域ＲＡは、ドープ領域１０２ａに着地するように形成される導電コンタクトを備えなくてもよい。
【0066】
なお、図５Ｂ及び図６Ｂは、本開示のいくつかの実施形態に係る、図５Ａ及び図６Ａのいくつかの代替の実施形態を示している。以下に説明のプロセスは、図５Ａ及び図６Ａに示されるプロセスに続くものとして示されている。以下に説明されるプロセスは、図５Ｂ／６Ｂに示されるプロセスと組み合わせられ、図２Ａ～図２Ｈに示される半導体素子５００Ｂ～５００Ｉ等、代替の半導体素子を形成してもよい。
【0067】
図６Ａ及び図７を参照すると、いくつかの実施形態において、図６Ａに示される構造は、上下をひっくり返し、後続のプロセスのために、基板１００の背面側が上向きにされている。いくつかの実施形態において、この構造は、ダイ（例えば、論理ダイ）、及び／又は、搬送基板（図示せず）に接合されてもよい。
【0068】
いくつかの実施形態において、パターニングプロセスが実施され、基板１００における複数の開口１１５を形成する。開口１１５は、トレンチ（例えば、ディープトレンチ）、穴部等、又はそれらの組み合わせを含んでもよい。いくつかの実施形態において、開口１１５は、基板１００の背面１００ｂからウェル基板１０２まで延設される。いくつかの実施形態において、開口１１５は、少なくともウェル領域１０２の上面を露出し、ウェル領域１０２内に向かってさらに延設されて、ウェル領域１０２の側壁を露出してもよい。換言すると、開口１１５は、基板１００の一部を貫通し、ウェル領域１０２の一部を露出する。パターニングプロセスには、フォトリソグラフィ及びエッチングのプロセスが含まれてもよい。例えば、パターン化マスク層は、基板１００の背面側に形成される。パターン化マスク層は、フォトレジスト、及び／又は、１つ以上の硬質マスク層を含んでもよい。パターン化マスク層は、基板１００の一部を露出し、ウェル領域１０２上方に直接配置される開口を有する。その後、パターン化マスク層をエッチングマスクとして使用するエッチングプロセスを実施して、パターン化マスク層によって露出される基板１００の少なくとも一部を除去し、開口１１５を形成してウェル領域１０２を露出するようにする。いくつかの実施形態において、ウェル領域１０２の一部もエッチングされることで、開口１１５がウェル領域１０２内に向かってさらに延設されるようにしてもよい。
【0069】
いくつかの実施形態において、開口１１５は、画素領域Ｒ１に形成された開口１１５ａと、周辺領域Ｒ２内に形成された開口１１５ｂと、を備える。開口１１５ａは、他のものと空間的に接続されてもよく、光検出器ＰＤ周辺に連続的に延設される。例えば、開口１１５ａは、連続トレンチであってもよく、格子形状として構成されてもよい。開口１１５ｂは、開口１１５ａから離間しており、ビアホール、トレンチ等、又はそれらの組み合わせを含んでもよい。いくつかの実施形態において、開口１１５ｂは、格子形状として形成されてもよく、画素領域Ｒ１を横方向に包囲する。
【0070】
図８を参照すると、いくつかの実施形態において、誘電層１１６は、基板１００上に形成され、開口１１５の面を並べる。誘電層１１６は、誘電ライナとも称され得る。誘電層１１６は、酸化シリコン、窒化シリコン、酸窒シリコン、又はｈｉｇｈ－ｋ材料等、好適な誘電材料を含んでもよい。ｈｉｇｈ－ｋ誘電材料は、例えば、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）、ハフニウム酸化シリコン（ＨｆＳｉＯ）、ハフニウム酸化アルミニウム（ＨｆＡｌＯ）、又はハフニウム酸化タンタル（ＨｆＴａＯ）等を含んでもよい。
【0071】
その後、スペーサ層１１７が、誘電層１１６上に形成されてもよい。スペーサ層１１７は、基板１００の背面側に配置され、開口１１５内を埋め、誘電層１１６の面を被覆する。スペーサ層１１７は、酸化シリコン等の酸化物、又はその他好適な誘電材料を含んでもよい。いくつかの実施形態において、スペーサ層１１７及び誘電層１１６の形成には、原子層蒸着（ＡＬＤ）等、良好なギャップ埋め能力を有する蒸着プロセスが含まれ、スペーサ層１１７及び誘電層１１６が開口１１５の面を共形に並べる。ここでは、層が共形であると記載された場合、その層が形成される領域に沿って延びる厚さが略均一であることをいう。
【0072】
図９を参照すると、いくつかの実施形態において、誘電層１１８が基板１００上に形成される。誘電層１１８の材料は、酸化物（例えば、酸化シリコン）、窒化物（例えば、窒化シリコン）、酸窒化物（例えば、酸窒化シリコン）等、又はそれらの組み合わせを含んでもよい。誘電層１１８は、単層構造又は多層構造を備えてもよい。いくつかの実施形態において、誘電層１１８は、第１の誘電層と、第１の誘電層上の第２の誘電層と、を備えてもよい。第１の誘電層は、酸化シリコン等の酸化物を含んでもよい。第２の誘電層は、窒化シリコン等の窒化物を含んでもよい。しかしながら、本開示は、これに限定されるものでない。
【0073】
いくつかの実施形態において、誘電層１１８は、ＰＥＣＶＤプロセス等、ギャップ埋め能力の乏しい蒸着プロセスで形成される。このように、誘電層１１８は、非共形層として形成されてもよい。いくつかの実施形態において、基板１００の背面１００ｂ上方の誘電層１１８の厚さは、開口１１５内の誘電層１１８の厚さよりはるかに厚い。いくつかの実施形態において、誘電層１１８は、開口１１５内に実質的に埋められない。いくつかの実施形態において、開口１１５の上部が誘電層１１８で被覆されてもよい。
【0074】
図９及び図１０を参照すると、いくつかの実施形態において、除去プロセスが実施され、開口１１５の上部を被覆している誘電層１１８の一部と、開口１１５の底部における誘電層１１６、スペーサ層１１７、及び／又は、誘電層１１８（存在する場合）の一部を少なくとも除去し、開口１１５が再度露出するようにし、ウェル領域１０２が開口１１５によって露出されるようにする。この除去プロセスには、ブランケットエッチングプロセスが含まれてもよい。エッチングプロセスでは、誘電層１１８の厚さを低減することで、誘電層１１８ａが形成されるようにしてもよい。いくつかの実施形態において、除去プロセスの実施後、開口１１５の底部が、ウェル領域１０２を露出し、開口１１５の側壁が、誘電層１１６及びスペーサ層１１７によって被覆される。誘電層１１８ａは、開口１１５の直上に開口を含む。
【0075】
図１１を参照すると、導電層１２０は、基板１００の上方に形成され、誘電層１１８ａの上面を被覆し、開口１１５及び誘電層１１８ａの開口を埋める。導電材層１２０は、タングステン（Ｗ）、銅（Ｃｕ）、ＡｌＣｕ、Ａｌ、又はそれらの組み合わせ等の金属、及び／又は、金属合金を含んでもよい。いくつかの実施形態において、導電材層１２０の形成には、ＣＶＤ、ＰＶＤ等の蒸着プロセス、めっきプロセス、又はそれらの組み合わせが含まれてもよい。いくつかの実施形態において、導電材層１２０の形成には、ＣＭＰプロセス等の平面化プロセスがさらに含まれてもよく、導電材層１２０が略平面的な上面を有するように形成されるようにする。導電材層１２０は、基板１００及び誘電層１１８ａに埋め込まれた第１の部分（例えば、導電プラグ）Ｐ１と、誘電層１１８ａの上面上に延設された第２の部分（例えば、上方部分）Ｐ２’と、を備える。
【0076】
図１２Ａ及び図１２Ｂ～図１３Ａ及び図１３Ｂは、本開示のいくつかの実施形態に係る導電材層１２０のパターニングを示している。図１２Ａ／図１３Ａ及び図１２Ｂ／図１３Ｂは、製造プロセスの中間段階における半導体素子の断面図を示しており、各々、図３ＡのＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿ったものである。
【0077】
図１１、図１２Ａ及び図１２Ｂを参照すると、いくつかの実施形態において、マスク層１２５が、導電材層１２０上に形成される。マスク層１２５は、硬質マスク層１２２と、硬質マスク層１２２上に配置されたパターン化フォトレジスト１２３と、を備えてもよい。パターン化フォトレジスト１２３は、導電材層１２０をパターニングするように構成されたパターンを備える。いくつかの実施形態において、パターン化フォトレジスト１２３は、画素領域Ｒ１及び周辺領域Ｒ２において異なるパターンを有する。例えば、パターン化フォトレジスト１２３は、画素領域Ｒ１内に格子パターン又はメッシュパターンを有してもよく、周辺領域Ｒ２内にビアパターン、トレンチパターン、プレートパターン、又はそれらの組み合わせを有してもよい。硬質マスク層１２２は、単層構造又は多層構造であってもよい。いくつかの実施形態において、硬質マスク層１２２は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化チタニウム、窒化チタニウム（ＴｉＮ）、ＳｉＯＣ、テトラエトシロキサンテトラエチルオルトシリケート（ＴＥＯＳ）等、又はそれらの組み合わせ等の酸化物、及び／又は、窒化物を含む任意の好適な硬質マスク材料を含む。いくつかの実施形態において、反射防止層が硬質マスク層１２２内に配置されてもよく、又は硬質マスク層１２２と導電材層１２０との間に配置されてもよい。
【0078】
図１２Ａ／図１２Ｂ及び図１３Ａ／図１３Ｂを参照すると、その後、パターニングプロセスが、マスク層１２５に応じて、導電材層１２０上に実施される。具体的には、パターニングプロセスは、導電材層１２２の上方部分Ｐ２’に実施される。いくつかの実施形態において、硬質マスク１２２ａは、エッチングマスクとしてのパターン化フォトレジスト１２３でエッチングされ、フォトレジスト１２３のパターンが硬質マスク層１２２内に転写されるようにし、硬質マスク１２２ａを含むパターン化膜層１２５ａが形成されるようにする。いくつかの実施形態において、硬質マスク層１２２のエッチング中、パターン化フォトレジスト１２３が部分的又は全体的に消費されてもよい。その後、導電材層１２０は、エッチングマスクとしてのパターン化マスク層１２５ａを使用してエッチングされ、パターン化マスク層１２５ａのパターンが導電材層１２０の上方部分Ｐ２’内に転写されるようにし、第１の部分（導電プラグ）Ｐ１と第２の部分（導電キャップ）Ｐ２とを含む導電構造１２０ａが形成されるようにする。導電プラグＰ１は、画素領域内に配置された導電プラグＰ１ａと、周辺領域Ｒ２内に配置された導電プラグＰ１ｂと、を備える。導電キャップＰ２は、画素領域Ｒ１から周辺領域Ｒ２まで連続的に延設され、導電プラグＰ１ａ及びＰ１ｂに電気的／物理的に接続される。導電キャップＰ２及び導電プラグＰ１の詳細な説明については、図１Ａ、図１Ｂ、及び図３Ａを参照した説明が参照されてもよく、ここでは説明を繰り返さない。
【0079】
図１３Ａ及び図１４を参照すると、パターン化マスク層１２５ａが、部分的又は全体的に除去される。いくつかの実施形態において、パターン化フォトレジスト１２３（存在する場合）が除去され、硬質マスク１２２ａは、導電構造１２０ａ上に任意に残されてもよい。いくつかの実施形態において、硬質マスク１２２ａも除去される。硬質マスク１２２ａが残される実施形態において、画素領域Ｒ１における硬質マスク１２２ａ及び導電構造１２０ａの導電キャップＰ２ａは、格子構造ＧＳと総称され得る。図１４を参照すると、いくつかの実施形態において、スペーサ層１２６は、導基板１００上方に形成され、導電構造１２０ａ、硬質マスク１２２ａ、及び／又は、誘電層１１８ａの面を被覆する／並べる。スペーサ層１２６は、酸化物（例えば、酸化シリコン）等、誘電材料を含むが、本開示は、これに限定されるものでない。スペーサ層１２６は、誘電ライナとも称され得る。
【0080】
その後、誘電層１２７は、基板１００の上方に形成され、格子構造ＧＳの開口を埋める。誘電層１２７は、酸化シリコン等の酸化物、窒化シリコン等の窒化物、又は酸窒化シリコン等の酸窒化物、又はその他好適な誘電材料を含んでもよい。誘電層１２７は、以下のプロセスで形成されてもよい。誘電材料が、基板１００の上方に蒸着され、格子構造ＧＳ及びスペーサ層１２６を被覆する。その後、平面化プロセス（例えば、ＣＭＰ）が実施され、スペーサ層１２６の頂上面を被覆する誘電材料の一部を除去し、格子構造ＧＳ及びスペーサ層１２６の横方向隣に誘電層１２７を形成するようにしてもよい。
【0081】
その後、複数の光フィルタ（例えば、カラーフィルタ）１２８が、画素領域Ｒ１内の光検出器ＰＤ上方に形成される。光フィルタ１２８は、各々、対応する波長の光を通過させつつ、他の波長の光を遮断する材料で形成されてもよい。いくつかの実施形態において、異なる波長の光を透過するよう構成された光フィルタ１２８が交互に配置される。例えば、第１の光フィルタ（例えば、赤色光フィルタ）は、第１の範囲内の波長を有する光を透過させてもよく、第２の光フィルタ（例えば、緑色光フィルタ）は、第１の範囲とは異なる第２の範囲の波長を有する光を透過させてもよく、第３の光フィルタ（青色光フィルタ）は、第１及び第２の範囲とは異なる第３の範囲の波長を有する光を透過させてもよい。光フィルタ１２８を形成するプロセスには、光フィルタ層を形成し、例えば、フォトリソグラフィ及びエッチングのプロセスを使用して光フィルタ層をパターニングすることが含まれてもよい。本実施形態において、光フィルタ１２８は、格子構造ＧＳ及び誘電層１２７上に形成されるが、本開示は、これに限定されるものでない。他のいくつかの実施形態において、図２Ｈに示される通り、誘電層１２７（図１４）の形成が省略されてもよく、光フィルタ１２８が格子構造ＧＳの開口内に形成されてもよい。
【0082】
複数のレンズ１３０が、光フィルタ１２８上に形成される。いくつかの実施形態において、レンズ１３０は、光フィルタ１２８に当接する略平坦な底面を有し、屈曲した上方面をさらに有する。屈曲した上方面は、入射した光を下地の光検出器ＰＤに集光するように構成される。
【0083】
本開示の実施形態において、画素領域内の光検出器を隔離するために使用されるＢＤＴＩ構造は、導電材料で形成され、ＢＤＴＩ構造の上方に配置される導電格子は、画素領域から周辺領域まで延設され、ＢＤＴＩ構造を、周辺領域内に配置された導電プラグ構造に電気的に接続する。このようにして、隔離バイアスが、周辺領域から、導電プラグ構造を通じて、ＢＤＴＩ構造に付与されてもよく、ＢＤＴＩ構造に負のバイアスを付与することによって、隔離が向上されてもよい。したがって、隔離バイアスを付与するために画素領域に形成される高濃度ドープ領域が省略され、高濃度ドープ領域と光検出器との間に形成され得る、望ましくないＰ－Ｎ接合が回避されるので、望ましくないＰ－Ｎ接合によって生じ得る接合漏れを回避し、さらには、接合漏れの結果として生じ得る暗電流又はホワイトピクセル等の問題を回避する。さらに、画素領域内に隔離バイアスを付与するための高濃度ドープ領域が省略されるため、画素領域内の光検出器の面積が改善される。またＢＤＴＩ構造が金属材料を含むため、ＢＤＴＩ構造は、反射器としても作用し、イメージセンサの量子効率を向上し得る。したがって、イメージセンサの性能が向上する。
【0084】
本開示のいくつかの実施形態によると、半導体素子は、基板と、複数の光検出器と、隔離構造と、導電プラグ構造と、導電キャップと、導電コンタクトと、を備える。基板は、互いに反対に表面側と背面側とを有する。光検出器は、基板において、画素領域内に配置される。隔離構造は、画素領域内において、光検出器間に配置される。隔離構造は、基板の背面側から基板内の或る位置まで延設された背面側隔離構造を備える。導電プラグ構造は、基板において、周辺領域内に配置される。導電キャップは、基板の背面側に配置され、画素領域から周辺領域まで延設され、背面側隔離構造を導電プラグ構造に電気的に接続する。導電コンタクトは、導電プラグ構造に着地し、導電プラグ構造及び導電キャップを通じて、背面側隔離構造に電気的に接続される。
【0085】
本開示のいくつかの実施形態において、半導体素子は、互いに反対に表面側及び第２の側を有する基板と、複数の光検出器と、導電プラグ構造と、導電キャップと、第１の導電コンタクトとを備える。光検出器は、基板において、画素領域内に配置される。導電プラグ構造は、基板の背面側から基板の或る位置まで延設される。導電プラグ構造は、画素領域内に配置され、光検出器を互いから隔離する第１のプラグ構造と、周辺領域内に配置され、第１のプラグ構造から横方向に離間した第２のプラグ構造と、を備える。導電キャップは、画素領域から周辺領域まで延設され、第１のプラグ構造を第２のプラグ構造に電気的に接続する。第１の導電コンタクトは、周辺領域内に配置され、第２のプラグ構造及び導電キャップを通じて、第１のプラグ構造に隔離バイアスを付与するように構成される。
【0086】
本開示のいくつかの実施形態によると、半導体素子を形成する方法であって、互いに反対に表面側及び背面側を有する基板を設けることと、基板において、画素領域内に複数の光検出器を形成することと、背面側から基板をパターニングして、画素領域内に第１の開口、周辺領域内に第２の開口を形成することと、基板上に導電材層を形成し、第１及び第２の開口を埋めることであって、導電材層は、第１の開口内の第１の導電プラグ、第２の開口内の第２の導電プラグ、基板の背面側に亘る上方部分を含み、第１の導電プラグは、光検出器間に配置された隔離構造の第１の部分として機能することと、導電材層の上方部分をパターニングして、導電キャップを形成することであって、導電キャップは、画素領域から周辺領域まで延設され、第１及び第２の導電プラグに電気的に接続されることと、周辺領域内において、基板の表面側に亘って第２の導電プラグ上に導電コンタクトを形成することと、を備える。
【0087】
以上、当業者が本開示の態様をよりよく理解するように、いくつかの実施形態の特徴について概要を示した。当業者は、本明細書において紹介した実施形態と同一の目的、及び／又は、同一の効果を実現するために、他のプロセス及び構造を設計又は変更するための基礎として、本開示を容易に使用し得る旨、理解しなければならない。当業者はまた、このような同等の構造も、本開示の要旨及び範囲から逸脱するものでなく、本開示の要旨及び範囲から逸脱しない範囲内で、種々の変更、置換、及び交換がなされてよいことを認識しなければならない。
【産業上の利用可能性】
【0088】
本開示の実施形態は、種々のイメージセンサ及び電子素子に適用されてもよい。
【符号の説明】
【0089】
１０、１００：基板
８０、１２６：誘電ライナ
８１：導電層
８２、８２ｂ：浅いトレンチ構造
８２ａ：トレンチ構造
８５：パッド層
１００ａ：部分
１００ｂ：背面
１００ｆ：表面
１０１、１０１ａ、１０２、１０３、１０４：ドープ領域
１０２ａ、１０２ｂ：ウェル領域
１０５：ゲート誘電層
１０６：ゲート電極
１０７：誘電構造
１０８ａ、１０８ｂ、１０８ａ１、１０８ａ２、１０８ｃ：導電コンタクト
１０９：導電ライン
１１０：導電ビア
１１２：相互接続構造
１１５、１１５ａ、１１５ｂ：開口
１１６、１１８、１１８ａ、１２７：誘電層
１１７：スペーサ層
１２０：誘電材層
１２０ａ：導電構造
１２２：硬質マスク層
１２２ａ：硬質マスク
１２３：パターン化フォトレジスト
１２５：マスク層
１２５ａ：パターン化マスク層
１２８：光フィルタ
１３０：レンズ
５００Ａ、５００Ｂ、５００Ｃ、５００Ｄ、５００Ｆ、５００Ｇ、５００Ｈ、５００Ｉ：半導体素子
Ａ、Ｂ：拡大図
ＣＰ：プラグ構造
ＣＰ１：表面側プラグ構造
ＣＰ２：背面側プラグ構造
Ｇ、Ｇ’：転送ゲート
ＧＲ：ガードリング
ＧＳ：格子構造
ＩＳ：隔離構造
ＩＳ１：表面側隔離構造
ＩＳ２：背面側隔離構造
Ｐ１：第１の部分
Ｐ１ａ、Ｐ１ｂ：導電プラグ
Ｐ２、Ｐ２’：第２の部分
Ｐ２ａ、Ｐ２ｂ：導電キャップ
ＰＤ：光検出器
Ｒ１：第１の領域
Ｒ２：第２の領域
Ｕ１、Ｕ２：リング形状部
Ｉ－Ｉ’、ＩＩ－ＩＩ’：線
８０、１２６：誘電ライナ
８１：導電層
８２、８２ｂ：浅いトレンチ構造
８２ａ：トレンチ構造
８５：パッド層
１００ａ：部分
１００ｂ：背面
１００ｆ：表面
１０１、１０１ａ、１０２、１０３、１０４：ドープ領域
１０２ａ、１０２ｂ：ウェル領域
１０５：ゲート誘電層
１０６：ゲート電極
１０７：誘電構造
１０８ａ、１０８ｂ、１０８ａ１、１０８ａ２、１０８ｃ：導電コンタクト
１０９：導電ライン
１１０：導電ビア
１１２：相互接続構造
１１５、１１５ａ、１１５ｂ：開口
１１６、１１８、１１８ａ、１２７：誘電層
１１７：スペーサ層
１２０：誘電材層
１２０ａ：導電構造
１２２：硬質マスク層
１２２ａ：硬質マスク
１２３：パターン化フォトレジスト
１２５：マスク層
１２５ａ：パターン化マスク層
１２８：光フィルタ
１３０：レンズ
５００Ａ、５００Ｂ、５００Ｃ、５００Ｄ、５００Ｆ、５００Ｇ、５００Ｈ、５００Ｉ：半導体素子
Ａ、Ｂ：拡大図
ＣＰ：プラグ構造
ＣＰ１：表面側プラグ構造
ＣＰ２：背面側プラグ構造
Ｇ、Ｇ’：転送ゲート
ＧＲ：ガードリング
ＧＳ：格子構造
ＩＳ：隔離構造
ＩＳ１：表面側隔離構造
ＩＳ２：背面側隔離構造
Ｐ１：第１の部分
Ｐ１ａ、Ｐ１ｂ：導電プラグ
Ｐ２、Ｐ２’：第２の部分
Ｐ２ａ、Ｐ２ｂ：導電キャップ
ＰＤ：光検出器
Ｒ１：第１の領域
Ｒ２：第２の領域
Ｕ１、Ｕ２：リング形状部
Ｉ－Ｉ’、ＩＩ－ＩＩ’：線
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14】
