(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-01
(45)【発行日】2024-03-11
(54)【発明の名称】表示ドライバ及び表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20240304BHJP
G09G 3/20 20060101ALI20240304BHJP
【FI】
G09G3/36
G09G3/20 612F
G09G3/20 623R
G09G3/20 680G
G09G3/20 641C
G09G3/20 642A
G09G3/20 623E
G09G3/20 621F
(21)【出願番号】P 2019221012
(22)【出願日】2019-12-06
【審査請求日】2022-08-01
【前置審査】
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】110001025
【氏名又は名称】弁理士法人レクスト国際特許事務所
(72)【発明者】
【氏名】椎林 兼一
(72)【発明者】
【氏名】大谷 圭吾
【審査官】西島 篤宏
(56)【参考文献】
【文献】特開2017-090873(JP,A)
【文献】特開2008-129386(JP,A)
【文献】特開2008-026510(JP,A)
【文献】特開2011-150256(JP,A)
【文献】韓国公開特許第10-2012-0072944(KR,A)
(58)【調査した分野】(Int.Cl.,DB名)
G09G 3/36
G09G 3/20
(57)【特許請求の範囲】
【請求項1】
映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、
複数の配線からなるバス配線と、
輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記バス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
前記M個の配線に沿って並置されており、夫々が前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する複数のデコーダと、
前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、
前記ロード信号に応じて、前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、
前記ロード信号に応じて、前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、を有することを特徴とする表示ドライバ。
【請求項2】
前記第1及び第2の階調間短絡回路は、前記M個の配線を隣接する複数の配線からなるグループに分けたグループ毎に、当該グループに属する配線同士を短絡することを特徴とする請求項1に記載の表示ドライバ。
【請求項3】
前記第1及び第2の階調間短絡回路は、前記映像信号における水平走査期間毎に先頭の所定期間に亘り、前記グループに属する配線同士を短絡することを特徴とする請求項2に記載の表示ドライバ。
【請求項4】
前記グループに属する前記配線の本数は4~8であることを特徴とする請求項2又は3に記載の表示ドライバ。
【請求項5】
前記バス配線は、2M個の配線からなり、
前記階調電圧生成回路は、輝度レベルをM階調で夫々表す正極性のM個の階調電圧及び負極性のM個の階調電圧を生成し、夫々を前記2M個の配線上の前記中間部に印加することを特徴とする請求項1~4のいずれか1に記載の表示ドライバ。
【請求項6】
前記第1及び第2の階調間短絡回路は、前記2M個の配線のうちで前記正極性のM個の階調電圧が印加されている前記M個の配線を隣接する複数の配線からなるグループに分けたグループ毎に、前記ロード信号に応じて短絡する複数の第1スイッチ素子と、
前記2M個の配線のうちで前記負極性のM個の階調電圧が印加されている前記M個の配線を前記グループ毎に、前記ロード信号に応じて短絡する複数の第2スイッチ素子と、を有することを特徴とする請求項5に記載の表示ドライバ。
【請求項7】
前記第1スイッチ素子は、互いに隣接する一対の配線の一方にドレインが接続されており且つ他方にソースが接続されているpチャネル型のMOSトランジスタであり、
前記第2スイッチ素子は、互いに隣接する一対の配線の一方にドレインが接続されており且つ他方にソースが接続されているnチャネル型のMOSトランジスタであることを特徴とする請求項6に記載の表示ドライバ。
【請求項8】
映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、
夫々が複数の配線からなる第1及び第2のバス配線と、
輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記第1のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第2のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
前記第1のバス配線に沿って並置されており、夫々が前記第1のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第1~第r(rは2以上の整数)のデコーダと、
前記第2のバス配線に沿って並置されており、夫々が前記第2のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第(r+1)~第nのデコーダと、
前記第1~第rのデコーダ及び前記第(r+1)~第nのデコーダから出力された電圧を夫々個別に増幅したものをn個の前記画素駆動電圧として生成する出力アンプと、
前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、
前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、
前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第3の階調間短絡回路と、
前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第4の階調間短絡回路と、を有することを特徴とする表示ドライバ。
【請求項9】
複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、
前記表示ドライバは、
複数の配線からなるバス配線と、
輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記バス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
前記M個の配線に沿って並置されており、夫々が前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する複数のデコーダと、
前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、
前記ロード信号に応じて、前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、
前記ロード信号に応じて、前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、を有することを特徴とする表示装置。
【請求項10】
複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、
前記表示ドライバは、
夫々が複数の配線からなる第1及び第2のバス配線と、
輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記第1のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第2のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、
前記第1のバス配線に沿って並置されており、夫々が前記第1のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第1~第r(rは2以上の整数)のデコーダと、
前記第2のバス配線に沿って並置されており、夫々が前記第2のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第(r+1)~第nのデコーダと、
前記第1~第rのデコーダ及び前記第(r+1)~第nのデコーダから出力された電圧を夫々個別に増幅したものをn個の前記画素駆動電圧として生成する出力アンプと、
前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、
前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、
前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第3の階調間短絡回路と、
前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第4の階調間短絡回路と、を有することを特徴とする表示装置
。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、映像信号に応じて表示パネルを駆動する表示ドライバ、当該表示ドライバを含む表示装置に関する。
【背景技術】
【0002】
液晶表示装置には、液晶パネルと共に、この液晶パネルに形成されている複数の走査線を駆動するゲートドライバと、当該液晶パネルにおいて各走査線と交叉する複数の信号線を駆動するソースドライバと、が含まれている。
【0003】
当該ソースドライバとして、抵抗分圧回路、階調アンプ、複数のDAC(デジタルアナログコンバータ)回路及び外部端子である複数の出力端子と、を含むものが知られている(例えば、特許文献1参照)。
【0004】
抵抗分圧回路及び階調アンプ(階調電圧生成回路と称する)は、電源電圧を分圧することで64階調の輝度に夫々対応した64個の電圧を生成し、これらを64個の階調信号として階調信号バス配線を介してDAC回路の各々に供給する。各DAC回路は、階調信号バス配線を介して受けた64個の階調信号のうちから表示データに対応した1つを選択し、これを自身に対応した出力端子を介して出力する。各DAC回路は、ソースドライバ内において、一列に並置されている出力端子に夫々対応した位置に配置されている。
【先行技術文献】
【特許文献】
【0005】
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、このようなソースドライバでは、1水平走査期間毎の表示データの変化に伴う負荷変動により、各階調信号のレベルが一時的に低下(又は増加)し、引き続き徐々に増加(又は低下)して夫々の所望レベルに戻る場合がある。
【0007】
この際、階調信号のレベルが低下(又は増加)してから所望レベルに戻るまでには、階調電圧生成回路及びDAC回路間の配線長に対応した配線抵抗、及びDAC回路に含まれる最終段の出力アンプの入力容量に起因する遅延が生じる。これにより、階調電圧生成回路から遠い位置に配置されているDAC回路(遠端DACと称する)の出力信号には、階調電圧生成回路から近い位置に配置されているDAC回路(近端DACと称する)の出力信号に比べて大きな遅延が生じる。
【0008】
よって、近年の表示装置の大画面化及び高精細化に伴い1水平走査期間が短くなると、各水平走査期間の終了時点で、近端DACからの出力信号を受けた液晶パネル内の信号線上のレベルが所望レベルに到達するものの遠端DACからの出力信号を受けた液晶パネル内の信号線上ではそのレベルが所望レベルに到達しない場合が生じる。これにより、液晶パネルの画面中央領域の表示を担う信号線上の信号レベルと、画面の左端及び右端領域の表示を担う信号線上の信号レベルと、にレベル差が生じる。したがって、当該レベル差が1階調分以上になる場合には、画面中央領域と、画面左端及び右端領域との間で色ムラが視覚される虞があった。
【0009】
そこで、本発明は、このような色ムラを抑えた高品質な高精細画像を表示させることが可能な表示ドライバ及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係る表示ドライバは、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、複数の配線からなるバス配線と、輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記バス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記M個の配線に沿って並置されており、夫々が前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する複数のデコーダと、前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、前記ロード信号に応じて、前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、前記ロード信号に応じて、前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、を有する。
【0011】
また、本発明に係る表示ドライバは、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、夫々が複数の配線からなる第1及び第2のバス配線と、輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記第1のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第2のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記第1のバス配線に沿って並置されており、夫々が前記第1のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第1~第r(rは2以上の整数)のデコーダと、前記第2のバス配線に沿って並置されており、夫々が前記第2のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第(r+1)~第nのデコーダと、前記第1~第rのデコーダ及び前記第(r+1)~第nのデコーダから出力された電圧を夫々個別に増幅したものをn個の前記画素駆動電圧として生成する出力アンプと、前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第3の階調間短絡回路と、前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第4の階調間短絡回路と、を有する。
【0012】
また、本発明に係る表示ドライバは、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて、表示パネルの複数のソースラインに印加する複数の画素駆動電圧を生成する表示ドライバであって、夫々が所定の方向に伸長しており前記所定の方向と交叉する方向に沿って並置されているM個(Mは2以上の整数)の配線からなるバス配線と、輝度レベルを前記M個の階調で表す階調電圧を生成し、前記M個の階調電圧を、前記M個の配線各々の一端と他端との間に夫々印加する階調電圧生成回路と、前記所定の方向に沿って並置されており、夫々が前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する複数のデコーダと、前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、前記ロード信号に応じて、前記M個の配線各々の前記一端同士及び前記他端同士の少なくとも一方を短絡する階調間短絡回路と、を有する。
【0013】
本発明に係る表示装置は、複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、前記表示ドライバは、複数の配線からなるバス配線と、輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記バス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記M個の配線に沿って並置されており、夫々が前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する複数のデコーダと、前記複数のデコーダから出力された電圧を夫々個別に増幅したものを前記複数の画素駆動電圧として生成する複数の出力アンプと、前記ロード信号に応じて、前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、前記ロード信号に応じて、前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、を有する。
【0014】
また、本発明に係る表示装置は、複数のソースラインを有する表示パネルと、映像信号に基づく複数の画素データ片をロード信号に応じて取り込み、取り込んだ前記複数の画素データ片に応じて複数の画素駆動電圧を生成して夫々を前記表示パネルの複数のソースラインに印加する表示ドライバと、を含む表示装置であって、前記表示ドライバは、夫々が複数の配線からなる第1及び第2のバス配線と、輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成し、前記M個の階調電圧を、前記第1のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加すると共に、前記第2のバス配線に属するM個の配線各々の一端と他端との間の中間部に夫々印加する階調電圧生成回路と、前記第1のバス配線に沿って並置されており、夫々が前記第1のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第1~第r(rは2以上の整数)のデコーダと、前記第2のバス配線に沿って並置されており、夫々が前記第2のバス配線に属する前記M個の配線を介して前記M個の階調電圧を受け、前記画素データ片に応じて前記M個の階調電圧のうちから1つを選択して出力する第(r+1)~第nのデコーダと、前記第1~第rのデコーダ及び前記第(r+1)~第nのデコーダから出力された電圧を夫々個別に増幅したものをn個の前記画素駆動電圧として生成する出力アンプと、前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第1の階調間短絡回路と、前記ロード信号に応じて、前記第1のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第2の階調間短絡回路と、前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記一端同士を短絡する第3の階調間短絡回路と、前記ロード信号に応じて、前記第2のバス配線に属する前記M個の配線各々の前記他端同士を短絡する第4の階調間短絡回路と、を有する。
【発明の効果】
【0015】
本発明に係る表示ドライバは、輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧を生成して夫々を、M本の配線各々の中間部に印加する階調電圧生成回路と、M本の配線に沿って並置されており、夫々が画素データ片に応じて、当該M本の配線を介して受けたM個の階調電圧のうちから1つを選択して出力する複数のデコーダと、を含む。
【0016】
ここで、当該表示ドライバにおいては、複数の画素データ片の取り込みを行うロード信号に応じて、M本の配線各々の一端同士を短絡すると共に、当該M本の配線各々の他端同士を短絡する。
【0017】
かかる短絡処理により、階調電圧生成回路からの配線長が長い位置に配置されているデコーダ、つまり画面左端及び右端領域の表示を担うデコーダでの遅延時間が短縮される。したがって、当該配線長が短い位置に配置されているデコーダ、つまり画面中央領域の表示を担うデコーダの遅延時間と、画面左端及び右端領域の表示を担うデコーダの遅延時間との差が小さくなる。
【0018】
これにより、水平走査期間の終了時点において、表示パネルの画面中央領域の表示を担うソースラインの電圧と、画面左端及び右端領域の表示を担うソースラインの電圧との差を1階調分の電圧未満に低減させることが可能となる。
【0019】
よって、本発明によれば、色ムラを抑えた高品質な表示画像を提供することが可能となる。
【図面の簡単な説明】
【0020】
【
図1】本発明に係るソースドライバ13を含む表示装置100の構成を示すブロック図である。
【
図3】ソースドライバ13の内部構成を示す回路図である。
【
図4】階調電圧生成回路132の出力段の構成を示す回路図である。
【
図5】バス線BSの中間部e1での接続形態の一例を示す図である。
【
図6】階調間短絡回路133aを示す回路図である。
【
図7】階調間短絡回路133bを示す回路図である。
【
図8】階調間短絡回路を設けなかった場合における1水平走査期間内での各信号の波形を示す波形図である。
【
図9】階調間短絡回路を設けた場合における1水平走査期間内での各信号の波形を示す波形図である。
【
図10】ソースドライバ13の内部構成の他の一例を示す回路図及び配置図である。
【発明を実施するための形態】
【0021】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【0022】
図1は、本発明に係る表示ドライバを含む表示装置100の構成を示すブロック図である。
図1に示すように、表示装置100は、駆動制御部11、ゲートドライバ12、ソースドライバ13、及び例えば液晶パネルからなる表示パネル20を有する。
【0023】
表示パネル20には、夫々が2次元画面の水平方向に伸張するm個(mは2以上の整数)の水平走査ラインS1~Smと、夫々が2次元画面の垂直方向に伸張するn個(nは2以上の整数)のソースラインD1~Dnとが形成されている。更に、水平走査ラインS及びソースラインDの各交叉部の領域(破線にて囲まれた領域)には、画素を担う表示セルPCが形成されている。
【0024】
駆動制御部11は、入力映像信号VSを受け、当該入力映像信号VSに基づき水平同期信号を生成し、これをゲートドライバ12に供給する。また、駆動制御部11は、入力映像信号VSに基づき、画素毎にその画素の輝度レベルを例えば6ビットのデータで表す画素データPDの系列を含む映像データ信号VPDを生成し、これをソースドライバ13に供給する。更に、駆動制御部11は、水平同期信号に対応した2値のロード信号LDを生成し、これをソースドライバ13に供給する。
【0025】
図2は、ロード信号LDの一例を示すタイムチャートである。
【0026】
駆動制御部11は、
図2に示すように、各水平走査期間毎に、その先頭で例えば論理レベル0の状態から論理レベル1に遷移し、当該論理レベル1の状態を所定期間w1だけ維持するパルス信号をロード信号LDとして生成する。
【0027】
ゲートドライバ12は、駆動制御部11から供給された水平同期信号に同期させてゲートパルスを生成し、これを表示パネル20の水平走査ラインS1~Smの各々に順に印加する。
【0028】
ソースドライバ13は、映像データ信号VPDに基づき表示パネル20のソースラインD1~Dnに夫々対応した画素駆動信号G1~Gnを生成し、夫々を対応するソースラインD1~Dnに個別に供給する。尚、ソースドライバ13は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。
【0029】
図3は、ソースドライバ13の内部構成を示すブロック図である。
【0030】
図3に示すように、ソースドライバ13は、データラッチ部131、階調電圧生成回路132、階調間短絡回路133a及び133b、デコーダE1~En、及び出力アンプA1~Anを含む。
【0031】
データラッチ部131は、ロード信号LDに応じて、映像データ信号VPDに含まれる画素データPDの系列を1水平走査ライン分、つまりn個ずつ取り込む。そして、データラッチ部131は、取り込んだn個の画素データPDを夫々レベルシフト回路L1~Lnに供給する。
【0032】
レベルシフト回路L1~Lnは、n個の画素データPD各々の信号レベルの振幅を、デコーダE1~Enで用いることが可能となるレベルにレベルシフトしたn個の画素データ片を、画素データP1~PnとしてデコーダE1~Enに夫々供給する。
【0033】
階調電圧生成回路132は、夫々が、表示パネル20のガンマ特性に対する逆ガンマ特性に沿った正極性の電圧値を有するM(Mは2以上の整数)個の階調電圧Y[1]~Y[M]を生成する。更に、階調電圧生成回路132は、夫々が、上記した逆ガンマ特性に沿った負極性の電圧値を有するM個の階調電圧X[1]~X[M]を生成する。尚、以降、階調電圧Y[1]~Y[M]については階調電圧Y[M:1]、階調電圧X[1]~X[M]については階調電圧X[M:1]とも表記する。
【0034】
図4は、階調電圧生成回路132の出力段の構成を示す回路図である。
【0035】
図4に示すように、階調電圧生成回路132は、ガンマバッファGB1~GB4、及びラダー抵抗LDRを含む。
【0036】
ガンマバッファGB1~GB4の各々は例えばオペアンプからなり、
図4に示すように、自身の反転入力端子(-)が自身の出力端子Yと接続されている、いわゆるボルテージフォロワ回路からなる。ガンマバッファGB1~GB4は、夫々が以下の大小関係を有し、且つ上記した逆ガンマ特性に沿った電圧値を有する基準電圧VG1~VG4を、夫々の非反転入力端子(+)で個別に受ける。
【0037】
VG1>VG2>VG3>VG4
ガンマバッファGB1~GB4各々の出力端子Yは、
図4に示すように夫々がラダー抵抗LDRの4カ所の異なる接続点に接続されている。かかる構成により、ラダー抵抗LDRは、基準電圧VG1及びVG2間を上記した逆ガンマ特性に沿ってM個に分圧したM個の電圧を、正極性の階調電圧Y[M:1]として生成する。また、ラダー抵抗LDRは、基準電圧VG4及びVG3間を上記した逆ガンマ特性に沿ってM個に分圧したM個の電圧を、負極性の階調電圧X[M:1]として生成する。
【0038】
階調電圧生成回路132は、上記したM個の正極性の階調電圧Y[M:1]、及びM個の負極性の階調電圧X[M:1]を、2M個の配線からなるバス配線BSを介してデコーダE1~Enの各々に供給する。
【0039】
デコーダE1~Enの各々は、正極性の階調電圧Y[M:1]と、負極性の階調電圧X[M:1]と、を所定期間毎に交互に選択する。ここで、デコーダE1~Enの各々は、選択した方のM個の階調電圧のうちから、自身が受けた画素データPにて示される輝度レベルに対応した少なくとも1つの階調電圧を選択する。デコーダE1~Enは、夫々が選択した階調電圧を有する階調信号K1~Knを出力アンプA1~Anに供給する。
【0040】
出力アンプA1~Anの各々は、例えば自身の出力端子が自身の反転入力端子(-)と接続されている、いわゆるオペアンプからなるボルテージフォロワ回路である。出力アンプA1~Anは、デコーダE1~Enから出力された階調信号K1~Knを夫々の非反転入力端子(+)で受け、夫々が受けた階調信号に応じた電流を自身の出力端子に出力することで、階調電圧に対応した画素駆動信号G1~Gnを生成する。当該画素駆動信号G1~Gnは、ソースドライバ13が形成されている半導体チップの外部端子T1~Tnを介して出力され、表示パネル20のソースラインD1~Dnに供給される。
【0041】
ところで、
図3に示される回路図では、デコーダE1~En、出力アンプA1~An、外部端子T1~Tn、バス配線BS、階調電圧生成回路132、階調間短絡回路133a及び133bについては、半導体チップ内での配置形態の一例を表している。
【0042】
すなわち、半導体チップ内では、
図3に示すように、デコーダE1~En及び出力アンプA1~Anは、方向dLに沿って夫々伸長する2M本の配線からなるバス配線BSに沿って並置されている。
【0043】
階調電圧生成回路132は、
図3に示すように、方向dLに沿って伸張するバス配線BS上の中間部、つまり、当該バス配線BSに属する2M本の配線の各々の一端と他端との間の中間部e1に、階調電圧Y[M:1]及びX[M:1]を印加する。尚、中間部e1は、
図3に示すように、デコーダE1~Enのうちで中央に配置されているErとEr+1との間に挟まれた領域内でのバス配線BS上の位置であることが望ましい。
【0044】
図5は、バス配線BS及び当該中間部e1での接続形態を詳細に表す図である。
【0045】
図5に示すように、バス配線BSは、階調電圧Y[1]~Y[M]をデコーダE1~Enの各々に伝送する為の配線YL[1]~YL[M]と、階調電圧X[1]~X[M]をデコーダE1~Enの各々に伝送する為の配線XL[1]~XL[M]とからなる。すなわち、階調電圧生成回路132は、自身が生成した正極性の階調電圧Y[1]~Y[M]を、当該中間部e1でバス配線BSに含まれる配線YL[1]~YL[M]に夫々印加する。更に、階調電圧生成回路132は、自身が生成した負極性の階調電圧X[1]~X[M]を、当該中間部e1でバス配線BSに含まれる配線XL[1]~XL[M]に夫々印加する。
【0046】
また、
図3に示すように、デコーダE1~Enの各々は、夫々に対応した位置で当該バス配線BSから分岐した2M本の配線を介して、正極性の階調電圧Y[M:1]及び負極性の階調電圧X[M:1]を受ける。
【0047】
尚、このバス配線BSの一端には、
図3に示すように階調間短絡回路133aが形成されており、当該バス配線BSの他端には階調間短絡回路133bが形成されている。
【0048】
図6は、階調間短絡回路133aの内部構成を示す回路図である。
【0049】
図6に示すように、階調間短絡回路133aは、レベルシフタLSa、正極短絡スイッチ部SWp及び負極短絡スイッチ部SWnを含む。
【0050】
レベルシフタLSaは、2値(論理レベル0又は1)を表すロード信号LDの電圧レベルを、正極短絡スイッチ部SWp及び負極短絡スイッチ部SWnの各スイッチをオンオフ制御可能な電圧レベルにまでレベルシフトしたロード信号LDaを生成する。更に、レベルシフタLSaは、ロード信号LDaの論理レベルを反転させたものをロード信号LDaQとして生成する。
【0051】
正極短絡スイッチ部SWpは、バス配線BSのうちで、正極性の階調電圧Y[1]~Y[M]を夫々伝送する配線YL[1]~YL[M]各々の一端(左端)に接続されている。正極短絡スイッチ部SWpは、ロード信号LDaQに応じて、配線YL[1]~YL[M]各々の一端を5つずつ、互いに電気的に接続する複数のスイッチ素子QPを含む。各スイッチ素子QPは、ロード信号LDaQが例えば論理レベル1を表す場合にはオフ状態となる一方、論理レベル0を表す場合にはオン状態となって配線YL[1]~YL[M]における隣接するもの同士を電気的に接続する。
【0052】
負極短絡スイッチ部SWnは、バス配線BSのうちで、負極性の階調電圧X[1]~X[M]を夫々伝送する配線XL[1]~XL[M]各々の一端(左端)に接続されている。負極短絡スイッチ部SWnは、ロード信号LDaに応じて、配線XL[1]~XL[M]各々の一端を5つずつ、互いに電気的に接続する複数のスイッチ素子QNを含む。各スイッチ素子QNは、ロード信号LDaが例えば論理レベル0を表す場合にはオフ状態となる一方、論理レベル1を表す場合にはオン状態となって配線XL[1]~XL[M]における隣接するもの同士を電気的に接続する。
【0053】
図7は、階調間短絡回路133bの内部構成を示す回路図である。
【0054】
図7に示すように、階調間短絡回路133bは、レベルシフタLSb、正極短絡スイッチ部SWq及び負極短絡スイッチ部SWjを含む。
【0055】
尚、レベルシフタLSbは
図6に示すレベルシフタLSaと同一構成を有する。また、正極短絡スイッチ部SWqは
図6に示す正極短絡スイッチ部SWpと同一構成であり、負極短絡スイッチ部SWjは
図6に示す負極短絡スイッチ部SWnと同一構成を有する。
【0056】
よって、レベルシフタLSbの動作、ロード信号LDbQに応じた正極短絡スイッチ部SWqの動作、及びロード信号LDbに応じた負極短絡スイッチ部SWjの動作については、その説明を省略する。
【0057】
ここで、ソースドライバ13では、階調間短絡回路133a及び133bを設けることにより、階調電圧生成回路132からのバス配線BSの配線長が長い位置に配置されているデコーダEに対しては、当該配線長が短い位置に配置されているデコードEに比べて大幅に当該デコーダでの遅延時間を短縮している。
【0058】
以下に、階調間短絡回路133a、133bによるデコーダの高速化動作について、階調電圧生成回路132からの配線長が最長となるデコーダE1及びEnと、当該配線長が最短となるデコーダEr及びEr+1とを例にとって
図8及び
図9を参照して説明する。
【0059】
図8及び
図9は、デコーダE1、Er、Er+1及びEnが正極性の最小の階調電圧Y[1]の選択状態から最大の階調電圧Y[M]の選択状態に遷移した際のデコーダE1、Er、Er+1及びEnに係わる各信号の1水平走査期間内での波形を表す波形図である。
【0060】
尚、
図8は、階調間短絡回路(133a、133b)を設けなかった場合での信号波形を示し、
図9は、当該階調間短絡回路を設けた場合での信号波形を示す。
【0061】
先ず、階調間短絡回路を設けていない場合には、
図8に示すようにデコーダE1及びEnから出力された階調信号K1及びKnは、デコーダEr及びEr+1から出力された階調信号Kr及びKr+1に比べて緩やかに、階調電圧Y[1]の状態から階調電圧Y[M]の状態に推移する。
【0062】
つまり、
図8に示すように、階調電圧Y[1]の状態である時点t0から階調信号K1、Kr、Kr+1及びKnが増加を開始し、その後の時点t1で、先ず階調信号Kr及びKr+1が階調電圧Y[M]の状態に到達する。そして、当該時点t1から遅れた時点t2で、階調信号K1及びKnが階調電圧Y[M]の状態に到達する。
【0063】
この際、当該階調信号Kr及びKr+1を受けた出力アンプAr及びAr+1は、階調信号Kr及びKr+1の電圧増加につれて、
図8に示すように増加する画素駆動信号Gr及びGr+1を生成する。出力アンプAr及びAr+1は、これら画素駆動信号Gr及びGr+1を夫々出力端子Tr及びTr+1を介して表示パネル20のソースラインDr及びDr+1に印加する。これら画素駆動信号Gr及びGr+1に応じてソースラインDr及びDr+1各々の電圧(以降、電圧Ur及びUr+1と称する)も増加する。しかしながら、当該ソースラインDr及びDr+1の配線抵抗及び寄生容量の影響により、その電圧増加の速度は画素駆動信号Gr及びGr+1よりも遅くなる。
【0064】
ここで、階調信号Kr及びKr+1よりも緩やかに増加する階調信号K1及びKnを受けた出力アンプA1及びAnは、画素駆動信号Gr及びGr+1よりも緩やかに増加する画素駆動信号G1及びGnを生成する。出力アンプA1及びAnは、これら画素駆動信号G1及びGnを夫々出力端子T1及びTnを介して表示パネル20のソースラインD1及びDnに印加する。これら画素駆動信号G1及びGnに応じてソースラインD1及びDn各々の電圧(以降、電圧U1及びUnと称する)も増加する。しかしながら、当該ソースラインD1及びDnの配線抵抗及び寄生容量の影響により、その電圧増加の速度は画素駆動信号G1及びGnよりも更に遅くなる。
【0065】
よって、1水平走査期間の終了時点で、表示パネル20の画面中央領域の表示を担うソースラインDr及びDr+1の電圧Ur及びUr+1と、画面左端及び右端領域の表示を担うソースラインD1及びDnの電圧U1及びUnとに、
図8に示す電圧差VT1が生じる。この際、1水平走査期間の終了時点での状態が最終的な表示画像として視覚されるため、当該電圧差VT1が1階調分以上となる場合には、表示パネル20の画面中央領域と、画面左端及び右端領域との間で色ムラが生じる。
【0066】
一方、階調間短絡回路を設けた場合には、
図9に示すように、当該階調間短絡回路に含まれる
図6及び
図7に示す全てのスイッチ素子QP及びQNが、水平走査期間の先頭の所定期間w1の間に亘り、論理レベル1のロード信号LDに応じてオン状態となる。尚、当該所定期間w1以外の期間では、
図6及び
図7に示す全てのスイッチ素子QP及びQNは、論理レベル0のロード信号LDに応じてオフ状態となる。よって、水平走査期間の先頭の所定期間w1の間に亘り、バス配線BSに含まれる配線YL[M:1]及び配線XL[M:1]が5本ずつ短絡した状態になり、当該所定期間w1以外の期間では夫々が開放された状態となる。
【0067】
これにより、各スイッチ素子QP(QN)で短絡された5本の配線YL(XL)毎に、夫々の配線YL(XL)に印加されている階調電圧Y(X)に対応した電荷がスイッチ素子QP(QN)を介して合成される。
【0068】
この際、5本の配線YL(XL)毎にスイッチ素子QP(QN)を介して合成された電荷が、各配線YL(XL)を介してデコーダE1~Enに夫々流れ込む。この間、デコーダE1~Enの各々は、各配線YL(XL)を介して受けた2M個の階調電圧のうちから自身に供給された画素データPに応じた1つを選択した状態にある。つまり、デコーダE1~Enの各々は、2M個の配線(YL、XL)のうちの1つの配線を、出力アンプAの非反転入力端子(+)に接続した状態にある。
【0069】
よって、デコーダE1~Enの各々は、
図8に示す所定期間w1の間に亘り、当該選択した1つの配線を介して、その配線と短絡状態にある合計5つの配線上の電荷を合成した合成電荷を、出力アンプAの非反転入力端子(+)に供給する。このような合成電荷の補充により、出力アンプAの入力容量が充放電される。従って、1つの配線上の電荷だけで出力アンプAの入力容量を充放電させる場合に比べて、階調信号K1~Kn及び画素駆動信号G1~Gnの立ち上がり又は立下り速度が高速化し、階調信号K1~Kn及び画素駆動信号G1~Gnの遅延時間が短くなる。
【0070】
ところで、5つの配線からの合成電荷の補充は、
図3に示すように、バス配線BSの両端に設けられた階調間短絡回路133a(133b)から、バス配線BSの中間部e1に向けて行われる。この際、階調間短絡回路133a(133b)からデコーダE1~Enの各々までのバス配線BS(YL、XLを含む)の配線長が長いほど、配線抵抗に起因する合成電荷の損失が大きい。つまり、階調間短絡回路133a(133b)からの配線長が短いデコーダE1(En)に補充される合成電荷の量は、その配線長が長いデコーダEr(Er+1)に補充される合成電荷の量よりも多い。
【0071】
これにより、
図9に示すように、階調間短絡回路133a(133b)からの配線長が最長となるデコーダEr(Er+1)から出力された階調信号Kr(Kr+1)は、
図8に示す場合と略同様な速度で立ち上がり、時点t1の直後に階調電圧Y[M]に到達する。一方、当該配線長が最短となるデコーダE1(En)から出力された階調信号K1(Kn)は、
図8に示す場合よりも高速な速度で立ち上がり、時点t2よりも早い時点t2aで階調電圧Y[M]に到達する。
【0072】
つまり、バス配線BSの両端で隣接する配線同士を短絡することにより、階調信号K1(Kn)に生じる遅延時間と、階調信号Kr(Kr+1)に生じる遅延時間との差が短縮される。要するに、階調電圧生成回路132からのバス配線BSの配線長が長い位置に配置されているデコーダ(例えばE1、En)の遅延時間を短縮することで、当該配線長が短い位置に配置されているデコーダ(例えばEr、Er+1)の遅延時間との差を小さくするのである。
【0073】
よって、
図9に示すように、1水平走査期間の終了時点での、画面中央領域の表示を担うソースラインDr(Dr+1)の電圧Ur(Ur+1)と、画面左端(右端)領域の表示を担うソースラインD1(Dn)の電圧U1(Un)との電圧差VT2は、
図8に示す電圧差VT1よりも小となる。つまり、かかる電圧差VT2を1階調分の電圧差よりも小さくすることが可能となるのである。
【0074】
したがって、
図3に示すソースドライバ13によれば、高精細及び大画面な表示パネル20を駆動するにあたり、表示パネル20の画面中央領域と、画面左端及び右端領域との間で生じる色ムラを抑えた高品質な表示画像を提供することが可能となる。
【0075】
尚、上記実施例では、
図6及び
図7に示されるように、階調間短絡回路133a及び133bを複数のスイッチ素子QP及びQNで構成しているが、これらスイッチ素子QP及びQNをMOS型のトランジスタで実現するようにしても良い。
【0076】
つまり、
図6及び
図7に示される正極短絡スイッチ部SWp及びSWqに含まれるスイッチ素子QPを全てpチャネル型のMOSトランジスタとし、負極短絡スイッチ部SWn及びSWjに含まれるスイッチ素子QNを全てnチャネル型のMOSトランジスタとする。
【0077】
ここで、
図6に示すレベルシフタLSaは、ロード信号LDaを負極短絡スイッチ部SWnに含まれるスイッチ素子QNとしてのnチャネル型MOSトランジスタ各々のゲートに供給する。更に、レベルシフタLSaは、当該ロード信号LDaの論理レベルを反転させたロード信号LDaQを正極短絡スイッチ部SWpに含まれるスイッチ素子QPとしてのpチャネル型MOSトランジスタ各々のゲートに供給する。一方、
図7に示すレベルシフタLSbは、ロード信号LDbを負極短絡スイッチ部SWjに含まれるスイッチ素子QNとしてのnチャネル型MOSトランジスタ各々のゲートに供給する。更に、レベルシフタLSbは、当該ロード信号LDbの論理レベルを反転させたロード信号LDbQを正極短絡スイッチ部SWqに含まれるスイッチ素子QPとしてのpチャネル型MOSトランジスタ各々のゲートに供給する。
【0078】
更に
図6及び
図7に示されるスイッチ素子QPとしてのpチャネル型のMOSトランジスタは、そのドレイン及びソースが互いに隣接する一対の配線の一方及び他方に夫々接続されている。同様に、スイッチ素子QNとしてのnチャネル型のMOSトランジスタについても、そのドレイン及びソースが互いに隣接する一対の配線の一方及び他方に夫々接続されている。
【0079】
また、
図6及び
図7に示す一例では、階調間短絡回路133a及び133bの各々は、5階調毎に、その5階調分の階調電圧を夫々伝送する5つの配線(YL,XL)を各水平走査期間の先頭部で短絡するようにしている。しかしながら、短絡する配線の数は5つに限定されない。すなわち、短絡によって各配線を介して合成した合成電荷の補充により増加した電圧と、短絡終了後の電圧との差が僅かとなるような数、例えば互いに隣接する4~8つの各階調に夫々対応した4~8本の配線毎に、その4~8本の配線を短絡する構成であればよい。
【0080】
要するに、ソースドライバ13としては、以下のバス配線、階調電圧生成回路、複数のデコーダ、出力アンプ、及び第1及び第2の階調間短絡回路を含むものであれば良い。
【0081】
バス配線(BS)は、所定方向(dL)に伸長する複数の配線(YL[1]~YL[M]、XL[1]~XL[M])からなる。階調電圧生成回路(132)は、輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧(Y[1]~Y[M]、X[1]~X[M])を生成する。そして、階調電圧生成回路(132)は、かかるM個の階調電圧を、上記したバス配線(BS)に属するM個の配線(XL又はYL)各々の一端と他端との間の中間部部(e1)に夫々印加する。複数のデコーダ(E1~En)は、M個の配線(XL又はYL)に沿って並置されており、夫々がこれらM個の配線を介してM個の階調電圧(Y又はX)を受け、画素データ片(P)に応じてM個の階調電圧のうちから1つを選択して出力する。複数の出力アンプ(A1~An)は、上記した複数のデコーダから出力された電圧(K1~Kn)を夫々個別に増幅したものを複数の画素駆動電圧(G1~Gn)として生成する。第1の階調間短絡回路(133a)は、複数の画素データ片の取り込みを行うロード映像信号(LD)に応じて、上記したM個の配線各々の一端同士を短絡する。第2の階調間短絡回路(133b)は、当該ロード信号(LD)に応じて、上記したM個の配線各々の他端同士を短絡する。
【0082】
また、
図3に示す一例では、階調電圧生成回路132が生成した階調電圧Y[M:1]及びX[M:1]を、一列に並置されているデコーダE1~Enに沿って配置した1系統のバス配線BSの中間部に印加している。よって、階調電圧生成回路132からデコードE1(En)までの配線長と、デコードEr(Er+1)までの配線長とには依然として差がある。その結果、バス配線BSによる配線抵抗が比較的高い場合には、階調信号K1(Kn)に生じる遅延時間と、階調信号Kr(Kr+1)に生じる遅延時間との間に大きな時間差が生じ、前述した色ムラを確実に抑制することができない虞がある。
【0083】
そこで、当該1系統のバス配線BSを方向dLにおける中間部で2つに分割し、分割したバス配線各々の中間部に、階調電圧生成回路132で生成された階調電圧Y[M:1]及びX[M:1]を印加することで、配線抵抗に起因する遅延時間の半減を図るようにしても良い。
【0084】
図10は、かかる点に鑑みて為された、ソースドライバ13の他の構成を示す、半導体チップ内での各ブロックの配置形態を表す図である。尚、
図10では、
図3に示されるデータラッチ部131及びレベルシフト回路L1~Lnと、ロード信号LDの配線は省略している。また、
図10に示されるデコーダE1~En、出力アンプA1~An、階調電圧生成回路132、階調間短絡回路133a及び133bについては
図3に示されるものと同一である。
【0085】
図10に示されるソースドライバ13では、
図3及び
図5に示されるバス配線BSが、階調電圧Y[M:1]及びX[M:1]をデコーダE1~Erに夫々供給する第1のバス配線BS1と、デコーダEr+1~Enに夫々供給する第2のバス配線BS2とに分割されている。尚、バス配線BS1及びBS2は、互いに接続されていない。
【0086】
バス配線BS1の一端には階調間短絡回路133aが接続されており、その他端には
図7に示す階調間短絡回路133bと同様な構成を有する階調間短絡回路141aが接続されている。バス配線BS2の一端には
図6に示す階調間短絡回路133aと同様な構成を有する階調間短絡回路141bが接続されており、その他端には階調間短絡回路133bが接続されている。
【0087】
図10に示される構成では、階調電圧生成回路132は、自身で生成した階調電圧Y[M:1]及びX[M:1]を、バス配線BS1及びBS2とは別に設けた主バス配線MBSに印加する。尚、主バス配線MBSは、
図5に示すバス配線BSと同様に、階調電圧Y[1]~Y[M]及びX[1]~X[M]を夫々個別に伝送する為の2M個の配線からなる。ここで、主バス配線MBSにおける2M個の配線各々の一端は、
図10に示すように、第1のバス配線BS1に属する各配線の一端と他端との間の中間部にて、バス配線BS1に属する各配線に接続されている。また、主バス配線MBSにおける2M個の配線各々の他端は、
図10に示すように、第2のバス配線BS2に属する各配線の一端と他端との間の中間部にて、バス配線BS2に属する各配線に接続されている。
【0088】
図10に示される構成によれば、階調信号K1~Kn各々の遅延時間の差、及び画素駆動信号G1~Gn各々の遅延時間の差を、
図3に示す構成を採用した場合よりも小さくすることができる。よって、表示パネル20の画面中央領域と、画面左端及び右端領域との間で生じる色ムラをより確実に抑制することが可能となる。
【0089】
尚、
図10に示すソースドライバ13としては、以下の第1及び第2のバス配線、階調電圧生成回路、第1~第n(nは2以上の整数)のデコーダ、出力アンプ、第1~第4の階調間短絡回路とを、含むものであれば良い。
【0090】
第1のバス配線(BS1)及び第2のバス配線(BS2)は、夫々、複数の配線(YL[1]~YL[M]、XL[1]~XL[M])からなる。階調電圧生成回路(132)は、輝度レベルをM(Mは2以上の整数)階調で表すM個の階調電圧(Y[1]~Y[M]、X[1]~X[M])を生成する。そして、階調電圧生成回路(132)は、これらM個の階調電圧を、第1のバス配線(BS1)に属するM個の配線各々の一端と他端との間の中間部と、第2のバス配線(BS2)に属するM個の配線各々の一端と他端との間の中間部と、に夫々印加する。第1~第nのデコーダのうちの第1~第r(rは2以上でありn未満の整数)のデコーダ(E1~Er)は、第1のバス配線(BS1)に沿って並置されており、夫々が当該第1のバス配線に属するM個の配線を介してM個の階調電圧を受け、画素データ片(P)に応じてM個の階調電圧のうちから1つを選択して出力する。第1~第nのデコーダのうちの第r+1~第nのデコーダ(Er+1~En)は、第2のバス配線(BS2)に沿って並置されており、夫々が当該第2のバス配線に属するM個の配線を介してM個の階調電圧を受け、画素データ片(P)に応じてM個の階調電圧のうちから1つを選択して出力する。出力アンプ(A1~An)は、第1~第nデコーダから出力された電圧(K1~Kn)を夫々個別に増幅したものをn個の画素駆動電圧(G1~Gn)として生成する。
【0091】
第1の階調間短絡回路(133a)は、複数の画素データ片を取り込むロード信号(LD)に応じて、第1のバス配線(BS1)に属するM個の配線各々の一端同士を短絡する。第2の階調間短絡回路(141a)は、ロード信号(LD)に応じて、第1のバス配線(BS1)に属するM個の配線各々の他端同士を短絡する。第3の階調間短絡回路(141b)は、ロード信号(LD)に応じて、第2のバス配線(BS2)に属するM個の配線各々の一端同士を短絡する。第4の階調間短絡回路(133b)は、ロード信号(LD)に応じて、第2のバス配線(BS2)に属するM個の配線各々の他端同士を短絡する。
【符号の説明】
【0092】
13 ソースドライバ
20 表示パネル
132 階調電圧生成回路
133a、133b 階調間短絡回路
A1~An 出力アンプ
BS バス配線
E1~En デコーダ
QN、QP スイッチ素子