特許 7449086 プロセッシングエレメント及びプロセッシングシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-05

(45)【発行日】2024-03-13

(54)【発明の名称】プロセッシングエレメント及びプロセッシングシステム

(51)【国際特許分類】

   G06F 17/10 20060101AFI20240306BHJP

【ＦＩ】

G06F17/10 A

【請求項の数】 21

(21)【出願番号】P 2019232622

(22)【出願日】2019-12-24

(65)【公開番号】P2020177643

(43)【公開日】2020-10-29

【審査請求日】2022-10-28

(31)【優先権主張番号】10-2019-0045745

(32)【優先日】2019-04-18

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】チャン ジェ ヒョク

【審査官】坂東 博司

(56)【参考文献】

【文献】国際公開第２０１８／１０１２７５（ＷＯ，Ａ１）

【文献】特開２０１８－０５５２６０（ＪＰ，Ａ）

【文献】特開２０１９－２００５５３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００８９５６４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １７／１０

(57)【特許請求の範囲】

【請求項1】

フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、
前記フィルタリングされたフィーチャの値を累積するための累積回路と、
を備え、
前記前処理回路に入力される前記ウエートは、１、０、－１のうち１つの値を有し、
前記前処理回路は、
前記ウエートが－１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、
前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路と、
を備えるプロセッシングエレメント。

【請求項2】

前記累積回路は、前記フィルタリングされたウエートの値が１である場合に、前記フィルタリングされたフィーチャの値を累積する請求項１に記載のプロセッシングエレメント。

【請求項3】

前記前処理回路に入力されたフィーチャとウエートとは、前記サインコンバージョン回路により処理され、前記サインコンバージョン回路により処理されたフィーチャとウエートとが前記ゼロフィルタリング回路により処理されて、前記フィルタリングされたフィーチャと前記フィルタリングされたウエートとが生成される請求項１に記載のプロセッシングエレメント。

【請求項4】

前記前処理回路に入力されたフィーチャとウエートとは、前記ゼロフィルタリング回路により処理され、前記ゼロフィルタリング回路により処理されたフィーチャとウエートとが前記サインコンバージョン回路により処理されて、前記フィルタリングされたフィーチャと前記フィルタリングされたウエートとが生成される請求項１に記載のプロセッシングエレメント。

【請求項5】

前記ゼロフィルタリング回路は、前記ウエートが０である場合に、前記フィーチャを０に変更する請求項１に記載のプロセッシングエレメント。

【請求項6】

前記累積回路は、
累積値と前記フィルタリングされたフィーチャの値とを加算する加算器と、
前記フィルタリングされたウエートが１である場合に、前記加算器の加算結果を前記累積値で格納するレジスタと、
を備える請求項１に記載のプロセッシングエレメント。

【請求項7】

フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、
前記フィルタリングされたフィーチャの値を累積するための累積回路と、
を備え、
前記前処理回路に入力される前記ウエートは、１、０、－１のうち１つの値を有し、
前記前処理回路は、
前記ウエートが１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、
前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路と、
を備えるプロセッシングエレメント。

【請求項8】

前記累積回路は、前記フィルタリングされたウエートが－１である場合に、前記フィルタリングされたフィーチャの値を累積する請求項７に記載のプロセッシングエレメント。

【請求項9】

前記ゼロフィルタリング回路は、前記ウエートが０である場合に、前記フィーチャを０に変更する請求項７に記載のプロセッシングエレメント。

【請求項10】

フィーチャとウエートとを格納するキャッシュメモリと、
前記キャッシュメモリから伝達されたフィーチャとウエートとの演算のためのプロセッシングエレメントと、
を備え、
前記プロセッシングエレメントは、
フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、
前記フィルタリングされたフィーチャの値を累積するための累積回路と、
を備え、
前記前処理回路に入力される前記ウエートは、１、０、－１のうち１つの値を有し、
前記前処理回路は、
前記ウエートが－１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、
前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路と、
を備えるプロセッシングシステム。

【請求項11】

前記累積回路は、前記フィルタリングされたウエートの値が１である場合に、前記フィルタリングされたフィーチャの値を累積する請求項１０に記載のプロセッシングシステム。

【請求項12】

ホストとの通信のためのホストインターフェースと、
データを格納するメモリと、
前記メモリのデータをアクセスするためのメモリインターフェースと、
前記ホストインターフェース、前記メモリインターフェース、及び前記キャッシュメモリ間のインターフェーシングのためのバスインターフェースと、
前記プロセッシングエレメントの演算結果を後処理（ｐｏｓｔ－ｐｒｏｃｅｓｓｉｎｇ）する後処理器と、
をさらに備える請求項１０に記載のプロセッシングシステム。

【請求項13】

前記前処理回路に入力されたフィーチャとウエートとは、前記サインコンバージョン回路により処理され、前記サインコンバージョン回路により処理されたフィーチャとウエートとが前記ゼロフィルタリング回路により処理されて、前記フィルタリングされたフィーチャと前記フィルタリングされたウエートとが生成される請求項１０に記載のプロセッシングシステム。

【請求項14】

前記前処理回路に入力されたフィーチャとウエートとは、前記ゼロフィルタリング回路により処理され、前記ゼロフィルタリング回路により処理されたフィーチャとウエートとが前記サインコンバージョン回路により処理されて、前記フィルタリングされたフィーチャと前記フィルタリングされたウエートとが生成される請求項１０に記載のプロセッシングシステム。

【請求項15】

前記ゼロフィルタリング回路は、前記ウエートが０である場合に、前記フィーチャを０に変更する請求項１０に記載のプロセッシングシステム。

【請求項16】

前記累積回路は、
累積値と前記フィルタリングされたフィーチャの値とを加算する加算器と、
前記フィルタリングされたウエートが１である場合に、前記加算器の加算結果を前記累積値で格納するレジスタと、
を備える請求項１０に記載のプロセッシングシステム。

【請求項17】

フィーチャとウエートとを格納するキャッシュメモリと、
前記キャッシュメモリから伝達されたフィーチャとウエートとの演算のためのプロセッシングエレメントと、
を備え、
前記プロセッシングエレメントは、
フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、
前記フィルタリングされたフィーチャの値を累積するための累積回路と、
を備え、
前記前処理回路に入力される前記ウエートは、１、０、－１のうち１つの値を有し、
前記前処理回路は、
前記ウエートが１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、
前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路と、
を備えるプロセッシングシステム。

【請求項18】

前記累積回路は、前記フィルタリングされたウエートの値が－１である場合に、前記フィルタリングされたフィーチャの値を累積する請求項１７に記載のプロセッシングシステム。

【請求項19】

ホストとの通信のためのホストインターフェースと、
データを格納するメモリと、
前記メモリのデータをアクセスするためのメモリインターフェースと、
前記ホストインターフェース、前記メモリインターフェース、及び前記キャッシュメモリ間のインターフェーシングのためのバスインターフェースと、
前記プロセッシングエレメントの演算結果を後処理（ｐｏｓｔ－ｐｒｏｃｅｓｓｉｎｇ）する後処理器と、
をさらに備える請求項１７に記載のプロセッシングシステム。

【請求項20】

前記ゼロフィルタリング回路は、前記ウエートが０である場合に、前記フィーチャを０に変更する請求項１７に記載のプロセッシングシステム。

【請求項21】

前記累積回路は、
累積値と前記フィルタリングされたフィーチャの値とを加算する加算器と、
前記フィルタリングされたウエートが－１である場合に、前記加算器の加算結果を前記累積値で格納するレジスタと、
を備える請求項１７に記載のプロセッシングシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本特許文献は、プロセッシングシステムに関する。

【背景技術】

【0002】

ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）は、イメージ認識及び分析のために主に使用されるプロセッシングシステム（ｐｒｏｃｅｓｓｉｎｇ ｓｙｓｔｅｍ）である。このプロセッシングシステムは、特定フィルタでイメージからフィーチャ（ｆｅａｔｕｒｅ）を抽出するコンボリューション演算を行うようになる。

【0003】

近年、ＢＮＮ（Ｂｉｎａｒｉｚｅｄ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）が台頭しているが、これは、バイナリ（ｂｉｎａｒｙ）（１または－１のみウエートとして使用）またはターナリー（ｔｅｒｎａｒｙ）（１、０、－１のみウエートとして使用）のような２つまたは３つのウエートを使用してプロセッシングシステムの構造を単純化し、電力消費を減らそうとすることに目的がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態等は、プロセッシングシステムの構造を単純化し、電流消費を減らす技術を提供できる。

【課題を解決するための手段】

【0005】

本発明の一実施形態に係るプロセッシングエレメントは、フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、前記フィルタリングされたフィーチャの値を累積するための累積回路とを備え、前記前処理回路は、前記ウエートが－１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路とを備えることができる。

【0006】

本発明の他の実施形態に係るプロセッシングエレメントは、フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、前記フィルタリングされたフィーチャの値を累積するための累積回路とを備え、前記前処理回路は、前記ウエートが１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路とを備えることができる。

【0007】

本発明の一実施形態に係るプロセッシングシステムは、フィーチャとウエートとを格納するキャッシュメモリと、前記キャッシュメモリから伝達されたフィーチャとウエートとの演算のためのプロセッシングエレメントとを備え、前記プロセッシングエレメントは、フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、前記フィルタリングされたフィーチャの値を累積するための累積回路とを備え、前記前処理回路は、前記ウエートが－１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路とを備えることができる。

【0008】

本発明の他の実施形態に係るプロセッシングシステムは、フィーチャとウエートとを格納するキャッシュメモリと、前記キャッシュメモリから伝達されたフィーチャとウエートとの演算のためのプロセッシングエレメントとを備え、前記プロセッシングエレメントは、フィーチャとウエートとを受信してフィルタリングし、フィルタリングされたフィーチャとフィルタリングされたウエートとを出力する前処理回路と、前記フィルタリングされたフィーチャの値を累積するための累積回路とを備え、前記前処理回路は、前記ウエートが１である場合に、前記フィーチャとウエートとの符号を変更するサインコンバージョン回路と、前記フィーチャが０である場合に、前記ウエートを０に変更するゼロフィルタリング回路とを備えることができる。

【発明の効果】

【0009】

本発明の実施形態等によれば、プロセッシングシステムの構造を単純化し、電流消費を減らすことができる。

【図面の簡単な説明】

【0010】

【図1】プロセッシングシステムが行うコンボリューション（ｃｏｎｖｏｌｕｔｉｏｎ）演算を説明するための図。

【図2】本発明の一実施形態に係るプロセッシングシステム２００の構成図。

【図3】プロセッシングエレメント２６０の一実施形態の構成図。

【図4】前処理回路３１０の動作の一例を示した図。

【図5】前処理回路３１０の動作の他の例を示した図。

【発明を実施するための形態】

【0011】

以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も望ましい実施形態を添付図面を参照して説明する。本発明を説明するにあたって、本発明の要旨と関係ない構成は省略されることができる。各図面の構成要素等に参照符号を付すにあたって、同じ構成要素等に限っては、例え、他の図面上に表示されても、なるべく同じ番号を有するようにしていることに留意すべきである。

【0012】

図１は、プロセッシングシステムが行うコンボリューション（ｃｏｎｖｏｌｕｔｉｏｎ）演算を説明するための図である。

【0013】

図１の１１０は、プロセッシングシステムに入力されるイメージ（ｉｍａｇｅ）データを示すことができる。イメージデータ値をフィーチャ（ｆｅａｔｕｒｅ）というが、ここでは、イメージ１１０が４個のフィーチャを含むことと例示した。もちろん、イメージ１１０は、これよりずっと多くの個数のフィーチャを含むこともできる。

【0014】

１２０は、フィルタ（ｆｉｌｔｅｒ）を示すことができる。フィルタ１２０に含まれる値をウエート（ｗｅｉｇｈｔ）ということができる。ウエートは、フィーチャの各々に対応することができる。ここでは、ウエートが１、０、－１の３つの値のうち１つであることを例示したが、これをターナリー（ｔｅｒｎａｒｙ）ウエートという。

【0015】

コンボリューション演算は、フィーチャとウエートとを乗算し、乗算した値を加算する方式で行なわれることができる。例えば、図１のイメージとフィルタに対するコンボリューション演算は、（０．３×１）＋（１．２×０）＋（－０．２×－１）＋（０×－１）＝０．５のように行なわれることができる。すなわち、コンボリューション演算には、乗算演算と加算演算とが伴われることが一般的である。

【0016】

図２は、本発明の一実施形態に係るプロセッシングシステム２００の構成図である。

【0017】

図２に示すように、プロセッシングシステム２００は、メインメモリ２１０、メモリインターフェース２２０、バスインターフェース２３０、ホストインターフェース２４０、キャッシュメモリ２５０、プロセッシングエレメント２６０、及び後処理器２７０を備えることができる。

【0018】

メインメモリ２１０は、イメージ（ｉｍａｇｅ）（すなわち、イメージに含まれるフィーチャ）とフィルタ（ｆｉｌｔｅｒ）（すなわち、フィルタに含まれるウエート）などを格納する大容量メモリでありうる。メインメモリ２１０では、ＤＲＡＭが使用されることができ、他の種類のメモリが使用されることもできる。

【0019】

メモリインターフェース２２０は、メインメモリ２１０をアクセスするために使用されることができる。

【0020】

ホストインターフェース２４０は、ホスト（ＨＯＳＴ）との通信のためのインターフェースでありうる。ホストインターフェース２４０を介してホスト（ＨＯＳＴ）、例えば、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）からプロセッシングシステム２００が処理する各種命令及びデータが伝達され得る。また、ホストインターフェース２４０を介してプロセッシングシステム２００の処理結果がホストに伝達されることもできる。

【0021】

キャッシュメモリ２５０は、プロセッシングエレメント２６０が演算するフィーチャとウエートとを格納するキャッシュメモリでありうる。キャッシュメモリ２５０は、ＳＲＡＭなどで構成されることができ、メインメモリ２１０とプロセッシングエレメント２６０との間のアクセスレイテンシ（ａｃｃｅｓｓ ｌａｔｅｎｃｙ）を最小化するために使用されるキャッシュメモリでありうる。

【0022】

バスインターフェース２３０は、ホストインターフェース２４０、メモリインターフェース２２０、及びキャッシュメモリ２５０間のインターフェースのためのプロセッシングシステム２００内部のバスインターフェースでありうる。バスインターフェース２３０は、ホストインターフェース２４０を介して伝達されるイメージとフィルタをメモリインターフェース２２０を介してメインメモリ２１０に格納し、メモリインターフェース２２０を介してメインメモリ２１０からプロセッシングエレメント２６０がコンボリューション演算するフィーチャとウエートとを読み出してキャッシュメモリ２５０にロードすることができる。また、バスインターフェース２３０は、プロセッシングシステム２００の処理結果をホストインターフェース２４０を介してホスト（ＨＯＳＴ）に伝達することができる。

【0023】

プロセッシングエレメント２６０は、キャッシュメモリ２５０から伝達されたフィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）とのコンボリューション演算を行うことができる。プロセッシングエレメント２６０の構成及び動作については、図３～図５とともに詳細に説明する。図２では、プロセッシングエレメント２６０を１個のみ図示したが、複数のコンボリューション演算を並列で処理するために、複数個のプロセッシングエレメントがプロセッシングシステムに含まれ得ることは当たり前である。

【0024】

後処理器２７０は、プロセッシングエレメント２６０のコンボリューション演算結果を後処理（ｐｏｓｔ－ｐｒｏｃｅｓｓｉｎｇ）することができる。後処理器２７０は、ピクセル（ｐｉｘｅｌ）別に平均（ａｖｅｒａｇｅ）または最大（ｍａｘ）値を探すプーリング（ｐｏｏｌｉｎｇ）、閾値（ｔｈｒｅｓｈｏｌｄ）基盤でデータをフィルタリングするＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔ）またはシグモイド（ｓｉｇｍｏｉｄ）のような活性関数（ａｃｔｉｖａｔｉｏｎ ｆｕｎｃｔｉｏｎ）、結果値から外れる値をフィルタリングするノーマライズ（ｎｏｒｍａｌｉｚｅ）などの機能（ｆｕｎｃｔｉｏｎ）を行うことができる。後処理器２７０の処理結果は、バスインターフェース２３０に伝達され、ホストインターフェース２４０を介してホストに伝達されることができる。

【0025】

図２のプロセッシングシステム２００は、１つまたは複数個の集積回路チップで実現されることができる。例えば、プロセッシングシステム２００全体が１つの集積回路チップにシステムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）の形態で含まれることができ、メインメモリ２１０は、１つの集積回路チップに、残りの構成２２０～２７０は、さらに他の集積回路チップに含まれるなど、プロセッシングシステムが複数個の集積回路チップで実現されることもできる。

【0026】

図３は、プロセッシングエレメント２６０の一実施形態の構成図である。

【0027】

図３に示すように、プロセッシングエレメント２６０は、前処理回路３１０と累積回路３２０とを備えることができる。

【0028】

前処理回路３１０は、フィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）とを受信してフィルタリングし、フィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）とフィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）とを出力できる。前処理回路３１０の動作によりフィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）は、３つの値のうち１つでない、２つの値のうち１つになることができる。すなわち、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）は、ターナリー（ｔｅｒｎａｒｙ）からバイナリ（ｂｉｎａｒｙ）に変更され、これは、すなわち、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）のビット数が２ビットから１ビットに変更されるということを意味できる。前処理回路３１０は、サインコンバージョン回路３１１及びゼロフィルタリング回路３１２を備えることができる。

【0029】

サインコンバージョン回路３１１は、ウエート（ＷＥＩＧＨＴ）が－１である場合に、フィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）とに－１を乗算する動作を行うことができる。その結果、サインコンバージョン回路３１１により処理されたウエート（ＷＥＩＧＨＴ＿ＳＩＧＮ）から－１が除去され、ウエートが０と１の２つの値のうち１つの値を有することができる。サインコンバージョン回路３１１がフィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）とに－１を乗算する動作は、実際の乗算演算が必要なことではなく、＋を－に変更したり、－を＋に変更することのように、単に符号を変更すればよい。図４においてＦＥＡＴＵＲＥとＷＥＩＧＨＴとは、サインコンバージョン回路３１１に入力されるフィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）とを示し、図４のＦＥＡＴＵＲＥ＿ＳＩＧＮとＷＥＩＧＨＴ＿ＳＩＧＮとは、サインコンバージョン回路から出力されるフィーチャとウエートとを示すが、図４を確認すれば、ウエートが－１である場合に、フィーチャとウエートとに－１が乗算されてサインコンバージョン回路から出力されるウエートは、０と１の２つの値のうち１つの値を有することが確認できる。

【0030】

ゼロフィルタリング回路３１２は、フィーチャ（ＦＥＡＴＵＲＥ＿ＳＩＧＮ）が０である場合に、ウエート（ＷＥＩＧＨＴ＿ＳＩＧＮ）を０に変更する動作を行うことができる。また、ウエート（ＷＥＩＧＨＴ＿ＳＩＧＮ）が０である場合に、フィーチャ（ＦＥＡＴＵＲＥ＿ＳＩＧＮ）を０に変更する動作をさらに行うこともできる。フィーチャ（ＦＥＡＴＵＲＥ＿ＳＩＧＮ）が０である場合に、ウエート（ＷＥＩＧＨＴ＿ＳＩＧＮ）を０に変更する動作を行うことは必須であるが、ウエート（ＷＥＩＧＨＴ＿ＳＩＧＮ）が０である場合に、フィーチャ（ＦＥＡＴＵＲＥ＿ＳＩＧＮ）を０に変更する動作は行われない場合もある。これは、累積回路３２０が、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）の値が０である場合に、フィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）の値を累積しないためである。図４のフィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）とフィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）とを確認すれば、ゼロフィルタリング回路３１２に入力されたフィーチャ（ＦＥＡＴＵＲＥ＿ＳＩＧＮ）とウエート（ＷＥＩＧＨＴ＿ＳＩＧＮ）のうち１つが０である場合に、２つの値が共に０に変更されたことが確認できる。

【0031】

図３では、前処理回路３１０でサインコンバージョン回路３１１がゼロフィルタリング回路３１２の前段に位置することを例示したが、ゼロフィルタリング回路３１２がサインコンバージョン回路３１１の前段に位置することもできる。すなわち、フィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）とに対するゼロフィルタリング回路３１２の処理動作が先に行われ、サインコンバージョン回路３１１の処理動作がその後に行われることもできる。

【0032】

累積回路３２０は、フィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）の値を累積できる。前処理回路３１０により既にフィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）の値が０と１に減り、フィルタリングされたウエートの値が０である場合に、フィルタリングされたフィーチャの値も０に変更されたので、累積回路３２０は、単にフィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）のみを受信して累積することもできる。ただし、ここでは、累積回路３２０がフィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）を受信してレジスタ３２２の活性化信号として使用することを例示した。累積回路３２０は、加算器３２１とレジスタ３２２とを備えることができる。

【0033】

加算器３２１は、フィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）とレジスタ３２２に格納された累積値を加算する加算演算を行うことができる。レジスタ３２２は、加算器３２１の演算結果を累積値として格納することができる。レジスタ３２２は、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）を活性化信号として使用することができる。すなわち、レジスタ３２２は、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）が１である場合に、加算器３２１の演算結果を受信して格納し、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）が０である場合には、新しい入力値を受信せず、累積値をそのまま維持することができる。

【0034】

つまり、累積回路３２０は、フィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）のうち、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）が１である値を累積するようになる。すなわち、累積回路３２０の累積値は、０．３＋０．２＝０．５になることができる。これは、図１のイメージ１１０とフィルタ１２０に対するコンボリューション演算の結果と同一であるということが確認できる。

【0035】

図３のプロセッシングエレメント２６０では、前処理回路３１０によりウエート（ＷＥＩＧＨＴ）がターナリーからバイナリに変更される。すなわち、ウエート（ＷＥＩＧＨＴ）が２ビットから１ビットに変更され得る。また、フィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）のうち１つ以上が０である場合に、フィーチャとウエートとが共に０に変更されるので、累積回路３２０は、フィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）の値のみを加算演算することによりコンボリューション演算が行なわれ得る。すなわち、プロセッシングエレメント２６０から乗算器を除去することが可能であり、プロセッシングエレメント２６０の複雑度及び電流消費を減らすことができる。

【0036】

図３と図４では、サインコンバージョン回路３１１が１、０、－１であったウエートを１と０に変更することを例示した。しかし、これとは異なり、サインコンバージョン回路３１１が１、０、－１のウエート（ＷＥＩＧＨＴ）を－１と０に変更することもできる、これは、サインコンバージョン回路３１１が、ウエート（ＷＥＩＧＨＴ）が１である場合に、フィーチャ（ＦＥＡＴＵＲＥ）とウエート（ＷＥＩＧＨＴ）に－１を乗算する演算を行えばよい。図５にこの過程を図示した。この場合、累積回路３２０は、フィルタリングされたフィーチャ（ＦＥＡＴＵＲＥ＿ＦＩＬＴＥＲＥＤ）のうち、フィルタリングされたウエート（ＷＥＩＧＨＴ＿ＦＩＬＴＥＲＥＤ）が－１である値を累積できる。プロセッシングエレメント２６０が図５のように動作する場合に、プロセッシングエレメント２６０が図４のように動作する場合に比べて演算結果の符号が逆になることができるが、これは、単に演算結果の符号を逆にすることによって解決されることができる。

【0037】

本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが分かるであろう。

【符号の説明】

【0038】

２６０ プロセッシングエレメント
３１０ 前処理回路
３２０ 累積回路

【図1】

【図2】

【図3】

【図4】

【図5】