特許 7452260 半導体モジュール及び半導体モジュールの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-11

(45)【発行日】2024-03-19

(54)【発明の名称】半導体モジュール及び半導体モジュールの製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240312BHJP

   H01L 25/065 20230101ALI20240312BHJP

   H01L 25/18 20230101ALI20240312BHJP

   H01L 27/146 20060101ALI20240312BHJP

【ＦＩ】

H01L25/08 Y

H01L27/146 F

H01L27/146 D

【請求項の数】 11

(21)【出願番号】P 2020096203

(22)【出願日】2020-06-02

(65)【公開番号】P2021190622

(43)【公開日】2021-12-13

【審査請求日】2022-11-11

(73)【特許権者】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100123582

【弁理士】

【氏名又は名称】三橋 真二

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100165191

【弁理士】

【氏名又は名称】河合 章

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(74)【代理人】

【識別番号】100135976

【弁理士】

【氏名又は名称】宮本 哲夫

(72)【発明者】

【氏名】鈴木 智

【審査官】井上 和俊

(56)【参考文献】

【文献】特開２０１８－０９２９９１（ＪＰ，Ａ）

【文献】特開２００９－２０６２１４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２７／１４６

Ｈ０４Ｎ ２５／７０

(57)【特許請求の範囲】

【請求項1】

第１回路を有する第１半導体層と、
前記第１回路と電気的に接続される第１配線と、前記第１配線と接続される複数の第１接続部と、前記第１接続部が設けられる凹部と、を有する第１配線層と、
前記第１接続部とそれぞれが接続される第２接続部と、前記第２接続部と接続される第２配線と、前記第２接続部が設けられ、前記凹部に収容される凸部とを有する第２配線層と、
前記第２配線と電気的に接続される第２回路を有する第２半導体層と、
を備える半導体モジュール。

【請求項2】

前記第１配線層は、前記第１接続部及び前記凹部が配置される第１面を有し、
前記第２配線層は、前記第２接続部が配置され、且つ、前記第１面と対向する第２面を有する請求項１に記載の半導体モジュール。

【請求項3】

前記凹部は、前記複数の第１接続部間の距離を拡大する請求項１または２に記載の半導体モジュール。

【請求項4】

前記第１配線層は、複数の前記第１接続部の間に配置される第２の凹部を有する請求項１から３のいずれか一項に記載の半導体モジュール。

【請求項5】

前記第２配線層は、複数の前記第２接続部の間に配置され、複数の前記第１接続部の間に配置される前記第２の凹部に収容される第２の凸部を有する請求項４に記載の半導体モジュール。

【請求項6】

複数の前記第１接続部の間に配置される前記第２の凹部は、当該第２の凹部が配置されることにより、複数の前記第１接続部間における前記第１配線層の表面積を当該第２の凹部が配置されない場合よりも拡大する請求項４または５に記載の半導体モジュール。

【請求項7】

前記第１半導体層は、それぞれが複数の前記第１接続部と電気的に接続される光電変換素子を有する複数の画素を含み、前記複数の画素により生成された信号のそれぞれは、前記第１回路と、前記第１配線と、前記第１接続部と、前記第２接続部と、前記第２配線とを介して前記第２回路へ伝送される請求項１～６の何れか一項に記載の半導体モジュール。

【請求項8】

第１回路が設けられる第１半導体層と、
前記第１回路から信号が入力される第１配線が設けられる第１配線層と、
前記第１配線から入力された信号を伝送する第２配線が設けられる第２配線層と、
前記第２配線から信号が入力される第２回路が設けられる第２半導体層と、
備え、
前記第１配線層は、前記第１配線と接続される複数の第１接続部と、前記第１接続部が設けられる凹部と、を有し、
前記第２配線層は、前記第１接続部とそれぞれが接続される第２接続部と、前記第２接続部と接続される第２配線と、前記第２接続部が設けられ、前記凹部に収容される凸部とを有する、半導体モジュール。

【請求項9】

第１回路を有する第１半導体層と、
前記第１回路と電気的に接続される第１配線と、前記第１配線と接続される第１接続部と、前記第１接続部が設けられる凹部と、を有する第１配線層と、
前記第１接続部と接続される第２接続部と、前記第２接続部と接続される第２配線と、
前記第２接続部が設けられ、前記凹部に収容される凸部と、を有する第２配線層と、
前記第２配線と電気的に接続される第２回路を有する第２半導体層と、
を備える半導体モジュール。

【請求項10】

第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、前記第１回路と電気的に接続される第１配線を有する第１配線層とを含む第１半導体チップ部における前記第１面において、前記第１配線と接続される複数の第１接続部のそれぞれが設けられる複数の凹部を形成することと、
外部に露出する第２面を有する第２配線層であって、前記第２面に配置され、複数の前記第１接続部に対してそれぞれが対応する前記第２面内の位置に配置される複数の第２接続部と、前記第２接続部が設けられ、前記凹部によって収容可能な凸部と、複数の前記第２接続部と接続される第２配線と、を有する第２配線層と、前記第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における複数の前記第２接続部のそれぞれが対応する前記第１接続部と接続するように、且つ、前記凸部のそれぞれが対応する前記凹部に収容されるにように、前記第１面と前記第２面とを対向させて、前記第２半導体チップ部上に前記第１半導体チップ部を積層すること、
を含む半導体モジュールの製造方法。

【請求項11】

第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、前記第１回路と電気的に接続される第１配線を有する第１配線層とを含む第１半導体チップ部における前記第１面において、前記第１配線と接続される複数の第１接続部のそれぞれが設けられる複数の凹部を形成することと、
外部に露出する第２面を有する第２配線層であって、第２配線を有する第２配線層と、前記第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における前記第２面に対して、前記凹部と対応する位置に、前記凹部によって収容可能な複数の凸部を形成することであって、前記凸部のそれぞれには、複数の前記第１接続部に対してそれぞれが対応する前記第２面内の位置に配置され且つ前記第２配線と接続される第２接続部が設けられる、複数の凸部を形成することと、
前記凹部に前記凸部を収容し、且つ、前記複数の第１接続部のそれぞれが対応する前記第２接続部と接続するように、前記第１面と前記第２面とを対向させて、前記第２半導体チップ部上に前記第１半導体チップ部を積層すること、
を含む半導体モジュールの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体モジュール及び半導体モジュールの製造方法に関する。

【背景技術】

【0002】

従来、第１半導体チップ部と、この第１半導体チップ部に積層される第２半導体チップ部とを備え、第１半導体チップ部が有する第１接続部と、第２半導体チップ部が有する第２接続部とが接合され、且つ、電気的に接続される半導体モジュールが提案されている（例えば特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－１８２０３８号公報

【発明の概要】

【0004】

本明細書に開示する半導体モジュールの第１形態は、第１回路を有する第１半導体層と、第１回路と電気的に接続される第１配線と、第１配線と接続される複数の第１接続部と、複数の第１接続部の間に配置される凹部と、を有する第１配線層と、複数の第１接続部とそれぞれが接続される複数の第２接続部と、複数の第２接続部と接続される第２配線と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層と、を備える。

【0005】

また、本明細書に開示する半導体モジュールの第２形態は、第１回路が設けられる第１半導体層と、第１回路から信号が入力される第１配線が設けられる第１配線層と、第１配線から入力された信号を伝送する第２配線が設けられる第２配線層と、第２配線から信号が入力される第２回路が設けられる第２半導体層と、第１配線と第２配線とを接続する複数の接続部と、複数の接続部の間に設けられる凹部と、備える。

【0006】

また、本明細書に開示する半導体モジュールの第３形態は、第１回路を有する第１半導体層と、第１回路と電気的に接続される第１配線と、第１配線と接続される第１接続部と、凹部と、を有する第１配線層と、第１接続部と接続される第２接続部と、第２接続部と接続される第２配線と、凹部に収容される凸部と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層と、を備える。

【0007】

更に、本明細書に開示する半導体モジュールの製造方法の第１形態は、第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、第１回路と電気的に接続される第１配線と、第１面に配置され、第１配線と接続される複数の第１接続部と、を有する第１配線層とを含む第１半導体チップ部における第１面における複数の第１接続部間に凹部を形成することと、外部に露出する第２面を有する第２配線層であって、第２面に配置され、複数の第１接続部に対してそれぞれが対応する第２面内の位置に配置される複数の第２接続部と、複数の第２接続部と接続される第２配線と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における複数の第２接続部のそれぞれが対応する第１接続部と接続するように、第１面と第２面とを対向させて、第１半導体チップ部上に第２半導体チップ部を積層すること、を含む。

【0008】

更にまた、本明細書に開示する半導体モジュールの製造方法の第２形態は、第１回路を有する第１半導体層と、外部に露出する第１面を有する第１配線層であって、第１回路と電気的に接続される第１配線と、第１面に配置され、第１配線と接続される複数の第１接続部と、を有する第１配線層とを含む第１半導体チップ部における第１面に凹部を形成することと、外部に露出する第２面を有する第２配線層であって、第２面に配置され、複数の第１接続部に対してそれぞれが対応する第２面内の位置に配置される複数の第２接続部と、複数の第２接続部と接続される第２配線と、を有する第２配線層と、第２配線と電気的に接続される第２回路を有する第２半導体層とを含む第２半導体チップ部における第２面に対して、凹部と対応する位置に、凹部によって収容可能な凸部を形成することと、凹部に凸部を収容し、且つ、複数の第２接続部のそれぞれが対応する第１接続部と接続するように、第１面と第２面とを対向させて、第１半導体チップ部上に第２半導体チップ部を積層すること、を含む。

【図面の簡単な説明】

【0009】

【図1】本明細書に開示する半導体モジュールの第１実施形態の積層構造を示す図である。

【図2】図１の第１実施形態の半導体モジュールのＸ－Ｘ線断面を示す図である。

【図3】図１の第１実施形態の半導体モジュールのＸ－Ｘ線分解断面を示す図である。

【図4】（Ａ）は、第１実施形態の半導体モジュールの第１面を示す図であり、（Ｂ）は、第２面を示す図である。

【図5】（Ａ）は、第１面の表面に沿った第１接続部間の距離を示す図であり、（Ｂ）は、第２面の表面に沿った第２接続部間の距離を示す図である。

【図6】（Ａ）は、第１実施形態の半導体モジュールの変形例の第１面を示す図であり、（Ｂ）は、第２面を示す図である。

【図7】本明細書に開示する半導体モジュールの第２実施形態の断面を示す図である。

【図8】本明細書に開示する半導体モジュールの第３実施形態の断面を示す図である。

【図9】本明細書に開示する半導体モジュールの第４実施形態の断面を示す図である。

【図10】本明細書に開示する半導体モジュールの第５実施形態の断面を示す図である。

【図11】本明細書に開示する半導体モジュールの第６実施形態の断面を示す図である。

【図12】本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その１）である。

【図13】本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その２）である。

【図14】本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その３）である。

【図15】本明細書に開示する半導体モジュールの第１実施形態の製造工程を示す図（その４）である。

【図16】本明細書に開示する半導体モジュールの第２実施形態の製造工程を示す図（その５）である。

【図17】本明細書に開示する半導体モジュールの第２実施形態の製造工程を示す図である。

【発明を実施するための形態】

【0010】

以下、本明細書で開示する半導体モジュールの好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

【0011】

図１は、本明細書に開示する半導体モジュールの第１実施形態の積層構造を示す図である。図２は、図１の第１実施形態の半導体モジュールのＸ－Ｘ線断面を示す図である。図３は、図１の第１実施形態の半導体モジュールのＸ－Ｘ線分解断面を示す図である。

【0012】

本実施形態の半導体モジュール１は、一例としての撮像装置であり、受光した光に基づいて画像を生成する。半導体モジュール１は、第１半導体チップ部１０と、第１半導体チップ部１０に積層される第２半導体チップ部２０とを備える。半導体モジュール１は、第１半導体チップ部１０が第２半導体チップ部２０上に積層された積層構造を有する。第１半導体チップ部１０は、受光した光を電気信号に変換する光電変換素子を含む画素１１１１が２次元アレイ状に配置された画素領域１１１を有する。第２半導体チップ部２０は、画素領域１１１の画素１１１１が生成した電気信号を処理するロジック回路領域２１１を有する。ロジック回路領域２１１は、例えば、画素領域１１１に配置される複数の画素１１１１により生成された電気信号のそれぞれをアナログ・デジタル変換する回路を有する。

【0013】

半導体モジュール１は、画素領域１１１を有する第１半導体チップ部１０と、ロジック回路領域２１１を有する第２半導体チップ部２０とを別体に備える。これにより、半導体モジュール１は、より多くの画素１１１１を画素領域１１１に配置して、高解像度の画像を生成することができる。また、半導体モジュール１は、より多くの回路をロジック回路領域２１１に配置して、画素領域１１１により生成された電気信号を高速で処理することができる。

【0014】

第１半導体チップ部１０は、第１半導体層１１と、第１配線層１２とを有する。

【0015】

第１半導体層１１は、シリコン基板等の半導体を用いて形成される。第１半導体層１１は、受光面に配置される画素領域１１１及び電極パッド１７と、ビア１６とを有する。

【0016】

画素領域１１１は、２次元アレイ状に配置された複数の画素１１１１を有する。複数の画素１１１１が、受光した光を電気信号に変換することにより画像を表す電気信号を生成する。各画素１１１１は、その画素１１１１が含む光電変換素子を駆動する駆動回路（第１回路の一例である）１１１１ａを有する。また、第１半導体層１１には、各画素１１１１を走査する制御回路（図示せず）が配置されていてもよい。

【0017】

ビア１６は、銅等の導電体を用いて形成される。ビア１６は、第１半導体層１１を貫通しており、一方の端部は、第１配線層１２の内部まで延びており、他方の端部は電極パッド１７と電気的に接続する。画素領域１１１と電極パッド１７とは、図示しない配線を介して電気的に接続する。画素領域１１１に配置される画素１１１１が生成した電気信号は、駆動回路１１１１ａと、電極パッド１７と、ビア１６とを介して、第１配線層１２へ入力される。

【0018】

第１配線層１２は、二酸化ケイ素等の電気絶縁体を用いて形成される。第１配線層１２は、第１面１２１及び第２面１２２を有する。第１面１２１上に、第２半導体チップ部２０が配置される。第２面１２２上に、第１半導体層１１が配置される。第１配線層１２の内部には、複数の第１配線１３が配置される。第１配線１３は、例えば、銅等の導電体を用いて形成される。

【0019】

図４（Ａ）は、第１実施形態の半導体モジュール１の第１面１２１を示す図である。第１面１２１には、複数の第１接続部１４が露出するように配置される。第１接続部１４は、例えば、銅等の導電体を用いて形成される。図４（Ａ）に示す例では、第１接続部１４は、平面視して矩形の形状を有する。複数の第１接続部１４は、第１面１２１において、２次元アレイ状に、Ｘ方向及びこのＸ方向に直交するＹ方向に同じ間隔で配置されている。複数の第１接続部１４のそれぞれは、第１配線１３及びビア１６等を介して、画素領域１１１の画素１１１１と電気的に接続する。一の第１接続部１４は、一又は複数の画素１１１１と電気的に接続する。

【0020】

第１面１２１において、複数の第１接続部１４の間には、凹部１５が配置される。図４（Ａ）に示す例では、一の凹部１５は、２～４個の第１接続部１４の間に配置される。凹部１５は、第１配線層１２における第１面１２１から第２面２２２に向かって、第１配線層１２の内部まで突出している。図４（Ａ）に示す例では、凹部１５は、四角錐の形状を有し、この四角錐の側辺を鎖線で示す。複数の凹部１５は、第１面１２１において、２次元アレイ状にＸ方向及びＹ方向に配置されている。一の第１接続部１４は、複数の凹部１５により囲まれている。図４（Ａ）に示す例では、一の第１接続部１４は、８個の凹部１５により囲まれている。

【0021】

第２半導体チップ部２０は、第２半導体層２１と、第２配線層２２と、第３配線層２６とを有する。

【0022】

第２半導体層２１は、シリコン基板等の半導体を用いて形成される。第２半導体層２１は、ロジック回路領域２１１と、ビア２７とを有する。ビア２７は、第２半導体層２１を貫通しており、一方の端部は、第２配線層２２の内部まで延びており、他方の端部は、第３配線層２６の内部まで延びている。

【0023】

ロジック回路領域２１１は、画素領域１１１に配置される複数の画素１１１１により生成された電気信号のそれぞれをアナログ・デジタル変換する回路を有する。ロジック回路領域２１１は、画素領域１１１が生成した画像を表すアナログの電気信号を、デジタルの電気信号として出力する。ロジック回路領域（第２回路の一例である）２１１と、電極パッド２８とは、第３配線層２６が有する配線（図示せず）を介して、電気的に接続する。

【0024】

第２配線層２２は、二酸化ケイ素等の電気絶縁体を用いて形成される。第２配線層２２は、第１面１２１及び第２面２２２を有する。第１面１２１上には、第２半導体層２１が配置される。第２面２２２上には、第１半導体チップ部１０が配置される。具体的には、第２配線層２２の第２面２２２上に、第１配線層１２の第１面１２１が配置される。第２配線層２２の電気絶縁体の部分は、第１配線層１２の電気絶縁体の部分と接合する。第２配線層２２の内部には、複数の第２配線２３が配置される。第２配線２３は、例えば、銅等の導電体を用いて形成される。ロジック回路領域２１１と、第２配線２３とは、第３配線層２６が有する配線（図示せず）と、ビア２７とを介して電気的に接続する。

【0025】

図４（Ｂ）は、第１実施形態の半導体モジュール１の第２面２２２を示す図である。第２面２２２には、複数の第２接続部２４が露出するように配置される。複数の第２接続部２４は、複数の第接続部１４のそれぞれに対応する第２面２２２内の位置に配置される。第２接続部２４は、例えば、銅等の導電体を用いて形成される。複数の第２接続部２４は、その対応する第１接続部１４と接合し、且つ、電気的に接続する。半導体モジュール１では、第１接続部１４と第２接続部２４とは接合し一体となって、第１配線１３と第２配線２３とを電気的に接続する接続部として働く。第２接続部２４は、平面視してその対応する第１接続部１４と同じ形状を有することが好ましい。図４（Ｂ）に示す例では、第２接続部２４は、平面視して、第１接続部１４と同じ矩形の形状を有する。複数の第２接続部２４は、第２面２２２において、第１面１２１に配置される第１接続部１４に対応して、２次元アレイ状にＸ方向及びＹ方向に同じ間隔で配置されている。複数の第２接続部２４のそれぞれは、第２配線２３を介して、ビア２７と電気的に接続する。

【0026】

第２面２２２において、複数の第２接続部２４の間には、凸部２５が配置される。図４（Ｂ）に示す例では、一の凸部２５は、２～４個の第２接続部２４の間に配置される。凸部２５は、第２配線層２２における第２面２２２から第１配線層１２の内部まで突出している。凸部２５は、凹部１５により収容可能な形状を有する。複数の凸部２５のそれぞれが、その対応する凹部１５に収容されて、凹部１５と凸部２５とが接合していることが好ましい。図４（Ｂ）に示す例では、凸部２５は、凹部１５に対応する四角錐の形状を有し、この四角錐の側辺を実線で示す。凸部２５は、第２面２２２において、２次元アレイ状にＸ方向及びＹ方向に配置されている。一の第２接続部２４は、複数の凸部２５により囲まれている。図４（Ｂ）に示す例では、一の第２接続部２４は、８個の凸部２５により囲まれている。

【0027】

第１配線層１２の第１面１２１と第２配線層２２の第２面２２２とが接合することにより、第１半導体チップ部１０と第２半導体チップ部２０とは接合される。第２配線層２２の第２配線２３は、第１配線層１２の第１配線１３から電気信号を入力し、この電気信号は、第３配線層２６を介して第２半導体層２１のロジック回路領域２１１へ伝送される。

【0028】

第３配線層２６は、二酸化ケイ素等の電気絶縁体を用いて形成される。第３配線層２６は、電極パッド２８及び電極パッド２９を有する。電極パッド２８と、電極パッド２９とは、図示しない配線を介して電気的に接続される。

【0029】

半導体モジュール１では、画素領域１１１に配置される複数の画素１１１１により生成された電気信号のそれぞれは、駆動回路１１１１ａと、電極パッド１７と、ビア１６と、第１配線１３と、第１接続部１４と、第２接続部２４と、第２配線２３と、ビア２７と、第３配線層２６とを介してロジック回路領域２１１へ伝送される。また、ロジック回路領域２１１が出力する電気信号は、複数の電極パッド２９から取り出される。

【0030】

上述したように、半導体モジュール１は、高解像度の画像を生成して、画像の生成した信号を高速で処理できることが好ましい。高解像度の画像を生成する観点から、画素領域１１１には、多くの画素１１１が配置される。多くの画素１１１の信号を読み出す観点から、これらの画素１１１の信号は並列して読み出されることが好ましい。半導体モジュール１は、複数の画素１１１の信号を並列して読み出す観点から、第１配線層１２の第１面１２１に複数の第１接続部１４を有する第１半導体チップ部１０と、第２配線層２２の第２面２２２に複数の第２接続部２４を有する第２半導体チップ部２０との積層構造を有する。画素１１１で生成された信号を高速で処理する観点から、第１接続部１４及び第２接続部２４の対の数は多いことが好ましい。出来れば、一の画素１１１の信号は、この画素だけに対応する第１接続部１４及び第２接続部２４の対を介して読み出されることが好ましい。一方、半導体モジュール１の寸法は、規格により制約を受けるので上限が存在する。そのため、第１配線層１２の第１面１２１に多数の第１接続部１４を配置する場合には、隣接する第１接続部１４の間隔は狭くならざるを得ない。隣接する第１接続部１４の間隔が狭くなると、隣接する第１接続部１４が短絡するおそれが従来よりも高くなる。次に、凹部１５が隣接する第１接続部１４間の短絡を防止する
ことを、図５（Ａ）を参照しながら、以下に説明する。

【0031】

図５（Ａ）は、第１面１２１の表面に沿った第１接続部１４間の距離を示す図である。図５（Ａ）に示すように、凹部１５は、第１面１２１の表面に沿った隣接する２つの第１接続部１４間の距離を拡大する。凹部１５が第１面１２１に配置されることにより、第１面１２１の表面に沿った隣接する２つの第１接続部１４間の距離Ｌ１は、凹部１５が配置されない場合の隣接する２つの第１接続部１４間の距離Ｌ２よりも長くなる。このことは、凹部１５は、複数の第１接続部１４間に凹部１５が配置されることにより、複数の第１接続部１４間における第１面１２１の表面積をこの凹部１５が配置されない場合よりも拡大するともいえる。本明細書において、凹部１５は、第１面１２１における凹部１５が配置されない領域において表面粗さを形成するような凹部を含まない。例えば、凹部１５の深さｈ１は、第１面１２１における凹部１５が配置されない領域の算術平均粗さの２倍～２００倍程度の大きさを有する。

【0032】

半導体モジュール１の製造工程では、第１半導体チップ部１０と第２半導体チップ部２０とが接合される前に、第１面１２１に露出している第１接続部１４の表面酸化膜は、例えば、プラズマ等の活性化処理により除去される。この際、第１接続部１４の表面を形成する銅等の導電体の微粒子が発生して第１面１２１に付着する。これらの導電体の微粒子によって、隣接する２つの第１接続部１４を連結する導電性の構造物が形成されると、２つの第１接続部１４は、この構造物によって短絡する。これにより、画素領域１１１で生成された電気信号は、ロジック回路領域２１１へうまく送られないおそれがある。

【0033】

半導体モジュール１では、第１面１２１において隣接する２つの第１接続部１４の間に凹部１５が配置されることにより、隣接する２つの第１接続部１４の間の距離を増大させて、上述した構造物が形成されることを抑制し、２つの第１接続部１４が短絡することが防止される。上述した観点から、距離Ｌ１は、距離Ｌ２の１．２倍～２．５倍であることが好ましい。距離Ｌ１は、距離Ｌ２の１．２倍以上であることにより、２つの第１接続部１４が短絡することを抑制できる。一方、距離Ｌ１が、距離Ｌ２の２．５倍より長いと、第１面１２１に配置される第１接続部１４の数が少なくなるおそれがある。

【0034】

次に、凸部２５が隣接する第２接続部２４間の短絡を防止することを、図５（Ｂ）を参照しながら、以下に説明する。

【0035】

図５（Ｂ）は、第２面２２２の表面に沿った第２接続部２４間の距離を示す図である。図５（Ｂ）に示すように、凸部２５は、第２面２２２の表面に沿った隣接する２つの第１接続部１４間の距離を拡大する。凸部２５が第２面２２２に配置されることにより、第２面２２２の表面に沿った隣接する２つの第２接続部２４間の距離Ｌ３は、凸部２５が配置されない場合の隣接する２つの第２接続部２４間の距離Ｌ４よりも長くなる。このことは、凸部２５は、複数の第２接続部２４間に凸部２５が配置されることにより、複数の第２接続部２４間における第２面２２２の表面積をこの凸部２５が配置されない場合よりも拡大するともいえる。本明細書において、凸部２５は、第２面２２２における凸部２５が配置されない領域において表面粗さを形成するような凸部を含まない。例えば、凸部２５の高さｈ２は、第２面２２２における凸部２５が配置されない領域の算術平均粗さの２倍～２００倍程度の大きさを有する。

【0036】

半導体モジュール１では、第２面２２２において隣接する２つの第２接続部２４の間に凸部２５が配置されることにより、隣接する２つの第２接続部２４の間の距離を拡張して、上述した構造物が形成されることを抑制し、２つの第２接続部２４が短絡することが防止される。上述した観点から、距離Ｌ３は、距離Ｌ４の１．２倍～２．５倍であることが、距離Ｌ１に対して説明したのと同様の観点から好ましい。

【0037】

次に、凹部１５及び凸部２５が、第１接続部１４と第２接続部２４との位置ずれを低減することについて、以下に説明する。

【0038】

半導体モジュール１は、その製造工程において、複数の第２接続部２４のそれぞれが対応する第１接続部１４と接合し、且つ、電気的に接続するように、第１面１２１と第２面２２２とを対向させて、第１半導体チップ部１０が第２半導体チップ部２０上に積層されて形成される。この際、第１半導体チップ部１０の第１面１２１の凹部１５と、第２半導体チップ部２０の第２面２２２の凹部１５とは、第１半導体チップ部１０が第２半導体チップ部２０上に積層される際のアライメントの位置を、調整する働きを有する。すなわち、第１半導体チップ部１０の第１面１２１と第２半導体チップ部２０の第２面２２２とを近づけて、複数の凸部２５のそれぞれの頂点が、その対応する凹部１５内に収まると、複数の凸部２５のそれぞれが、その対応する凹部１５内に収容されるので、第１半導体チップ部１０は、第２半導体チップ部２０に対して所定の位置関係となるように案内される。その結果、第１半導体チップ部１０の第１面１２１の複数の第１接続部１４のそれぞれの位置は、その対応する第２接続部２４の位置と一致する。これにより、第１接続部１４と、この第１接続部１４に対応する第２接続部２４との間に良好な接合及び電気的接続が得られる。第１半導体チップ部１０が第２半導体チップ部２０上に積層される際のアライメントの位置のずれとして、例えば、凹部１５の大きさ程度の距離が許容され得る。

【0039】

凸部２５の形状は、凹部１５に収容可能であれば特に制限されない。凸部２５は、特に、凹部１５に嵌合する形状を有することが、第１半導体チップ部１０と第２半導体チップ部２０との接合強度を確保する共に位置ずれ量を低減する観点から好ましい。また、凸部２５は、先細りの形状を有していることが、位置ずれ量を低減する観点から好ましい。凸部２５は、四角錐以外の形状を有していてもよい。例えば、凸部２５は、三角錐、五角錐、円錐等の形状を有していてもよい。

【0040】

上述した本実施形態の半導体モジュールによれば、複数の第１接続部の間に配置される凹部を備えるので、第１配線層が有する第１接続部同士の短絡することが防止される。また、本実施形態の半導体モジュールによれば、複数の第２接続部の間に配置される凸部を備えるので、第２配線層が有する第２接続部同士の短絡することが防止される。また、本実施形態の半導体モジュールによれば、第１配線層の第１面に配置される凹部と、第２配線層の第２面に配置され且つ凹部に収容される凸部とを有するので、第１接続部と第２接続部との位置ずれが防止されて、第１接続部と第２接続部との間に良好な接合及び電気的接続が得られる。

【0041】

近年、半導体モジュールの一例である撮像装置の解像度の向上に伴って、画素領域に配置される画素数の増加が求められている。画素数が増加すると、これに対応して、第１接続部及び第２接続部の数の増加が求められる。そして、第１接続部及び第２接続部の数の増加と共に、隣接する第１接続部間の距離、及び、隣接する第２接続部間の距離は低減する。本実施形態の半導体モジュールでは、隣接する第１接続部間の距離、及び、隣接する第２接続部間の距離が低減しても、第１接続部と、この第１接続部に対応する第２接続部との間に良好な接合及び電気的接続がもたらされる。

【0042】

図６（Ａ）は、第１実施形態の半導体モジュールの変形例の第１面を示す図であり、図６（Ｂ）は、第２面を示す図である。

【0043】

本変型例の半導体モジュールでは、図６（Ａ）に示すように、一の第１接続部１４は、４個の凹部１５により囲まれている。第１面１２１において、Ｘ方向及びこのＸ方向と直行するＹ方向には、隣接する２つの第１接続部１４の間に凹部１５が配置されるが、Ｘ方向又はＹ方向に対して交差する方向（図６（Ａ）では４５度の方向）には、隣接する２つの第１接続部１４の間に凹部１５は配置されない。

【0044】

また、図６（Ｂ）に示すように、本変型例の半導体モジュールでは、一の第２接続部２４は、４個の凸部２５により囲まれている。第２面２２２において、Ｘ方向及びＹ方向には、隣接する２つの第２接続部２４の間に凸部２５が配置されるが、Ｘ方向又はＸ方向に対して交差する方向（図６（Ｂ）では４５度の方向）には、隣接する２つの第２接続部２４の間に凸部２５は配置されない。

【0045】

上述した本変型例の半導体モジュールによれば、第１面１２１における凹部１５の数が低減するので、第１面１２１における平坦な領域の面積が増加する。同様に、第２面２２２における凸部２５の数が低減するので、第２面２２２における平坦な領域の面積が増加する。そして、第１面１２１における平坦な領域と、第２面２２２における平坦な領域との接合領域の面積が増加するので、第１半導体チップ部１０と第２半導体チップ部２０との接合強度をより向上することができる。

【0046】

次に、上述した半導体モジュールの他の実施形態を、図７～図１１を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。

【0047】

図７は、本明細書に開示する半導体モジュールの第２実施形態の断面を示す図である。本実施形態の半導体モジュール２では、凹部１５ａ及び凸部２５ａの断面の形状は矩形である。凹部１５ａは、その断面の形状が矩形であることにより、その断面の形状が第１実施形態のような三角形である時と比べて、第１面１２１の表面に沿った隣接する２つの第１接続部１４間の距離をより増加させる。これにより、２つの第１接続部１４を連結する構造物が形成されることを更に防止できる。

【0048】

また、凸部２５ａは、その断面の形状が矩形であることにより、その断面の形状が三角形である時と比べて、第２面２２２の表面に沿った隣接する２つの第２接続部２４間の距離をより増加させる。これにより、２つの第２接続部２４を連結する構造物が形成されることを更に防止できる。

【0049】

上述した本実施形態の半導体モジュールによれば、複数の第１接続部の間に配置される凹部の断面が矩形の形状なので、第１配線層が有する第１接続部同士の短絡することが更に防止される。また、本実施形態の半導体モジュールによれば、複数の第２接続部の間に配置される凸部の断面が矩形の形状なので、第２配線層が有する第２接続部同士の短絡することが更に防止される。

【0050】

図８は、本明細書に開示する半導体モジュールの第３実施形態の断面を示す図である。本実施形態の半導体モジュール３では、隣接する２つの第１接続部１４の間に構造物が形成されて、これらの２つの第１接続部１４が短絡する可能性が相対的に高い場合、凹部は、これらの２つの第１接続部１４の間に配置される。一方、２つの第１接続部１４が短絡する可能性が相対的に低い場合、凹部は、これらの２つの第１接続部１４の間に配置されない。同様に、隣接する２つの第２接続部２４の間に構造物が形成されて、これらの２つの第２接続部２４が短絡する可能性が相対的に高い場合、凸部は、これらの２つの第２接続部２４の間に配置される。一方、２つの第２接続部２４が短絡する可能性が相対的に低い場合、凸部は、これらの２つの第２接続部２４の間に配置されない。具体的には、本実施形態の半導体モジュール３では、凹部１５ｂは、隣接する２つの第１接続部１４の間の直線距離が、所定のしきい値よりも短い箇所に配置される。この直線距離は、図５（Ａ）の距離Ｌ２に対応する。凹部１５ｂは、隣接する２つの第１接続部１４の間の直線距離が、所定のしきい値以上の箇所には配置されない。同様に、本実施形態の半導体モジュール３では、凸部２５ｂは、隣接する２つの第２接続部２４の間の直線距離が、所定のしきい値よりも短い箇所に配置される。この直線距離は、図５（Ｂ）の距離Ｌ４に対応する。凸部２５ｂは、隣接する２つの第２接続部２４の間の直線距離が、所定のしきい値以上の箇所には配置されない。このしきい値は、例えば、第１接続部１４及び第２接続部２４の寸法と、第１接続部１４及び第２接続部２４が配置される間隔に基づいて決定され得る。また、本実施形態の半導体モジュール３では、凹部１５ａ及び凸部２５ａの断面の形状は矩形である。なお、凹部１５ｂは、第１面１２１における第１接続部１４の面密度が、所定のしきい値よりも小さい領域に配置され、同様に、凸部２５ｂは、第２面２２２における第２接続部２４の面密度が、所定のしきい値よりも小さい領域に配置されるようにしてもよい。

【0051】

上述した本実施形態の半導体モジュールによれば、凹部は、隣接する２つの第１接続部が短絡する可能性の相対的に高い箇所に配置されるので、形成される凹部の数を低減する。これにより、半導体モジュールの設計及び検査工程を簡略化して生産性を向上する事ができる。同様に、本実施形態の半導体モジュールによれば、凸部は、２つの第２接続部が短絡する可能性の相対的に高い箇所に配置されるので、形成される凸部の数を低減することにより、半導体モジュールの設計及び検査工程を簡略化して生産性を向上する事ができる。

【0052】

図９は、本明細書に開示する半導体モジュールの第４実施形態の断面を示す図である。本実施形態の半導体モジュール４では、第１配線層１２は、複数の第１接続部１４ａと同じ数の凹部１５ｃを有し、第２配線層２２は、複数の第２接続部２４ａと同じ数の凸部２５ｃを有する。複数の第１接続部１４ａのそれぞれは、一の凹部１５ｃに配置され、複数の第２接続部２４ａのそれぞれは、一の凸部２５ｃに配置される。凹部１５ｃ及び凸部２５ｃは、上述した第１実施形態と同様に四角錐の形状を有する。

【0053】

複数の凸部２５のそれぞれが、その対応する凹部１５に収容された状態で、第１接続部１４ａと第２接続部２４ａとが、接合し、且つ、電気的に接続する。

【0054】

本実施形態の半導体モジュール４では、凹部１５ｃの寸法を調整することにより、第１接続部１４ａの寸法を、第１実施形態よりも大きくすることができる。同様に、本実施形態の半導体モジュール４では、凸部２５ｃの寸法を調整することにより、第２接続部２４ａの寸法を、第１実施形態よりも大きくすることができる。これにより、本実施形態の半導体モジュール１では、第１接続部１４ａと第２接続部２４ａとの接合強度を、第１実施形態よりも大きくすることができる。

【0055】

また、本実施形態の半導体モジュールによれば、凹部の寸法及び配置間隔を調整することにより、第１接続部が配置される間隔を、第１実施形態よりも短くすることができる。同様に、本実施形態の半導体モジュールでは、凸部の寸法及び配置間隔を調整することにより、第２接続部が配置される間隔を、第１実施形態よりも短くすることができる。これにより、本実施形態の半導体モジュールでは、第１面に配置される第１接続部の数及び第２面に配置される第２接続部の数を、上述した第１実施形態よりも増加させることができる。

【0056】

なお、本実施形態の半導体モジュールでは、第１接続部は、全ての凹部に配置されていなくてもよい。同様に、第２接続部は、全ての凸部に配置されていなくてもよい。この場合、複数の第１接続部の中の一の第１接続部は凹部に配置され、この凹部に収容される凸部に、一の第１接続部１と接続される一の第２接続部が配置される。

【0057】

図１０は、本明細書に開示する半導体モジュールの第５実施形態の断面を示す図である。本実施形態の半導体モジュール５では、第２配線層２２は、凸部を有していない。第１配線層１２の凹部１５は、中空である。

【0058】

上述した本実施形態の半導体モジュールによれば、複数の第１接続部の間に配置される凹部を備えるので、第１配線層が有する第１接続部同士の短絡が防止される。

【0059】

図１１は、本明細書に開示する半導体モジュールの第６実施形態の断面を示す図である。本実施形態の半導体モジュール６は、平面視して画素領域１１１が配置される画素配置領域６ａと、画素領域１１１が配置されない非画素配置領域６ｂとを有する。本実施形態の半導体モジュール６では、凹部１５ｄ及びこの凹部１５ｄに収容される凸部２５ｄは、非画素配置領域６ｂに配置される。すなわち、凹部１５ｄ及び凸部２５ｄは、画素配置領域６ａには配置されない。

【0060】

本実施形態の半導体モジュール６では、画素配置領域６ａの第１面１２１の部分に凹部１５ｄが配置されないので、画素配置領域６ａの第１面１２１の部分には、第１実施形態よりも多くの第１接続部１４を配置することが可能になる。また、本実施形態の半導体モジュールでは、画素配置領域６ａの第２面２２２の部分に凸部２５ｄが配置されないので、画素配置領域６ａの第２面２２２の部分には、第１実施形態よりも多くの第２接続部２４を配置することが可能になる。

【0061】

第１面１２１には、画素領域１１１に配置される画素１１１１の数に対応して、より多くの第１接続部１４が配置され且つ第２面２２２に対応する第２接続部２４が配置されることが、同時により多くの画素１１１１から第１接続部１４及び第２接続部２４へ電気信号を送れるので、画素１１１１で生成された電気信号を高速にロジック回路領域２１１へ送信する観点から好ましい。

【0062】

本実施形態の半導体モジュールによれば、より多くの第１接続部及びこの第１接続部と接続する第２接続部が配置されることにより、画素領域の画素で生成された電気信号をより高速にロジック回路領域へ送ることができる。また、本実施形態の半導体モジュールによれば、第１配線層の第１面に配置される凹部と、第２配線層の第２面に配置され且つ凹部に収容される凸部とを有するので、第１接続部と第２接続部との位置ずれが防止されて、第１接続部と第２接続部との間に良好な接合及び電気的接続が得られる。

【0063】

次に、本明細書に開示する半導体モジュールの製造方法の好ましい第１実施形態について、図１２～図１６を参照しながら、以下に説明する。半導体モジュールの製造方法の第１実施形態は、上述した半導体モジュールの第１実施形態を製造することの説明である。

【0064】

まず、図１２（Ａ）に示すように、第１半導体層１１と、この第１半導体層１１上に配置される第１配線層１２とを有する第１半導体チップ部１０が用意される。第１半導体層１１は、シリコン基板等の半導体を用いて形成されており、受光面に配置される画素領域１１１及び電極パッド１７と、ビア１６とを有する。第１配線層１２は、二酸化ケイ素等の電気絶縁体を用いて形成されており、第１面１２１に配置される複数の第１接続部１４と、内部に配置される複数の第１配線１３とを有する。

【0065】

次に、図１２（Ｂ）に示すように、第１配線層１２の第１面１２１上に、レジスト層３０が形成される。

【0066】

次に、図１２（Ｃ）に示すように、リソグラフィー技術を用いて、レジスト層３０がパターニングされて、レジスト層３０に複数の開口部３０２が形成される。第１配線層１２の第１面１２１が、複数の開口部３０２から露出する。

【0067】

次に、図１３（Ｄ）に示すように、レジスト層３０をマスクとし、エッチング技術を用いて、複数の開口部３０２から露出している第１面１２１の部分がエッチングされて、複数の凹部１５が第１面１２１に形成される。ドライエッチング技術として、例えば、等方性のドライエッチングを用いることができる。

【0068】

次に、図１３（Ｅ）に示すように、第１面１２１からレジスト層３０が除去されて、第１面１２１に複数の凹部１５が形成された第１半導体チップ部１０が得られる。そして、そして、複数の第１接続部１４のそれぞれの表面酸化膜が除去される。第１接続部１４の表面酸化膜は、例えば、第１配線層１２の第１面１２１がプラズマ等の活性化処理されて除去される。この際、隣接する２つの第１接続部１４間の距離が長いので、プラズマ等の活性化処理により生成された導電体の微粒子によって、２つの第１接続部１４間を短絡させるような構造物の形成が防止される。

【0069】

次に、図１４（Ｆ）に示すように、第３配線層２６と、この第３配線層２６上に配置される第２半導体層２１と、この第２半導体層２１上に配置される第２配線層２２とを有する第２半導体チップ部２０が用意される。第３配線層２６は、二酸化ケイ素等の電気絶縁体を用いて形成されており、電極パッド２８及び電極パッド２９を有する。第２半導体層２１は、シリコン基板等の半導体を用いて形成されており、ロジック回路領域２１１と、ビア２７とを有する。第２配線層２２は、二酸化ケイ素等の電気絶縁体を用いて形成されており、第２面２２２に配置される複数の第２接続部２４と、内部に配置される複数の第２配線２３とを有する。

【0070】

次に、図１４（Ｇ）に示すように、第２配線層２２の第２面２２２上に、電気絶縁性の絶縁層３１が形成される。絶縁層３１は、例えば、プラズマ化学蒸着法等の化学蒸着法又はプラズマ等の活性化処理等の物理蒸着法技術を用いて形成される。絶縁層３１の形成材料として、例えば、二酸化ケイ素を用いることができる。また、絶縁層３１の形成材料として、第２配線層２２の電気絶縁体とはエッチングレートの異なる材料を用いてもよい。

【0071】

次に、図１４（Ｈ）に示すように、絶縁層３１上に、レジスト層３２が形成される。

【0072】

次に、図１５（Ｉ）に示すように、リソグラフィー技術を用いて、レジスト層３２がパターニングされて、複数のレジストパターン３２１が、絶縁層３１上に形成される。レジスト層３２が除去された部分からは、絶縁層３１から露出する。複数のレジストパターン３２１は、第１半導体チップ部１０の第１面１２１の複数の凹部１５の位置と対応する、絶縁層３１上の位置に形成される。

【0073】

次に、図１５（Ｊ）に示すように、複数のレジストパターン３２１をマスクとし、エッチング技術を用いて、第２配線層２２の第２面２２２が露出するまで、絶縁層３１がエッチングされて、複数の凸部２５が第２配線層２２上に形成される。ドライエッチング技術として、例えば、等方性のドライエッチングを用いることが好ましい。なお、第２配線層２２を、電気絶縁体層と、この電気絶縁体層上に配置されるエッチングストッパ層とにより形成しておくと、エッチングストッパ層の表面である第２面２２２の露出の検知によって、絶縁層３１のエッチングの終了を判定し易くなる。

【0074】

次に、図１５（Ｋ）に示すように、複数の凸部２５のそれぞれの上のレジストパターン３２１が除去されて、第２面２２２に複数の凸部２５が形成された第２半導体チップ部２０が得られる。そして、複数の第２接続部２４のそれぞれの表面酸化膜が除去される。第２接続部２４の表面酸化膜は、例えば、第２配線層２２の第２面２２２がプラズマ等の活性化処理されて除去される。この際、隣接する２つの第２接続部２４間の距離が長いので、プラズマ等の活性化処理により生成された導電体の微粒子によって、２つの第２接続部２４間を短絡させるような構造物の形成が防止される。

【0075】

次に、図１６に示すように、第１半導体チップ部１０における複数の凹部１５のそれぞれに、この凹部１５に対応する凸部２５を収容し、且つ、複数の第１接続部１４のそれぞれが対応する第２接続部２４と電気的に接続するように、第１面１２１と第２面２２２とを対向させて、第２半導体チップ部２０上に第１半導体チップ部１０が積層される。そして、第１半導体チップ部１０と第２半導体チップ部２０との積層体が加熱されることにより、複数の第１接続部１４のそれぞれが対応する第２接続部２４とを接合し、且つ、電気的に接続して、図２に示す半導体モジュール１が得られる。また、第１半導体チップ部１０と第２半導体チップ部２０との積層体が加熱されることにより、第１半導体チップ部１０の第１配線層１２の電気絶縁体の部分と、第２半導体チップ部２０の第２配線層２２の電気絶縁体の部分とが接合する。なお、本明細書において、第２半導体チップ部２０上に第１半導体チップ部１０が積層されることの「上」は、相対的なものであり、第１半導体チップ部１０上に第２半導体チップ部２０が積層されることを含む意味である。

【0076】

上述した本実施形態の半導体モジュールの製造方法によれば、複数の第１接続部の間に配置される凹部を備え、第１配線層が有する第１接続部同士の短絡が防止される半導体モジュールが得られる。また、本実施形態の半導体モジュールの製造方法によれば、複数の第２接続部の間に配置される凸部を備え、第２配線層が有する第２接続部同士の短絡が防止される半導体モジュールが得られる。また、本実施形態の半導体モジュールの製造方法によれば、第１配線層の第１面に配置される凹部に、第２配線層の第２面に配置され且つ凹部に収容される凸部を収容するので、第１接続部と第２接続部との位置ずれが防止されて、第１接続部と第２接続部との間に良好な接合及び電気的接続が得られる半導体モジュールが得られる。

【0077】

次に、本明細書に開示する半導体モジュールの製造方法の好ましい第２実施形態について、図１７を参照しながら、以下に説明する。半導体モジュールの製造方法の第２実施形態は、上述した半導体モジュールの第５実施形態を製造することの説明である。

【0078】

まず、上述した図１３（Ｅ）に示す第１半導体チップ部１０と、図１４（Ｆ）に示す第２半導体チップ部２０とが用意される。次に、第２半導体チップ部２０における第２面２２２の複数の第２接続部２４のそれぞれの表面酸化膜が除去される。次に、図１７に示すように、第２半導体チップ部２０における複数の第２接続部２４のそれぞれが対応する第１接続部１４と電気的に接続するように、第１面１２１と第２面２２２とを対向させて、第２半導体チップ部２０上に第１半導体チップ部１０が積層される。そして、第１半導体チップ部１０と第２半導体チップ部２０との積層体が加熱されることにより、複数の第１接続部１４のそれぞれが対応する第２接続部２４とを接合し、且つ、電気的に接続して、図１０に示す半導体モジュール５が得られる。

【0079】

上述した本実施形態の半導体モジュールの製造方法によれば、複数の第１接続部の間に配置される凹部を備え、第１配線層が有する第１接続部同士の短絡が防止される半導体モジュールが得られる。

【0080】

本発明では、上述した実施形態の半導体モジュール及び半導体モジュールの製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

【0081】

例えば、半導体モジュールは、上述した実施形態では、撮像装置であったが、半導体モジュールは、記憶装置等の他の半導体装置であってもよい。

【符号の説明】

【0082】

１ 半導体モジュール
１０ 第１半導体チップ部
１１ 第１半導体層
１１１ 画素領域
１１１１ 画素
１１１１ａ 駆動回路
１２ 第１配線層
１２１ 第１面
１２２ 第２面
１３ 配線
１４、１４ａ 第１接続部
１５、１５ａ、１５ｂ、１５ｃ、１５ｄ 凹部
１６ ビア
１７ 電極パッド
２０ 第２半導体チップ部
２１ 第２半導体層
２１１ ロジック回路領域
２２ 第２配線層
２２１ 第１面
２２２ 第２面
２３ 配線
２４、２４ａ 第２接続部
２５、２５ａ、２５ｂ、２５ｃ、２５ｄ 凸部
２６ 第３配線層
２７ ビア
２８ 電極パッド
２９ 電極パッド
３０ レジスト層
３０１、３０２、３０３ 開口部
３１ 絶縁層
３２ レジスト層
３２１ レジストパターン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】