特許 7458215 デルタシグマＡＤＣ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-21

(45)【発行日】2024-03-29

(54)【発明の名称】デルタシグマＡＤＣ回路

(51)【国際特許分類】

   H03M 3/02 20060101AFI20240322BHJP

【ＦＩ】

H03M3/02

【請求項の数】 3

(21)【出願番号】P 2020046433

(22)【出願日】2020-03-17

(65)【公開番号】P2021150713

(43)【公開日】2021-09-27

【審査請求日】2022-12-23

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】佐藤 裕樹

【審査官】大野 友輝

(56)【参考文献】

【文献】国際公開第２０１３／１５７１２７（ＷＯ，Ａ１）

【文献】国際公開第２０１３／００５２６７（ＷＯ，Ａ１）

【文献】米国特許第０９１７８５３０（ＵＳ，Ｂ２）

【文献】特開平０３－１４５８２２（ＪＰ，Ａ）

【文献】Jhin-Fang Huang，A CT Sigma-Delta Modulator with a Hybrid Loop Filter and Capacitive Feedforward，2011 IEEE 54th International Midwest Symposium on Circuits and Systems (NWSCAS)，2011年08月10日，https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=6026516

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ３／０２

(57)【特許請求の範囲】

【請求項1】

増幅回路を有し、入力信号から帰還信号を差分した第１差分信号を積分する第１積分器と、
増幅回路を有さず抵抗素子と容量素子とを有し、前記第１積分器から出力された第１積分信号から前記帰還信号を差分した第２差分信号を積分する第２積分器と、
前記第２積分器から出力された第２積分信号を２値化する比較器と、
前記比較器から出力された２値化信号に基づいてデジタル信号を出力する量子化器と、
前記デジタル信号をアナログ信号に変換することにより、前記帰還信号を生成するデジタルアナログ変換器と、
を備え、
前記第１積分器の第１伝達関数と、前記第２積分器の第２伝達関数とは同一である、
デルタシグマＡＤＣ回路。

【請求項2】

増幅回路を有し、入力信号から帰還信号を差分した第１差分信号を積分する第１積分器と、
増幅回路を有さず抵抗素子と容量素子とを有し、前記第１積分器から出力された第１積分信号から前記帰還信号を差分した第２差分信号を積分する第２積分器と、
前記第２積分器から出力された第２積分信号を２値化する比較器と、
前記比較器から出力された２値化信号に基づいてデジタル信号を出力する量子化器と、
前記デジタル信号をアナログ信号に変換することにより、前記帰還信号を生成するデジタルアナログ変換器と、
を備え、
前記抵抗素子の抵抗値と前記容量素子の容量値とは、前記比較器における利得と、前記第１積分器における増幅回路における増幅率と、前記第１積分器における抵抗素子の抵抗値と、前記第１積分器における容量素子の容量値とに基づいて設定される、
デルタシグマＡＤＣ回路。

【請求項3】

前記第２積分器は、低域通過フィルタである、
請求項１または２に記載のデルタシグマＡＤＣ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書の実施形態は、デルタシグマＡＤＣ回路に関する。

【背景技術】

【0002】

従来、デルタシグマＡＤＣ（Ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）回路（以下、ΔΣＡＤＣ回路と呼ぶ）は、ΔΣ変調方式を使用してアナログ信号をデジタル信号に変換する。このとき、ΔΣＡＤＣ回路から出力された出力信号は、ノイズシェーピングにより低雑音化される。ΔΣＡＤＣ回路において信号対雑音比（Ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ：以下、ＳＮＲと呼ぶ）を向上させるために、オーバーサンプリング率を上げるか、ΔΣＡＤＣ回路における積分器の次数を上げる必要がある。オーバーサンプリング率を上げることは、クロック周波数を高くすることに相当する。また、クロック周波数が指定されるアプリケーションにおいては、積分器の次数を上げることが選択される。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－１２１２９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来技術において、ΔΣＡＤＣ回路において積分器の次数を上げることは、ΔΣＡＤＣ回路において用いられる積分器の数が増えることとなる。積分器各々は、増幅回路を有するため、積分器の次数を上げるにつれて、ΔΣＡＤＣ回路における消費電力が大きくなる問題がある。

【0005】

本発明の目的は、上記に鑑みてなされたものであって、消費電力を増大させることなく、性能を向上可能なデルタシグマＡＤＣ回路を提供することである。

【課題を解決するための手段】

【0006】

上述した課題を解決し、目的を達成するために、本発明のデルタシグマＡＤＣ回路は、増幅回路を有し、入力信号から帰還信号を差分した第１差分信号を積分する第１積分器と、増幅回路を有さず抵抗素子と容量素子とを有し、前記第１積分器から出力された第１積分信号から前記帰還信号を差分した第２差分信号を積分する第２積分器と、前記第２積分器から出力された第２積分信号を２値化する比較器と、前記比較器から出力された２値化信号に基づいてデジタル信号を出力する量子化器と、前記デジタル信号をアナログ信号に変換することにより、前記帰還信号を生成するデジタルアナログ変換器と、を備え、前記第１積分器の第１伝達関数と、前記第２積分器の第２伝達関数とは同一である。

【発明の効果】

【0007】

本発明によれば、消費電力を増大させることなく、性能を向上可能なΔΣＡＤＣ回路を提供することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係るΔΣＡＤＣ回路の構成の一例を示す構成図である。

【図2】図２は、実施形態に係り、２つの前段積分器を有し、連続時間型でシングルエンド方式のΔΣＡＤＣ回路の構成の一例を示す図である。

【図3】図３は、実施形態の比較例に係り、４次のΔΣＡＤＣ回路の構成の一例を示す図である。

【図4】図４は、実施形態の比較例に係り、図３における第４積分器と同等の回路構成の一例を示す図である。

【図5】図５は、同一の消費電力において、従来のΔΣＡＤＣ回路（３次）と本実施形態に係るΔΣＡＤＣ回路（４次）とにおけるノイズシェーピング波形の比較の一例を示す図である。

【図6】図６は、従来のΔΣＡＤＣ回路と同次数の本実施形態に係るΔΣＡＤＣ回路において、周波数に対するＦＯＭの一例を示す図である。

【図7】図７は、本実施形態の応用例に係り、連続時間型であって差動方式の４次のΔΣＡＤＣ回路の一例を示す図である。

【発明を実施するための形態】

【0009】

以下、図面を参照しながら、デルタシグマＡＤＣ（Ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）回路の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作をおこなうものとして、重複する説明は適宜省略する。

【0010】

（実施形態）
図１は、本実施形態に係るデルタシグマＡＤＣ回路（以下、ΔΣＡＤＣ回路と呼ぶ）１の構成の一例を示す構成図である。図１に示すように、ΔΣＡＤＣ回路１は、第１積分器３と、第２積分器５と、比較器７と、量子化器９と、デジタルアナログ変換（ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣと呼ぶ）回路１１と、を有する。なお、第１積分器３の前段には、第１積分器３と同様な少なくとも一つの積分器（以下、前段積分器と呼ぶ）が直列的に配置されてもよい。

【0011】

前段積分器がΔΣＡＤＣ回路１に搭載されていない場合、第１積分器３の入力端は、ΔΣＡＤＣ回路１の入力ノードＩＮ１に電気的に接続される。前段積分器がΔΣＡＤＣ回路１に搭載されている場合、第１積分器３の入力端は、最後段の前段積分器と電気的に接続される。第１積分器３の他の入力端は、ＤＡＣ回路１１と電気的に接続される。第１積分器３の出力端は、第２積分器５と電気的に接続される。第１積分器３は、増幅回路を有する。第１積分器３は、第１積分器３に入力された信号（以下、入力信号と呼ぶ）から帰還信号を差分した信号（以下、第１差分信号と呼ぶ）を積分する。帰還信号は、ＤＡＣ回路１１からの出力信号に相当する。第１積分器３により積分された第１差分信号（以下、第１積分信号と呼ぶ）は、第１積分器３から第２積分器５に出力される。第１積分器３の回路構成については、後程説明する。

【0012】

第２積分器５の入力端は、第１積分器３の出力端と電気的に接続される。第２積分器５の他の入力端は、ＤＡＣ回路１１と電気的に接続される。第２積分器５の出力端は、比較器７と電気的に接続される。第２積分器５は、増幅回路を有さず、抵抗素子と容量素子（キャパシタ）とを有する。第２積分器５は、第１積分器３から出力された第１積分信号から帰還信号を差分した信号（以下、第２差分信号と呼ぶ）を積分する。第２積分器５により積分された第２差分信号（以下、第２積分信号と呼ぶ）は、第２積分器５から比較器７に出力される。第２積分器５の回路構成については、後程説明する。

【0013】

比較器（コンパレーター）７の入力端は、第２積分器５の出力端と電気的に接続される。比較器７の出力端は、量子化器９と電気的に接続される。比較器７は、所定の参照値を用いて、第２積分信号を２値化する。比較器７は、例えば、オペアンプにより実現される。このとき、比較器７は、第２積分信号を２値化して所定の利得で増幅する。２値化され増幅された信号（以下、２値化信号と呼ぶ）は、量子化器９に出力される。

【0014】

量子化器９の入力端は、比較器７と電気的に接続される。量子化器９の出力端は、ΔΣＡＤＣ回路１の出力ノードＯＮ１およびＤＡＣ回路１１の入力端と電気的に接続される。量子化器９は、比較器７から出力された２値化信号に基づいてデジタル信号を出力する。具体的には、量子化器９は、不図示のクロック生成回路により生成された所定のクロック周波数を有するクロック信号を用いて、２値化信号をデジタル信号に変換する。デジタル信号は、例えば、パルス密度変調（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ：以下、ＰＤＭと呼ぶ）信号に相当する。このとき、量子化器９は、例えば、Ｄフリップフロップにより実現される。

【0015】

Ｄフリップフロップは、ＰＤＭ信号の生成において、クロック信号における１サンプリング期間に亘って２値化信号を遅延させる。すなわち、ＰＤＭ信号は、Ｄフリップフロップにより、入力信号に対して１サンプリング期間に亘って遅延している。ＰＤＭ信号は、出力ノードＯＮ１と、ＤＡＣ回路１１とに出力される。なお、量子化器９を実現する回路は、Ｄフリップフロップに限定されない。また、量子化器９が、入力信号に対して遅延を生じさせない場合、量子化器９とＤＡＣ回路１１との間もしくは、ＤＡＣ回路１１の後段に、遅延回路が配置される。

【0016】

ＤＡＣ回路１１の入力端は、量子化器９と電気的に接続される。ＤＡＣ回路１１の出力端は、第１積分器３と第２積分器５と電気的に接続される。ＤＡＣ回路１１は、デジタル信号であるＰＤＭ信号をアナログ信号に変換することにより、帰還信号を生成する。帰還信号は、ＤＡＣ回路１１から第１積分器３と第２積分器５とに出力される。なお、第１積分器３の前段に前段積分器が設けられている場合、ＤＡＣ回路１１の出力端は、前段積分器と電気的に接続される。このとき、帰還信号は、前段積分器にも出力される。ＤＡＣ回路１１は、パルス幅変調型、ΔΣ型、抵抗ストリング型、抵抗ラダー型、容量アレイ型、電流出力型など、任意の方式の回路で実現される。

【0017】

なお、１つの前段積分器がΔΣＡＤＣ回路１に搭載されている場合、１つの前段積分器の入力端は、ΔΣＡＤＣ回路１の入力ノードＩＮ１と電気的に接続される。１つの前段積分器の他の入力端は、ＤＡＣ回路１１と電気的に接続される。１つの前段積分器の出力端は、第１積分器３と電気的に接続される。

【0018】

また、複数の前段積分器がΔΣＡＤＣ回路１に搭載されている場合、複数の前段積分器のうち最前段の前段積分器（以下、最前積分器と呼ぶ）の入力端は、ΔΣＡＤＣ回路１の入力ノードＩＮ１と電気的に接続される。また、最前積分器の他の入力端は、ＤＡＣ回路１１と電気的に接続される。複数の前段積分器のうち最前積分器より後段の前段積分器（以下、後段積分器と呼ぶ）の入力端は、直前の前段積分器の出力端と電気的に接続される。後段積分器の他の入力端は、ＤＡＣ回路１１と電気的に接続される。複数の前段積分器のうち最後段の前段積分器（以下、最後段積分器と呼ぶ）を除く後段積分器の出力端は、後段の前段積分器に電気的に接続される。最後段積分器の出力端は、第１積分器３と電気的に接続される。前段積分器による機能は、第１積分器３と同様なため説明は省略する。

【0019】

以下、説明を具体的にするために、ΔΣＡＤＣ回路１に搭載された前段積分器は、２つであって、ΔΣＡＤＣ回路１は、シングルエンド方式であるものとする。なお、ΔΣＡＤＣ回路１に搭載された前段積分器の数は、２つに限定されず、０乃至任意の自然数で設定可能である。また、ΔΣＡＤＣ回路１は、シングルエンド方式に限定されず、差動方式であってもよい。

【0020】

また、ΔΣＡＤＣ回路１は、連続時間型のΔΣＡＤＣ回路であるものとする。なお、実施形態に係るΔΣＡＤＣ回路１は、連続時間型に限定されず、例えば、離散時間型であってもよい。また、本ΔΣＡＤＣ回路１は、パイプライン型ＡＤＣ、逐次比較（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）型ＡＤＣ、フラッシュ（並列）型ＡＤＣなどの他の手法のＡＤＣと組み合わせて用いられてもよい。

【0021】

図２は、２つの前段積分器を有し、連続時間型でシングルエンド方式のΔΣＡＤＣ回路１の構成の一例を示す図である。図２に示すように、ΔΣＡＤＣ回路１は、第１前段積分器３１と、第２前段積分器３２と、第１積分器３と、第２積分器５と、比較器７と、量子化器９と、複数のＤＡＣ回路１１１、１１２、１１３、１１４とを有する。図２に示すΔΣＡＤＣ回路１において、積分器の数に相当する次数は、４である。

【0022】

なお、図２に示す複数のＤＡＣ回路１１１、１１２、１１３、１１４は、図１に示すように１つのＤＡＣ回路１１として統合されてもよい。複数のＤＡＣ回路１１１、１１２、１１３、１１４のうち、第１前段積分器３１への入力に関するＤＡＣ回路１１１の出力端は、抵抗素子Ｒ１の一端と電気的に接続される。抵抗素子Ｒ１の他端は、ノードＮ１と電気的に接続される。キャパシタＣ１の一端は、接地電位Ｇに電気的に接続される。キャパシタＣ１の他端は、ノードＮ１に電気的に接続される。抵抗素子Ｒ２の一端は、ノードＮ１に電気的に接続される。抵抗素子Ｒ２の他端は、第１前段積分器３１における差分器Ｓ３１に電気的に接続される。

【0023】

ＤＡＣ回路１１２の出力端は、第２前段積分器３２における差分器Ｓ３２に電気的に接続される。ＤＡＣ回路１１３の出力端は、第１積分器３における差分器Ｓ３に電気的に接続される。ＤＡＣ回路１１４の出力端は、第２積分器５における差分器Ｓ５に電気的に接続される。図２に示す比較器７、量子化器９、ＤＡＣ回路１１については上記図１に関する説明と重複するため、説明は省略する。

【0024】

第１前段積分器３１は、抵抗素子Ｒ３１と、加算器Ａ３１と、キャパシタＣ３１と、差分器Ｓ３１と、増幅回路３１１と、を有する。抵抗素子Ｒ３１の一端は、ΔΣＡＤＣ回路１における入力ノードＩＮ１と電気的に接続される。抵抗素子Ｒ３１の他端は、加算器Ａ３１と電気的に接続される。キャパシタＣ３１の一端は、差分器Ｓ３１と電気的に接続される。キャパシタＣ３１の他端は、ノードＮ３１と電気的に接続される。差分器Ｓ３１と加算器Ａ３１とは電気的に接続される。増幅回路３１１の入力端は、加算器Ａ３１と電気的に接続される。増幅回路３１１の出力端は、ノードＮ３１と電気的に接続される。

【0025】

差分器Ｓ３１は、第１前段積分器３１における積分結果に相当しキャパシタＣ３１から出力された信号と帰還信号との差分を実行し、当該差分による差分信号を加算器Ａ３１に出力する。加算器Ａ３１は、ΔΣＡＤＣ回路１の入力ノードＩＮ１から入力され、抵抗素子Ｒ３１を通過した信号と当該差分信号とを加算する。増幅回路３１１は、加算器Ａ３１から出力された加算信号を増幅する。増幅回路３１１からの出力は、ノードＮ３１を介して、キャパシタＣ３１と第２前段積分器３２とに出力される。すなわち、第１前段積分器３１は、入力ノードＩＮ１から入力された信号と帰還信号とを差分し、差分結果の信号に対して積分を実行する。

【0026】

第２前段積分器３２は、抵抗素子Ｒ３２と、加算器Ａ３２と、キャパシタＣ３２と、差分器Ｓ３２と、増幅回路３２１と、を有する。抵抗素子Ｒ３２の一端は、第１前段積分器３１におけるノードＮ３１と電気的に接続される。抵抗素子Ｒ３２の他端は、加算器Ａ３２と電気的に接続される。キャパシタＣ３２の一端は、差分器Ｓ３２と電気的に接続される。キャパシタＣ３２の他端は、ノードＮ３２と電気的に接続される。差分器Ｓ３２と加算器Ａ３２とは電気的に接続される。増幅回路３２１の入力端は、加算器Ａ３２と電気的に接続される。増幅回路３２１の出力端は、ノードＮ３２と電気的に接続される。

【0027】

差分器Ｓ３２は、第２前段積分器３２における積分結果に相当しキャパシタＣ３２から出力された信号と帰還信号との差分を実行し、当該差分による差分信号を加算器Ａ３２に出力する。加算器Ａ３２は、ノードＮ３１から入力され、抵抗素子Ｒ３２を通過した信号と当該差分信号とを加算する。増幅回路３２１は、加算器Ａ３２から出力された加算信号を増幅する。増幅回路３２１からの出力は、ノードＮ３２を介して、キャパシタＣ３２と第１積分器３とに出力される。すなわち、第２前段積分器３２は、ノードＮ３１から入力された信号と帰還信号とを差分し、差分結果の信号に対して積分を実行する。

【0028】

第１積分器３は、抵抗素子Ｒ３と、加算器Ａ３と、容量素子（キャパシタ）Ｃ３と、差分器Ｓ３と、増幅回路３０と、を有する。抵抗素子Ｒ３の一端は、第２前段積分器３２におけるノードＮ３２と電気的に接続される。抵抗素子Ｒ３の他端は、加算器Ａ３と電気的に接続される。キャパシタＣ３の一端は、差分器Ｓ３と電気的に接続される。キャパシタＣ３の他端は、ノードＮ３と電気的に接続される。差分器Ｓ３と加算器Ａ３とは電気的に接続される。増幅回路３０の入力端は、加算器Ａ３と電気的に接続される。増幅回路３０の出力端は、ノードＮ３と電気的に接続される。

【0029】

差分器Ｓ３は、第１積分器３における積分結果に相当しキャパシタＣ３から出力された信号と帰還信号との差分を実行し、当該差分による差分信号を加算器Ａ３に出力する。加算器Ａ３は、ノードＮ３２から入力され、抵抗素子Ｒ３を通過した信号と当該差分信号とを加算する。増幅回路３０は、加算器Ａ３から出力された加算信号を増幅する。増幅回路３０からの出力は、ノードＮ３を介して、キャパシタＣ３と第２積分器５とに出力される。すなわち、第１積分器３は、ノードＮ３２から入力された入力信号から帰還信号を差分した第１差分信号を積分する。

【0030】

第２積分器５は、抵抗素子Ｒ５と、差分器Ｓ５と、キャパシタ（容量素子）Ｃ５と、を有する。抵抗素子Ｒ５の一端は、第１積分器３におけるノードＮ３と電気的に接続される。抵抗素子Ｒ５の他端は、差分器Ｓ５と電気的に接続される。キャパシタＣ５の一端は、ノードＮ５と電気的に接続される。キャパシタＣ５の他端は、接地電位Ｇと電気的に接続される。

【0031】

第２積分器５は、図２に示すように、低域通過フィルタ（以下、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）と呼ぶ）に相当する。受動素子である抵抗素子Ｒ５の抵抗値をＲ_ＬＰＦ、受動素子である容量素子Ｃ５の容量値をＣ_ＬＰＦとし、第２積分器５への入力信号をＸ_ＬＰＦとし、第２積分器５からの出力をＹ_ＬＰＦとすると、第２積分器５であるＬＰＦの伝達関数（Ｙ_ＬＰＦ／Ｘ_ＬＰＦ）は、ラプラス変換における変数ｓを用いて以下の式（１）で表せる。
Ｙ_ＬＰＦ／Ｘ_ＬＰＦ＝１／（Ｒ_ＬＰＦ・Ｃ_ＬＰＦ・（ｓ）） （１）

【0032】

差分器Ｓ５は、ノードＮ３から入力され抵抗素子Ｒ５を通過した信号から帰還信号を差分する。キャパシタＣ５は、差分器Ｓ５から出力された第２差分信号に関する電荷を蓄える。これらにより、第２積分器５は、ノードＮ３から入力された第１積分信号から帰還信号を差分した第２差分信号を積分する。

【0033】

以下、本実施形態における第２積分器５における抵抗素子Ｒ５の抵抗値Ｒ_ＬＰＦと、容量素子Ｃ５の容量値Ｃ_ＬＰＦとの設定について説明する。図３は、比較例として、４次のΔΣＡＤＣ回路（以下、比較ΔΣＡＤＣと呼ぶ）２の構成の一例を示す図である。図３に示す４次の比較ΔΣＡＤＣ２は、第２前段積分器３２の後段に、第２前段積分器３２と同様な２つの積分器（第３積分器３３および第４積分器３４）を有する。第３積分器３３と第４積分器３４との回路構成および機能は、第２前段積分器３２と同様なため、説明は省略する。

【0034】

図２と図３との相違は、図２における第２積分器５の回路構成と、図３における第４積分器３４の回路構成とにある。図４は、実施形態の比較例として、図３における第４積分器３４と同等の回路構成の一例を示す図である。図４に示す第４積分器３４は、負帰還回路に相当する。負帰還回路における信号の増幅率をＡとし、負帰還回路への入力信号をＸ_ｎｆとし、負帰還回路からの出力をＹ_ｎｆとし、信号の帰還率をβとすると、負帰還回路の伝達関数（Ｙ_ｎｆ／Ｘ_ｎｆ）は、ラプラス変換における変数ｓを用いて以下の式（２）で表せる。
Ｙ_ｎｆ／Ｘ_ｎｆ＝Ａ・（ｓ）／（１＋β・Ａ・（ｓ）） （２）

【0035】

増幅率Ａは、第４積分器３４における増幅回路３２１の増幅率に相当する。また、第４積分器３４における抵抗素子Ｒ３４の抵抗値をＲ_ｎｆとし、第４積分器３４における容量素子（キャパシタ）Ｃ３４の容量値をＣ_ｎｆとして構成される積分回路の帰還率βは、
β＝Ｒ_ｎｆ・Ｃ_ｎｆ
である。このため、式（２）を第４積分器３４に適用すると、第４積分器３４の伝達関数（Ｙ_ｎｆ／Ｘ_ｎｆ）は、以下の式（３）として表せる。
Ｙ_ｎｆ／Ｘ_ｎｆ＝Ａ・（ｓ）／（１＋β・Ａ・（ｓ））
＝Ａ・（ｓ）／（１＋Ｒ_ｎｆ・Ｃ_ｎｆ・Ａ・（ｓ）） （３）

【0036】

仮に増幅率Ａが１より十分大きい（Ａ＞＞１）であるものとして仮定すると、式（３）に示す伝達関数（Ｙ_ｎｆ／Ｘ_ｎｆ）は、式（４）として表せる。
Ｙ_ｎｆ／Ｘ_ｎｆ＝Ａ・（ｓ）／（１＋Ｒ_ｎｆ・Ｃ_ｎｆ・Ａ・（ｓ））
≒１／（Ｒ_ｎｆ・Ｃ_ｎｆ・（ｓ）） （４）

【0037】

一方、式（１）において、比較器７における利得をγとし、係数αを用いて以下の関係を示す式（５）
Ｒ_ＬＰＦ・Ｃ_ＬＰＦ＝α・Ｒ_ｎｆ・Ｃ_ｎｆ （５）
が成り立つように、αとＲ_ＬＰＦとＣ_ＬＰＦとを設定すると、比較器７を含めた第２積分器５の伝達関数（Ｙ_ＬＰＦ／Ｘ_ＬＰＦ）は、以下の式（６）で表せる。
Ｙ_ＬＰＦ／Ｘ_ＬＰＦ＝（１／（Ｒ_ＬＰＦ・Ｃ_ＬＰＦ・（ｓ）））・γ
＝γ／（α・Ｒ_ｎｆ・Ｃ_ｎｆ・（ｓ）） （６）

【0038】

実際の回路において、式（６）となるように設定される式（５）の関係において、第４積分器３４における容量素子（キャパシタ）Ｃ３４の容量値Ｃ_ｎｆに係数αを乗ずると、Ｃ_ＬＰＦとして大きな容量値が必要となる。このとき、第２積分器５における容量素子Ｃ５の消費電力が第４積分器３４における容量素子Ｃ３４より増加してしまうため、式（５）として、以下の式（７）を設定する。
α・Ｒ_ｎｆ＝Ｒ_ＬＰＦ、Ｃ_ｎｆ＝Ｃ_ＬＰＦ （７）

【0039】

式（７）を式（６）に適用し、かつ、αおよびγが十分に大きく（α＞＞１、γ＞＞１）、かつα≒γである場合、式（６）は、以下の式（８）で表せる。
Ｙ_ＬＰＦ／Ｘ_ＬＰＦ＝γ／（α・Ｒ_ｎｆ・Ｃ_ｎｆ・（ｓ））
≒１／（Ｒ_ｎｆ・Ｃ_ｎｆ・（ｓ））
≒Ｙ_ｎｆ／Ｘ_ｎｆ （８）

【0040】

式（８）は、Ａ＞＞１、かつα≒γ＞＞１である場合、左辺の比較器７の利得γを含む第２積分器５に関する伝達関数（Ｙ_ＬＰＦ／Ｘ_ＬＰＦ）が右辺の第４積分器３４の伝達関数（Ｙ_ｎｆ／Ｘ_ｎｆ）に等しくなることを示している。すなわち、α≒γ＞＞１かつ式（７）の関係を維持して、第２積分器５における抵抗素子Ｒ５の抵抗値Ｒ_ＬＰＦと容量素子Ｃ５の容量値Ｃ_ＬＰＦとを設定すると、第２積分器５は、第４積分器３４と同一の伝達関数（Ｙ_ｎｆ／Ｘ_ｎｆ）を実現することができる。

【0041】

また、第４積分器３４と第１積分器３との回路構成は同一なため、第１積分器３の伝達関数（以下、第１伝達関数と呼ぶ）を示す（Ｙ_ｎｆ／Ｘ_ｎｆ）と、第２積分器５の伝達関数（以下、第２伝達関数と呼ぶ）を示す（Ｙ_ＬＰＦ／Ｘ_ＬＰＦ）とは、同一となる。このため、抵抗素子Ｒ５の抵抗値Ｒ_ＬＰＦと容量素子Ｃ５の容量値Ｃ_ＬＰＦとは、比較器７における利得γと、第１積分器３における増幅回路３０における増幅率Ａと、第１積分器３における抵抗素子Ｒ３の抵抗値Ｒ_ｎｆと、第１積分器３におけるキャパシタＣ３の容量値Ｃ_ｎｆとに基づいて設定される。

【0042】

具体的には、第２積分器５における容量素子Ｃ５の容量値Ｃ_ＬＰＦは、第１積分器３における容量素子Ｃ３の容量値Ｃ_ｎｆと等しくなるように設定される（Ｃ_ＬＰＦ＝Ｃ_ｎｆ）。加えて、第２積分器５における抵抗素子Ｒ５の抵抗値Ｒ_ＬＰＦは、第１積分器３における抵抗素子Ｒ３の抵抗値Ｒ_ｎｆに比較器７での利得γを乗じたものに等しくなるように設定される（Ｒ_ＬＰＦ＝γ・Ｒ_ｎｆ）。これにより、本実施形態に係るΔΣＡＤＣ回路１は、図３に示す比較ΔΣＡＤＣ２と同等の性能を有し、かつ第２積分器５は増幅回路を有していないため、比較ΔΣＡＤＣ２に比べて消費電力を低減することができる。

【0043】

以上説明したように、実施形態に係るΔΣＡＤＣ回路１は、増幅回路３０を有し、入力信号から帰還信号を差分した第１差分信号を積分する第１積分器３と、増幅回路を有さず抵抗素子Ｒ５と容量素子Ｃ５とを有し、第１積分器３から出力された第１積分信号から帰還信号を差分した第２差分信号を積分する第２積分器５と、第２積分器５から出力された第２積分信号を２値化する比較器７と、比較器７により２値化された第２積分信号に基づいてデジタル信号を出力する量子化器９と、デジタル信号をアナログ信号に変換することにより、帰還信号を生成するデジタルアナログ変換器１１と、を備える。

【0044】

このとき、抵抗素子Ｒ５の抵抗値Ｒ_ＬＰＦと容量素子Ｃ５の容量値Ｃ_ＬＰＦとは、比較器７における利得γと、第１積分器３における増幅回路３０における増幅率Ａと、第１積分器３における抵抗素子Ｒ３の抵抗値Ｒ_ｎｆと、第１積分器３におけるキャパシタＣ３の容量値Ｃ_ｎｆとに基づいて設定される。これにより、実施形態に係るΔΣＡＤＣ回路１によれば、第１伝達関数（Ｙ_ｎｆ／Ｘ_ｎｆ）と第２伝達関数（Ｙ_ＬＰＦ／Ｘ_ＬＰＦ）とは同一となる。

【0045】

これらのことから、実施形態に係るΔΣＡＤＣ回路１は、比較器７の前段における第２積分器５において電力を消費する増幅回路を有さないため、消費電力を増加させずにΔΣＡＤＣ回路の次数を１つ上げることができる。これにより、実施形態に係るΔΣＡＤＣ回路１によれば、消費電力を増大させることなく、性能を向上させることができる。

【0046】

図５は、同一の消費電力において、従来のΔΣＡＤＣ回路（３次）と本実施形態に係るΔΣＡＤＣ回路（４次）とにおけるノイズシェーピング（Ｎｏｉｓｅ ｓｈａｐｉｎｇ：ＮＳ）波形の比較の一例を示す図である。図５におけるＰＡは、従来のΔΣＡＤＣ回路に関するノイズシェーピング波形を示している。図５におけるＥＩは、本実施形態に係るΔΣＡＤＣ回路１に関するノイズシェーピング波形を示している。図５に示すように、入力信号ＩＳの後の周波数帯域ＡＦＢにおいて、従来のノイズシェーピング波形ＰＡでは３次のノイシェーピング波形（傾き：６０ｄＢ／ｄｅｃａｄｅ）であるのに対し、本実施形態に係るノイズシェーピング波形ＥＩでは４次のノイシェーピング波形（傾き：８０ｄＢ／ｄｅｃａｄｅ）となっている。加えて、図５に示すように、入力信号ＩＳの前の周波数帯域ＢＦＢにおいて、本実施形態に係るノイズシェーピング波形ＥＩは、従来のノイズシェーピング波形ＰＡより、小さい振幅となっている。これらのことから、実施形態に係るΔΣＡＤＣ回路１によれば、電力消費を伴うことなくΔΣＡＤＣ回路の性能を向上、すなわち信号対雑音比（Ｓｉｇｎａｌ－ｎｏｉｓｅ ｒａｔｉｏ：以下、ＳＮＲと呼ぶ）を向上させることができる。

【0047】

図６は、従来のΔΣＡＤＣ回路と同次数の本実施形態に係るΔΣＡＤＣ回路において、周波数に対する電力効率の指標（以下、ＦＯＭ（Ｆｉｇｕｒｅ ｏｆ Ｍｅｒｉｔ）と呼ぶ）の一例を示す図である。図６に示すように、本実施形態に係るΔΣＡＤＣ回路におけるＦＯＭは、従来のΔΣＡＤＣ回路より増加している。すなわち、実施形態に係るΔΣＡＤＣ回路１によれば、同次数において、従来のΔΣＡＤＣ回路に比べて電力効率が向上、すなわち消費電力を低減することができる。

【0048】

図７は、本実施形態の応用例として、連続時間型であって差動方式の４次のΔΣＡＤＣ回路４の一例を示す図である。このとき、ΔΣＡＤＣ回路４は、差動電圧によって、コモンモードノイズ、すなわち同相信号のノイズに対して強くなる。また、図７に示すΔΣＡＤＣ回路４は、ローカルフィードバック（Ｌｏｃａｌ Ｆｅｅｄｂａｃｋ：局部帰還）の経路が記載されている。これにより、ΔΣＡＤＣ回路４は、安定性が向上する。なお、ローカルフィードバックは、適宜省略可能である。

【0049】

以上のことから、本実施形態に係るΔΣＡＤＣ回路１またはΔΣＡＤＣ回路４によれば、同一の次数であれば従来のΔΣＡＤＣ回路に対して消費電力を低減することができ、同一の消費電力であれば、図５に示すように性能を向上すなわちＳＮＲを向上させることができる。

【0050】

以上、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0051】

１ ΔΣＡＤＣ回路
２ 比較ΔΣＡＤＣ
３ 第１積分器
４ ΔΣＡＤＣ回路
５ 第２積分器
７ 比較器
９ 量子化器
１１ ＤＡＣ回路
３０ 増幅回路
３１ 第１前段積分器
３２ 第２前段積分器
３３ 第３積分器
３４ 第４積分器
１１１、１１２、１１３、１１４ 複数のＤＡＣ回路
３１１ 増幅回路
３２１ 増幅回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】