特許 7459576 パネル及びその製造方法、パネル製造用部材及びその製造方法、並びに半導体チップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-25

(45)【発行日】2024-04-02

(54)【発明の名称】パネル及びその製造方法、パネル製造用部材及びその製造方法、並びに半導体チップ

(51)【国際特許分類】

   H01L 21/56 20060101AFI20240326BHJP

【ＦＩ】

H01L21/56 T

H01L21/56 J

【請求項の数】 12

(21)【出願番号】P 2020043255

(22)【出願日】2020-03-12

(65)【公開番号】P2021145057

(43)【公開日】2021-09-24

【審査請求日】2023-01-16

(73)【特許権者】

【識別番号】000004455

【氏名又は名称】株式会社レゾナック

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100128381

【弁理士】

【氏名又は名称】清水 義憲

(74)【代理人】

【識別番号】100169454

【弁理士】

【氏名又は名称】平野 裕之

(74)【代理人】

【識別番号】100169063

【弁理士】

【氏名又は名称】鈴木 洋平

(72)【発明者】

【氏名】乃万 裕一

【審査官】正山 旭

(56)【参考文献】

【文献】特開平０８－０３７２００（ＪＰ，Ａ）

【文献】特開２００７－１４２２９７（ＪＰ，Ａ）

【文献】国際公開第２０１８／２１６６２１（ＷＯ，Ａ１）

【文献】国際公開第２０１８／１５８８５７（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１７／００８４５９６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／５６

(57)【特許請求の範囲】

【請求項1】

（Ａ）仮固定材層を表面に有する支持キャリアと、前記仮固定材層の表面に直接接し且つ互いに離間して配置された複数の半導体チップとを備えるパネル製造用部材を準備する工程と、
（Ｂ）前記複数の半導体チップを覆い且つ前記仮固定材層の表面に直接接する封止材層を形成する工程と、
（Ｃ）前記（Ｂ）工程を経て形成された、前記封止材層と前記複数の半導体チップとを備えるパネルを前記支持キャリアから剥離する工程と、
を含み、
前記パネル製造用部材において、前記複数の半導体チップの前記仮固定材層と直接接している面以外の面に、前記封止材層との密着性を向上させるための表面処理が施されており、前記仮固定材層の前記複数の半導体チップが配置されている表面には前記表面処理が施されていない、パネルの製造方法。

【請求項2】

（ａ１）ダイシングフィルムの表面上に配置された半導体ウエハを個片化することによって複数の半導体チップを得る工程と、
（ａ２）前記ダイシングフィルムの表面上の前記複数の半導体チップの露出している面に対して前記表面処理を施す工程と、
（ａ３）前記ダイシングフィルムから複数の前記半導体チップをピックアップする工程と、
（ａ４）複数の前記半導体チップを前記仮固定材層の表面上に互いに離間した状態で配置する工程と、
を更に含み、
前記（ａ４）工程を経て前記パネル製造用部材が準備される、請求項１に記載のパネルの製造方法。

【請求項3】

前記パネルは、平面視で略矩形であり且つ３００ｍｍ以上の辺を有する、請求項１又は２に記載のパネルの製造方法。

【請求項4】

前記パネルは、平面視で略円形であり且つ４００ｍｍ以上の直径を有する、請求項１又は２に記載のパネルの製造方法。

【請求項5】

前記パネルの厚さが１ｍｍ以下である、請求項１～４のいずれか一項に記載のパネルの製造方法。

【請求項6】

（ａ１）ダイシングフィルムの表面上に配置された半導体ウエハを個片化することによって複数の半導体チップを得る工程と、
（ａ２）前記ダイシングフィルムの表面上の前記複数の半導体チップの露出している面に対して封止材との密着性を向上させるための表面処理を施す工程と、
（ａ３）前記ダイシングフィルムから複数の前記半導体チップをピックアップする工程と、
（ａ４）支持キャリアが表面に有する仮固定材層に、複数の前記半導体チップを互いに離間した状態で配置する工程と、
を含む、パネル製造用部材の製造方法。

【請求項7】

仮固定材層を表面に有する支持キャリアと、
前記仮固定材層の表面に直接接し且つ互いに離間して配置された複数の半導体チップと、
を備え、
前記複数の半導体チップの前記仮固定材層と直接接している面以外の面に、封止材との密着性を向上させるための表面処理が施されており、前記仮固定材層の前記複数の半導体チップが配置されている表面には前記表面処理が施されていない、パネル製造用部材。

【請求項8】

前記表面処理がアルゴンプラズマ処理である、請求項７に記載のパネル製造用部材。

【請求項9】

複数の半導体チップと、
前記複数の半導体チップを覆う封止材層と、
を備え、
前記複数の半導体チップは、前記封止材層から露出している第一の面と、前記封止材層に直接接している第二の面及び側面とをそれぞれ有し、前記第二の面及び前記側面に、前記封止材層との密着性を向上させるための表面処理が施されている、パネル。

【請求項10】

平面視で略矩形であり且つ３００ｍｍ以上の辺を有する、請求項９に記載のパネル。

【請求項11】

平面視で略円形であり且つ４００ｍｍ以上の直径を有する、請求項９に記載のパネル。

【請求項12】

厚さが１ｍｍ以下である、請求項９～１１のいずれか一項に記載のパネル。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、パネル及びその製造方法、パネル製造用部材及びその製造方法、並びに半導体チップに関する。

【背景技術】

【0002】

半導体チップと、配線と、絶縁層とを備える半導体素子が広く知られている。配線は、例えば、はんだ等の低融点の金属で構成されている。半導体素子は配線を介してパッケージ基板に電気的に接続される。近年、普及の著しいスマートフォンに代表されるアプリケーションプロセッサーには小型化及び高性能化が要求されており、そのためには半導体パッケージ全体の薄型化が求められる。

【0003】

そこで出てきた発想がパッケージ基板をなくしてしまおうというものである。具体的には、半導体の上に再配線層を形成し、その再配線層にパッケージ基板の機能、すなわち端子ピッチ変換の機能を持たせるものである。この技術は、ウエハレベルパッケージ（Ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ、ＷＬＰ)と呼ばれている。この技術に対し、アプリケーションプロセッサーの設計の自由度を高めて更なる性能向上を図るため、端子数を増やしたいとの要望が近年出てきている。また、一つの半導体パッケージに複数のチップを配置したいという要望も出てきている。

【0004】

これらの要望を満たすために開発されたのがファンアウト・ウエハレベルパッケージ（Ｆａｎ－ｏｕｔ ＷＬＰ、ＦＯ－ＷＬＰ）である。非特許文献１にはＦＯ－ＷＬＰの構造及び製造方法が記載されている。ＦＯ－ＷＬＰの製造方法の一態様は、支持キャリアの上に仮固定材を介してチップを搭載する工程と、そのチップ間をモールド材で封止する工程と、封止後に仮固定材からモールド成型板（パネル）を剥がす工程とを含む。この製造方法は、ダイファースト（Ｄｉｅ－ｆｉｒｓｔ）型と呼ばれる。この製造方法によれば、３００ｍｍ径のウエハ形状で多数のパッケージを一度に作製することが可能である。

【0005】

図６及び図７は、ダイファーストのＦＯ－ＷＬＰを製造するプロセスを模式的に示す断面図である。具体的には、図６（ａ）は、回路面Ｗ_１を有する半導体ウエハＷと、ダイシングリングＤＲとをダイシングフィルムＤＦの表面上に貼り付けた状態を示す断面図である。図６（ｂ）は、ブレードによってウエハＷが複数の半導体チップＳに個片化された状態を示す断面図である。隣接する二つの半導体チップＳの離間距離は、切断に使用したブレード幅とほぼ同じであり、例えば、１００μｍ程度である。図７（ａ）は、仮固定材層１ａを表面に有する支持キャリア１を示す断面図である。支持キャリア１は、平面視で略円形であり、その直径は、例えば、３００ｍｍ程度である。図７（ｂ）は、複数の半導体チップＳを互いに離間した状態で仮固定材層１ａの表面上に配置した状態を示す断面図である。隣接する二つの半導体チップＳの離間距離は、後工程で形成する配線の態様に応じて設定すればよく、例えば、２ｍｍ程度である。図７（ｃ）は複数の半導体チップＳが封止材層１５によって封止された状態を示す断面図である。ＦＯ－ＷＬＰは、複数の半導体チップＳと、封止材層１５とによって構成される。図７（ｄ）は、ＦＯ－ＷＬＰと、これから剥離された支持キャリア１とを示す断面図である。

【0006】

更なるコスト低減を目指し、例えば、平面視で矩形（正方形又は長方形）の形状を有する大判パネルによるウエハレベルパッケージが各民間企業及び公的組織で研究開発されている（非特許文献２～４参照）。これはファンアウト・パネルレベルパッケージ（Ｆａｎ－ｏｕｔ ＰＬＰ、ＦＯ－ＰＬＰ）と呼ばれる。

【先行技術文献】

【非特許文献】

【0007】

【文献】Ｍ．Ｂｒｕｎｎｂａｕｅｒ ｅｔ ａｌ．,“Ｅｍｂｅｄｄｅｄ ｗａｆｅｒ ｌｅｖｅｌ ｂａｌｌ ｇｒｉｄ ａｒｒａｙ（ｅＷＬＢ），”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｎｉｃｓ Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ.１－５，２００６．

【文献】Ｊｏｈｎ Ｈｕｎｔ ｅｔ ａｌ．,“Ａ ｈｙｂｒｉｄ ｐａｎｅｌ ｅｍｂｅｄｄｉｎｇ ｐｒｏｃｅｓｓ ｆｏｒ ｆａｎｏｕｔ，”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｎｉｃｓ Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．２９７－３０３，２０１２．

【文献】Ｈｏｎｇ－Ｄａ Ｃｈａｎｇ ｅｔ ａｌ．,“Ｄｅｖｅｌｏｐｍｅｎｔ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｎｅｗ ｇｅｎｅｒａｔｉｏｎ ｐａｎｅｌ ｆａｎ－ｏｕｔ（Ｐ－ＦＯ） ｐａｃｋａｇｉｎｇ ｔｅｃｈｎｏｌｏｇｙ，”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．９４７－９５１，２０１４．

【文献】Ｊｉｎｙｏｕｎｇ Ｋｉｍ ｅｔ ａｌ．,“Ｆａｎ－Ｏｕｔ Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ ｗｉｔｈ Ｆｉｎｅ Ｐｉｔｃｈ Ｐａｔｔｅｒｎ，”Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．５２－５７，２０１８．

【発明の概要】

【発明が解決しようとする課題】

【0008】

半導体パッケージの薄型化が求められる中、ＦＯ－ＷＬＰからＦＯ－ＰＬＰへとパネルの大判化が進展すれば、パネルの製造過程における割れの懸念が高まる。具体的には、支持キャリア１からパネルを剥がす工程において、パネルに割れが生じることが懸念される。割れてしまったパネルは以降の工程を通せないため、歩留まりが低下し、そもそもＦＯ－ＰＬＰはコスト低減を目的としたものであるにも拘わらず、コスト低減への障害となる。

【0009】

本開示は、製造過程において割れの発生を抑制できるパネル及びその製造方法を提供する。また、本開示は、上記パネルの製造に有用なパネル製造用部材及びその製造方法、並びに半導体チップを提供する。

【課題を解決するための手段】

【0010】

本発明者は、複数の半導体チップとモールド材（封止材）との複合材であるパネルの製造過程における割れの発生を抑制するには、モールド材単体の曲げ強度の向上に加え、モールド材と半導体チップの密着性の向上も重要であるとの知見を以下の事実から得た。すなわち、本発明者は、辺の長さが６００ｍｍである正方形のパネルを敢えて手荒く扱ってパネルに過大な曲げ応力を付与したところ、図８に示すように、主に割れが生じる箇所が半導体チップと封止材層の界面であることに気付いた。本発明者は、上記知見に基づいて以下の発明を完成させた。

【0011】

すなわち、本開示の一側面に係るパネルの製造方法は、（Ａ）仮固定材層を表面に有する支持キャリアと、仮固定材層の表面に直接接し且つ互いに離間して配置された複数の半導体チップとを備えるパネル製造用部材を準備する工程と、（Ｂ）複数の半導体チップを覆い且つ仮固定材層の表面に直接接する封止材層を形成する工程と、（Ｃ）上記（Ｂ）工程を経て得られた、封止材層と複数の半導体チップとを備えるパネルを支持キャリアから剥離する工程とを含み、パネル製造用部材において、複数の半導体チップの仮固定材層と直接接している面以外の面に、封止材層との密着性を向上させるための表面処理が施されており、仮固定材層の複数の半導体チップが配置されている表面には上記表面処理が施されていない。

【0012】

上記パネル製造用部材における「複数の半導体チップの仮固定材層と直接接している面以外の面」は、換言すれば、複数の半導体チップにおける封止材層と直接接する面である。これらの面に、封止材層との密着性を向上させるための表面処理（例えば、アルゴンプラズマ処理）が予め施されていることで、パネルの曲げ強度が高まり、結果として、パネルの製造過程及びその後の取り扱いにおいてパネルに割れが生じるリスクを低減できる。

【0013】

上記パネル製造用部材は、上記パネルを製造するのに有用である。このパネル製造用部材は、仮固定材層を表面に有する支持キャリアと、仮固定材層の表面に直接接し且つ互いに離間して配置された複数の半導体チップとを備え、複数の半導体チップの仮固定材層と直接接している面以外の面に、封止材との密着性を向上させるための表面処理が施されており、仮固定材層の複数の半導体チップが配置されている表面には上記表面処理が施されていない。

【0014】

上記パネル製造用部材は、例えば、（ａ１）ダイシングフィルムの表面上に配置された半導体ウエハを個片化することによって複数の半導体チップを得る工程と、（ａ２）ダイシングフィルムの表面上の複数の半導体チップの露出している面に対して上記表面処理を施す工程と、（ａ３）ダイシングフィルムから複数の半導体チップをピックアップする工程と、（ａ４）支持キャリアが表面に有する仮固定材層に、複数の半導体チップを互いに離間した状態で配置する工程とを経て製造される。（ａ１）工程で個片化された後の複数の半導体チップを上記表面処理の対象とすることで、半導体チップの側面にも上記表面処理を施すことができる。また、（ａ２）工程においてダイシングフィルムの表面上にある複数の半導体チップを表面処理の対象とすることで、表面処理を比較的容易に実施できるとともに、この表面処理がその後の工程において悪影響を及ぼすことがないという利点がある。例えば、（ａ２）工程よりも先に（ａ３）工程及び（ａ４）工程を実施し、仮固定材層の表面上にある複数の半導体チップを表面処理の対象とした場合、仮固定材層の表面も封止材層との密着性が向上しやすく、上記（Ｃ）工程において、支持キャリアからパネルを剥離しにくくなるおそれがある（図４（ａ）及び図４（ｂ）参照）。なお、仮固定材層の表面上にある複数の半導体チップを表面処理の対象とした場合でも仮固定材層に対して上記表面処理が施されないようにするには、例えば、仮固定材層の表面をマスクで覆った状態で複数の半導体チップに対して表面処理を施すことが考えられるものの、プロセスが煩雑になる傾向にある。

【0015】

本開示の一側面に係るパネルは、複数の半導体チップと、複数の半導体チップを覆う封止材層とを備え、複数の半導体チップは、封止材層から露出している第一の面と、封止材層に直接接している第二の面及び側面とをそれぞれ有し、第二の面及び側面に、封止材層との密着性を向上させるための表面処理が施されている。半導体チップの第二の面及び側面に、封止材層との密着性を向上させるための表面処理が施されているため、上記パネルは曲げ応力に対する優れた耐性を有し、割れが生じるリスクが低い。

【0016】

上記パネルに割れが生じにくい効果は、厚さが１ｍｍ以下の薄さであり且つサイズが大きい場合に特に顕著化する。例えば、上記パネルは、平面視で略矩形（略正方形又は略長方形）であり且つ３００ｍｍ以上の辺を有するもの（ＦＯ－ＰＬＰ）であってもよいし、平面視で略円形であり且つ４００ｍｍ以上の直径を有するもの（ＦＯ－ＷＬＰ）であってもよい。

【0017】

本開示の一側面に係る半導体チップは、上記パネルを製造するのに有用である。この半導体チップは、第一の面と、第二の面と、第一の面の周縁部から第二の面の周縁部に至る側面とを備え、第二の面及び側面に、封止材との密着性を向上させるための表面処理が施されており、第一の面に当該表面処理が施されていない。

【発明の効果】

【0018】

本開示によれば、製造過程において割れの発生を抑制できるパネル及びその製造方法が提供される。また、本開示によれば、上記パネルの製造に有用なパネル製造用部材及びその製造方法、並びに半導体チップが提供される。

【図面の簡単な説明】

【0019】

【図1】図１（ａ）は本開示に係るパネルの一実施形態を模式的に示す平面図であり、図１（ｂ）は図１（ａ）に示すｂ－ｂ線における断面図である。

【図2】図２（ａ）～図２（ｃ）は実施形態に係るパネルの製造過程を模式的に示す断面図である。

【図3】図３（ａ）～図３（ｄ）は実施形態に係るパネルの製造過程を模式的に示す断面図である。

【図4】図４（ａ）及び図４（ｂ）は比較形態に係るパネルの製造過程を模式的に示す断面図である。

【図5】図５（ａ）及び図５（ｂ）は三点曲げ試験用の試験片を模式的に示す平面図及び断面図であり、図５（ｃ）は三点曲げ試験の態様を模式的に示す断面図である。

【図6】図６（ａ）及び図６（ｂ）はダイファーストのＦＯ－ＷＬＰを製造するプロセスの一例を模式的に示す断面図である。

【図7】図７（ａ）～図７（ｄ）はダイファーストのＦＯ－ＷＬＰを製造するプロセスの一例を模式的に示す断面図である。

【図8】図８は敢えて手荒く扱ってパネルに過大な曲げ応力を付与したことによって割れた後のパネルを示す写真である。

【発明を実施するための形態】

【0020】

以下、図面を参照しながら本開示の実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。

【0021】

本明細書の記載及び請求項において「左」、「右」、「正面」、「裏面」、「上」、「下」、「上方」、「下方」等の用語が利用されている場合、これらは、説明を意図したものであり、必ずしも永久にこの相対位置である、という意味ではない。また、「層」との語は、平面図として観察したときに、全面に形成されている形状の構造に加え、一部に形成されている形状の構造も包含される。

【0022】

＜パネル＞
本実施形態ではパネルとしてＦＯ－ＰＬＰを挙げ、ＦＯ－ＰＬＰ及びその製造方法について説明する。図１（ａ）はＦＯ－ＰＬＰの一例を模式的に示す平面図であり、図１（ｂ）は図１（ａ）に示すｂ－ｂ線における断面図である。これらの図に示すパネル２０は、平面視で略正方形であり且つ３００ｍｍ以上の辺を有する。なお、パネル２０は、平面視で略長方形であり且つ３００ｍｍ以上の辺を有するものであってもよい。パネル２０の一辺の長さは、半導体装置を効率的に製造する観点から、４５０ｍｍ以上であってもよく、５００ｍｍ以上又は６００ｍｍ以上であってもよい。パネル２０の一辺の長さの上限は、パネル２０の取り扱い性の観点から、例えば、９２０ｍｍである。図１（ｂ）には平面視で略正方形の半導体チップＴを図示したが、半導体チップＴの形状は略長方形であってもよい。

【0023】

パネル２０は、複数の半導体チップＴと、これらの半導体チップＴを覆う封止材層１５とによって構成されている。図１（ａ）は、縦に５個の半導体チップＴが等間隔で並び且つ横に５個の半導体チップＴが等間隔で並んでいる態様を便宜上示したものである。パネル２０が備える半導体チップＴの数は、例えば、４００個以上であり、４００～６０００個又は１６００～２４０００個であってもよい。隣接する二つの半導体チップＴの離間距離（図１（ａ）における距離Ｄａ）は、後工程で形成する配線の態様に応じて設定すればよく、例えば、０．１～１０ｍｍであり、０．５～８ｍｍ又は１～６ｍｍであってもよい。

【0024】

パネル２０の厚さ（図１（ｂ）における厚さｔ_１）は、例えば、０．１～１ｍｍであり、０．２～０．７ｍｍ又は０．３～０．６ｍｍであってもよい。パネル２０は厚さが１ｍｍ以下であっても割れが生じにくいという特長を有する。半導体チップＴの厚さ（バンプの高さを除く。図１（ｂ）における厚さｔ_２）は、例えば、３０～７７５μｍであり、５０～７７５μｍ又は２００～６００μｍであってもよい。半導体チップＴの厚さが３０μｍ以上であることで、半導体チップＴの側面Ｔ_Ｓと封止材層１５の十分な密着力を確保できる傾向にある。半導体チップＴの厚さが７７５μｍ以下であることで、パネル２０の全体の厚さを十分に薄くできる。半導体チップＴの上面（第二の面Ｔ_２）からパネル２０の表面２０ａまでの封止材層１５の厚さ（図１（ｂ）における厚さｔ_３）は、例えば、２０～４００μｍであり、４０～２００μｍ又は５０～１００μｍであってもよい。この厚さが２０μｍ以上であることで、パネル２０の十分な機械的強度を確保できる傾向にあり、４００μｍ以下であることで、パネル２０の全体の厚さを十分に薄くできる。

【0025】

半導体チップＴは、図１（ｂ）に示されたとおり、封止材層１５から露出している第一の面Ｔ_１と、封止材層１５に直接接している第二の面Ｔ_２及び側面Ｔ_Ｓとをそれぞれ有する。換言すると、半導体チップＴの第一の面Ｔ_１は、封止材層１５とともにパネル２０の表面２０ａを構成している。第一の面Ｔ_１には封止材層１５との密着性を向上させるための表面処理が施されていないのに対し、第二の面Ｔ_２及び側面Ｔ_Ｓには封止材層１５との密着性を向上させるための表面処理が施されている。図１（ｂ）に示す領域Ｒは表面処理が施された箇所を示すものである。

【0026】

＜パネルの製造方法＞
図２及び図３を参照しながら、パネル２０の製造方法について説明する。図２（ａ）は、ダイシングフィルムＤＦの表面に半導体ウエハＷを貼り合わせた状態を模式的に示す断面図である。ダイシングフィルムＤＦの表面に対し、半導体ウエハＷの回路面Ｗ_１の反対側の面Ｗ_２が接するように、半導体ウエハＷにダイシングフィルムＤＦが貼られている。ダイシングフィルムＤＦの表面には、半導体ウエハＷを囲むようにダイシングリングＤＲも貼り合わされている。半導体ウエハＷの回路面Ｗ_１は、例えば、銅バンプ、はんだバンプ等のバンプ（突起電極）を備えるものであってもよいし、Ｎｉ／Ａｕめっきパッド等の比較的平坦な金属パッドを備えるものであってもよい。

【0027】

図２（ｂ）はダイシングフィルムＤＦの表面上の半導体ウエハＷを個片化することによって複数の半導体チップＳが得られた状態を模式的に示す断面図である。半導体ウエハＷの個片化はブレードによる切断によって実施することができる。隣接する二つの半導体チップＳの離間距離（図２（ｂ）における距離Ｄｂ）は、切断に使用したブレード幅とほぼ同じであり、例えば、１００μｍ程度であり、１５～１１０μｍ又は３０～５０μｍであってもよい。

【0028】

図２（ｃ）はダイシングフィルムＤＦの表面上の複数の半導体チップＳの露出している面に対し、封止材層１５との密着性を向上させるための表面処理を施した状態を模式的に示す断面図である。かかる表面処理の具体例として、アルゴンプラズマ又は酸素プラズマを使用したプラズマ処理、活性エネルギー線（例えば、紫外線）の照射処理、シランカップリング剤等による処理が挙げられる。プラズマ処理又は活性エネルギー線の照射処理を実施する場合、例えば、処理強度及び処理時間を調整することによって封止材層１５に対する密着性を十分に向上できる。シランカップリング剤等の薬剤による処理を実施する場合、例えば、封止材層１５に含まれる樹脂材料と相性のよい薬剤を選択することによって封止材層１５に対する密着性を十分に向上できる。図２（ｂ）に示す半導体チップＳは上記表面処理が施された前のものであるのに対し、図２（ｃ）に示す半導体チップＴは上記表面処理が施された後のものである。領域Ｒは半導体チップの表面のうち、上記表面処理が施された領域である。

【0029】

半導体チップＴは、第一の面Ｔ_１と、第二の面Ｔ_２と、第一の面Ｔ_１の周縁部から第二の面Ｔ_２の周縁部に至る側面Ｔ_Ｓとを備え、第二の面Ｔ_２及び側面Ｔ_Ｓに、封止材層１５との密着性を向上させるための表面処理が施されており、第一の面Ｔ_１には上記表面処理が施されていない。

【0030】

図３（ａ）は、仮固定材層１ａを表面に有する支持キャリア１を模式的に示す断面図である。支持キャリア１は、仮固定材層１ａの表面上においてパネル２０を作製するための種々の処理が実施されるものである。支持キャリア１の本体部１ｂの材質はこれらの処理による押圧力又は熱に耐え得るものであればよく、例えば、シリコン（ウエハ）、ガラス、ステンレス鋼、鉄、銅等の板、ガラスエポキシ基板が挙げられる。

【0031】

仮固定材層１ａは、例えば、粘着性組成物からなり、粘着力を制御することができれば、特に制限はない。仮固定材層１ａを構成する粘着剤成分のベース樹脂の一例として、アクリル樹脂、合成ゴム、天然ゴム、ポリイミド樹脂が挙げられる。粘着剤成分として、紫外線、放射線等の高エネルギー線、又は熱によって硬化する樹脂を使用してもよい。このような硬化性樹脂を使用した場合、樹脂を硬化させることによって粘着力を低下させることができる。また、粘着力を調整するため、上記粘着剤成分は、上記ベース樹脂の官能基と架橋反応できる架橋剤を含んでもよい。架橋剤は、エポキシ基、イソシアネート基、アジリジン基、及びメラニン基からなる群から選ばれる少なくとも一種の官能基を有することが好ましい。これらの架橋剤は、単独で使用してもよいし、二種以上を併用してもよい。

【0032】

仮固定材層１ａの厚さは、例えば、１～２００μｍであり、２～１００μｍ又は５～５０μｍであってもよい。仮固定材層１ａの厚さが１μｍ以上であることで、半導体チップＴとの十分な粘着力を確保することができる。

【0033】

図３（ｂ）は、仮固定材層１ａの表面上に複数の半導体チップＴを配置した状態を模式的に示す断面図である。隣接する二つの半導体チップＴの離間距離は、図１（ａ）における距離Ｄａと同じである。図２（ｃ）に示すダイシングフィルムＤＦから半導体チップＴをピックアップした後、仮固定材層１ａの所定の位置に半導体チップＴを貼り付ける工程を繰り返すことで図３（ｂ）に示すパネル製造用部材１０が得られる。パネル製造用部材１０は、仮固定材層１ａを表面に有する支持キャリア１と、仮固定材層１ａの表面に直接接し且つ互いに離間して配置された複数の半導体チップＴとを備える。複数の半導体チップＴにおける仮固定材層１ａと直接接している面以外の面（第二の面Ｔ_２及び側面Ｔ_Ｓ）に、封止材層１５との密着性を向上させるための表面処理が施されている。複数の半導体チップＴにおける仮固定材層１ａと直接接している面（第一の面Ｔ_１）には上記表面処理が施されていない。また、仮固定材層１ａにおける複数の半導体チップＴが配置されている表面１ｆにも上記表面処理が施されていない。

【0034】

図３（ｃ）は、複数の半導体チップＴを覆い且つ仮固定材層１ａの表面１ｆに直接接する封止材層１５が形成された状態を模式的に示す断面図である。封止材層１５を構成する封止材はモールド材とも称される。封止方法として、例えば、コンプレッションモールド、トランスファーモールド、フィルム状の封止材のラミネートが挙げられる。これにより、仮固定材層１ａの表面にパネル２０が形成される。封止温度は、例えば、８０℃～２２０℃であり、９０℃～２１０℃又は１００℃～２００℃であってもよい。封止温度が８０℃以上であると、半導体チップＴ周辺の充填不足を十分抑制できる。封止温度が２２０℃以下であると、封止材の硬化が早すぎすることによる未充填、封止後の反り量の増加等を防止することができる。

【0035】

上記封止温度で加熱した後、封止材の物性調整の観点から、ポストキュアを含めた加熱処理工程を実施してもよい。ポストキュアの条件は、例えば、１００℃～２００℃、１０分～５時間であり、封止材の硬化特性によって設定すればよい。反り抑制を目的とした加熱処理工程を実施する場合、ポストキュア後に更に、ポストキュアよりも低い温度で１０分～３時間処理してもよい。

【0036】

図３（ｄ）は、支持キャリア１からパネル２０を剥離する様子を模式的に示す断面図である。支持キャリア１からパネル２０を剥離するに先立ち、例えば、加熱によって仮固定材層１ａの粘着力を低下させればよい。半導体チップＴの第一の面Ｔ_１及び表面１ｆには封止材層１５との密着性を向上させるための表面処理が施されていないため、仮固定材層１ａからパネル２０をスムーズに剥がすことができる。このようにして得られたパネル２０を個片化することで、半導体チップＴをそれぞれ含む多数の半導体装置（不図示）を効率的に製造することができる。

【0037】

ここでは、支持キャリア１からパネル２０を剥離する前に、ポストキュアを含めた加熱処理工程を実施する態様を例示したが、支持キャリア１からパネル２０を剥離した後、パネル２０に対して上記加熱処理工程を実施してもよい。

【0038】

＜比較形態＞
図４を参照しながら、比較形態について説明する。上記実施形態においては、ダイシングフィルムＤＦの表面上にある複数の半導体チップＳを表面処理の対象とするものであるのに対し、比較形態においては、仮固定材層１ａの表面上にある複数の半導体チップＳを表面処理の対象とするものである。仮固定材層１ａの表面上に複数の半導体チップＳを移し替えた後に上記表面処理を行うと、図４（ａ）に示すように、半導体チップＳの表面に加えて仮固定材層１ａの表面１ｆにも表面処理がなされる。そうすると、仮固定材層１ａと封止材層１５との間の密着強度も高まるため、パネル２０から支持キャリア１を剥離することが困難となる（図４（ｂ）参照）。

【0039】

以上、本開示の実施形態及び比較形態について説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態においては、平面視で正方形又は長方形のパネルを例示したが、パネルは平面視で略円形であり且つ４００ｍｍ以上の直径を有するものであってもよい。円形のパネルの直径は、半導体装置を効率的に製造する観点から、４５０ｍｍ以上であってもよく、５００ｍｍ以上又は６００ｍｍ以上であってもよい。パネルの直径の上限は、パネルの取り扱い性の観点から、例えば、９２０ｍｍである。

【0040】

上記実施形態においては、ダイシングフィルムＤＦの表面上の複数の半導体チップＳを表面処理の対象とする場合を例示したが、仮固定材層１ａの表面上にある複数の半導体チップＳを表面処理の対象としてもよい。仮固定材層１ａに対して上記表面処理が施されないようにするには、仮固定材層１ａの表面をマスク（不図示）で覆った状態で複数の半導体チップＳに対して表面処理を施せばよい。

【実施例】

【0041】

本開示について以下の実施例により更に詳細に説明するが、本発明はこれらの例に限定されるものではない。

【0042】

＜実施例１＞
（半導体チップの作製）
ミラーウエハ（材質：シリコン、直径：３００ｍｍ、厚さ：０．７７５ｍｍ）を準備した。このウエハの厚さをグラインドによって０．５００ｍｍにした。次に、ダイシングフィルムとダイシングリングを利用してウエハを６ｍｍ角の半導体チップに個片化した。

【0043】

（表面処理）
ダイシングフィルムの表面上の複数の半導体チップを対象としてアルゴンプラズマ処理を実施した。処理に使用した装置及び処理条件は以下のとおりとした。これにより、実施例１に係る複数の半導体チップを得た。
・装置：Ｎｏｒｄｓｏｎ ＡＰ－１０００
・Ａｒガスの濃度：１００％
・プラズマ出力：３５０Ｗ
・処理時間：１８０秒
・アルゴン流量：５０ｓｃｃｍ

【0044】

＜比較例１＞
アルゴンプラズマ処理を実施しなかったこと他は実施例１と同様にして比較例１に係る複数の半導体チップを得た。

【0045】

（試験片の作製）
支持キャリア（直径：３００ｍｍ、材質：シリコン）に仮固定フィルム（日東電工製リバアルファ３１９５Ｖ）を真空ラミネーターで貼り付けた。この仮固定フィルムは、熱剥離式のものであり、１７０℃以上の高温下で剥離が可能になる。

【0046】

支持キャリアの半分の表面上に、実施例１に係る複数の半導体チップを２ｍｍの隙間をおいて８ｍｍピッチで搭載した。仮固定フィルムの他の半分の表面上に、比較例１に係る複数の半導体チップを２ｍｍの隙間をおいて８ｍｍピッチで搭載した。

【0047】

支持キャリアの表面上の複数の半導体チップを覆うようにモールド成型によって封止材層を形成した。条件は以下のとおりとした。これにより、実施例１及び比較例１に係る半導体チップを含むパネルを支持キャリアの表面上に作製した。
・モールド材の厚さ：０．６ｍｍ
・温度条件：１５０℃
・加熱時間：１８０秒
・半導体チップ表面に載るモールド材の厚さ（図１（ｂ）における厚さｔ_３）：０．１ｍｍ
・モールド材の硬化処理（Ｐｏｓｔ Ｍｏｌｄ Ｃｕｒｅ，ＰＭＣ）：１７５℃で４時間

【0048】

支持キャリアとパネルの積層体を２００℃の吸着ホットプレートで１分間加熱した後、支持キャリアの仮固定フィルムからパネルを剥がした。その際、実施例１に係る半導体チップが配置された箇所は、比較例１に係る半導体チップが配置された箇所と同様、特段の工夫を必要とすることなく、良好に剥離することができた。

【0049】

上記パネルをダイシングすることによって、実施例１及び比較例１に係る複数の試験片をそれぞれ作製した。実施例１に係る試験片の態様を図５（ａ）及び図５（ｂ）に示す。実施例１に係る試験片に含まれる複数の半導体チップはいずれも表面処理が施されたものとした。比較例１に係る試験片に含まれる複数の半導体チップはいずれも表面処理が施されていないものとした。なお、比較例１に係る試験片の態様は、半導体チップに表面処理が施されていないことの他は図５に示したものと同様である。

【0050】

（三点曲げ試験）
実施例１及び比較例１に係る試験片について、図５（ｃ）に示す態様で三点曲げ試験を実施した。すなわち、１６ｍｍの間隔をあけた二つの支点で試験片を支え、試験片に対して押し込みジグによって上方から押圧力を加えた。支点は隣接する二つの半導体チップの間に配置した。押圧力は隣接する二つの半導体チップの間に付与した。実施例１及び比較例１についてそれぞれ５回の三点曲げ試験を行った結果、比較例１に係る試験片の曲げ強度を基準として、実施例１に係る試験片は曲げ強度が２％向上した。実施例１及び比較例１に係る試験片はいずれも、半導体チップ側面とモールド材との界面で破断していた。

【0051】

＜実施例２＞
モールド材の硬化処理（ＰＭＣ、条件：１７５℃で４時間）を実施しなかったことの他は実施例１と同様にして複数の試験片を作製した。この場合も、支持キャリアの仮固定フィルムからパネルを剥がす際、特段の工夫を必要とすることなく、半導体チップが配置された箇所を仮固定フィルムから良好に剥離することができた。

【0052】

＜比較例２＞
モールド材の硬化処理（ＰＭＣ、条件：１７５℃で４時間）を実施しなかったことの他は比較例１と同様にして複数の試験片を作製した。

【0053】

実施例２及び比較例２について上記と同様にしてそれぞれ５回の三点曲げ試験を行った結果、比較例２に係る試験片の曲げ強度を基準として、実施例２に係る試験片は曲げ強度が２％向上した。実施例２及び比較例２に係る試験片はいずれも、半導体チップ側面とモールド材との界面で破断していた。

【符号の説明】

【0054】

１…支持キャリア、１ａ…仮固定材層、１０…パネル製造用部材、１５…封止材層、２０…パネル、ＤＦ…ダイシングフィルム、ＤＲ…ダイシングリング、Ｒ…表面処理が施された領域、Ｓ…半導体チップ、Ｔ…半導体チップ（表面処理後）、Ｔ_１…第一の面、Ｔ_２…第二の面、Ｔ_Ｓ…側面、Ｗ…半導体ウエハ、Ｗ_１…回路面、Ｗ_２…回路面の反対側の面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】