特許 7461953 混合精度演算のプロセッシングユニット

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-27

(45)【発行日】2024-04-04

(54)【発明の名称】混合精度演算のプロセッシングユニット

(51)【国際特許分類】

   G06F 9/302 20180101AFI20240328BHJP

   G06F 7/483 20060101ALI20240328BHJP

   G06F 9/38 20180101ALI20240328BHJP

【ＦＩ】

G06F9/302 A

G06F7/483

G06F9/38 370C

【請求項の数】 15

(21)【出願番号】P 2021537919

(86)(22)【出願日】2020-03-10

(65)【公表番号】

(43)【公表日】2022-04-26

(86)【国際出願番号】 US2020021853

(87)【国際公開番号】W WO2020190570

(87)【国際公開日】2020-09-24

【審査請求日】2023-02-17

(31)【優先権主張番号】62/818,998

(32)【優先日】2019-03-15

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/591,031

(32)【優先日】2019-10-02

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ビン ホー

(72)【発明者】

【氏名】マイケル マントル

(72)【発明者】

【氏名】ジャーシェン チェン

【審査官】漆原 孝治

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０１１３７０８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ９／３０２

Ｇ０６Ｆ ７／４８３

Ｇ０６Ｆ ９／３８

(57)【特許請求の範囲】

【請求項1】

プロセッシングユニット［１００］において、第１の命令［１０１］を復号して、オペコードによって指定される第１の多精度演算［１０５］を識別することと、
算術論理ユニット（ＡＬＵ）［１０４］において、前記オペコードに基づいて、利用可能な複数の実行パスから第１の実行パスを選択することであって、前記複数の実行パスの各々は異なる多精度演算を実行する、ことと、
前記ＡＬＵにおいて、異なる精度のオペランドを使用して第１の数学演算を実行することによって、前記第１の多精度演算を実行することと、を含む、
方法。

【請求項2】

前記第１の数学演算は、浮動小数点積和演算を含む、
請求項１の方法。

【請求項3】

前記浮動小数点積和演算は、第１の精度のＮ個のオペランドの２つのセットを乗算し、前記第１の精度とは異なる第２の精度のオペランドを加算する、
請求項２の方法。

【請求項4】

Ｎは、少なくとも２である、
請求項３の方法。

【請求項5】

Ｎは、少なくとも４である、
請求項４の方法。

【請求項6】

前記第１の数学演算は、整数積和演算を含む、
請求項１の方法。

【請求項7】

前記プロセッシングユニットにおいて、第２の命令を復号して、前記第１の多精度演算とは異なる第２の多精度演算を識別することと、
前記ＡＬＵにおいて、異なる精度のオペランドを使用して第２の数学演算を実行することによって、前記第２の多精度演算を実行することであって、前記第２の数学演算は、前記第１の数学演算とは異なる、ことと、をさらに含む、
請求項１の方法。

【請求項8】

前記第２の多精度演算を実行することは、前記ＡＬＵの第２の実行パス［１０７］によって前記第２の多精度演算を実行することを含み、
前記第２の実行パスは、前記第１の実行パスとは異なる、
請求項７の方法。

【請求項9】

第１の命令［１０１］を復号して、オペコードによって指定される第１の多精度演算［１０５］を識別する復号ステージ［１０２］と、
前記オペコードに基づいて、利用可能な複数の実行パスから第１の実行パスを選択する算術論理ユニット（ＡＬＵ）［１０４］であって、異なる精度のオペランドを使用して第１の数学演算を実行することによって、前記第１の実行パスによって前記第１の多精度演算を実行する算術論理ユニット（ＡＬＵ）［１０４］と、を備え、
前記複数の実行パスの各々は異なる多精度演算を実行する、
プロセッシングユニット［１００］。

【請求項10】

前記第１の数学演算は、浮動小数点積和演算を含む、
請求項９のプロセッシングユニット。

【請求項11】

前記浮動小数点積和演算は、第１の精度のＮ個のオペランドの２つのセットを乗算し、前記第１の精度とは異なる第２の精度のオペランドを加算する、
請求項１０のプロセッシングユニット。

【請求項12】

Ｎは、少なくとも２である、
請求項１１のプロセッシングユニット。

【請求項13】

Ｎは、少なくとも４である、
請求項１２のプロセッシングユニット。

【請求項14】

前記第１の数学演算は、整数積和演算を含む、
請求項９のプロセッシングユニット。

【請求項15】

前記復号ステージは、第２の命令を復号して、前記第１の多精度演算とは異なる第２の多精度演算を識別し、
前記ＡＬＵは、異なる精度のオペランドを使用して第２の数学演算を実行することによって、前記ＡＬＵにおいて前記第２の多精度演算を実行し、
前記第２の数学演算は、前記第１の数学演算とは異なる、
請求項９のプロセッシングユニット。

【発明の詳細な説明】

【背景技術】

【0001】

プロセッサは、指定された演算をプロセッサの代わりに実行するように特別に設計及び構成された１つ以上のプロセッシングユニットを採用する。例えば、或るプロセッサは、グラフィックスプロセッシングユニット（ＧＰＵ）を採用し、他の並列プロセッシングユニットは、典型的には、グラフィックス処理演算、ベクトル処理演算及び他の計算処理動作を実行するように、複数のデータセットに対して単一のプログラムの複数のインスタンスを同時に実行する複数の処理要素（プロセッサコア又は計算ユニットとも呼ばれる）を実装している。プロセッサの中央処理装置（ＣＰＵ）は、ＧＰＵにコマンドを提供し、ＧＰＵのコマンドプロセッサ（ＣＰ）は、コマンドを１つ以上の演算に復号する。１つ以上の算術論理ユニット（ＡＬＵ）等のようなＧＰＵの実行ユニットは、グラフィックス処理演算及びベクトル処理演算を実行するためにオペレーションを実行する。

【0002】

添付図面を参照することによって、本開示をより良好に理解することができ、その多くの特徴及び利点が当業者に明らかになる。異なる図面において同一の符号を使用することは、同一又は類似の要素を示す。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、混合精度演算のための演算コードを採用するプロセッシングユニットの一部のブロック図である。

【図2】いくつかの実施形態による、図１のプロセッシングユニットの混合精度浮動小数点実行パスのブロック図である。

【図3】いくつかの実施形態による、図１のプロセッシングユニットの別の混合精度浮動小数点実行パスのブロック図である。

【図4】いくつかの実施形態による、図１のプロセッシングユニットの混合精度整数実行パスのブロック図である。

【発明を実施するための形態】

【0004】

図１～図４は、並列プロセッシングユニット（この例では、グラフィックスプロセッシングユニット（ＧＰＵ））が、混合精度数学演算を実行するために、関連する演算コード（オペコード）を用いて演算を実行する技術を示している。ＧＰＵは、異なる実行パスを有する算術論理ユニット（ＡＬＵ）を含み、各実行パスは、異なる混合精度演算を実行する。演算を指定する演算コードを指定したことに応じてＡＬＵで混合精度演算を実行することによって、ＧＰＵは、指定された数学演算の精度を効率的に向上させると共に、実行オーバヘッドを低減させる。

【0005】

例えば、ＧＰＵは、命令を実行する過程で、命令に関連する演算コードによって指定された数学演算を実行する。演算コードは、数学演算に使用されるオペランドのサイズを指定することによって、数学演算の精度を少なくとも部分的に示す。例えば、或る演算コードは、１６ビットオペランドで実行される１６ビット浮動小数点演算を指定する演算コードと、３２ビットオペランドで実行される３２ビット演算を指定するオペコードがある。従来、演算で使用される全てのオペランドは、同じサイズのオペランドであるため、同じ精度のオペランドである。しかしながら、或るベクトル処理数学演算等の或る演算では、同じサイズを有するオペランドを使用すると、演算の全体的な精度の損失をもたらす。例えば、全てのオペランドが１６ビットに制限されるドット積演算の結果は、いくつかのアプリケーションに対して比較的低い精度を有する。本明細書で説明する技術を使用して、ＧＰＵは、対応する演算コードに応じて、混合精度オペランドを用いた数学演算を実行し、それによって、増加した数学的精度を効率的にサポートする。

【0006】

図１は、いくつかの実施形態による、混合精度演算をサポートするＧＰＵ１００を示す図である。説明のために、ＧＰＵ１００は、電子デバイスの代わりにタスクを実行するように、命令のセット（例えば、コンピュータプログラム）を実行するプロセッサの一部であることが想定される。よって、異なる実施形態では、ＧＰＵ１００は、デスクトップコンピュータ、ラップトップコンピュータ、サーバ、タブレット、スマートフォン、ゲームコンソール等の電子デバイスの一部である。更に、プロセッサは、命令のセットを実行する中央処理装置（ＣＰＵ）を含むことが想定される。

【0007】

ＧＰＵ１００は、ＣＰＵに代わって、指定された演算を実行するように設計及び製造されている。特に、ＧＰＵ１００は、ＣＰＵに代わって、グラフィックス処理演算及びベクトル処理演算を実行する。例えば、いくつかの実施形態では、ＣＰＵは、命令を実行する過程で、グラフィックス処理演算及びベクトル処理演算に関連するコマンドを生成する。ＣＰＵは、コマンドをＧＰＵ１００に提供し、ＧＰＵ１００は、コマンドプロセッサ（図示省略）を使用してコマンドを命令のセットに復号して、ＧＰＵ１００で実行する。

【0008】

ＧＰＵ１００は、命令の実行を容易にするために、復号ステージ１０２及びＡＬＵ１０４を含む。いくつかの実施形態では、復号ステージ１０２は、命令バッファから命令をフェッチするフェッチステージと、追加の復号ステージと、ＡＬＵ１０４に加えた実行ユニットと、実行された命令を退避（リタイア）する退避ステージと、を含む、命令実行をサポートする追加のステージを含む命令パイプライン（図示省略）の一部である。復号ステージ１０２は、フェッチステージから受信した命令（例えば、命令１０１）を１つ以上の演算（例えば、演算１０５）に復号し、演算のタイプに従って、演算を１つの実行ユニットにディスパッチする回路を含む。いくつかの実施形態では、各演算は、対応する演算コードによって識別され、復号ステージは、演算コードに基づいて実行ユニットを識別し、演算コードを示す情報を実行ユニットに提供する。実行ユニットは、演算コード又はそれに基づく情報を用いて、実行される演算のタイプを決定し、示された演算を実行する。

【0009】

例えば、或る演算及び関連する演算コードは、算術演算を示す。復号ステージ１０２は、受信した命令が算術演算を示していることを識別したことに応じて、演算のための演算コードを決定し、算術演算に使用されるオペランド等の他の情報と共に、演算コードをＡＬＵ１０４に提供する。ＡＬＵ１０４は、レジスタファイル１１０に記憶された、示されたオペランドを使用して、演算コードによって示された演算を実行する。いくつかの実施形態では、ＡＬＵ１０４によって提供される演算は、オペランドの精度及び実行される演算を示す。例えば、いくつかの実施形態では、復号ステージ１０２は、１６ビットオペランドを使用する１６ビット乗算演算のための１つの演算（及び、対応する演算コード）を提供し、３２ビットオペランドを使用する３２ビット乗算演算のための別の演算（及び、対応する演算コード）を提供する。

【0010】

また、復号ステージ１０２は、混合精度数学演算のための演算を、対応する演算コードと共に生成し、混合精度演算は、異なるサイズのオペランドを使用する。例えば、いくつかの実施形態では、復号ステージは、対応する命令に基づいて、１つのサイズ（例えば、１６ビット）のオペランドを乗算し、その結果を異なるサイズ（例えば、３２ビット）のオペランドと累算する積和（ＭＡＣＣ）演算を生成する。いくつかの実施形態では、これらの演算は、１）４つの１６ビット浮動小数点オペランドの２つのセットを乗算し、乗算結果を相互に及び３２ビット浮動小数点オペランドに加算する混合精度ドット積演算（ＤＯＴ４＿Ｆ３２＿Ｆ１６と示される）と、２）２つの１６ビット浮動小数点オペランドの２つのセットを乗算し、乗算結果を相互に及び３２ビット浮動小数点オペランドに加算する混合精度ドット積演算（ＤＯＴ２＿Ｆ３２＿Ｆ１６と示される）と、３）４つの１６ビット整数オペランドの２つのセットを乗算し、乗算結果を相互に及び３２ビット整数オペランドに加算する混合精度ドット積演算（ＤＯＴ＿Ｉ３２＿Ｉ１６と示される）と、を含む。

【0011】

ＡＬＵ１０４は、各混合精度演算を実行するための異なる実行パスを含む。いくつかの実施形態では、異なる実行パスは、レジスタ、加算器、乗算器等の電子コンポーネント又はモジュールを共有する。他の実施形態では、異なる実行パスの一部又は全ては、独立しており、算術回路又はモジュールを共有しない。図示した実施形態では、ＡＬＵ１０４は、ＤＯＴ４＿Ｆ３２＿Ｆ１６演算を実行するためのパス１０６と、ＤＯＴ２＿Ｆ３２＿Ｆ１６演算を実行するためのパス１０７と、ＤＯＴ４＿Ｉ３２＿Ｉ１６演算を実行するためのパス１０８と、を含む。ＡＬＵ１０４は、混合精度演算のための演算コード又は他のインジケータを受信したことに応じて、対応する実行パスを使用して演算を実行し、結果をレジスタファイル１１０のレジスタに記憶する。いくつかの実施形態では、各混合精度演算は、単一の演算コードによって指定される。すなわち、ＡＬＵ１０４は、混合精度演算を実行するために複数の演算コード又は演算を必要とせず、処理オーバヘッドを低減させると共に、精度の向上をサポートする。

【0012】

図２は、いくつかの実施形態による、ＤＯＴ４＿Ｆ３２＿Ｆ１６実行パス１０６を示す図である。上述したように、ＤＯＴ４＿Ｆ３２＿Ｆ１６演算は、４つの１６ビットオペランド（説明のために、Ａ_０、Ａ_１、Ａ_２、Ａ_３として示されている）の１つのセットを、４つの１６ビットオペランド（説明のために、Ｂ_０、Ｂ_１、Ｂ_２、Ｂ_３として示されている）の別のセットの対応するものと乗算し、その結果を第３の３２ビットオペランド（Ｃとして示されている）に加算する。よって、ＤＯＴ４＿Ｆ３２＿Ｆ１６演算は、以下の式によって表される。
Ｄ．ｆ３２＝Ａ．ｆ１６［０］＊Ｂ．ｆ１６［０］＋Ａ．ｆ１６［１］＊Ｂ．ｆ１６［１］＋Ａ．ｆ１６［２］＊Ｂ．ｆ１６［２］＋Ａ．ｆ１６［３］＊Ｂ．ｆ１６［３］＋Ｃ．ｆ３２

【0013】

更に、ＤＯＴ＿Ｆ３２＿Ｆ１６演算の関数は、以下の疑似コードによって表される。

【表1】

【0014】

実行パス１０６は、演算を実行するために、オペランドＡ_０、Ａ_１、Ａ_２、Ａ_３及びオペランドＢ_０、Ｂ_１、Ｂ_２、Ｂ_３を記憶するための１６ビットレジスタ（例えば、レジスタ２１２）のセットと、オペランドＣを記憶するための３２ビットレジスタと、を含む。これらのオペランドの各々は、仮数及び指数を含む浮動小数点数として表される。実行パス１０６は、加算器（例えば、加算器２１６）及び乗算器（例えば、乗算器２１８）のセットを更に含み、各加算器は、Ａ及びＢのオペランドの対応するペアの指数を加算し、各乗算器は、Ａ及びＢのオペランドの対応するペアの仮数を乗算する。よって、例えば、加算器２１６は、オペランドＡ_０及びＢ_０の指数を加算し、乗算器２１８は、オペランドＡ_０及びＢ_０の仮数を乗算する。

【0015】

実行パス１０６は、指数比較モジュール２２０及び仮数ソート整列（mantissa sort and align）モジュール２２２を更に含む。指数比較モジュール２２０は、加算された指数を加算器から受信し、指数のミスマッチを判別するために合計を比較し、以下に説明する後続の正規化のために、結果Ｄ．ｆ３２の仮の指数値を決定する。指数比較モジュール２２０は、識別されたミスマッチを示す制御シグナリングを仮数ソート整列モジュール２２２に提供する。仮数ソート整列モジュール２２２は、乗算器から、及び、指数比較モジュールによって提供される情報に基づいて、仮数積を受信する。仮数ソート整列モジュール２２２は、指数ミスマッチ情報に基づいて仮数積をシフトし、その結果、各仮数積は、シフトした後に、同じ指数値によって表される。それによって、仮数ソート整列モジュール２２２は、加算のために仮数積を整列する。

【0016】

実行パス１０６は、整列された仮数積を加算するために、結合加算器２２４を含む。いくつかの実施形態では、結合加算器２２４は、精度を高めるために、Ａ、Ｂ、Ｃのオペランドよりも大きいビットサイズを有する値を加算する。例えば、いくつかの実施形態では、Ａ及びＢのオペランドは１６ビット値であり、Ｃのオペランドは３２ビット値であり、仮数ソート整列モジュール２２２は８２ビット幅の仮数値を生成する。これらの実施形態では、結合加算器２２４は、８２ビット（又は、これよりも大きい）の値を加算することが可能であり、それによって、仮数の加算の間の精度の損失を防止する。

【0017】

結合加算器２２４は、仮数値を加算してＤ．ｆ３２の仮数の仮の値を生成し、仮の仮数値を正規化モジュール２２６に提供し、正規化モジュール２２６は、仮の仮数値を正規化する。例えば、いくつかの実施形態では、正規化モジュール２２６は、仮数内の先行ゼロを除去するために、仮の仮数値をシフトする。いくつかの実施形態では、正規化モジュール２２６は、仮の仮数の整数部分を指定された値（例えば、１）にするように、仮の仮数を調整する。正規化モジュールは、仮数に対して行われた調整に基づいて、指数比較モジュール２２０によって提供される仮の指数値を調整して、仮の仮数の全体値を保持する。また、正規化モジュールは、仮数ソート整列モジュール２２２から受信した末尾ビット２２９に基づいて、仮数のスティッキビット（sticky bit）を設定する。

【0018】

正規化モジュール２２６は、Ｄ．ｆ３２について調整された仮数値及び指数値を、丸めモジュール２２８に提供する。丸めモジュール２２８は、Ｄ．ｆ３２を最も近い偶数値に丸める等のように、指定された丸めルールに基づいて仮数値を丸め、それによって、Ｄ．ｆ３２の最終値を生成する。丸めモジュール２２８は、最終的なＤ．ｆ３２値を、受信した演算によって示されたレジスタに記憶するためにレジスタファイル１１０に提供する。

【0019】

図３は、いくつかの実施形態による、ＤＯＴ２＿Ｆ３２＿Ｆ１６実行パス１０７を示す図である。上述したように、ＤＯＴ２＿Ｆ３２＿Ｆ１６演算は、２つの１６ビットオペランド（説明のために、Ａ_０及びＡ_１として示されている）の１つのセットを、２つの１６ビットオペランド（説明のために、Ｂ_０及びＢ_１として示されている）の別の対応するセットのものと乗算し、結果を第３の３２ビットオペランド（Ｃとして示されている）に加算する。よって、ＤＯＴ２＿Ｆ３２＿Ｆ１６演算は、以下の式によって表される。
Ｄ．ｆ３２＝Ａ．ｆ１６［０］＊Ｂ．ｆ１６［０］＋Ａ．ｆ１６［１］＊Ｂ．ｆ１６［１］＋Ｃ．ｆ３２

【0020】

演算を実行するために、実行パス１０７は、オペランドＡ_０、Ａ_１、Ｂ_０、Ｂ_１及びオペランドＣを記憶するための３２ビットレジスタのセット（レジスタ３２０，３２１，３２３）を含む。いくつかの実施形態では、オペランドは、実行される特定の命令又は演算に応じて、レジスタ３２０，３２１，３２３のうち異なるレジスタに記憶される。例えば、ＤＯＴ２＿Ｆ３２＿Ｆ１６演算の一例では、レジスタ３２０はＡのオペランドを記憶し、レジスタ３２１はＢのオペランドを記憶し、レジスタ３２３はＣのオペランドを記憶する。ＤＯＴ２＿Ｆ３２＿Ｆ１６演算の別の例では、レジスタ３２０はＣのオペランドを記憶し、レジスタ３２１はＢのオペランドを記憶し、レジスタ３２３はＡのオペランドを記憶する。更に、ＤＯＴ２＿Ｆ３２＿Ｆ１６演算の異なる例では、３２ビットレジスタの異なる部分は、１６ビットオペランドの異なるものを記憶する。例えば、ある場合には、Ａ_０のオペランドは、レジスタ３２０，３２１，３２３のうち何れかの上位１６ビットに記憶され、他の場合には、Ａ_０のオペランドは、レジスタ３２０，３２１，３２３のうち何れかの下位１６ビットに記憶される。実行パス１０６は、受信した演算によって提供される制御情報に基づいて、レジスタ３２０，３２１，３２３からオペランドを選択するためのオペランド選択モジュールを更に含む。

【0021】

各オペランドは、仮数及び指数を含む浮動小数点数として表される。実行パス１０７は、例えば、１６ビットオペランドの指数値を変換する等のように１６ビットオペランドを３２ビットオペランドに変換することによって、１６ビットオペランドＡ_０、Ａ_１、Ｂ_０、Ｂ_１を事前に正規化するための事前正規化モジュール（例えば、事前正規化モジュール３２４）のセットを含む。また、実行パス１０７は、Ｃのオペランドが非正規化値である場合にＣの値をゼロにフラッシュする非正規化フラッシュモジュール３２６を含む。

【0022】

Ａ及びＢのオペランドを乗算するために、実行パス１０７は、ＡＮＤゲート（例えば、ＡＮＤゲート３２８）のセット、加算器（例えば、加算器３３０）のセット、及び、乗算器（例えば、乗算器３３２）のセットを含む。各ＡＮＤゲートは、事前に正規化されたＡ及びＢのオペランドの対応するペアの符号ビットに対して論理ＡＮＤ演算を実行して、対応する乗算演算のための符号ビットを生成する。よって、例えば、ＡＮＤゲート３２８は、事前に正規化されたオペランドＡ_０及びＢ_０の符号ビットに対してＡＮＤ演算を実行して、Ａ_０＊Ｂ_０演算のための符号ビットを生成するする。各加算器は、事前に正規化されたＡ及びＢのオペランドの対応するペアの指数を加算し、各乗算器は、事前に正規化されたＡ及びＢのオペランドの対応するペアの仮数を乗算する。よって、例えば、加算器２１６は、事前に正規化されたオペランドＡ_０及びＢ_０の指数を加算し、乗算器２１８は、事前に正規化されたオペランドＡ_０及びＢ_０の仮数を乗算する。

【0023】

ＡＮＤゲート、乗算器及び加算器によって生成された積を加算するために、実行パス１０７は、結合加算器３３４を含む。いくつかの実施形態では、精度を高めるために、結合加算器２２４は、Ａ、Ｂ、Ｃのオペランドよりも大きいビットサイズを有する値を加算する。例えば、いくつかの実施形態では、Ａ及びＢのオペランドは１６ビット値であり、Ｃのオペランドは３２ビット値であり、加算器は７ビット指数を生成し、乗算器は２２ビット仮数積を生成する。これらの実施形態では、結合加算器３３４は、５２ビットの値を加算することが可能であり、それによって、仮数の加算の間の精度の損失を防止する。

【0024】

結合加算器２２４は、仮数積値を加算してＤ．ｆ３２の仮数についての仮の値を生成し、仮の仮数値及び指数値を正規化モジュール３３６に提供し、正規化モジュール３３６は、仮のＤ．ｆ３２値を正規化する。例えば、いくつかの実施形態では、正規化モジュール３３６は、仮数内の先行ゼロを除去するために、仮の仮数値をシフトする。いくつかの実施形態では、正規化モジュール３３６は、仮の仮数の整数部分を指定された値（例えば、１）にするように、仮の仮数を調整する。正規化モジュールは、仮数に対して行われた調整に基づいて仮の指数値を調整し、Ｄ．ｆ３２の全体値を保持する。

【0025】

正規化モジュール３３６は、Ｄ．ｆ３２について調整された仮数値及び指数値を丸めモジュール３３８に提供する。丸めモジュール３３８は、Ｄ．ｆ３２を最も近い偶数値に丸める等のように、指定された丸めルールに基づいて仮数値を丸め、それによって、Ｄ．ｆ３２の最終値を生成する。丸めモジュール３３８は、最終的なＤ．ｆ３２値を、記憶するためにレジスタファイル１１０に提供する。

【0026】

図４は、いくつかの実施形態による、ＤＯＴ２＿Ｉ３２＿Ｉ１６実行パス１０８を示す図である。上述したように、ＤＯＴ２＿Ｉ３２＿Ｉ１６演算は、２つの１６ビット整数オペランド（説明のために、Ａ_０及びＡ_１として示されている）の１つのセットを、２つの１６ビット整数オペランド（説明のために、Ｂ_０及びＢ_１として示されている）の別のセットの対応するものと乗算し、結果を第３の３２ビット整数オペランド（Ｃとして示されている）に加算する。よって、ＤＯＴ２＿Ｉ３２＿Ｉ１６演算は、以下の式によって表される。
Ｄ．ｉ３２＝Ａ．ｉ１６［０］＊Ｂ．ｉ１６［０］＋Ａ．ｉ１６［１］＊Ｂ．ｉ１６［１］＋Ｃ．ｉ３２

【0027】

演算を実行するために、実行パス１０８は、オペランドＡ_０、Ａ_１、Ｂ_０、Ｂ_１及びオペランドＣを記憶するための３２ビットレジスタのセット（レジスタ４４０，４４１，４４３）を含む。いくつかの実施形態では、図３に関連して上述した実行パス１０７と同様に、オペランドは、実行される特定の命令又は演算に応じて、レジスタ４４０，４４１，４４３のうち異なるレジスタに記憶される。実行パス１０８は、受信した演算によって提供される制御情報に基づいて、レジスタ４４０，４４１，４４３からオペランドを選択するためのオペランド選択モジュールを更に含む。

【0028】

Ａ及びＢのオペランドを乗算するために、実行パス１０８は、乗算器４４４，４４６を含む。乗算器４４４，４４６の各々は、１６ビットオペランドの対応するペアを乗算して３２ビット積を生成する。実行パス１０８は、３２ビット加算器を更に含み、３２ビット加算器は、乗算器４４４，４４６によって生成された積を相互に及びＣのオペランドと加算して、Ｄ．ｉ３２の仮の値を生成する。実行パス１０８は、Ｄ．ｉ３２の仮の値と共にクランプ値（ＣＬＭＰと示されている）を受信する飽和モジュール４５０を含む。飽和モジュール４５０は、仮のＤ．ｉ３２値をＣＬＭＰ値と比較する。飽和モジュール４５０は、Ｄ．ｉ３２値がＣＬＭＰ値を超えたことに応じて、最終的なＤ．ｉ３２値をＣＬＭＰ値に設定し、そうでなければ、最終的なＤ．ｉ３２値を仮のＤ．ｉ３２値に設定する。飽和モジュール４５０は、最終的なＤ．ｉ３２値を、記憶のためにレジスタファイル１１０に提供する。

【0029】

本明細書で説明するように、いくつかの実施形態では、方法は、プロセッシングユニットにおいて、第１の命令を復号して、第１の多精度演算を識別することと、算術論理ユニット（ＡＬＵ）において、異なる精度のオペランドを使用して第１の数学演算を実行することによって、第１の多精度演算を実行することと、を含む。一態様では、第１の数学演算は、浮動小数点積和演算を含む。別の態様では、浮動小数点積和演算は、第１の精度のＮ個のオペランドの２つのセットを乗算し、第１の精度とは異なる第２の精度のオペランドを加算する。一態様では、Ｎは、少なくとも２である。別の態様では、Ｎは、少なくとも４である。

【0030】

一態様では、第１の数学演算は、整数積和演算を含む。別の態様では、方法は、プロセッシングユニットにおいて、第２の命令を復号して、第１の多精度演算とは異なる第２の多精度演算を識別することと、ＡＬＵにおいて、異なる精度のオペランドを使用して第２の数学演算を実行することによって、第２の多精度演算を実行することであって、第２の数学演算は、第１の数学演算とは異なる、ことと、を含む。更に別の態様では、第１の多精度演算を実行することは、ＡＬＵの第１の実行パスにおいて第１の多精度演算を実行することを含み、第２の多精度演算を実行することは、ＡＬＵの第２の実行パスにおいて第２の多精度演算を実行することを含み、第２の実行パスは、第１の実行パスとは異なる。

【0031】

いくつかの実施形態では、プロセッシングユニットは、第１の命令を復号して、第１の多精度演算を識別する復号ステージと、異なる精度のオペランドを使用して第１の数学演算を実行することによって、第１の多精度演算を実行する算術論理ユニット（ＡＬＵ）と、を含む。一態様では、第１の数学演算は、浮動小数点積和演算を含む。別の態様では、浮動小数点積和演算は、第１の精度のＮ個のオペランドの２つのセットを乗算し、第１の精度とは異なる第２の精度のオペランドを加算する。一態様では、Ｎは、少なくとも２である。別の態様では、Ｎは、少なくとも４である。

【0032】

一態様では、第１の数学演算は、整数積和演算を含む。別の態様では、復号ステージは、第２の命令を復号して、第１の多精度演算とは異なる第２の多精度演算を識別し、ＡＬＵは、異なる精度のオペランドを使用して第２の数学演算を実行することによって、ＡＬＵにおいて第２の多精度演算を実行し、第２の数学演算は、第１の数学演算とは異なる。更に別の態様では、ＡＬＵは、第１の多精度演算を実行する第１の実行パスと、第２の多精度演算を実行する第２の実行パスと、を含み、第２の実行パスは、第１の実行パスとは異なる。

【0033】

いくつかの実施形態では、プロセッシングユニットは、算術論理ユニット（ＡＬＵ）を含み、ＡＬＵは、異なる精度のオペランドを使用して第１の数学演算を実行することによって、第１の多精度演算を実行する第１の実行パスと、異なる精度のオペランドを使用して第２の数学演算を実行することによって、第２の多精度演算を実行する第２の実行パスと、を含み、第２の数学演算は、第１の実行パスとは異なる。一態様では、第１の数学演算は、第１の浮動小数点積和演算を含み、第２の数学演算は、第２の浮動小数点積和演算を含む。別の態様では、第１の浮動小数点積和演算は、第１の精度のＮ個のオペランドの２つのセットを乗算し、第１の精度とは異なる第２の精度のオペランドを加算し、第２の浮動小数点積和演算は、第１の精度のＭ個のオペランドの２つのセットを乗算し、第２の精度のオペランドを加算する。一態様では、Ｎは、少なくとも２であり、Ｍは、少なくとも４である。

【0034】

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

【0035】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0036】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】