特許 7467585 ３次元メモリデバイスにおける入力／出力基準電圧トレーニング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-05

(45)【発行日】2024-04-15

(54)【発明の名称】３次元メモリデバイスにおける入力／出力基準電圧トレーニング方法

(51)【国際特許分類】

   G11C 7/10 20060101AFI20240408BHJP

   G06F 12/00 20060101ALI20240408BHJP

【ＦＩ】

G11C7/10 505

G06F12/00 550K

G06F12/00 564D

【請求項の数】 21

【外国語出願】

(21)【出願番号】P 2022203936

(22)【出願日】2022-12-21

(65)【公開番号】P2024035771

(43)【公開日】2024-03-14

【審査請求日】2022-12-21

(31)【優先権主張番号】17/929,450

(32)【優先日】2022-09-02

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】シヤン・ヤン

(72)【発明者】

【氏名】チュンフェイ・デン

(72)【発明者】

【氏名】ヤン・ル

(72)【発明者】

【氏名】リン・ディン

(72)【発明者】

【氏名】シャン・フ

【審査官】後藤 彰

(56)【参考文献】

【文献】国際公開第２０２２／０６２４６７（ＷＯ，Ａ１）

【文献】特開２０１９－１０２１１９（ＪＰ，Ａ）

【文献】特開２０１７－０２７５３５（ＪＰ，Ａ）

【文献】特開２０１６－１９７２７５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０２８７５３５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／１０

Ｇ０６Ｆ １２／００

(57)【特許請求の範囲】

【請求項1】

3次元(3D)メモリデバイスの入力/出力電圧トレーニングのための方法であって、
(1)オンダイ終端(ODT)イネーブル状態にて基準電圧値を設定するステップと、
(2)前記3Dメモリデバイスを、ライトトレーニングプロセスを行うように制御するステップと、
(3)さらなるライトトレーニングプロセスが必要とされるかどうかを判定するステップと、
(4)前記さらなるライトトレーニングプロセスが必要とされると判定したことに応答して、操作(1)、(2)、および(3)を繰り返すステップと、
(5)前記さらなるライトトレーニングプロセスが必要とされないと判定したことに応答して、前記基準電圧値を最適化基準電圧値として設定するステップと、を含む、方法。

【請求項2】

前記基準電圧値を設定するステップが、前記オンダイ終端(ODT)イネーブル状態であるか、またはODTディセーブル状態であるかに関係なく行われる、請求項1に記載の方法。

【請求項3】

前記基準電圧値を設定するステップが、
主電圧源を、第1のトリミング信号を使用することよって、基準電圧生成信号を生成するように制御するステップを含む、請求項1に記載の方法。

【請求項4】

前記基準電圧値を設定するステップがさらに、
電圧ブースタを、第2のトリミング信号およびブースタイネーブル制御信号を使用することによって、基準電圧ブースト信号を生成するように制御するステップを含む、請求項3に記載の方法。

【請求項5】

前記基準電圧値を設定するステップがさらに、
少なくとも前記基準電圧生成信号および前記基準電圧ブースト信号に基づき前記基準電圧値を生成するステップを含む、請求項4に記載の方法。

【請求項6】

前記基準電圧値を設定するステップがさらに、
基準電圧を、前記ブースタイネーブル制御信号の第1の高レベルの第1の期間に、それまでの値からデフォルト値に変えるステップと、
前記基準電圧を、前記ブースタイネーブル制御信号の第2の高レベルの第2の期間に、前記デフォルト値からライトトレーニング用の新しい値に変えるステップと、を含む、請求項5に記載の方法。

【請求項7】

前記基準電圧値を設定するステップがさらに、
電圧ブースタを、前記第1のトリミング信号およびブースタイネーブル制御信号を使用することによって、基準電圧ブースト信号を生成するように制御するステップと、
基準電圧開始回路を、前記第1のトリミング信号および開始イネーブル制御信号を使用することによって、基準電圧開始信号を生成するように制御するステップと、を含む、請求項3に記載の方法。

【請求項8】

前記基準電圧値を設定するステップがさらに、
少なくとも前記基準電圧生成信号、前記基準電圧ブースト信号、および前記基準電圧開始信号に基づき、前記基準電圧値を生成するステップを含む、請求項7に記載の方法。

【請求項9】

前記基準電圧値を設定するステップがさらに、
基準電圧を、前記開始イネーブル制御信号の高レベルの第1の期間に、それまでの値からデフォルト値に変えるステップと、
前記基準電圧を、前記ブースタイネーブル制御信号の高レベルの第1の期間に、それまでの値からデフォルト値に変えるステップと、を含む、請求項7に記載の方法。

【請求項10】

前記ライトトレーニングプロセスを行うステップが、データ書き込み操作およびデータ読み出し操作を行うステップと、
少なくとも前記データ読み出し操作の結果に基づき、前記さらなるライトトレーニングプロセスが必要とされるかどうかを判定するステップと、を含む、請求項1に記載の方法。

【請求項11】

メモリセルアレイと、
前記メモリセルアレイと結合された周辺回路であって、
(1)オンダイ終端(ODT)イネーブル状態にて基準電圧値を設定することと
(2)前記メモリセルアレイを、ライトトレーニングプロセスを行うように制御することと、
(3)さらなるライトトレーニングプロセスが必要とされるかどうかを判定することと、
(4)前記さらなるライトトレーニングプロセスが必要とされると判定したことに応答して、操作(1)、(2)、および(3)を繰り返すことと、
(5)前記さらなるライトトレーニングプロセスが必要とされないと判定したことに応答して、前記基準電圧値を最適化基準電圧値として設定することと、を行うように構成された制御回路を含む、周辺回路と、
を備える3次元(3D)メモリデバイス。

【請求項12】

前記制御回路がさらに、前記基準電圧値を前記オンダイ終端(ODT)イネーブル状態であるか、またはODTディセーブル状態であるかに関係なく設定するように構成されている、請求項11に記載のデバイス。

【請求項13】

前記周辺回路がさらに、
前記制御回路から第1のトリミング信号を受信し、基準電圧生成信号を生成するように構成された主電圧源を含む、請求項11に記載のデバイス。

【請求項14】

前記周辺回路がさらに、
前記制御回路から第2のトリミング信号およびブースタイネーブル制御信号を受け取り、基準電圧ブースト信号を生成するように構成された電圧ブースタを含む、請求項13に記載のデバイス。

【請求項15】

前記周辺回路がさらに、
少なくとも前記基準電圧生成信号および前記ブースタイネーブル制御信号に基づき、前記基準電圧値を生成するように構成されたマルチプレクサを含む、請求項14に記載のデバイス。

【請求項16】

前記マルチプレクサが、
基準電圧を、前記ブースタイネーブル制御信号の第1の高レベルの第1の期間に、それまでの値からデフォルト値に変えることと、
前記基準電圧を、前記ブースタイネーブル制御信号の第2の高レベルの第2の期間に、前記デフォルト値からライトトレーニング用の新しい値に変えることと、を行うように構成されている、請求項15に記載のデバイス。

【請求項17】

前記周辺回路がさらに、
前記制御回路から前記第1のトリミング信号およびブースタイネーブル制御信号を受け取り、ブースタイネーブル制御信号を生成するように構成された電圧ブースタと、
前記制御回路から前記第1のトリミング信号および開始イネーブル制御信号を受け取り、基準電圧開始信号を生成するように構成された基準電圧開始回路と、を含む、請求項13に記載のデバイス。

【請求項18】

前記周辺回路がさらに、
少なくとも前記基準電圧生成信号、前記ブースタイネーブル制御信号、および前記基準電圧開始信号に基づき、前記基準電圧値を生成するように構成されたマルチプレクサを含む、請求項17に記載のデバイス。

【請求項19】

前記マルチプレクサがさらに、
基準電圧を、前記開始イネーブル制御信号の高レベルの第1の期間に、それまでの値からデフォルト値に変えることと、
前記基準電圧を、前記ブースタイネーブル制御信号の高レベルの第1の期間に、それまでの値からデフォルト値に変えることと、を行うように構成されている、請求項18に記載のデバイス。

【請求項20】

前記制御回路がさらに、
前記メモリセルアレイを、データ書き込み操作およびデータ読み出し操作を行うように制御することと、
少なくとも前記データ読み出し操作の結果に基づき、前記さらなるライトトレーニングプロセスが必要とされるかどうかを判定することと、を行うように構成されている、請求項11に記載のデバイス。

【請求項21】

請求項11に記載の3Dメモリデバイスと、前記3Dメモリデバイスを制御するように構成されたメモリコントローラと、で構成されている、メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、半導体技術の分野に関するものであり、より具体的には、3次元(3D)メモリのための入出力電圧トレーニングのための方法、関連システム、および関連媒体に関するものである。

【背景技術】

【0002】

製造コストを削減し記憶密度を増大するためにメモリデバイスがより小さなダイサイズに縮小されるにつれて、平面型メモリセルを縮小することは、処理技術の限界と信頼性の問題のために課題となっている。3次元NAND型フラッシュメモリデバイスなどの3次元(3D)メモリアーキテクチャは、平面型メモリセルにおける密度や性能の限界に対処することができる。3次元NAND型フラッシュメモリデバイスとホスト(プロセッサデバイスなど)または他の集積回路(IC:Integrated Circuit)デバイスとの間で通信される信号の精度を向上させるため、これらのデバイス内の回路(受信機や送信機など)を較正するために多くの従来技術が利用可能である。3次元NAND型フラッシュメモリデバイスの初期化手順には、電源投入と初期化、ZQ較正、Vref DQ較正、リード/ライトトレーニングの4つのフェーズを含めることができる。

【発明の概要】

【課題を解決するための手段】

【0003】

本開示では、3次元(3D)メモリデバイスおよび入出力電圧トレーニングの方法の態様が説明される。

【0004】

本開示の一態様は、3次元(3D)メモリデバイスの入出力電圧トレーニングのための方法を提供する。この方法は、(1)オンダイ終端(ODT:On-Die Termination)イネーブル状態に基準電圧値を設定する操作と、(2)3Dメモリデバイスをライトトレーニングプロセス(write training process)を行うように制御する操作と、(3)さらなるライトトレーニングプロセスが必要であるかどうかを判定する操作と、(4)さらなるライトトレーニングプロセスが必要とされると判定したことに応答して、操作(1)、(2)および(3)を繰り返す操作と、(5)さらなるライトトレーニングプロセスが必要とされないと判定したことに応答して、基準電圧値を最適化基準電圧値として設定する操作と、で構成することができる。

【0005】

いくつかの実施形態では、基準電圧値を設定することは、オンダイ終端(ODT)イネーブル状態であれODTディセーブル状態であれ、行われる。

【0006】

いくつかの実施形態では、基準電圧値を設定することは、第1のトリミング信号を用いて、主電圧源を制御して基準電圧生成信号を生成することを含む。

【0007】

いくつかの実施形態では、基準電圧値を設定することは、第2のトリミング信号とブースタイネーブル制御信号(booster enable control signal)を用いて、電圧ブースタを制御し、基準電圧ブースト信号を生成することをさらに含む。

【0008】

いくつかの実施形態では、基準電圧値を設定することは、少なくとも基準電圧生成信号および基準電圧ブースト信号に基づいて基準電圧値を生成することをさらに含む。

【0009】

いくつかの実施形態では、基準電圧値を設定することはさらに、ブースタイネーブル制御信号の第1の高レベルの第1の期間に基準電圧をそれまでの値からデフォルト値に変更することと、ブースタイネーブル制御信号の第2の高レベルの第2の期間に基準電圧をデフォルト値からライトトレーニング用の新しい値に変更することと、を含む。

【0010】

いくつかの実施形態では、基準電圧値を設定することはさらに、第1のトリミング信号とブースタイネーブル制御信号を用いて電圧ブースタを制御し、基準電圧ブースト信号を生成することと、第1のトリミング信号と開始イネーブル制御信号を用いて基準電圧開始回路を制御し、基準電圧開始信号を生成することを含む。

【0011】

いくつかの実施形態では、基準電圧値を設定することは、少なくとも基準電圧生成信号、基準電圧ブースト信号、および基準電圧開始信号に基づいて基準電圧値を生成することをさらに含む。

【0012】

いくつかの実施形態では、基準電圧値を設定することは、開始イネーブル制御信号の高レベルの第1の期間に基準電圧をそれまでの値からデフォルト値に変更することと、ブースタイネーブル制御信号の高レベルの第1の期間に基準電圧をそれまでの値からデフォルト値に変更することとをさらに含む。

【0013】

いくつかの実施形態では、ライトトレーニングプロセスを行うことは、データ書き込み操作およびデータ読み出し操作を行うことと、さらなるライトトレーニングプロセスが必要かどうかを少なくともデータ読み出し操作の結果に基づいて決定することとを含む。

【0014】

本開示の別の態様は、メモリセルアレイと、メモリセルアレイと結合された周辺回路とを含む、3次元(3D)メモリデバイスを提供する。この周辺回路は、(1)オンダイ終端(ODT)イネーブル状態における基準電圧値を設定し、(2)メモリセルアレイを制御してライトトレーニングプロセスを行い、(3)さらなるライトトレーニングプロセスが必要かどうかを判定し、(4)さらなるライトトレーニングプロセスが必要と判定したことに応答し、(1)、(2)、および(3)の操作を繰り返し、(5)さらなるライトトレーニングプロセスが必要ないと判定したことに応答し、基準電圧価を最適化基準電圧値と設定するように構成された制御回路を含む。

【0015】

いくつかの実施形態では、論理制御回路は、オンダイ終端(ODT)イネーブル状態であれODTディセーブル状態であれ関係なく、基準電圧値を設定するようにさらに構成されている。

【0016】

いくつかの実施形態では、周辺回路は、論理制御回路から第1のトリミング信号を受信し、基準電圧生成信号を生成するように構成された主電圧源をさらに含む。

【0017】

いくつかの実施形態では、周辺回路は、第2のトリミング信号と論理制御回路からのブースタイネーブル制御信号を受信して基準電圧ブースト信号を生成するように構成された電圧ブースタをさらに含む。

【0018】

いくつかの実施形態では、周辺回路は、少なくとも基準電圧生成信号とブースタイネーブル制御信号とに基づいて、基準電圧値を生成するように構成されたマルチプレクサをさらに含む。

【0019】

いくつかの実施形態では、マルチプレクサは、ブースタイネーブル制御信号の第1の高レベルの第1の期間に、基準電圧をそれまでの値からデフォルト値に変更し、ブースタイネーブル制御信号の第2の高レベルの第2の期間に、基準電圧をデフォルト値からライトトレーニング用の新しい値に変更するように構成される。

【0020】

いくつかの実施形態では、周辺回路は、第1のトリミング信号と論理制御回路からのブースタイネーブル制御信号とを受信して、ブースタイネーブル制御信号を生成するように構成された電圧ブースタと、第1のトリミング信号と論理制御回路からの開始イネーブル制御信号とを受信して、基準電圧開始信号を生成するように構成された基準電圧開始回路とをさらに含む。

【0021】

いくつかの実施形態では、周辺回路は、少なくとも基準電圧生成信号、ブースタイネーブル制御信号、および基準電圧開始信号に基づいて、基準電圧値を生成するように構成されたマルチプレクサをさらに含む。

【0022】

いくつかの実施形態では、マルチプレクサは、開始イネーブル制御信号の高レベルの第1の期間に、基準電圧をそれまでの値からデフォルト値に変更することと、ブースタイネーブル制御信号の高レベルの第1の期間に、基準電圧をそれまでの値からデフォルト値に変更することとを行うようにさらに構成される。

【0023】

いくつかの実施形態では、制御回路は、メモリセルアレイを制御して、データ書き込み操作およびデータ読み出し操作を行うように、かつ、少なくともデータ読み出し操作の結果に基づいて、さらなるライトトレーニングプロセスが必要であるかどうかを判定するように、さらに構成される。

【0024】

本開示の別の態様は、上記の3Dメモリデバイスと、3Dメモリデバイスを制御するように構成されたメモリコントローラとを備えるメモリシステムを提供する。

【0025】

本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らせば、当業者なら理解することができる。

【0026】

本明細書に組み込まれ、本明細書の一部を構成する添付図面は、本開示の態様を例示し、説明とともに、本開示の原理を説明し、関連技術に精通した者が本開示を製造かつ使用することを可能にするためにさらに役立つものである。

【図面の簡単な説明】

【0027】

【図1A】本開示のいくつかの態様による、メモリデバイスを有する例示的なシステムのブロック図である。

【図1B】本開示のいくつかの態様による、メモリデバイスを有する例示的なメモリカードの図である。

【図1C】本開示のいくつかの態様による、メモリを有する例示的なソリッドステートドライブ(SSD:Solid-State Drive)の図である。

【図2】いくつかの態様による、メモリシステムのハードウェアモジュール構成の一例の概略ブロック図である。

【図3】本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイスの概略回路図である。

【図4A】本開示のいくつかの態様による、例示的な3次元(3D)メモリアレイ構造の一部の斜視図である。

【図4B】本開示のいくつかの態様による、平面図における例示的な3Dメモリデバイスの概略図である。

【図5】本開示のいくつかの態様による、NAND基準電圧印加のための例示的な回路の概略ブロック図である。

【図6】本開示のいくつかの態様による、NANDメモリのIO基準電圧トレーニングの例示的方法600の概略フローチャートを示す。

【図7】本開示のいくつかの態様による、第1の基準電圧をトレーニングするための図6の方法の例示的な操作の概略的なタイミング図を示す。

【図8A】本開示のいくつかの態様による、NANDメモリデバイスのIO基準電圧トレーニングのための例示的な周辺回路の概略ブロック図である。

【図8B】図8Aの本開示のいくつかの態様による、第1の基準電圧をトレーニングするための図6の方法の例示的な操作の概略的なタイミング図を示す。

【図9A】本開示のいくつかの他の態様による、NANDメモリデバイスのIO基準電圧トレーニングのための例示的な周辺回路の概略ブロック図である。

【図9B】図9Aの本開示のいくつかの態様による、第1の基準電圧をトレーニングするための図6の方法の例示的な操作の概略的なタイミング図を示す。

【図10A】本開示のいくつかの態様による、例示的な抵抗分割器の概略回路図である。

【図10B】本開示のいくつかの態様による、基準電圧生成器とアナログバッファの例示的な組み合わせの概略回路図である。

【図11】本開示のいくつかの態様による、例示的なコンピュータシステムの概略ブロック図である。

【発明を実施するための形態】

【0028】

全体を通して同じ参照文字が対応する要素を同定している図面との絡みで捉えると、以下に明示する発明を実施するための形態から、本開示の特徴および利点がより明らかになるであろう。図面では、同じ参照番号がほぼ同一の機能上同様な要素、および/またはほぼ同一の構造上同様な要素を示す。ある要素が最初に登場する図面は、対応する参照番号の一番左で示している。

【0029】

本開示の態様について、添付図面を参照しながら説明する。

【0030】

具体的な構成および配置を述べているが、これは単に理解を助ける目的のものであることを理解されたい。当業者であれば、本開示の趣旨および範囲を外れぬ限りそれ以外の構成および配置を使用できることが分かるであろう。当業者には、本開示が様々なそれ以外の用途にも採用されてもよいことが明らかであろう。

【0031】

本明細書において、「一態様」、「ある態様」、「ある態様例」、「いくつかの態様」などと言うのは、記載の態様が、特定の特徴、構造、または特性を含むことができるが、あらゆる態様が、必ずしも特定の特徴、構造、または特性を含まなくてもよいことを示すことに留意されたい。また、このような言い回しは、必ずしも同じ態様のことを言っているのではない。さらに、特定の特徴、構造、または特性をある態様との絡みで説明している場合、はっきりと述べている、いないに関わらず、それ以外の態様と絡んでいるこのような特徴、構造、または特性にも及ぶことは、当業者の知識の範囲にある。

【0032】

大抵、専門用語は、文脈上の使用法から少なくとも一部理解することができる。例えば、少なくとも一部文脈に応じて、本明細書で使用する際の「1つまたは複数」という用語は、如何なる特徴、構造、または特性も単数の意味合いで述べるのに使用していることも、如何なる特徴、構造、または特性も複数の意味合いで述べるのに使用していることもある。同様に、「ある(a)」、「ある(an)」、または「その(the)」などの用語もまた、少なくとも一部文脈に応じて、単数使用法を伝えることも複数使用法を伝えることもあることを理解することを理解することができる。また、「に基づく」という用語は、必ずしも、排他的な一連の要因を目的とするものではなく、また文脈に少なくとも一部応じて、必ずしもはっきりと述べていないさらなる要因の存在を許してもよいものである、ということが分かるものである。

【0033】

すぐに分かるはずであるが、本開示にある「の上に(on)」、「の上に(above)」、および「の上に(over)」の意味は、「の上に(on)」が、何か「の上に直に」だけではなく、それらの間に中間特徴や層がある何か「の上に」も含む、といった最も広義に解釈されるべきである。また、「の上に(above)」または「の上に(over)」は、何か「の上に(above)」、または何か「の上に(over)」の意味だけではなく、それらの間に中間特徴も層もない何か「の上に(on)」または何か「の上に(above)」(すなわち、直に何かの上に)を意味することも含むことができる。

【0034】

また、「の下に(beneath)」「の下に(below)」「下部の(lower)」、「の上に(above)」、「上部の(upper)」などの空間相対用語は、本明細書では、図に示す通りのある要素または特徴の別の要素または特徴との関係を説明するのに説明の便宜上使用していることがある。空間相対用語は、図に表す向きの他に使用またはプロセスステップにおけるデバイスの様々な向きを網羅する目的の用語である。別のやり方で装置を方向付けてもよく(90度回転またはそれ以外の向きに)、本明細書で使用する空間相対用語は、それに従って同様に解釈することができるものである。

【0035】

本明細書で使用する際、「基板」という用語は、後続の材料層が上に加えられる材料を指す。基板には、「上」面と「底」面とがある。通常、基板の前面は、半導体デバイスが形成される箇所であり、それ故、半導体デバイスは、特に断りのない限り、基板の表面に形成されている。底面は、前面と反対側であり、それ故、基板の底面は、基板の表面と反対側である。基板そのものがパターン化されていることがある。基板の上に加えられた材料がパターン化されていることも、パターン化されないままであることもある。さらにまた、基板には、シリコン、ゲルマニウム、ゲルマニウム砒素、リン化リンジウムなどの広範な半導体材料を含むことがある。その代わりに、基板がガラス、プラスチック、またはサファイアウエハなどの非導電材料で作られていることがある。

【0036】

本明細書で使用する際、「層」という用語は、厚みのある領域を含む材料部分を指す。層には表面と底面があり、層の底面は基板に相対的に近く、表面は、基板から相対的に離れている。層が基礎となる構造または覆っている構造の全体に及んでいてもよく、その範囲が基礎となる構造または覆っている構造の範囲に満たなくてもよい。さらに、層は、その厚みが途切れのない構造の厚みに満たない一様な途切れのない構造であっても非一様な途切れのない構造の領域であってもよい。例えば、途切れのない構造の上面と底面との間の如何なる水平面集合間にでも、または途切れのない構造の上面および底面に、層があってもよい。層は、水平にでも、垂直にでも、かつ/または先細面に沿っていても延びていてよい。基板は、層であってもよく、それに1つまたは複数の層があってもよく、かつ/またはそれ上に、その上に、かつ/またはその下に1つまたは複数の層があってもよい。層が複数の層であってもよい。例えば、相互接続層としては、1つまたは複数の伝導接触層(接点、相互接続線、および/または垂直相互接続アクセス(VIA:Viertical Interconnect Access)が形成されている)を挙げることができる。

【0037】

本開示では、説明の便宜上、「段」という用語は、垂直方向に沿ってほぼ同じ高さである要素を指すために使用している。例えば、ワード線および下地ゲート絶縁層を「段」としてもよく、ほぼ同じ高さであるワード線をワード線段などとしていることもある。

【0038】

本明細書で使用する際、「名目上(nominal/nominally」という用語は、望ましい値を上回る値域および/または望ましい値を下回る値域を伴う、生産または加工の設計段階中に設定された、構成要素またはプロセスステップの特性またはパラメータの望ましい値すなわち目標値を指す。値域は、製造工程または許容範囲における些細なバラツキに起因するものであり得る。本明細書で使用する際、「約」という用語は、対象の半導体デバイスに伴う特定の技術ノードに基づきばらつくことがある所与の数量の値を示すものである。特定の技術ノードに基づき、「約」という用語は、例えば、値の10～30%(例えば値の±10%、±20%、または±30%)範囲でばらつく所与の数量の値を示すことができる。

【0039】

本開示では、「水平の/水平に/側方の/側方に」という用語は、基板の側面に名目上平行であるという意味であり、「垂直の」または「垂直に」という用語は、基板の側面に名目上直角であるという意味である。

【0040】

本明細書で使用する際、「3Dメモリ」という用語は、メモリ列が基板に対して垂直方向に延びるように、側方向き基板にメモリセルトランジスタストリング(本明細書では、NANDストリングなどの「メモリストリング」としている)が垂直に向く3次元(3D:Three-Dmensional)半導体デバイスを指す。

【0041】

オープンNANDフラッシュインターフェース(ONFI:Open NAND Flash Interface)規格は、NANDインターフェース用のインターフェースの規格であり、NANDフラッシュメモリデバイスとそれ以外のデバイス(例えば、プロセッサデバイスなどのホスト)との通信が挙げられる。技法規定のNANDメモリデバイス入力/出力(IO)インターフェース(NANDインターフェース)は、秒当たり最高800メガトランスファ(MT/s)の最高速度で作動する。これからのストレージソリューションは、大記憶容量を備えるために、NANDインターフェースに対して周辺機器相互接続エクスプレス(PICe:Peripheral Component Interconnect Express)第3世代、第4世代(PCIe-Gen3/4)、およびユニバーサルフラッシュストレージバージョン3.0(UFS:Universal Flash Storage version 3.0)以降などのホストインターフェースを目標とする。PCIe/UFSホストインターフェースに詰め込むチャネルを減らすために、NANDインターフェース速度は、NANDインターフェースにより規定のIOインターフェース速度よりもかなり素早くスケールアップする必要がある(例えば、最高1600MT/s以上)。いくつか最近開発されたNANDインターフェース(例えば、トグルモードNANDインターフェース)では、最高1200MT/zまで速度を上げることができる。

【0042】

比較的高い速度(例えば、最高1600MT/s以上)でIOインターフェースを作動すると、チャネルロス、NAND内部バラツキ(例えば、プロセス・電圧・温度(PVT)および内部タイミングの不整合に起因する)とホスト側継承ロス(例えば、ホスト側DQ(データ)とDQS(クロック)との不整合に起因する)に起因する著しいACタイミングマージンロスを被る。これらの要因は、リードACタイミングマージンロスすなわち不正確なリードデータ(例えば、NANDデバイスからホストに転送されたデータ)の結果となる可能性がある。このようなロスは、特により上位のマルチダイスタッキングNANDメモリデバイスではかなり悪くなる可能性がある。このようなロスを克服することは、過度の電力消費をもたらす可能性がある。別のNAND実装形態では、より多くのダイスタックを収容するために、ホストとNANDメモリデバイスとの間に中間デバイスを使用することを伴う。このような中間デバイス(例えば、インターフェースチップ、リピーター、リタイマー)を比較的高い速度で作動させることもまた、リードタイミングマージンロスすなわち不正確なリードデータをもたらす可能性のある著しいACタイミングマージンロスを被る可能性がある。

【0043】

データトレーニング特徴には、重負荷システムにおいて800MT/sを超えて作動するNANDデバイスが対応することができる。デジタルコマンドコントロール(DCC:Digital Command Control)トレーニングは、NANDがRE_t/c信号のデューティサイクル不整合を補う場合の特徴である。リード/ライトDQトレーニングは、ホストが非整合DQSパスにより生じるDQS信号とDQ信号とを整合させる場合の特徴である。リードDQトレーニングは、DQピンのそれぞれに16ビットのユーザ規定のパターンを出力する機能である。これは、合計16バイトがNANDデバイスにより出力されることを意味する(32バイトパターンを提供するベンダがあってもよいことに留意のこと)。

【0044】

図1Aには、本開示のいくつかの態様による、メモリデバイスを備える例示的なシステム100のブロック図を示す。システム100は、携帯電話、ディスクトップコンピュータ、ラップトップコンピュータ、タブレット、ビークルコンピュータ、ゲーム機、プリンタ、ポジショニングデバイス、ウェアラブル電子機器、スマートセンサ、仮想現実(VR:Virtual Reality)デバイス、拡張現実(AR:Argument Reality)デバイス、またはストレージを備えるそれ以外の適切なデバイスであってもよい。図1Aに示す通り、システム100は、ホスト108と、1つまたは複数のメモリデバイス104およびメモリコントローラ106を備えるメモリシステム102とを含み得る。ホスト108は、中央処理装置(CPU:Central Processing Unit)などの電子機器のプロセッサ、またはアプリケーションプロセッサ(AP:Application Processor)などのシステム-オン-チップ(SoC:System-on-Chip)であってもよい。ホスト108は、メモリデバイスとの間でデータを送受信するように構成されていてもよい。

【0045】

メモリデバイス104は、NANDフラッシュメモリデバイスなど、本明細書に開示の如何なるメモリデバイスであってもよい。本開示の範囲と矛盾せず、メモリコントローラ106は、マルチパスプログラミングの非ラストプログラミングパスにおいて、それらがそれぞれの検証操作をパスしたとしても、NGS操作がすべてのメモリセルに対し有効になっている、といったメモリデバイス104に対してマルチパスプログラミングを制御することができる。ワード線ドライバなどの周辺機器は、選択ワード線につなげられた各メモリストリングのDSCに低電圧、例えば対地(GND:GroND)電圧を掛け、非ラストプロラミングパス中に、選択ワード線につなげられたすべてのメモリセルに対してNGS操作を有効にすることができる。

【0046】

いくつかの実装形態により、メモリコントーラ106が、メモリデバイス104およびホスト108につなげられ、メモリデバイス104を制御するように構成されている。メモリコントローラ106は、メモリデバイスに記憶されたデータを管理し、ホスト108と通信することができる。いくつかの実装形態では、メモリコントローラ106は、パーソナルコンピュータ、デジタルカメラ、携帯電話などの電子機器において使用する、セキュアデジタル(SD:Secure Digital)カード、コンパクトフラッシュ(登録商標)(CF:Compact Flash)カード、ユニバーサルシリアルバス(USB:Universal Serial Bus)フラッシュドライブなどの媒体のような低デューティサイクル環境で作動するように設計されている。いくつかの実装形態では、メモリコントローラ106は、スマートフォン、タブレット、ラップトップコンピュータなどのモバイル機器、およびエンタープライスストレージアレイ用のデータストレージとして使用される、高ディーティサイクル環境SSDまたは埋め込み型マルチメディアカード(eMMC:embedded MultiMedia-Card)において作動するように設計されている。メモリコントローラ106は、読み出し操作、消去操作、およびプログラム操作などのメモリデバイス104の操作を制御するように構成されていてもよい。メモリコントローラ106はまた、メモリデバイス104に記憶されたまたは記憶されるデータに対して、バッドブロック管理、ガベージコレクション、論理アドレス-物理アドレス変換、ウェアレベリングなどが挙げられるが、それらに限るわけではない、様々な機能を管理するように構成されていてもよい。いくつかの実装形態では、メモリコントローラ106はさらに、メモリデバイス104から読み取ったデータまたはメモリデバイス104に書き込んだデータに対して誤り訂正コード(ECC:Error Collection Code)を処理するように構成されている。メモリコントローラとともに、例えばプログラミングメモリデバイス104も、それ以外の適切な機能を果たすことができる。メモリコントローラ106は、特定の通信プロトコルに従って、外部デバイス(例えば、ホスト108)と通信することができる。例えば、メモリコントローラ106は、USBプロトコル、MMCプロトコル、周辺機器相互接続(PCI:Peripheral Component Interconnect)プロトコル、PCI-エクスプレス(PCI-E:PCI-Express)プロトコル、先進技術アタッチメント(ATA:Advanced Technology Attachment)プロトコル、シリアル-ATAプロトコル、パラレル-ATAプロトコル、スモールコンピュータスモールインターフェース(SCCI:Small Computer Small Interface)プロトコル、エンハンストスモールディスクインターフェース(ESDI:Enhanced Small Disk Interface)プロトコル、インテグレーディドドライブエレクトロニクス(IDE:Integrated Drive Electronics)プロトコル、ファイアワイヤプロトコルなど、様々なインターフェールプロトコルのうちの少なくとも1つを通して、外部デバイス(例えば、ホスト108)と通信することができる。

【0047】

メモリコントローラ106と1つまたは複数のメモリデバイス104とを統合して、様々な類のストレージデバイスにすることができ、例えば、それは、ユニバーサルフラッシュストレージ(UFS:Univeresal Frash Storage)パッケージまたはeMMCパッケージなどと同じパッケージに含まれてもよい。すなわち、メモリシステム102は、様々な類のエンド電子製品に実装、統合され得る。図1Bに示す一例では、メモリコントローラ106と1つのメモリデバイス104とを統合して、メモリカード112にすることができる。メモリカード122としては、PCカード(PCMCIA、パーソナルコンピュータメモリカード国際協会)、CFカード、スマートメディア(SM:Smart Media(登録商標))カード、メモリスタック、マルチメディアカード(MMC、RS-MMC、MMCmicro)、SDカード(SD、miniSD、microSD、SDHC)UFSなどを挙げることができる。メモリカード112としてはさらに、メモリカード112をホスト(例えば、図1Aにあるホスト108)とつなげるメモリカードコネクタ114を挙げることができる。図1Cに示すような別の例では、メモリコントトローラ106と複数のメモリデバイス104とを統合して、SSD116にすることができる。SSD116にはさらに、SDD116をホスト(例えば、図1Aにあるホスト108)とつなげるSSDコネクタ118を含めることができる。いくつかの実装形態では、SSDの記憶容量および/または作動速度は、メモリカード112のものよりも大きい。

【0048】

図2は、メモリセルアレイ202と、ページバッファ204、列デコーダ/ビット線ドライバ206、行デコーダ/ワード線ドライバ208、電圧生成器210、制御論理212、レジスタ214、およびインターフェース216を含む周辺回路を有する例示的なメモリデバイス104、例えばNANDフラッシュメモリの図である。図3は、メモリセルアレイ202と、メモリセルアレイ202に結合された周辺回路302とを含む例示的なメモリデバイス104の概略回路図である。図示を容易にするために、図2および図3におけるいくつかの構成要素は一緒に説明される。周辺回路302は、図2におけるページバッファ204、列デコーダ/ビット線ドライバ206、行デコーダ/ワード線ドライバ208、電圧生成器210、制御論理212、レジスタ214、およびインターフェース216を含むことができる。いくつかの実施例では、追加の周辺回路も含まれ得ることが理解される。

【0049】

いくつかの態様では、電圧生成器210は、複数のチャージポンプおよびリニアレギュレータを含むことができる。いくつかの態様では、メモリセルアレイは、複数の平面(すなわち、平面0、平面1、平面2、および平面3)を含むことができる。図2は4つの平面(平面0、平面1、平面2、および平面3)を示すが、いくつかの他の態様では、NANDダイは、4つの平面(例えば、1、2、6、8、など)より少なくまたはより多くに分割されてもよい。平面は、メモリブロックにグループ化され得る複数のメモリセルを含む。メモリブロックは、典型的には、NANDフラッシュダイにおける最小の消去可能な実体である。一例では、メモリブロックは、同じビット線に結合される多数のセルを含む。メモリブロックは、セルの1ページまたは複数ページを含む。ページの大きさは、実装によって異なることがある。一例では、ページのサイズは16kBである。16kB未満または16kB以上のページサイズも可能である(例えば、512B、2kB、4kBなど)。

【0050】

図3に示す通り、メモリセルアレイ202は、メモリセル306が、各々が基板(図示せず)の上に垂直に延びるNANDメモリストリング308のアレイの形態で提供されるNANDフラッシュメモリセルアレイとすることができる。いくつかの実装形態では、各NANDメモリストリング308は、直列に結合され、垂直に積み重ねられた複数のメモリセル306を含む。各メモリセル306は、メモリセル306の領域内に捕捉された電子の数に依存する、電気電圧または電荷などの連続的なアナログ値を保持することができる。各メモリセル306は、フローティングゲートトランジスタを含むフローティングゲート型のメモリセル、またはチャージトラップトランジスタを含むチャージトラップ型のメモリセルのいずれかであることができる。一例では、メモリセル306は、交換ゲートを有するトランジスタを含む。置換ゲートを有するメモリセル306は、典型的には、低抵抗ゲート(例えば、タングステンゲート)と、ゲートとチャネルとの間に電荷がトラップまたは蓄積され、1つまたは複数のビット値を示す電荷トラップ層とを有する。別の例では、メモリセル306は、1つまたは複数のビット値を示す電荷を蓄積するフローティングゲート(例えば、高抵抗ポリゲート)を有するトランジスタを含むことができる。他のアーキテクチャも可能である。

【0051】

いくつかの実装形態では、各メモリセル306は、2つの可能なメモリ状態を有する単一レベルセル(SLC:Single-Level Cell)であり、したがって、1ビットのデータを格納することができる。例えば、第1のメモリ状態「0」は、第1の範囲の電圧に対応することができ、第2のメモリ状態「1」は、第2の範囲の電圧に対応することができる。いくつかの実装形態では、各メモリセル306は、4つより多いメモリ状態に1ビットより多いデータを格納することができるマルチレベルセル(MLC:Multi-Level Cell)である。例えば、MLCは、セル当たり2ビット、セル当たり3ビット(トリプルレベルセル(TLC:Triple-Level Cell)とも呼ばれる)、またはセル当たり4ビット(クアッドレベルセル(QLC:Quad-Level Cell)とも呼ばれる)を格納することができる。各MLCは、可能な公称記憶値の範囲を想定してプログラムすることができる。一例として、各MLCが2ビットのデータを格納する場合、MLCは、3つの可能な公称記憶値のうちの1つをセルに書き込むことによって、消去状態から3つの可能なプログラミングレベルのうちの1つを想定するようにプログラムすることができる。4番目の公称記憶値は、消去状態に使用することができる。

【0052】

図3に示す通り、各NANDメモリストリング308は、そのソース端にソースセレクトゲート(SSG:Source Select Gate)310を含み、そのドレイン端にドレインセレクトゲート(DSG:Drain Select Gate)312を含むことができる。SSG310およびDSG312は、それぞれSSGトランジスタおよびDSGトランジスタのゲート電極であり、リード操作およびプログラム操作中に選択されたNANDメモリストリング308(アレイの列)を活性化するように構成することができる。いくつかの実施態様では、同じブロック304内のNANDメモリストリング308のSSG310は、同じソース線(SL:Source Line)314、例えば、共通のSLを介して、グランドに結合される。各NANDメモリストリング308のDSG312は、いくつかの実装による、出力バス(図示せず)を介してそこからデータを読み出すことができるそれぞれのビット線316に結合される。いくつかの実装形態では、各NANDメモリストリング308は、選択電圧(例えば、DSG312を有するトランジスタの閾値電圧以上)または非選択電圧(例えば、0V)を1つまたは複数のDSG線313を介して、それぞれのDSG312に印加することによって、および/または選択電圧(例えば、SSG310を有するトランジスタの閾値電圧以上)または非選択電圧(例えば、0V)を1つまたは複数のSSG線315を介して、それぞれのSSG310に印加することによって選択または非選択するよう構成される。

【0053】

図3に示す通り、NANDメモリストリング308は、複数のブロック304に編成することができ、各ブロックは、共通のソース線314を有することができる。いくつかの実装形態では、各ブロック304は、消去操作の基本データ単位であり、すなわち、同じブロック304上のすべてのメモリセル306は、同時に消去される。隣接するNANDメモリストリング308のメモリセル306は、メモリセル306のどの行が読み取りおよびプログラム操作によって影響を受けるかを選択するワード線318を介して結合することができる。いくつかの実装形態では、各ワード線318は、プログラム操作のための基本データ単位であるメモリセル306のページ320に結合される。ビット単位の1ページ320のサイズは、1ブロック304のワード線318によって結合されたNANDメモリストリング308の数に対応することができる。各ワード線318は、それぞれのページ320の各メモリセル306における複数の制御ゲート(ゲート電極)と、制御ゲートを結合するゲート線とを含むことができる。場合によっては、セレクトゲートトランジスタに隣接するメモリアレイに、ユーザデータを含まないダミーワード線を使用することもできる。このようなダミーワード線は、エッジデータワード線を特定のエッジ効果から保護することができる。

【0054】

周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315、およびDSG線313を介して、メモリセルアレイ202に結合することができる。周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315、およびDSG線313に電圧を印加して、非最終プログラミングパスにおいて提案されたNGS方式を含むマルチパスプログラミングを行うことができる。上述したように、周辺回路302としては、ワード線318、ソース線314、SSG線315、およびDSG線313を介して、各ターゲットメモリセル306との間でビット線316を介して電圧信号および/または電流信号を適用かつ感知することによって、メモリセルアレイ202の操作を促進するのに適した如何なる回路も挙げることができる。

【0055】

メモリセル306のグループに対するプログラミングシーケンスは、メモリセル306のグループへの意図されたページのすべてのプログラミングを含むことができる。プログラミングシーケンスは、1つまたは複数のプログラミングパスを含むことができる。プログラミングパス(1つまたは複数のプログラミングループを含むことができる)は、1つまたは複数のページをプログラムすることができる。プログラミングパスには、プログラムされるセルに1つまたは複数の有効なプログラム電圧を印加することと、続いて、どのセルがプログラミングを終了したかを決定するために、これらのセルに1つまたは複数のベリファイ電圧を印加すること(その後のプログラミングパスは一般に、プログラミングを終了したセルに有効なプログラム電圧および/またはベリファイ電圧を印加しない)とを含むことができる。セルへの有効なプログラム電圧の印加は、セルの閾値電圧を変更するために、セルの制御ゲートとチャネルとの間の電圧差を変更することを含むことができる。したがって、ワード線(ターゲットセルの制御ゲートに結合される)および/またはセルのチャネルの電圧は、有効なプログラム電圧の適用を効果的に行うために設定することができる。プログラム電圧は一般に、ワード線に印加される電圧を指すので、有効なプログラム電圧は、セルの制御ゲートとチャネルとの間の電圧差(チャネルが0Vに保持されている場合はプログラム電圧と同義であることができる)とすることができる。

【0056】

図4Aは、いくつかの態様による、例示的な3次元(3D)メモリセルアレイ構造400の一部の斜視図である。メモリセルアレイ構造400は、基板430と、基板430の上の絶縁膜431と、絶縁膜431の上のボトムセレクトゲート(BSG:Bottom Select Gate)432の層と、BSG432の上に積層されて「ワード線」(WL:Word Line)とも呼ばれる制御ゲート433の複数の層を含んで、導電層と誘電層の交互の膜スタック435を形成している。制御ゲートの層に隣接する誘電体層は、明確にするために図4には示されていない。

【0057】

各層の制御ゲートは、膜スタック435を貫通するスリット構造416-1、416-2によって分離されている。また、メモリセルアレイ構造400は、トップセレクトゲート(TSG:Top Select Gate)434の層を制御ゲート433のスタックの上に含む。TSG434、コントロールゲート4133およびBSG432のスタックは、「ゲート電極」とも呼ばれる。メモリセルアレイ構造400は、隣接するBSG432間の基板430の部分におけるメモリストリング412およびドープされたソース線領域444をさらに含む。各メモリストリング412は、絶縁膜431および導電層と誘電体層を交互に積層した膜スタック435を貫通して延在するチャネルホール436を含む。また、メモリストリング412は、チャネルホール436の側壁に設けられたメモリフィルム437と、メモリフィルム437を覆うチャネル層438と、チャネル層438に囲まれたコア充填フィルム439と、を含む。制御ゲート433とメモリストリング412との交差部には、メモリセル440を形成することができる。制御ゲート433の下にあるチャネル層438の一部は、メモリセル440のチャネルとも呼ばれる。メモリセルアレイ構造400は、TSG434の上にメモリストリング412と接続された複数のビット線(BL:Bit Line)441をさらに含む。また、メモリセルアレイ構造400は、複数のコンタクト構造414を介してゲート電極と接続された複数の金属インターコネクト線443を含む。膜スタック435の端は、階段状に構成され、ゲート電極の各層に電気的に接続することができる。

【0058】

図4Aでは、例示の目的で、3層の制御ゲート433-1、433-2、および433-3が、1層のTSG434および1層のBSG432とともに示されている。この例では、各メモリストリング412は、制御ゲート433-1、433-2および433-3にそれぞれ対応する3つのメモリセル440-1、440-2および440-3を含むことができる。制御ゲートの数およびメモリセルの数は、記憶容量を増加させるために、3つ以上とすることができる。メモリセルアレイ構造400は、例えば、TSGカット構造、共通ソースコンタクトおよびダミーメモリストリングなどの他の構造も含むことができる。これらの構造は、簡略化のために図4Aには示されていない。

【0059】

図4Bは、本開示のいくつかの態様による、平面図における例示的な3Dメモリデバイス450の概略図である。3Dメモリデバイス450は、メモリプレーン、メモリブロック、メモリフィンガーなどの複数のチャネル構造領域を含むことができ、1つまたは複数の貫通アレイコンタクト(TAC:Through Array Contact)構造が2つの隣接するチャネル構造領域間に形成することができる。図4Bに示されるようないくつかの態様では、3Dメモリデバイス450は、4つ以上のメモリプレーン460を含むことができ、その各々は、複数のメモリブロック465を含むことができる。図4Bに図示された3Dメモリデバイス450のメモリプレーン460の配置および各メモリプレーン460のメモリブロック465の配置は、一例として使用されただけであり、本開示の範囲を限定するものではないことに留意されたい。

【0060】

TAC構造は、3次元メモリデバイスのビット線方向(図では「BL」と表示)に隣接する2つのメモリブロック465によって挟まれ、3次元メモリデバイスのワード線方向(図では「WL」と表示)に沿って延在する1つまたは複数のビット線(BL)TAC領域471と、ワード線方向(WL)の隣接する2つのメモリブロック465によって挟まれ、ワード線方向(BL)に沿って延在する1つまたは複数のワード線(BL)TAC領域473と、各メモリプレーン460の端に位置する1つまたは複数の階段構造(SS:Staircase Structure)TAC領域480と、を含むことができる。

【0061】

いくつかの態様では、3Dメモリデバイス450は、3Dメモリデバイス450の端に一列に配置された複数のコンタクトパッド490を含むことができる。相互接続コンタクトは、3Dメモリデバイス450を、駆動電力を提供し、制御信号を受信し、応答信号を送信するなどの任意の適切なデバイスおよび/またはインターフェースに、電気的に相互接続するために使用することができる。

【0062】

図5を参照すると、本開示のいくつかの態様による、NAND基準電圧印加のための例示的な回路の概略ブロック図が図示されている。NANDメモリデバイスにおいて、高速での信号インテグリティを改善し、IO電力を節約するために、日付変更線DQ[X]の終端様式は、直列スタッド終端論理(SSTL:Series-Stud Terminated Logic)とも呼ばれるセンタータップ終端(CTT:Center Tapped Termination)から擬似オープンドレイン(POD:Pseudo Open Drain)に変更することができる。いくつかの態様では、日付変更線DQ[X]上の信号が0か1かを判断するために、基準電圧Vrefqを使用することができる。このような基準電圧Vrefqは、モードレジスタを使用して設定することができ、基準電圧DQの較正段階中にメモリコントローラによって正しく設定される必要がある。

【0063】

いくつかの態様では、NAND基準電圧DQ較正は、2つの基準電圧を使用することができ、Vrefq1 はアレイデータおよびフィーチャーパラメータ入力用、Vrefq2はコマンドおよびアドレスコード入力用である。図5に示すように、基準電圧生成器510は、第1の基準電圧Vrefq1および第2の基準電圧Vrefq2を生成し、第1および第2の基準電圧Vrefq1、Vrefq2をそれぞれ第1の電圧比較器522および第2の電圧比較器524に伝達することができる。また、日付変更線DQ[X]の信号は、第1の電圧比較器522および第2の電圧比較器524にそれぞれ入力される。

【0064】

第1の電圧比較器522の出力は、データパスパイプライン531およびパラメータインターフェース533に送信することができる。第2の電圧比較器524の出力は、コマンドおよびアドレスインターフェース535に送信することができる。データパスパイプライン531から出力されたアレイデータは、メモリセルアレイ542に書き込むことができる。パラメータインターフェース533から出力されたデータパラメータデータと、コマンドおよびアドレスインターフェース535から出力されたコマンドおよびアドレスデータは、制御ロジック544に送信され、特徴パラメータとコマンドおよびアドレスコードを生成することができる。

【0065】

図6を参照すると、本開示のいくつかの態様による、NANDメモリデバイスのIO基準電圧トレーニングの例示的な方法600の概略フローチャートが図示されている。いくつかの態様では、方法600は、トレーニングプロセスを使用することによってIO基準電圧を調整し、データアイウィンドウを検証するために書き込みおよび読み出し作業を行うことができる。方法600において、基準電圧Vrefqは、上述の第1の基準電圧Vrefq1および第2の基準電圧Vrefq2のうちのいずれか1つを表すために使用され得ることに留意されたい。以下の例では、基準電圧Vrefqは、第1の基準電圧Vrefq1を表すために使用される。

【0066】

図6に示すように、方法600は、新しい基準電圧値が設定され得る作業610で開始することができる(例えば、設定された特徴23h)。いくつかの態様では、作業610は、オンダイ終端(ODT:On-Die Termination)ディセーブル作業(例えば、コマンド18h)の前に行い、ODTイネーブル作業(例えば、コマンド1h)の後に行うことができる。

【0067】

トレーニング法によっては、新しい基準電圧値を設定する前に、第1の基準電圧Vrefq1を非OTDの場合に設定するために、ODT機能を無効にする作業が必要であり、Vrefq1のパラメータデータがその後の処理で正しく入力されるようにするためである。また、基準電圧値を変更した後、さらにODT機能を有効にするための別の操作が必要である。このような従来のトレーニング方法では、Vrefq1をあるレベルに設定するためのコマンドを追加する必要があり、システム終了設定をODTオン状態からODTオフ状態に変更する必要がある。非ターゲットODTの場合に対して、第1のダイがVrefqトレーニングで作業し、第2のダイが第1のダイにODTを提供する場合、メモリとコントローラの設計が複雑になり得る。

【0068】

本開示の学習方法600では、学習フローにおいて、基準電圧の変更前後のODTディセーブル作業およびイネーブル作業を省略することが可能である。そのため、ODTディセーブルコマンド作業とODTイネーブルコマンド作業のための時間を保存できるだけでなく、ODTディセーブルコマンドから設定特徴コマンドまでの待ち時間、設定特徴コマンドからODTイネーブルコマンドまでの待ち時間、ODTイネーブルコマンドからその後のライトトレーニング作業までの待ち時間の全てを保存することができる。

【0069】

図6に示すように、方法600は、作業620および630に進み、ライトトレーニングプロセスのデータ書き込み作業(例えば、コマンド63h)およびデータ読み出し作業(例えば、コマンド64h)を行うことができる。なお、作業620および630は、ODTイネーブルコマンドを実行することなく、作業610に続いて直接行うことができる。

【0070】

いくつかの態様では、送信側でライトトレーニングプロセスを行う場合、コントローラは、コマンド63hに続いてLUNアドレスを発行することができる。LUNアドレスの発行後、ホストはデータパターンを入力し、以下の順序でNANDの出力を確認することで、入力が正常に行われたかどうかを確認することができる。ライトDQのデータサイズは、NANDによって事前に定義され得る。ホストは、get featureコマンド(例:Feature Address=20h、B2)によりデータサイズを認識し、サイズに応じたデータの入力/出力が可能である。ライトトレーニング-データインコマンド(例:コマンド63h)でNANDにデータを書き込んだ後、続くライトトレーニング-データアウトコマンド(例:コマンド64h)で、LUNアドレスによりデータを読み出すことができる。

【0071】

図6に示すように、方法600は、次に、トレーニングプロセスが行われたかどうかの決定が行われる作業640に進むことができる。いくつかの態様では、作業630で読み返されたデータは、さらなるトレーニングが必要であるかどうかを知るために、「予想される」データと比較され得る。作業630で読み返されたデータが「期待される」データと実質的に一致する場合、さらなるトレーニングは必要でないと判定することができる。いくつかの態様では、事前に定義されたデータバイトよりも少ないデータが書き込まれた場合、書き込まれていないレジスタは、読み返されたときに未定義のデータを持つことになる。事前に定義されたデータバイト以上の読み出しが実行された場合、そのデータも未定義で無効なデータとなる。作業640の決定が否定的である場合(640で「N」)、方法600は作業610に戻り、別のトレーニングループを開始することができる。

【0072】

作業640の決定が肯定的である場合(640で「Y」)、方法600は作業650に進み、新しい基準電圧値を最適化基準電圧値として設定することができる(例えば、設定特徴23h)。基準電圧値の変更とライトトレーニングの複数のループの後、コントローラは、最適な基準電圧レベルを確認し、設定特徴パラメータを通じて構成することができる。

【0073】

したがって、方法600は、アルゴリズムを実行して、NANDメモリデバイスでクロックとデータストローブを整列させることができ、アルゴリズムを実行して、NANDメモリデバイスへの正しい読み取りおよび書き込み遅延を把握し、読み取り用のデータアイを中心にすることができ、信号整合性が悪く、データを確実に書き込み、または読み取ることができない場合にエラーを報告することができる。

【0074】

図6のフロー図の上記作業は、図において説明した順序およびシーケンスに限らず、任意の順序またはシーケンスで実行または実施することが可能である。また、図6のフロー図の作業のいくつかは、待ち時間および処理時間を短縮するために、適切な場合には実質的に同時に実行され、または並行して実行され得る。さらに、図6は例としてのみ提供されていることに留意されたい。図6に示される作業の少なくとも1つは、表されたものとは異なる順序で行われ、同時に行われ、または完全に省略され得る。

【0075】

図7を参照すると、本開示のいくつかの態様による、第1の基準電圧Vrefq1をトレーニングする方法600の例示的な作業の概略タイミング図700が図示されている。図7に示すように、Vrefq1値を設定するための設定特徴コマンドを行う第1の作業710の間、<CMD> <ADDR>サイクルの直後の時間t71で、第1の基準電圧のそれまでの値を変更するために、Vrefq1にデフォルト値を設定することができる。時間t72から時間t73までの期間、デフォルト値のVrefq1を<Parameter data>サイクルの間に使用することができる。作業710の後、待機作業720において、第1の基準電圧Vrefq1を新しい値に設定することができる。いくつかの態様では、待機作業720は、第1の基準電圧Vrefq1が新しい値で安定するまで、約0.1μs～約2μs(例えば、約1μs)の任意の値など、任意の適切な時間だけ持続することができる。待機作業720の後、ライトトレーニング作業730を行うことができる。時間t74から時間t75までの期間、ライトトレーニングの<Data>サイクルの間、ライトトレーニング用の新しい値を有するVrefq1が使用され得る。第2の基準電圧Vrefq2の値は、全プロセスの間、同じレベルを維持することができることに留意されたい。

【0076】

図8Aを参照すると、本開示のいくつかの態様による、NANDメモリデバイスのIO基準電圧トレーニングのための例示的な周辺回路の概略ブロック図800が図示されている。

【0077】

図8Aに示すように、論理制御回路810は、第1の主電圧源822の出力電圧(例えば、第1の基準電圧生成信号Vregq1_gen)を制御するために、第1のトリミング電圧(例えば、Trim1<N:0>)を生成して第1の主電圧源822に伝達することができる。論理制御回路810は、出力電圧(例えば、第1の基準電圧ブースト信号Vrefq1_bst)電圧ブースタ826を制御するために、第2のトリミング電圧(例えば、Trim2<N:0>)およびブースタイネーブル制御信号(例えば、En_bst)をさらに生成して送信することができる。基準電圧パッド830は、基準電圧拡張信号(例えば、Vrefq_ext)を生成することができる。受信した第1の基準電圧生成信号Vregq1_gen、第1の基準電圧ブースト信号Vrefq1_bst、基準電圧拡張信号Vrefq_ext、および論理制御回路810から直接送信された制御信号に基づいて、マルチプレクサ840は第1の基準電圧Vrefq1を出力することができる。さらに、論理制御回路810は、第2の基準電圧Vrefq2を生成するために、第2の主電圧源824へ第3のトリミング電圧(例えば、Trim3<N:0>)を生成し送信することができる。第1の基準電圧Vrefq1および第2の基準電圧Vrefq2の両方は、使用するためにIO回路850に送信され得る。

【0078】

図8Bを参照すると、第1の基準電圧Vrefq1をトレーニングするための方法600の例示的な作業の概略タイミング図899が、図8Aに基づく本開示のいくつかの態様により、図示されている。概略タイミング図899を上述した概略タイミング図700と比較すると、ブースタイネーブル制御信号En_bstは、トレーニングプロセスで第1の基準電圧Vrefq1の新しい電圧レベルの安定化を速めるために、第1の基準電圧ブースト信号Vrefq1_bstを制御するために使用することができる。

【0079】

図8Bに示すように、Vrefq1値を設定する設定特徴コマンドを行う第1の作業891中、<CMD><ADDR>サイクル直後の時間t81に、第1の基準電圧のそれまでの値を交換するためにVrefq1にデフォルト値を設定することができる。ブースタイネーブル制御信号En_bstは、時間t81において、低(例えば、「0」レベル)から高(例えば、「1」レベル)に切り替えられることができる。第1の基準電圧Vrefq1がポンプアップされ、デフォルト値で安定に維持されると、ブースタイネーブル制御信号En_bstは、時間t82で高から低に切り替えられることができる。いくつかの態様では、時間t81から時間t82までの第1の高レベルブースタイネーブル制御信号En_bstの期間は、例えば約50nsなどの、約20ns～約100nsの範囲とすることができる。

【0080】

作業の後、待機作業892において第1の基準電圧Vrefq1を新しい値に設定することができる。<Parameter data>サイクルの直後の時間t83では、ライトトレーニングのための新しい値をVrefq1に設定し、第1の基準電圧のデフォルト値を交換することができる。ブースタイネーブル制御信号En_bstは、時間t83において、低(例えば、「0」レベル)から高(例えば、「1」レベル)に切り替えられることができる。第1の基準電圧Vrefq1がポンプダウンされ、新しい値で安定的に維持されると、ブースタイネーブル制御信号En_bstは、時間t84において高から低に切り替えられることができる。いくつかの態様では、第2の高レベルブースタ制御信号En_bstの時間t83から時間t84までの期間は、例えば約600nsの、約10ns～約800nsの範囲であることができる。

【0081】

図9Aを参照すると、本開示のいくつかの他の態様による、NANDメモリデバイスのIO基準電圧トレーニングのための、例示的な周辺回路の概略ブロック図900が図示されている。

【0082】

図9Aに示すように、論理制御回路910は、第1のトリミング電圧(例えば、Trim1<N:0>)を生成して、第1の主電圧源922と電圧ブースタ926に同時に送信することができる。論理制御回路910は、さらに、ブースタイネーブル制御信号(例えば、En_bst)を生成し、電圧ブースタ926に送信することができる。論理制御回路910は、さらに、開始イネーブル制御信号(例えば、En_int)を生成し、基準電圧開始回路928に送信することができる。第1の主電圧源922から出力される第1の基準電圧生成信号Vrefq1_genと、電圧ブースタ926から出力される第1の基準電圧ブースト信号Vrefq1_bstと、基準電圧開始回路928から出力される第1の基準電圧開始信号Vrefq1_intと、基準電圧パッド930から出力された基準電圧拡張信号Vrefq_extと、論理制御回路910から直接送信された制御信号とに基づいて、マルチプレクサ940は第1の基準電圧Vrefq1を出力することができる。さらに、論理制御回路910は、第2の基準電圧Vrefq2を生成するための第2の主電圧源924に第3のトリミング電圧(例えば、Trim3<N:0>)を生成し送信することができる。第1の基準電圧Vrefq1と第2の基準電圧Vrefq2との両方 は、使用するためにIO回路950に送信することができる。

【0083】

図9Bを参照すると、本開示のいくつかの他の態様による、第1の基準電圧Vrefq1をトレーニングするための方法600の例示的な作業の概略タイミング図999が図示されている。概略タイミング図999を上述した概略タイミング図700および899と比較すると、トレーニングプロセス中に第1の基準電圧Vrefq1の電圧レベル変化を開始するための基準電圧開始回路928を制御するために、開始イネーブル制御信号En_intを使用することができる。

【0084】

図9に示すように、Vrefq1値を設定するための設定機能コマンドを実行する第1の作業991中、<CMD><ADDR>サイクル直後の時間t91に、第1の基準電圧のそれまでの値を交換するために、デフォルト値をVrefq1に設定することができる。開始イネーブル制御信号En_intは、時間t91において、低(例えば、「0」レベル)から高(例えば、「1」レベル)へ切り替えられることができる。第1の基準電圧Vrefq1がポンプアップされ、デフォルト値で安定的に維持されると、開始イネーブル制御信号En_intは、時間t92で高から低に切り替えられることができる。いくつかの態様では、時間t91から時間t92までの開始イネーブル制御信号En_intの期間は、約20nsから約100ns、例えば約50nsの範囲とすることができる。

【0085】

作業991の後、待機作業992において第1の基準電圧Vrefq1を新しい値に設定することができる。<Parameter data>サイクルの直後の時間t93では、ライトトレーニングのための新しい値をVrefq1に設定し、第1の基準電圧のデフォルト値を交換することができる。ブースタイネーブル制御信号En_bstは、時間t93において、低(例えば、「0」レベル)から高(例えば、「1」レベル)に切り替えられることができる。第1の基準電圧Vrefq1がポンプダウンされ、新しい値で安定的に維持されると、ブースタイネーブル制御信号En_bstは、時間t94で高から低に切り替えられることができる。いくつかの態様では、時間t93から時間t94までの高レベルブースタイネーブル制御信号En_bstの期間は、約10nsから約800ns、例えば約600nsの範囲にすることができる。

【0086】

図10Aを参照すると、本開示のいくつかの他の態様による、例示的な抵抗分割器1000Aの概略回路図が図示されている。図示されるように、複数の抵抗器は、直列に接続され得る。隣接する抵抗のペアの間の複数の相互接続点は、マルチプレクサ1040の複数の入力線に接続することができる。受信したトリミング電圧Trim<N:0>に基づいて、マルチプレクサ1040は、基準電圧Vrefq_outを出力することができる。なお、開示された抵抗分割器1000Aは、上述した第1の主電圧源、第2の主電圧源、電圧ブースタ、および基準電圧開始回路のうちのいずれか1つに使用することができる。

【0087】

図10Bを参照すると、本開示のいくつかの他の態様による、基準電圧生成器とアナログバッファの例示的な組み合わせの概略回路図1000Bが図示されている。示されるように、基準電圧生成器1070は、アナログバッファ1080の第1の入力として基準電圧信号Vrefを生成することができる。アナログバッファ1080の出力Vrefq_outは、アナログバッファ1080の第2の入力に折り返し送信することができる。開示された回路1000Bは、上述した第1の主電圧源、第2の主電圧源、電圧ブースタ、および基準電圧開始回路のうちいずれか1つに使用できることに留意されたい。

【0088】

様々な開示された態様は、例えば、図11に示すコンピュータシステム1100などの、1つまたは複数のコンピュータシステムを用いて実施することができる。コンピュータシステム1100は、図1のメモリシステム102などの、本明細書に記載された機能を実行することができる任意の周知のコンピュータであり得る。コンピュータシステム1100は、プロセッサ1104などの、1つまたは複数のプロセッサ(中央処理装置、またはCPUとも呼ばれる)を含む。プロセッサ1104は、通信インフラストラクチャ1106(例えば、バス)に接続される。コンピュータシステム1100はまた、モニタ、キーボード、ポインティングデバイスなどのユーザ入力/出力デバイス1103を含み、ユーザ入力/出力インターフェース1102を介して通信インフラストラクチャ1106と通信する。コンピュータシステム1100はまた、ランダムアクセスメモリ(RAM:Random Access Memory)などの、メインメモリまたは一次メモリ1108を含む。メインメモリ1108は、1つまたは複数のレベルのキャッシュを含むことができる。メインメモリ1108は、そこに制御ロジック(例えば、コンピュータソフトウェア)および/またはデータを格納する。

【0089】

コンピュータシステム1100は、1つまたは複数の二次ストレージデバイスまたはメモリ1110を含むこともできる。二次メモリ1110は、例えば、ハードディスクドライブ1112および/またはリムーバブルストレージデバイスまたはドライブ1114を含むことができる。リムーバブルストレージドライブ1114は、フロッピーディスクドライブ、磁気テープドライブ、コンパクトディスクドライブ、光学ストレージデバイス、テープバックアップデバイス、および/または任意の他のストレージデバイス/ドライブとすることができる。

【0090】

リムーバブルストレージドライブ1114は、リムーバブルストレージユニット1118と相互作用することができる。リムーバブルストレージユニット1118は、コンピュータソフトウェア(制御ロジック)および/またはデータが格納されたコンピュータ使用可能または読み取り可能なストレージデバイスを含む。リムーバブルストレージユニット1118は、フロッピーディスク、磁気テープ、コンパクトディスク、DVD、光学ストレージディスク、および/または他の任意のコンピュータデータストレージデバイスであることができる。リムーバブルストレージドライブ1114は、周知の方法でリムーバブルストレージユニット1118から読み出し、および/または書き込みを行う。

【0091】

いくつかの態様では、二次メモリ1110は、コンピュータプログラムおよび/または他の命令および/またはデータがコンピュータシステム1100によってアクセスされることを可能にするための他の手段、道具立てまたは他のアプローチを含むことができる。そのような手段、道具立てまたは他のアプローチは、例えば、取り外しリムーバブルストレージユニット1222およびインターフェース1220を含むことができる。リムーバブルストレージユニット1222とインターフェース1220の例は、(ビデオゲームデバイスに見られるような)プログラムカートリッジおよびカートリッジインターフェース、(EPROMまたはPROMのような)リムーバブルメモリチップおよび関連するソケット、メモリスティックおよびUSBポート、メモリカードおよび関連するメモリカードスロット、ならびに/または他の任意のリムーバブルストレージユニットおよび関連するインターフェースを含むことができる。

【0092】

コンピュータシステム1100は、通信またはネットワークインターフェース1224をさらに含むことができる。通信インターフェース1224は、コンピュータシステム1100が、リモートデバイス、リモートネットワーク、リモートエンティティなどの任意の組み合わせ(個々に、および集合的に参照番号1228によって参照される)と通信し、相互作用することを可能にする。例えば、通信インターフェース1224は、コンピュータシステム1100が、有線および/または無線であり得、LAN、WAN、インターネットなどの任意の組み合わせを含み得る、通信パス1226を介して、リモートデバイス1228と通信することを可能にし得る。制御ロジックおよび/またはデータは、通信パス1226を介してコンピュータシステム1100との間で送受信され得る。

【0093】

先に述べた態様における作業は、多種多様の構成および配置で実施され得る。したがって、先に述べた態様における作業のうちのいくつかまたは全ては、ハードウェアででも、ソフトウェアででも、またはその両方ででも実施され得る。いくつかの態様では、有形の非一過性の装置または製造品としては、本明細書では、コンピュータプログラム製品またはプログラム記憶装置とも呼ばれる、制御論理(ソフトウェア)を格納した有形の非一過性の可用媒体または可読媒体が挙げられるがこれに限るわけではない。これには、コンピュータシステム1100、メインメモリ1108、二次メモリ1110、およびリムーバブルストレージユニット1118、1222とともにこれらの如何なる組み合わせも具体化する如何なる有形の製造品も含まれるがこれらに限るわけではない。このような制御論理は、1つまたは複数のデータ処理装置(コンピュータシステム1100など)によって実行されると、このようなデータ処理装置に本明細書に記載の通りに作動させる。

【0094】

本開示に含まれる教示に基づけば、当業者であれば、図11に示すもの以外のデータ処理装置、コンピュータシステム、および/またはコンピュータアーキテクチャを使用して本開示の態様をどのように作り出し、使用するかが分かるであろう。具体的には、態様は、3次元(3D)メモリデバイスの入力/出力電圧トレーニング向けのソフトウェア、ハードウェア、および/またはオペレーティングシステム実装形態により稼働することができる。

【0095】

したがって、3次元(3D)メモリデバイスの入力/出力電圧トレーニングの際の開示したシステム、方法、および媒体は、基準電圧値を、ODTディセーブルコマンドもODTイネーブルコマンドも使用しなくとも設定することができるので、作動時間を短縮し、対象外のODTの場合の複雑な設計を回避し、またパラメータデータ入力エラーを回避する。

【0096】

本開示の1つの形態は、3次元(3D)メモリデバイスの入力/出力電圧トレーニングのための方法を提供する。この方法は、(1)オンダイ終端(ODT)イネーブル状態にて基準電圧値を設定する作業と、(2)3Dメモリデバイスを、ライトトレーニングプロセスを行うように制御する作業と、(3)さらなるライトトレーニングプロセスが必要とされるかどうかを判定する作業と、(4)さらなるライトトレーニングプロセスが必要とされると判定したことに応答して、作業(1)、(2)、および(3)を繰り返すことと、(5)さらなるライトトレーニングプロセスがなくても済むと判定したことに応答して、基準電圧値を最適化基準電圧値として設定する作業と、で構成することができる。

【0097】

上記の作業(1)～(5)が、単に様々な作業を見分けるのに使用されるシリアル番号に続く順序および並びに限らず、如何なる順序でも並びでも実行すなわち行われてもよいことに留意する。また、作業(1)～(5)のうちのいくつかは、待ち時間および処理時間を短縮するように必要に応じてほぼ同時にまたは並行に、実行すなわち行われてもよい。すなわち、(1)～(5)のうちの1つまたは複数の作業が、提示した以外の順序で行われても、同時に行われても、またはすっかり省かれてもよい。

【0098】

いくつかの実施形態では、基準電圧値を設定することが、オンダイ終端(ODT)イネーブル状態であれODTディセーブルル状態であれ関係なく行われる。

【0099】

いくつかの実施形態では、基準電圧値を設定することが、第1のトリミング信号を使用することによって、基準電圧生成信号を生成するように主電圧源を制御することを含む。

【0100】

いくつかの実施形態では、基準電圧値を設定することがさらに、第2のトリミング信号およびブースタイネーブル制御信号を使用することによって、基準電圧信号を生成するように電圧ブースタを制御することを含む。

【0101】

いくつかの実施形態では、基準電圧値を設定することがさらに、少なくとも基準電圧生成信号および基準電圧ブースト信号に基づき、基準電圧値を起こすことを含む。

【0102】

いくつかの実施形態では、基準電圧値を設定することがさらに、基準電圧値を第1の高レベルのブースタイネーブル制御信号の第1の期間に、それまでの値からデフォルト値に変えることと、基準電圧を、第2の高レベルのブースタイネーブル制御信号の第2の期間に、デフォルト値から新しい値に変えることと、を含む。

【0103】

いくつかの実施形態では、基準電圧値を設定することがさらに、第1のトリミング信号およびブースタイネーブル制御信号を使用することによって、基準電圧ブースト信号を生成するように電圧ブースタを制御することと、第1のトリミング信号および開始イネーブル制御信号を使用することによって、基準電圧開始信号を生成するように基準電圧開始回路を制御することと、を含む。

【0104】

いくつかの実施形態では、基準電圧値を設定することがさらに、少なくとも基準電圧生成信号、基準電圧ブースト信号、および基準電圧開始信号に基づき、基準電圧値を起こすことを含む。

【0105】

いくつかの実施形態では、基準電圧値を設定することがさらに、基準電圧値を、高レベルの開始イネーブル制御信号の第1の期間に、それまでの値からデフォルト値に変えることと、基準電圧を、高レベルのブースタイネーブル制御信号の第1の期間に、それまでの値から新しい値に変えることと、を含む。

【0106】

いくつかの実施形態では、ライトトレーニングプロセスを行うことが、データ書き込み作業およびデータ読み出し作業を行うことと、少なくともデータ読み出し作業の結果に基づき、さらなるライトトレーニングプロセスが必要とされるかどうかを判定することと、を含む。

【0107】

本開示の別の態様では、メモリセルアレイと、メモリセルアレイとつなげられた周辺回路とで構成された3次元(3D)メモリデバイスを提供する。周辺回路としては、(1)オンダイ終端(ODT)イネーブル状態にて基準電圧値を設定することと、(2)メモリセルアレイを、ライトトレーニングプロセスを行うように制御することと、(3)さらなるライトトレーニングプロセスが必要とされるかどうかを判定することと、(4)さらなるライトトレーニングプロセスが必要とされると判定したことに応答して、作業(1)、(2)、および(3)を繰り返すことと、(5)さらなるライトトレーニングプロセスがなくても済むと判定したことに応答して、基準電圧値を最適化基準電圧値として設定することと、を行うように構成された制御回路が挙げられる。

【0108】

いくつかの実施形態では、論理制御回路がさらに、基準電圧値をオンダイ終端(ODT)イネーブル状態であれODTディセーブル状態であれ関係なく設定するように構成されている。

【0109】

いくつかの実施形態では、周辺回路がさらに、論理制御回路から第1のトリミング信号を受け取り、基準電圧生成信号を生成するように構成された主電圧源を備える。

【0110】

いくつかの実施形態では、周辺回路がさらに、論理制御回路から第2のトリミング信号およびブースタイネーブル制御信号を受け取り、基準電圧ブースト信号を生成するように構成された電圧ブースタを備える。

【0111】

いくつかの実施形態では、周辺回路がさらに、少なくとも基準電圧生成信号およびブースタイネーブル制御信号に基づき、基準電圧値を起こすように構成されたマルチプレクサを備える。

【0112】

いくつかの実施形態では、マルチプレクサが、基準電圧値を、第1の高レベルのブースタイネーブル制御信号の第1の期間に、それまでの値からデフォルト値に変えることと、基準電圧を、第2の高レベルのブースタイネーブル制御信号の第2の期間に、デフォルト値から新しい値に変えることと、を行うように構成されている。

【0113】

いくつかの実施形態では、周辺回路がさらに、論理制御回路から第1のトリミング信号およびブースタイネーブル制御信号を受け取り、ブースタイネーブル制御信号を生成するように構成された電圧ブースタと、論理制御回路から第1のトリミング信号および開始イネーブ制御信号を受け取り、基準電圧開始信号を生成するように構成された基準電圧開始回路と、を含む。

【0114】

いくつかの実施形態では、周辺回路がさらに、少なくとも基準電圧生成信号、ブースタイネーブル制御信号、および基準電圧開始信号に基づき、基準電圧値を起こすように構成されたマルチプレクサを備える。

【0115】

いくつかの実施形態では、マルチプレクサがさらに、開始イネーブル制御信号の高レベルの第1の期間に、基準電圧をそれまでの値からデフォルト値に変更することと、ブースタイネーブル制御信号の高レベルの第1の期間に、基準電圧をそれまでの値からデフォルト値に変更することと、を行うように構成されている。

【0116】

いくつかの実施形態では、制御回路がさらに、メモリセルアレイをデータ書き込み作業およびデータ読み出し作業を行うように制御することと、少なくともデータ読み取り作業の結果に基づき、さらなるライトトレーニングプロセスが必要とされるかどうかを判定することと、を行うように構成されている。

【0117】

本開示の別の態様では、上に述べた3Dメモリデバイスと、3Dメモリデバイスを制御するように構成されたメモリコントローラと、で構成されているメモリシステムを提供する。

【0118】

これまでの具体的な態様の説明は、それ以外が、過度に実験を行わない限り、また本開示の一般概念を外れない限り、様々な用途に、当技術の技量の範囲の知識を適用することにより、このような具体的な態様をすぐに修正し、かつ/または適合させることができる、本開示の大まかな本質をそのように完全に明らかにする。それ故、このような適合および修正は、本明細書に提示の本開示および手引きに基づき、本開示の均等物の意味および範囲にあると意図しているものである。本明細書における、ある分野の用語すなわち専門用語が、説明の便宜上のものであり、限るものではなく、本明細書のある分野の用語すなわち専用語が本開示および手引きに鑑みて、当業者により解釈されるべきものである、ということを理解するべきである。

【0119】

本開示の態様について、具体的な機能とその関係の実装形態を示す機能ビルディングブロックを助けとしてこれまで述べていた。このような機能ビルディングブロックの境界は、本明細書では、説明の便宜上、任意に画定している。具体的な機能とその関係が相応に果たされる限り、代わりの境界を画定してもよい。

【0120】

発明の概要と要約の項では、本開示の全てではない1つまたは複数の例示的な態様を発明者がその可能性を受け入れるとして明らかにすることができ、したがって、本開示および添付の特許請求の範囲を何ら限るものではない。

【0121】

本開示の広がりおよび範囲は、上記の例示的な態様のいずれにも限られるべきではなく、以下の特許請求の範囲およびその均等物にのみに従って画定すべきである。

【符号の説明】

【0122】

104 メモリデバイス
106 メモリコントローラ
108 ホスト
202 メモリセルアレイ
204 ページバッファ
206 列デコーダ/BLドライバ
208 行デコーダ/WLドライバ
210 電圧生成器
212 制御論理
214 レジスタ
302 周辺回路
306 メモリセル
308 NANDメモリストリングアレイ
313 DSG線
314 ソース線
315 SSG線
316 ビット線
318 ワード線
320 ページ
522 第1の電圧比較器
524 第2の電圧比較器
533 パラメータインターフェース
535 コマンド-アドレスインターフェース
542 メモリセルアレイ
544 制御論理
1104 プロセッサ
1102 ユーザ入力/出力インターフェース
1103 ユーザ入力/出力デバイス
1106 通信インフラストラクチャ
1108 メインメモリ
1110 二次メモリ
1112 ハードディスクドライブ
1114 リムーバブルストレージドライブ
1118 リムーバブルストレージユニット
1120 インターフェース
1122 リムーバブルストレージユニット
1124 通信インターフェース
1126 通信パス
1128 リモートデバイス、ネットワーク、エンティティ

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11】