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特許7473638伝導チャネルに近接した階段状フィールド・プレート及び関連する製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-15
(45)【発行日】2024-04-23
(54)【発明の名称】伝導チャネルに近接した階段状フィールド・プレート及び関連する製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20240416BHJP
H01L 29/812 20060101ALI20240416BHJP
H01L 29/41 20060101ALI20240416BHJP
H01L 29/778 20060101ALI20240416BHJP
H01L 21/28 20060101ALI20240416BHJP
H01L 29/06 20060101ALI20240416BHJP
【ＦＩ】
H01L29/80 F
H01L29/44 Y
H01L29/80 H
H01L21/28 301B
H01L29/06 301F
【請求項の数】
12
(21)【出願番号】P 2022522243
(86)(22)【出願日】2020-10-07
(65)【公表番号】
(43)【公表日】2022-12-13
(86)【国際出願番号】 US2020054510
(87)【国際公開番号】W WO2021076367
(87)【国際公開日】2021-04-22
【審査請求日】2022-05-30
(31)【優先権主張番号】16/600,825
(32)【優先日】2019-10-14
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】ジョーンズ、エヴァン
(72)【発明者】
【氏名】アルコーン、テリー
(72)【発明者】
【氏名】グオ、ジア
(72)【発明者】
【氏名】ラデュルスク、ファビアン
(72)【発明者】
【氏名】シェパード、スコット
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２０１５－１７０８２１（ＪＰ，Ａ）
【文献】特開２０１９－０８７７４０（ＪＰ，Ａ）
【文献】特開２０１６－１３４５９９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０３５７４２２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／０３６１３４２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２９／０６
(57)【特許請求の範囲】
【請求項1】
半導体層構造体と、前記半導体層構造体上のソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層構造体の表面上のゲートと、
前記ゲートに隣接する第１の部分、及び前記ソース電極又はドレイン電極に隣接する第２の部分を含むフィールド・プレートであって、前記第２の部分が前記第１の部分よりも前記半導体層構造体の前記表面から遠く、且つ前記ゲートの延在部分よりも前記半導体層構造体の前記表面に近く、前記ゲートの延在部分がスペーサ絶縁体層の表面に沿って前記フィールド・プレートの前記第１の部分に向かって横方向に延在し、前記フィールド・プレートの前記第１の部分及び前記第２の部分が前記スペーサ絶縁体層の前記表面の下にある、フィールド・プレートと、
を備え、
前記フィールド・プレートの前記第１の部分と前記ゲートの前記延在部分が互いに向かって横方向に延在し、前記半導体層構造体の前記表面に垂直な方向において重なり合わない、トランジスタ。
【請求項2】
前記スペーサ絶縁体層は、前記フィールド・プレートの前記第１の部分、前記フィールド・プレートの前記第２の部分、及び前記ゲートの前記延在部分を前記半導体層構造体の前記表面から分離する第１、第２、及び第３の厚さをそれぞれ画定するように前記半導体層構造体の前記表面上に積層された複数のスペーサ層を含む、請求項１に記載のトランジスタ。
【請求項3】
前記複数のスペーサ層が前記ゲートの両側で同一平面の表面を画定し、前記ゲートの前記延在部分が前記同一平面の表面のうちの１つに沿って前記フィールド・プレートの前記第１の部分に向かって横方向に延在する、請求項２に記載のトランジスタ。
【請求項4】
前記複数のスペーサ層が、表面に凹部を含む第１のスペーサ層と、
前記凹部内の第１の部分及び前記凹部の外側の前記第１のスペーサ層の前記表面上の第２の部分を含む第２のスペーサ層であって、前記第２のスペーサ層の前記第１及び第２の部分が、前記フィールド・プレートの前記第１及び第２の部分と前記半導体層構造体の前記表面との間にそれぞれある、第２のスペーサ層と、
前記第２のスペーサ層上に前記同一平面の表面を含み、前記フィールド・プレートが間に挟まれた第３のスペーサ層と、
を備える、請求項３に記載のトランジスタ。
【請求項5】
前記ゲートの前記延在部分が、前記ゲートの前記両側で前記同一平面の表面に直接沿って横方向に延在するサイドローブ部分を含む、請求項３又は４に記載のトランジスタ。
【請求項6】
前記ゲートをその両側で前記複数のスペーサ層のうちの１つ又は複数から分離する側壁スペーサであって、前記フィールド・プレートの前記第１の部分が、前記ゲートに向かって横方向に延在し、前記側壁スペーサのうちの１つによって前記ゲートから分離されている、側壁スペーサをさらに備える、請求項５に記載のトランジスタ。
【請求項7】
前記フィールド・プレートが第１のフィールド・プレートであり、前記トランジスタが、前記スペーサ絶縁体層の前記表面上の第２のフィールド・プレートであって、前記スペーサ絶縁体層の一部を貫通して前記第１のフィールド・プレートに接触する、第２のフィールド・プレートをさらに備える、請求項２から４までのいずれかに記載のトランジスタ。
【請求項8】
前記半導体層構造体は、ヘテロ接合を間に画定するチャネル層及び障壁層を備え、前記ソース電極及び前記ドレイン電極は、前記障壁層上にあり、
前記ゲートは、前記障壁層上にあり、更に、前記ゲートの両側から前記ソース電極及び前記ドレイン電極に向かって横方向にそれぞれ延在するサイドローブ部分を含み、
前記フィールド・プレートは、前記ゲートと前記ドレイン電極との間の前記障壁層上にあり、
前記スペーサ絶縁体層は、前記フィールド・プレートが間に挟まれた複数のスペーサ層を含み、前記スペーサ層が前記ゲートの前記両側で前記障壁層上に積層され、前記ゲートの前記サイドローブ部分を前記障壁層から分離する、スペーサ絶縁体層を備える、請求項１に記載のトランジスタ。
【請求項9】
前記スペーサ層が前記ゲートの前記両側に均一な厚さを有する、請求項８に記載のトランジスタ。
【請求項10】
ヘテロ接合を間に画定するチャネル層及び障壁層を形成するステップと、前記障壁層上にソース電極、ドレイン電極、及びゲートを形成するステップであって、前記ゲートが前記ゲートの両側から前記ソース電極及び前記ドレイン電極に向かって横方向にそれぞれ延在するサイドローブ部分を含む、ステップと、
前記障壁層上にスペーサ絶縁体層及びフィールド・プレートを形成するステップであって、前記スペーサ絶縁体層が前記フィールド・プレートが間に挟まれた複数のスペーサ層を含み、前記スペーサ層が、前記ゲートの前記両側で前記障壁層上に積層され、前記ゲートの前記サイドローブ部分を前記障壁層から分離し、前記ゲートのサイドローブ部分は、前記スペーサ絶縁体層の表面に沿って横方向に延在しており、前記フィールド・プレートは、前記ゲートに隣接する第１の部分と、前記ソース電極または前記ドレイン電極に隣接する第２の部分とからなり、前記第２の部分は、前記第１の部分よりも前記障壁層の表面から遠く、前記第１の部分および前記第２の部分は、前記スペーサ絶縁体層の前記表面の下にある、ステップと、
を含み、
前記複数のスペーサ層が同一平面の表面を画定し、前記ゲートの前記サイドローブ部分が前記表面のすぐ上で横方向に延在する、トランジスタを製造する方法。
【請求項11】
前記スペーサ絶縁体層及び前記フィールド・プレートを形成するステップが、表面に凹部を含む第１のスペーサ層を形成するステップと、
前記凹部内の第１の部分及び前記凹部の外側の前記第１のスペーサ層の前記表面上の第２の部分を含む第２のスペーサ層を形成するステップと、
前記第２のスペーサ層の前記第１及び第２の部分上に前記フィールド・プレートの前記第１及び第２の部分をそれぞれ形成するステップと、
前記第２のスペーサ層並びに前記フィールド・プレートの前記第１及び第２の部分の上に第３のスペーサ層を形成するステップと、
を含む、請求項１０に記載の方法。
【請求項12】
前記フィールド・プレートが第１のフィールド・プレートであり、前記方法が、
前記第３のスペーサ層を貫通する開口部を形成して、前記第１のフィールド・プレートの前記第１の部分又は第２の部分のうちの少なくとも１つを露出させるステップと、
第２のフィールド・プレートを前記第３のスペーサ層上に形成し、前記第１のフィールド・プレートに接触するように前記開口部内に延在させる、ステップと、
をさらに含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０１９年１０月１４日に米国特許商標庁に出願された米国特許出願第１６／６００，８２５号からの優先権の利益を主張し、その開示は、参照によりその全体が本明細書に組み込まれる。
【0002】
本発明は、半導体デバイスに関し、より詳細には、フィールド・プレートを含むトランジスタ及び関連する製造方法に関する。
【背景技術】
【0003】
シリコン（Ｓｉ）及びガリウム砒素（ＧａＡｓ）などの材料は、低電力用の半導体デバイスに広く応用されており、Ｓｉの場合は、低周波数用途に広く応用されている。しかしながら、これらの材料は、例えば、バンドギャップが比較的小さく（室温でＳｉでは１．１２ｅＶ及びＧａＡｓでは１．４２ｅＶ）、降伏電圧が比較的小さいため、高電力及び／又は高周波用途にはあまり適していない場合がある。
【0004】
高出力、高温及び／又は高周波の用途及びデバイスには、炭化ケイ素（ＳｉＣ）（例えば、室温でアルファＳｉＣのバンドギャップが約２．９９６ｅＶ）及びＩＩＩ族窒化物（例えば、室温で窒化ガリウム（ＧａＮ）のバンドギャップが約３．３６ｅＶ）などのワイド・バンドギャップ半導体材料が使用されることがある。これらの材料は、典型的には、ＧａＡｓ及びＳｉと比較して、電界破壊強度が高く、電子飽和速度が高いことがある。
【0005】
高電力及び／又は高周波用途で特に興味深いデバイスは、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）であり、これは、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ：ｍｏｄｕｌａｔｉｏｎ ｄｏｐｅｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）としても知られている。ＨＥＭＴデバイスでは、２次元電子ガス（２ＤＥＧ：ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が、バンドギャップ・エネルギーの異なる２つの半導体材料のヘテロ接合に形成されることがある。バンドギャップが小さい方の材料は、バンドギャップが広い方の材料よりも電子親和力が高い場合がある。２ＤＥＧは、アンドープのバンドギャップが小さい方の材料における蓄積層であり、例えば１０１３キャリア／ｃｍ２を超える比較的高いシート電子濃度を含むことができる。さらに、バンドギャップが広い方の半導体で生じた電子は、２ＤＥＧに移動することができ、イオン化不純物散乱が少ないため、比較的高い電子移動度が可能である。比較的高いキャリア濃度とキャリア移動度とのこの組合せは、ＨＥＭＴに比較的大きな相互コンダクタンスを与えることができ、高周波用途の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に勝る性能上の利点を提供することができる。
【0006】
窒化ガリウム／窒化アルミニウム・ガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造されたＨＥＭＴは、比較的高い破壊電界、比較的広いバンドギャップ、比較的大きな伝導帯オフセット、及び／又は比較的高い飽和電子ドリフト速度などの材料特性の組合せにより、大量の高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）電力を生成することができる。ＧａＮ／ＡｌＧａＮ系の様々なタイプのＨＥＭＴが実証されている。例えば、米国特許第５，１９２，９８７号及び第５，２９６，３９５号は、ＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造及びその製造方法を記載している。さらに、Ｓｈｅｐｐａｒｄらの米国特許第６，３１６，７９３号は、半絶縁性炭化ケイ素基板と、基板上のＡｌＮバッファ層と、バッファ層上の絶縁性ＧａＮ層と、ＧａＮ層上のＡｌＧａＮ障壁層と、ＡｌＧａＮ活性構造上のパッシベーション層とを有するＨＥＭＴデバイスを記載している。さらに、Ｓｈｅｐｐａｒｄらの米国特許第７，０４５，４０４号は、デバイスのオーミック・コンタクトのアニール中に起きる可能性があるトランジスタのゲート領域における半導体への損傷を低減することができる保護層及び／又は低損傷リセス製造技術を含むＨＥＭＴデバイスを記載している。
【0007】
電子トラッピング及び結果として生じるＤＣ特性とＲＦ特性との違いは、これらのデバイスの性能における制限因子となり得る。このトラッピング問題を軽減するために、窒化ケイ素（ＳｉＮ）パッシベーションが採用され、電力密度が１０ＧＨｚで１０Ｗ／ｍｍを超える高性能デバイスが得られている。例えば、Ｗｕらの米国特許第６，５８６，７８１号は、ＧａＮベースのトランジスタにおけるトラッピング効果を低減するための方法及び構造を記載している。しかしながら、これらの構造には高電界が存在するため、電荷トラッピングは、依然として懸念事項である可能性がある。
【0008】
ＧａＮベースのＨＥＭＴのマイクロ波周波数における性能を向上させるためにフィールド・プレートが用いられており、非フィールド・プレート・デバイスと比べて性能向上を示している。一部のフィールド・プレート手法は、フィールド・プレートをトランジスタのゲートに接続することを伴うことがあり、フィールド・プレートがチャネルのドレイン側の上にある。この構成により、トランジスタのゲート－ドレイン間側の電界を低減することができるため、降伏電圧を向上させ、高電界トラッピング効果を低減することができる。しかしながら、ゲート－ドレイン間フィールド・プレートを有するトランジスタは、特にゲートのソース側の電界が大きくなるクラスＣ（又はより高いクラス）動作において、比較的低い信頼性性能を示す可能性がある。
【先行技術文献】
【特許文献】
【0009】
【文献】米国特許第５，１９２，９８７号
【文献】米国特許第５，２９６，３９５号
【文献】米国特許第６，３１６，７９３号
【文献】米国特許第７，０４５，４０４号
【文献】米国特許第６，５８６，７８１号
【文献】米国特許第５，２９０，３９３号
【文献】米国特許第５，６８６，７３８号
【文献】米国特許第５，３９３，９９３号
【文献】米国特許第５，５２３，５８９号
【文献】米国特許第５，７３９，５５４号
【文献】米国特許第６，５４８，３３３号
【文献】米国特許出願公開第２００２／０１６７０２３号
【文献】米国特許出願公開第２００３／００２００９２号
【発明の概要】
【課題を解決するための手段】
【0010】
一部の実施例によると、トランジスタは、半導体層構造体と、半導体層構造体上のソース電極及びドレイン電極と、ソース電極とドレイン電極との間の半導体層構造体の表面上のゲートと、フィールド・プレートと、を含む。フィールド・プレートは、ゲートに隣接する第１の部分、及びソース電極又はドレイン電極に隣接する第２の部分を含む。フィールド・プレートの第２の部分は、フィールド・プレートの第１の部分よりも半導体層構造体の表面から遠く、且つ半導体層構造体の表面に隣接するゲートの延在部分よりも半導体層構造体の表面に近い。
【0011】
一部の実施例では、フィールド・プレートの第２の部分は、ドレイン電極に隣接していてもよい。
【0012】
一部の実施例では、トランジスタは、フィールド・プレートの第１の部分、フィールド・プレートの第２の部分、及びゲートの延在部分を半導体層構造体の表面から分離する第１、第２、及び第３の厚さをそれぞれ画定するように半導体層の表面上に積層された複数のスペーサ層を含むスペーサ絶縁体層をさらに含むことができる。
【0013】
一部の実施例では、複数のスペーサ層によって画定される第３の厚さは、ゲートの両側で実質的に均一であってもよい。一部の実施例では、複数のスペーサ層は、ゲートの両側で実質的に同一平面の表面を画定することができ、ゲートの延在部分は、フィールド・プレートの第１の部分に向かって実質的に同一平面の表面のうちの１つに沿って横方向に延在することができる。
【0014】
一部の実施例では、複数のスペーサ層は、表面に凹部を有する第１のスペーサ層と、凹部内の第１の部分及び凹部の外側の第１のスペーサ層の表面上の第２の部分を含む第２のスペーサ層と、第２のスペーサ層上に実質的に同一平面の表面を有し、フィールド・プレートが間に挟まれた第３のスペーサ層と、を含むことができる。第２のスペーサ層の第１及び第２の部分は、フィールド・プレートの第１及び第２の部分と半導体層構造体の表面との間にそれぞれあってもよい。
【0015】
一部の実施例では、フィールド・プレートの第１の部分、及び第２のスペーサ層の第２の部分のそれぞれの上面は、実質的に同一平面であってもよい。
【0016】
一部の実施例では、フィールド・プレートの第１及び第２の部分は、第３のスペーサ層の実質的に同一平面の表面の下に閉じ込められてもよい。
【0017】
一部の実施例では、ゲートの延在部分は、ゲートの両側で実質的に同一平面の表面に直接沿って横方向に延在するサイドローブ部分を含むことができる。一部の実施例では、ゲートの対向するサイドローブ部分は、実質的に対称であってもよい。
【0018】
一部の実施例では、側壁スペーサは、ゲートをその両側で複数のスペーサ層のうちの１つ又は複数から分離することができる。フィールド・プレートの第１の部分は、ゲートに向かって横方向に延在することができ、側壁スペーサのうちの１つによってゲートから分離することができる。
【0019】
一部の実施例では、フィールド・プレートは、第１のフィールド・プレートであってもよく、第２のフィールド・プレートは、スペーサ絶縁体層の表面上に設けられ、スペーサ絶縁体層の一部分を貫通して第１のフィールド・プレートと接触することができる。一部の実施例では、第２のフィールド・プレートは、第１のフィールド・プレートの第２の部分を越えてドレイン電極に向かって横方向に延在することができる。
【0020】
一部の実施例では、フィールド・プレートの第１の部分とゲートの延在部分は、互いに向かって横方向に延在することができ、半導体層構造体の表面に垂直な方向に重なり合わなくてもよい。
【0021】
一部の実施例では、半導体層構造体は、積層され、間に挟まれたヘテロ接合に２次元電子ガス（２ＤＥＧ）チャネル層を画定するように構成されたバッファ層及び障壁層を含むことができる。
【0022】
一部の実施例によると、トランジスタは、半導体層構造体と、半導体層構造体上のソース電極及びドレイン電極と、ソース電極とドレイン電極との間の半導体層構造体の表面上のゲートと、ゲートとソース電極又はドレイン電極との間のフィールド・プレートと、を含む。フィールド・プレートは、ゲートの横方向に延在する部分よりも半導体層構造体の表面に近く、ゲートの横方向に延在する部分は、フィールド・プレートと重ならない。
【0023】
一部の実施例では、フィールド・プレートは、ゲートに隣接する第１の部分と、ソース電極又はドレイン電極に隣接する第２の部分とを含むことができる。第２の部分は、第１の部分よりも半導体層構造体の表面から遠くてもよい。
【0024】
一部の実施例では、スペーサ絶縁体層は、フィールド・プレートの第１の部分、フィールド・プレートの第２の部分、及びゲートの横方向に延在する部分を半導体層構造体の表面から分離する第１、第２、及び第３の厚さをそれぞれ画定するように半導体層の表面上に積層された複数のスペーサ層を含むことができる。
【0025】
一部の実施例では、複数のスペーサ層は、ゲートの両側で実質的に同一平面の表面を画定することができ、ゲートの横方向に延在する部分は、ゲートの両側で実質的に同一平面の表面に直接沿って横方向に延在するサイドローブ部分を含むことができる。
【0026】
一部の実施例では、複数のスペーサ層は、表面に凹部を有する第１のスペーサ層と、凹部内の第１の部分及び凹部の外側の第１のスペーサ層の表面上の第２の部分を含む第２のスペーサ層と、第２のスペーサ層上に実質的に同一平面の表面を有し、フィールド・プレートが間に挟まれた第３のスペーサ層と、を含むことができる。第２のスペーサ層の第１及び第２の部分は、フィールド・プレートの第１及び第２の部分と半導体層構造体の表面との間にそれぞれあってもよい。
【0027】
一部の実施例では、フィールド・プレートは、第１のフィールド・プレートであってもよく、第２のフィールド・プレートは、スペーサ絶縁体層の表面上に設けられ、スペーサ絶縁体層の一部分を貫通して第１のフィールド・プレートと接触することができる。一部の実施例では、第２のフィールド・プレートは、第１のフィールド・プレートの第２の部分を越えてドレイン電極に向かって横方向に延在することができる。
【0028】
一部の実施例によると、トランジスタは、ヘテロ接合を間に画定するチャネル層及び障壁層と、障壁層上のソース電極及びドレイン電極と、ゲートであって、ゲートの両側からソース電極及びドレイン電極に向かって横方向にそれぞれ延在するサイドローブ部分を含む、ゲートと、ゲートとドレイン電極との間の障壁層上のフィールド・プレートと、フィールド・プレートが間に挟まれた複数のスペーサ層を含むスペーサ絶縁体層と、を含む。スペーサ層は、ゲートの両側で障壁層上に積層され、ゲートのサイドローブ部分を障壁層から分離する。
【0029】
一部の実施例では、複数のスペーサ層は、ゲートの両側で実質的に同一平面の表面を画定し、ゲートのサイドローブ部分はこの表面のすぐ上で横方向に延在することができる。
【0030】
一部の実施例では、スペーサ層は、ゲートの両側で実質的に均一な厚さを有することができる。
【0031】
一部の実施例では、フィールド・プレートは、ゲートに隣接する第１の部分と、ドレイン電極に隣接する第２の部分とを含むことができ、第２の部分は、第１の部分よりも障壁層の表面から遠くてもよい。一部の実施例では、フィールド・プレートの第２の部分は、ゲートのサイドローブ部分よりも障壁層の表面に近くてもよい。
【0032】
一部の実施例では、複数のスペーサ層は、フィールド・プレートの第１の部分、フィールド・プレートの第２の部分、及びゲートのサイドローブ部分を障壁層の表面から分離する第１、第２、及び第３の厚さをそれぞれ画定するように積層されてもよい。
【0033】
一部の実施例では、フィールド・プレートの第１の部分とゲートのサイドローブ部分のうちの１つは、互いに向かって横方向に延在することができ、障壁層の表面に垂直な方向に重なり合わなくてもよい。
【0034】
一部の実施例では、側壁スペーサは、ゲートをその両側で複数のスペーサ層から分離することができる。フィールド・プレートの第１の部分は、ゲートに向かって横方向に延在することができ、側壁スペーサのうちの１つによってゲートから分離することができる。
【0035】
一部の実施例によると、トランジスタを製造する方法は、ヘテロ接合を間に画定するチャネル層及び障壁層を形成するステップと、障壁層上にソース電極、ドレイン電極、及びゲートを形成するステップであって、ゲートがゲートの両側からソース電極及びドレイン電極に向かって横方向にそれぞれ延在するサイドローブ部分を含む、ステップと、障壁層上にスペーサ絶縁体層及びフィールド・プレートを形成するステップと、を含む。スペーサ絶縁体層は、フィールド・プレートが間に挟まれた複数のスペーサ層を含む。スペーサ層は、ゲートの両側で障壁層上に積層され、ゲートのサイドローブ部分を障壁層から分離する。
【0036】
一部の実施例では、複数のスペーサ層は、ゲートの両側で実質的に同一平面の表面を画定するように形成され、ゲートのサイドローブ部分がこの表面のすぐ上で横方向に延在することができる。
【0037】
一部の実施例では、フィールド・プレートは、ゲートに隣接する第１の部分と、ドレイン電極に隣接する第２の部分とを含むように形成されてもよく、第２の部分は、第１の部分よりも障壁層の表面から遠くてもよい。
【0038】
一部の実施例では、スペーサ絶縁体層及びフィールド・プレートを形成するステップは、表面に凹部を含む第１のスペーサ層を形成するステップと、凹部内の第１の部分及び凹部の外側の第１のスペーサ層の表面上の第２の部分を含む第２のスペーサ層を形成するステップと、第２のスペーサ層の第１及び第２の部分上にフィールド・プレートの第１及び第２の部分をそれぞれ形成するステップと、第２のスペーサ層並びにフィールド・プレートの第１及び第２の部分上に第３のスペーサ層を形成するステップと、を含むことができる。
【0039】
一部の実施例では、フィールド・プレートは、第１のフィールド・プレートであってもよい。本方法は、第１のフィールド・プレートの第１の部分又は第２の部分のうちの少なくとも１つを露出させるように第３のスペーサ層を貫通する開口部を形成するステップと、第２のフィールド・プレートを第３のスペーサ層上に形成し、第１のフィールド・プレートに接触するように開口部内に延在させるステップと、をさらに含むことができる。
【0040】
一部の実施例による他のデバイス及び方法は、以下の図面及び詳細な説明を検討することで当業者に明らかになるであろう。上記実施例のいずれか及びすべての組合せに加えて、すべてのそのような追加の実施例は、本明細書内に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図されている。
【図面の簡単な説明】
【0041】
【図1】本発明の一部の実施例による埋め込みフィールド・プレートを含むトランジスタ・デバイスの単位セルの概略断面図である。
【図2】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図3】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図4】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図5】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図6】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図7】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図8】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図9】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図10】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図11】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図12】本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。
【図13】本発明のさらなる実施例による埋め込みフィールド・プレートを含むトランジスタ・デバイスの単位セルの概略断面図である。
【図14】本発明のさらに別の実施例による埋め込みフィールド・プレートを含むトランジスタ・デバイスの単位セルの概略断面図である。
【図15】本発明のさらに別の実施例による埋め込みフィールド・プレートを含むトランジスタ・デバイスの単位セルの概略断面図である。
【発明を実施するための形態】
【0042】
フィールド・プレートは、デバイスの動作特性（例えば、降伏電圧、利得、最大動作周波数）を改善するためにトランジスタ・デバイスのチャネル領域における電界分布を変更するように構成することができる導電性構造体である。例えば、ＨＥＭＴ又は他の半導体ベースの電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）デバイスでは、通常の動作中にゲート－ドレイン領域に大きな電界が生じることがある。フィールド・プレートは、所与のバイアス電圧に対するデバイス活性領域におけるピーク電界を低減するように構成することができる。このようなフィールド・プレートは、電界分布を管理するだけでなく、ドレイン－ソース間容量Ｃｄｓ及びゲート－ドレイン間容量Ｃｇｄの両方に影響を与えることができる。ゲートとドレインとの間（ゲート－ドレイン領域とも呼ばれる）に配置されたフィールド・プレートは、デバイス活性領域を変調するように構成することもでき、その結果、大きな高周波（ＲＦ）信号の下で適切なデバイス動作に影響を与える可能性がある表面トラッピング効果が減少する。より一般的には、フィールド・プレートは、デバイスを高電界で動作させたときに生じることがある有害な影響（低い降伏電圧、電荷トラッピング現象、低い信頼性）を軽減するように機能することができる。
【0043】
本発明の実施例は、静電容量、トラッピング効果、及び／又はピーク電界分布を低減することができるフィールド・プレート構造のための特定の構成及び製造方法を提供する。特に、本発明の実施例は、階段状又は傾斜状フィールド・プレート構造の製造を可能にし、それによって、伝導チャネルとフィールド・プレートとの間の間隔又は分離が低減される。一部の実施例では、フィールド・プレートは、ゲートとドレインとの間に設けられ、それによって、ゲート－ドレイン間容量Ｃｇｄ及びドレイン電源電圧に近接するピーク電界を低減することができる。
【0044】
例えば、埋め込みフィールド・プレートは、第１の距離又は間隔によって半導体層構造体（伝導チャネルが誘起されるか又は他の方法で画定される）の表面から分離されたゲートに隣接する第１の部分と、第１の距離又は間隔よりも大きい第２の距離又は間隔によって半導体層の表面から分離されたドレイン電極に隣接する第２の部分と、を含むことができる。ゲートに隣接するスペーサ層内の凹部を使用して、埋め込みフィールド・プレートの第１及び第２の部分を、階段状幾何形状（第１及び第２の段差部分が半導体層表面から異なる距離又は間隔にある）及び／又は傾斜状幾何形状（傾斜状部分が段差部分の１つから延在するか又は段差部分を接続する）に画定することができる。一部の実施例では、ゲートとフィールド・プレートとの間の横方向の間隔を制御するために、追加の側壁スペーサが含まれてもよい。本明細書で使用される「横方向」という用語は、半導体層構造体の主面に対して実質的に平行な方向を指す。また、一部の実施例は、１つ又は複数のスペーサ層を貫通して、埋め込みフィールド・プレートに接触する第２の又は追加のフィールド・プレートを含むことができ、それによって、階段状又は傾斜状フィールド・プレート構造に第２の「段差」を画定する。埋め込みフィールド・プレートをゲート及び／又は伝導チャネルのより近くに設けることにより、Ｃｇｄ及びトラッピング効果の低減を強化又は改善することができる。階段状又は傾斜状フィールド・プレート構造は、ドレイン電源電圧に近接するピーク電界を低減することもできる。
【0045】
図１は、本発明の一部の実施例による埋め込みフィールド・プレートを含むトランジスタ構造の単位セルの概略断面図である。特に、図１は、本明細書に記載されるような階段状又は傾斜状構造を有する埋め込みフィールド・プレートを含むＨＥＭＴの一例を示す。
【0046】
ＨＥＭＴは、チャネル層と、チャネル層上の障壁層とを含む。ソース電極及びドレイン電極は、障壁層とのオーミック・コンタクトとして形成されてもよい。ソース電極とドレイン電極との間の障壁層の表面上にゲートが形成され、障壁層の上にはスペーサ絶縁体層が形成されている。構成に応じて、スペーサ絶縁体層は、ゲートの形成の前又は後に形成することができる。スペーサ絶縁体層は、誘電体層、アンドープの若しくは空乏化したＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）材料の層、又はそれらの組合せであってもよい。導電性フィールド・プレートは、スペーサ絶縁体層内に形成され、ゲートからソース電極又はドレイン電極に向かって距離Ｌｆだけ延在する。フィールド・プレートは、ソース電極に電気的に接続されていてもよい。フィールド・プレートとソース電極との間の電気的接続は、場合によってはデバイスの活性領域の外側にあってもよい。フィールド・プレートは、デバイスのピーク電界を低減し、結果として、降伏電圧の向上、及び電荷トラッピングの低減をもたらすことができる。電界の低減により、漏れ電流の低減及び信頼性の向上などの他の利点ももたらすことができる。
【0047】
ＨＥＭＴは、ＩＩＩ族窒化物ベースの半導体層構造体を含むことができるが、他の材料系を使用することもできる。本明細書では主にＨＥＭＴの製造を参照して説明するが、本明細書に記載される実施例の要素及び概念は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）及び金属酸化物半導体ヘテロ構造電界効果トランジスタ（ＭＯＳＨＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含むがこれらに限定されない多くの異なるタイプのトランジスタ構造に適用することができることに留意されたい。
【0048】
ここで図１を参照すると、ＨＥＭＴ１００は、基板１０上にＧａＮベース又は他のＩＩＩ族窒化物ベースの半導体層構造体２４を含む。ＩＩＩ族窒化物とは、窒素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）などの周期表のＩＩＩ族の元素との間で形成されて、二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、及び四元（例えば、ＡｌＩｎＧａＮ）化合物を形成する半導体化合物を指す場合がある。したがって、ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）などの式を用いて、これらの化合物を記述することができる。基板１０は、炭化ケイ素、シリコン、サファイア、スピネル、酸化亜鉛、シリコン、ガリウム砒素、酸化亜鉛、又はＩＩＩ族窒化物材料の成長を支持することができる任意の他の材料を含むことができる。炭化ケイ素は、結晶格子整合がサファイアよりもＩＩＩ族により近く、その上により高品質のＩＩＩ族窒化物膜を形成することができる可能性がある。炭化ケイ素は、熱伝導率も非常に高いため、炭化ケイ素上のＩＩＩ族窒化物デバイスの総出力電力は、（サファイア上に形成された一部のデバイスの場合のように）基板の熱放散によって制限されない可能性がある。
【0049】
任意のバッファ層、核生成層及び／又は遷移層も基板１０上に形成することができる。例えば、基板１０と次の半導体層構造体２４の層との間の格子不整合を低減するために、基板１０上に核生成層１５を形成することができる。核生成層１５の形成及び組成は、基板１０に使用される材料に依存し得る。例えば、ＡｌｚＧａ１－ｚＮ（０≦ｚ≦１）核生成層１５は、ＭＯＣＶＤ（有機金属化学気相堆積：Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＨＶＰＥ（水素化物気相エピタキシ：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）又はＭＢＥ（分子線エピタキシ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）などのエピタキシャル成長法によって基板１０上に成長させることができる。核生成層１５を様々な基板上に形成する方法は、Ｎａｋａｍｕｒａの米国特許第５，２９０，３９３号及びＭｏｕｓｔａｋａｓの米国特許第５，６８６，７３８号に記載されている。核生成層を炭化ケイ素基板上に形成する方法は、Ｅｄｍｏｎｄらの米国特許第５，３９３，９９３号、Ｅｄｍｏｎｄらの米国特許第５，５２３，５８９号、及びＥｄｍｏｎｄらの米国特許第５，７３９，５５４号に記載されている。
【0050】
ＨＥＭＴ１００の半導体層構造体２４は、チャネル層２０及び障壁層２２を含む。チャネル層２０は、核生成層１５上に形成されてもよい。障壁層２２は、核生成層１５及び基板１０に対向するチャネル層２０上に形成されてもよい。チャネル層２０及び障壁層２２の一方又は両方は、段階的であっても、又は連続的に傾斜していてもよい材料組成を含む、ＩＩＩ族窒化物材料のドープされた又はドープされていない（すなわち、「意図せずにドープされた」）層を含む副層を含むことができる。一部の実施例では、チャネル層２０は、ＡｌｘＧａｙＩｎ（１－ｘ－ｙ）Ｎの１つ又は複数の層を含むことができ、ここで、０≦ｘ≦１、０≦ｙ≦１、及びｘ＋ｙ≦１である。例えば、チャネル層２０は、ＧａＮ層であってもよい。一部の実施例では、障壁層２２は、ＡｌｘＧａ１－ｘＮ又はＡｌｘＩｎｙＧａ１－ｘ－ｙＮの１つ又は複数の層を含むことができ、ここで０≦ｘ≦１、０≦ｙ≦１、及びｘ＋ｙ≦１である。半導体層構造体２４は、エピタキシャル成長法によって基板１０上に形成されたこれらの層及び／又は他の層を含むエピタキシャル構造であってもよい。例えば、チャネル層２０及び障壁層２２は、核生成層１５を成長させるために使用されるのと同じ又は類似の方法を使用して形成することができる。デバイス間の電気的絶縁は、ＨＥＭＴ１００の活性領域の外側のメサエッチング又はイオン実装によって達成することができる。
【0051】
ＨＥＭＴデバイス１００において、チャネル層２０及び障壁層２２は、ヘテロ接合がチャネル層２０と障壁層２２との界面に画定されるように、異なるバンドギャップを有する材料から形成されてもよい。特に、チャネル層２０及び障壁層２２の両方がＩＩＩ族窒化物層から形成される場合、チャネル層２０は、ＧａＮ層であってもよく、障壁層２２は、ＡｌＧａＮ層であってもよい。２ＤＥＧ伝導チャネル４０は、チャネル層２０と障壁層２２との間のヘテロ界面に誘起され得て、チャネル層２０、２ＤＥＧ伝導チャネル４０、及び障壁層２２は、全体に、ＨＥＭＴ１００の活性領域を形成することができる。
【0052】
他の実施例では、チャネル層２０と障壁層２２は、格子定数が異なっていてもよい。例えば、障壁層２２は、チャネル層２０よりも小さい格子定数を有する比較的薄い層であってもよく、その結果、障壁層２２は、２つの層の界面で「伸びる」。したがって、擬似格子整合ＨＥＭＴ（ｐＨＥＭＴ：ｐｓｅｕｄｏｍｏｒｐｈｉｃ ＨＥＭＴ）デバイスを提供することができる。例示的なＨＥＭＴ構造は、Ｓｈｅｐｐａｒｄらの米国特許第６，３１６，７９３号、Ｗｕらの米国特許第６，５８６，７８１号、Ｓｍｉｔｈの米国特許第６，５４８，３３３号、Ｐｒａｓｈａｎｔらの米国特許出願公開第２００２／０１６７０２３号、及びＰａｒｉｋｈらの米国特許出願公開第２００３／００２００９２号に示されている。他の窒化物ベースのＨＥＭＴ構造は、Ｋａｈｎらの米国特許第５，１９２，９８７号、及びＫａｈｎらの米国特許第５，２９６，３９５号に示されている。
【0053】
ソース・ドレイン電極３０は、半導体層構造体２４上に形成され、障壁層２２とのオーミック・コンタクトを画定する。ソース・ドレイン電極３０間の障壁層２２の表面にはゲート３２が形成されている。ゲート３２が適切なレベルにバイアスされると、チャネル層２０及び障壁層２２によって画定されるヘテロ界面の２ＤＥＧ伝導チャネル４０を通って、電流がソース・ドレイン電極３０間に流れることができる。
【0054】
ゲート３２の形成は、誘電体又は他のスペーサ絶縁体層２５を堆積させることと、マスク及び／又は他の犠牲層を使用してスペーサ絶縁体層２５を通してエッチングすることと、スペーサ絶縁体層２５のエッチングされた部分にゲートを堆積させることと、を含むことができる。ソース・ドレイン電極３０の形成は、上記で参照した特許及び刊行物に例として記載されているように、同じように行うことができる。一部の実施例では、ゲート３２は、スペーサ絶縁体層２５の部分上に横方向に延在する１つ又は複数の延在部分、例えば、Ｔ字形状を画定する対向するサイドローブ部分３２ａ、３２ｂ（本明細書では「Ｔゲート」とも呼ばれる）を含むことができる。ゲート３２及びサイドローブ部分３２ａ、３２ｂは、複数の異なる長さ（ＬＧ１及びＬＧ２）を画定することができる。一部の実施例では、サイドローブ部分３２ａ、３２ｂは、ゲート３２の両側でスペーサ絶縁体層２５上に実質的に対称に延在することができる。
【0055】
図１に示すように、スペーサ絶縁体層２５は、半導体層構造体２４の表面２４ｓに順次積層された複数のスペーサ層２６、２７、２８を含む。スペーサ絶縁体層２５はまた、ゲート３２の一方の側においてスペーサ層２６、２７、２８の間に埋め込みフィールド・プレート３３を含む。埋め込みフィールド・プレート３３は、金属又は他の導電性材料、例えば、銅、金、及び／又は複合金属を含む。一部の実施例では、埋め込みフィールド・プレート３３は、ゲート３２とドレイン電極３０との間に配置され、それにより、ピーク電界を低減するか、さもなければ電界を再分配し、ゲート－ドレイン間容量Ｃｇｄを低減し、及び／又はＨＥＭＴ１００のドレイン側でのトラッピング効果を低減することができる。一部の実施例では、同様の階段状構造を有する埋め込みフィールド・プレート（図示せず）が、追加で又は代わりに、ゲート３２とソース電極３０との間に配置されてもよい。
【0056】
埋め込みフィールド・プレート３３は、２つ以上の部分を含む階段状プロファイルを有し、本明細書では例として、ゲート３２に隣接する第１の段差部分３３ａ及びドレイン電極３０に隣接する第２の段差部分３３ｂを参照して示されている。フィールド・プレート３３の段差部分３３ａ、３３ｂは、連続した層によって画定されてもよく、不連続な層の積層によって画定されてもよい。すなわち、フィールド・プレート３３の段差部分３３ａ、３３ｂは、単層によって画定されてもよく、複数層によって画定されてもよい。一部の実施例では、段差部分３３ａ、３３ｂは、不連続性をそれらの間に含んでもよい。フィールド・プレート３３の各段差部分３３ａ、３３ｂは、表面２４ｓ（したがって、下にある伝導チャネル４０）から異なる距離又は間隔に配置されている。伝導チャネル４０から近い距離又は間隔と、遠い距離又は間隔にある第１の段差部分３３ａ及び第２の段差部分３３ｂを含むフィールド・プレート３３により、Ｃｇｄ及びトラッピング効果の低減、並びにドレイン電極３０に近接するピーク電界の低減が可能になる場合がある。
【0057】
特に、図１に示すように、スペーサ層２６、２７は、埋め込みフィールド・プレート３３の第１及び第２の部分３３ａ、３３ｂと表面２４ｓとの間に異なる厚さを画定するように順次積層されて、異なる間隔Ｓ１、Ｓ２を提供することができる。例えば、スペーサ層２６は、その内部に凹部を含むことができ、その結果、スペーサ層２７及び埋め込みフィールド・プレート３３がスペーサ層２６上及び凹部に順次形成されると、フィールド・プレート３３の部分３３ａが部分３３ｂよりも表面２４ｓに近くなる。
【0058】
さらに、スペーサ層２６、２７、２８は、サイドローブ部分３２ａ、３２ｂをゲート３２の両側で表面２４ｓから分離することができる。例えば、スペーサ層２６、２７、２８は、ゲート３２の両側に、実質的に均一な厚さ若しくは間隔Ｓ３及び／又は同一平面の表面を画定し、その表面上にゲート３２のサイドローブ部分３２ａ、３２ｂが延在する。一部の実施例では、ゲート３２のサイドローブ部分３２ａとフィールド・プレート３３の段差部分３３ａは、重なり合い、第３のスペーサ層２８の部分によって分離されていてもよい。一部の実施例では、ゲート３２のサイドローブ部分３２ａとフィールド・プレート３３の段差部分３３ａは、表面２４ｓに垂直な方向に重なり合わなくてもよい。
【0059】
スペーサ層２６、２７、２８は、埋め込みフィールド・プレート３３の第２の段差部分３３ｂを、第１の段差部分３３ａよりも半導体層構造体２４（したがって伝導チャネル４０）の表面２４ｓから遠くに、且つゲート３２のサイドローブ部分３２ａ、３２ｂよりも半導体層構造体２４の表面２４ｓに近く配置するように形成することができる。より一般的には、スペーサ絶縁体層２５は、ゲートのサイドローブ部分３２ａ、３２ｂと表面２４ｓとの間の距離又は間隔、フィールド・プレートの段差部分３３ａ、３３ｂと表面２４ｓとの間の距離又は間隔、並びに／或いはゲートのサイドローブ部分３２ａ、３２ｂとフィールド・プレート段差部分３３ａ、３３ｂとの間の距離又は間隔を制御するように形成することができる、それぞれの厚さを有する層２６、２７、２８による多層スタックであってもよい。
【0060】
ＨＥＭＴ１００は、埋め込みフィールド・プレート３３の第１及び／又は第２の段差部分３３ａ、３３ｂに接触するように上部スペーサ層２９を貫通する追加の又は第２のフィールド・プレート３４も含むことができる。第２のフィールド・プレート３４も、階段状又は傾斜状構造を有することができ、第１の部分３４ａが第２の部分３４ｂよりも半導体層構造体２４の表面２４ｓに近い。第２のフィールド・プレート３４の第１の部分３４ａは、ドレイン電極３０にもより近くてもよく、Ｃｇｄ、トラッピング効果、及び／又はドレイン電極３０に近接するピーク電界のさらなる制御を可能にすることができる。
【0061】
図１では、ゲート３２及びソース・ドレイン電極３０が障壁層２２の表面２４ｓ上にある平面ＨＥＭＴ構成で示されているが、本発明の実施例による階段状又は傾斜状フィールド構造を有する埋め込みフィールド・プレート３３は、リセス・ゲートＨＥＭＴ（ソース・ドレイン電極３０が表面２４ｓ上のゲート３２に対して相対的に高くなっている）及びリセス・ソース／ドレインＨＥＭＴ（ソース・ドレイン電極３０が表面２４ｓを超えてチャネル層２０に向かって延在している）などの他のＨＥＭＴ構成で使用することができることが理解されよう。
【0062】
図２～図１２は、本発明の一部の実施例によるトランジスタ・デバイスを製造するための方法における例示的な中間製造ステップを示す概略断面図である。図２～図１２の例は、トランジスタ・デバイスのゲート電極とドレイン電極との間に階段状又は傾斜状構造を有する埋め込みフィールド・プレートの製造を示すが、一部の実施例では、同様の製造ステップを追加で又は代わりに使用して、ゲート電極とソース電極との間にフィールド・プレート（図示せず）を製造するができることが理解されよう。
【0063】
図２に示すように、第１のスペーサ層２６は、下にあるチャネル層２０とのヘテロ接合を画定する障壁層２２を含む半導体層構造体２４の表面２４ｓ上に形成されている。上述したように、チャネル層２０及び障壁層２２は、エピタキシャル成長法によって形成されたエピタキシャル構造（例えば、ＩＩＩ族窒化物材料を含む）であってもよい。基板１０との格子不整合を低減するために、基板１０（例えば、ＳｉＣ基板）上に核生成層１５を形成することができる。第１のスペーサ層２６は、障壁層２２上にブランケット形成された誘電体層又は他の絶縁体層であってもよい。例えば、第１のスペーサ層２６は、高品質スパッタリング及び／又は気相堆積法によって形成された窒化シリコン層又は酸化シリコン層であってもよい。
【0064】
図３では、開孔又は凹部２６ｒが第１のスペーサ層２６に画定されている。例えば、凹部２６ｒは、スペーサ層２６の一部を露出させるマスクを用いて光学的に画定され、開口されてもよい。凹部２６ｒの横方向の位置及び／又は幅は、埋め込みフィールド・プレート３３の段差部分３３ａ、３３ｂを、後続のステップで形成されるゲート及びドレイン電極から所望の距離に設けるように選択することができる。凹部２６ｒは、スペーサ層２６を貫通して、半導体層構造体２４の表面２４ｓを露出させることができる
【0065】
図４では、第１のスペーサ層２６上に第２のスペーサ層２７が形成されている。第２のスペーサ層２７は、第１のスペーサ層２６の表面に沿って共形に延在し、凹部２６ｒの底面及び側壁に沿って凹部２６ｒ内に延在して、凹部２６ｒの内側の部分と外側の部分との間に段差を画定することができる。第２のスペーサ層２７は、同様に誘電体又は他の絶縁体層（例えば、窒化シリコン又は酸化シリコン層）であってもよく、第１のスペーサ層２６と同様の方法又は異なる方法によって形成されてもよい。
【0066】
図５は、第２のスペーサ層２７上へのフィールド・プレート３３の形成を示す。例えば、マスキング及び／又はパターニング・プロセスを使用して、第２のスペーサ層２７の部分上に金属又は他の導電層を形成することができる。第１のスペーサ層２６の凹部２６ｒの内側及び外側の第２のスペーサ層２７の部分によって画定される段差により、階段状構成の第１の部分３３ａ及び第２の部分３３ｂを含むフィールド・プレート３３が得られる。傾斜状部分は、段差部分３３ａと３３ｂとを接続することができる。凹部２６ｒ内の第２のスペーサ層２７の厚さは、埋め込みフィールド・プレート３３の第１の部分３３ａを表面２４ｓから分離する第１の距離又は間隔Ｓ１を画定し、一方、凹部２６ｒの外側のこの表面上の第１のスペーサ層２６と第２のスペーサ２７の組み合わされた厚さは、埋め込みフィールド・プレート３３の第２の部分３３ｂを表面２４ｓから分離する第２の距離又は間隔Ｓ２を画定する。
【0067】
フィールド・プレート３３の第１の部分３３ａは、デバイスの一方の側（例えば、ソース側）に向かって距離Ｌｆｓだけ第２のスペーサ層２７上で横方向に延在していてもよい。フィールド・プレート３３の第２の部分３３ｂは、デバイスのもう一方の側（例えば、ドレイン側）に向かって距離Ｌｆｄだけ第２のスペーサ層２７上で横方向に延在していてもよい。Ｌｆｓ及びＬｆｄは、同じ又は異なる距離とすることができる。一部の実施例では、表面２４ｓから異なる間隔Ｓ１、Ｓ２にあるフィールド・プレート３３の部分３３ａ、３３ｂは、連続していなくてもよい。例えば、第１の部分３３ａは、凹部２６ｒ内の第２のスペーサ層２７の部分上に形成されていてもよく、第２の部分３３ｂは、凹部の外側の第２のスペーサ層２７の表面上に別個に形成されていてもよく、さもなければ第１の部分３３ａとの不連続性を含んでいてもよい。すなわち、フィールド・プレート３３の第１及び第２の部分３３ａ、３３ｂは、単一の連続した層によって画定されてもよく、又は複数の積層された層によって画定されてもよい。
【0068】
図３において凹部２６ｒを形成し、図４において凹部２６ｒ内に第２のスペーサ層２７を形成し、図５において凹部２６ｒ内に埋め込みフィールド・プレート３３の第１の部分３３ａを形成することによって、フィールド・プレート３３の第１の部分３３ａは、フィールド・プレート３３の第２の部分３３ｂよりも表面２４ｓに近くなる。フィールド・プレート３３の部分３３ａと表面２４ｓとの間の誘電体又は他のスペーサ絶縁体層２５の厚さＳ１を低減することで、（例えば、表面２４ｓから均一な間隔Ｓ２を有する平面フィールド・プレートと比較して）フィールド・プレート３３を設けることから生じるゲートとドレイン電極との間の静電容量を低減することができる。
【0069】
図６では、第２のスペーサ層２７上及びフィールド・プレート３３上には、第３のスペーサ層２８が形成されている。第３のスペーサ層２８は、第２のスペーサ層２７及びフィールド・プレート３３の段差部分３３ａ、３３ｂの表面に沿って共形に延在して、埋め込みフィールド・プレート構成を画定することができる。第３のスペーサ層２８は、同様に誘電体又は他の絶縁体層（例えば、窒化シリコン又は酸化シリコン層）であってもよく、第１及び／又は第２のスペーサ層２６及び／又は２７と同様の方法或いは異なる方法によって形成されてもよい。第１、第２、及び第３のスペーサ層２６、２７、２８は、集合体として本明細書に記載されるようなスペーサ絶縁体層２５を画定することができる。
【0070】
本明細書に記載されるスペーサ絶縁体層２５のスペーサ層２６、２７、２８は、窒化ケイ素、窒化アルミニウム、二酸化ケイ素、及び／又は他の適切な材料などの誘電体材料であってもよい。他の材料をスペーサ絶縁体層２５の層２６、２７、２８に利用することもできる。例えば、スペーサ層２６、２７、２８は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウム及び／又は酸窒化アルミニウムを含むこともできる。スペーサ層２６、２７、２８は、同じ厚さであっても、異なる厚さであってもよい。一部の実施例では、第１のスペーサ層２６は、第２のスペーサ層２７よりも薄い厚さを有することができ、及び／又は第２のスペーサ層２７は、第３のスペーサ層２８よりも薄い厚さを有することができる。スペーサ絶縁体層２５は、半導体層構造体２４の表面２４ｓに対して実質的に均一な厚さ又は間隔Ｓ３を有する部分Ｐと、不均一な厚さ又は間隔Ｓ４を有する部分とを含むことができる。
【0071】
上述したように、２つの段差部分３３ａ、３３ｂを含むフィールド・プレート３３を参照して説明したが、本発明の実施例による階段状又は傾斜状フィールド・プレートは、追加の段差部分を含むことができる。例えば、やはり図６を参照すると、フィールド・プレートの第２の部分３３ｂの少なくとも一部を露出させるように第３のスペーサ層２８に追加の開孔又は凹部（図示せず）を形成することができ、追加の凹部によって露出されたフィールド・プレート３３の第２の部分３３ｂ上及び追加の凹部の外側の第３のスペーサ層２８の表面上にフィールド・プレート３３の追加の段差部分（図示せず）を形成することができる。より一般的には、３つのスペーサ層２６、２７、２８を含むスペーサ絶縁体層２５と、２つの段差部分３３ａ、３３ｂを含むフィールド・プレート３３との製造を参照して説明したが、４つ以上のスペーサ層を有するスペーサ絶縁体層２５と、３つ以上の段差部分を有するフィールド・プレート３３とを、本明細書に記載される実施例に従って製造することができることが理解されよう。
【0072】
図７は、スペーサ絶縁体層２５の部分Ｐにおける開孔又は開口部２５ｏの形成を示しており、この場所に、後続のステップにおいてゲートを形成することができる。例えば、開口部２５ｏは、第３のスペーサ層２８の一部を露出させるマスクを用いて光学的に画定され、開口されてもよい。図７に示すように、開口部２５ｏは、スペーサ層２８、２７、２６を貫通して、半導体層構造体２４の表面２４ｓの一部（すなわち、障壁層２２の表面）を露出させる。開口部２５ｏは、パターニングされたマスクと、障壁層２２に対する低損傷エッチングとを利用して形成されてもよい。開口部２５ｏは、開口部２５ｏ、ひいてはゲートがドレイン電極よりもソース電極に近くなり得るように、ソースとドレインとの間でオフセットされていてもよい。また、幅が均一であるように図示されているが、開口部２５ｏは、スペーサ絶縁体層２５の複数の層２６、２７、２８に対するエッチングの等方性により、いくつかの部分で広くなっていてもよいことが理解されよう。
【0073】
図８に示すように、スペーサ絶縁体層２５の開口部２５ｏ内の対向する側壁に側壁スペーサ２５ｓが形成されている。例えば、側壁スペーサ２５ｓは、特に、ゲート開口部２５ｏが上述したように幅が不均一である実施例において、後続のステップで形成される所望の第１のゲート長ＬＧ１を画定するように形成することができる。一部の実施例では、側壁スペーサ２５ｓは、スペーサ絶縁体シュリンク・プロセスを使用して形成することができる。側壁スペーサ２５ｓは、同様に、誘電体又は他の絶縁体層（例えば、窒化シリコン又は酸化シリコン層）であってもよく、埋め込みフィールド・プレート３３の第１の部分３３ａの横方向延在部分をゲート３２との接触から分離することができる。
【0074】
図９は、スペーサ絶縁体層２５の開口部２５ｏ内へのゲート３２の形成を示す。ゲート３２は、スペーサ絶縁体層２５を貫通して、障壁層２２の露出部分と接触する。ゲート３２は、スペーサ絶縁体層２５の対向する側壁の側壁スペーサ２５ｓ上に直接、間隙が側壁スペーサ間に形成されないように、メタライゼーション・プロセスを介して開口部２５ｏに形成することができる。適切なゲート材料は、障壁層２２の組成に依存することがある。しかしながら、特定の実施例では、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、ＴａＮ、Ｗ及び／又はＷＳｉＮなどの、窒化物ベースの半導体材料に対してショットキー接触を形成することができる材料をゲート３２に使用することができる。
【0075】
ゲート３２は、開口部２５ｏの外側のスペーサ絶縁体層２５の表面部分上に横方向に延在して第２のゲート長ＬＧ２を画定する１つ又は複数の延在部分（対向するサイドローブ部分３２ａ、３２ｂとして示される）を含む。サイドローブ部分３２ａ、３２ｂは、ゲート３２と一体であってもよい。サイドローブ部分３２ａ、３２ｂがゲート３２の両側でスペーサ絶縁体層２５上に延在する長さは、製造プロセスにおいて制御することができる。一部の実施例では、サイドローブ部分３２ａは、サイドローブ部分３２ｂより長くてもよく（したがって、第２のゲート長ＬＧ２の大きい方の部分を画定してもよく）、逆もまた同様である。他の実施例では、サイドローブ部分３２ａ及び３２ｂは、ゲート３２の両側で実質的に同じ長さだけ第３のスペーサ層２８の表面に沿って横方向に延在してもよい。サイドローブ部分３２ａ、３２ｂと半導体層構造体２４との間にスペーサ絶縁体層２５の部分を挟むことに起因することがあるトランジスタ・デバイスのゲート－ドレイン間容量（Ｃｇｄ）及び／又はゲート－ソース間容量（Ｃｇｓ）は、以下に説明するようにさらに制御することができる。
【0076】
図９に示すように、ゲート３２は、サイドローブ部分３２ａ及び３２ｂが、ゲート３２の両側で実質的に均一な距離又は間隔Ｓ３だけ半導体層構造体２４ｓの表面２４ｓ（したがって、障壁層２２とチャネル層２０との間のヘテロ接合で画定される伝導チャネル）から分離されるように形成されている。本明細書に記載される実施例では、階段状形状を有する埋め込みフィールド・プレート３３は、ゲート３２のサイドローブ部分３２ａ及び３２ｂが延在する第３のスペーサ層２８の平坦性を高めるように構成することができ、その結果、スペーサ絶縁体層２５は、ゲート３２の両側に実質的に同一平面の表面を含み、フィールド・プレート３３の第１の部分３３ａ及び第２の部分３３ｂがその表面の下に閉じ込められる。
【0077】
特に、図３で形成された第１のスペーサ層２６の凹部２６ｒのために、埋め込みフィールド・プレート３３の第１の部分３３ａの上面は、第３のスペーサ層２８が形成されている第２のスペーサ層２７の上面と実質的に同一平面になり得る。そのため、図６において、第３のスペーサ層２８がフィールド・プレート３３及び第２のスペーサ層２７上に形成されるとき、ゲート開口部２５ｏが形成されるスペーサ絶縁体層２５の部分Ｐの表面は実質的に平坦であり、その結果、ゲート３２の両側に形成されるサイドローブ部分３２ａ及び３２ｂは、実質的に同一平面の表面上に形成され、間隔Ｓ３だけ半導体層構造体２４の表面２４ｓから均一に離間される。これに対して、フィールド・プレート３３の第２の段差部分３３ｂ上に形成された第３のスペーサ層２８のうち、凹部２６ｒの外側にある部分は、不均一な厚さ（間隔Ｓ４によって示す）を有することがある。埋め込みフィールド・プレート３３の階段状又は傾斜状構造は、第３のスペーサ層２８の不均一な厚さＳ４とゲート３２が形成される部分Ｐとの間の距離を増大させ、その結果、サイドローブ又はウィング３２ａ及び３２ｂが表面２４ｓから均一な間隔Ｓ３だけ離間されるようになる。一部の実施例では、ゲート３２は、サイドローブ又はウィング３２ａ及び３２ｂがゲート３２の両側に実質的に対称に延在して形成されてもよい。
【0078】
図１０では、第４のスペーサ層２９がゲート３２及び第３のスペーサ層２８上に形成されている。第４のスペーサ層２９は、サイドローブ３２ａ、３２ｂ及びゲート３２の上面に沿って、並びに第３のスペーサ層２８の表面に沿って共形に延在することができる。第４のスペーサ層２９は、同様に、誘電体又は他の絶縁体層（例えば、窒化シリコン又は酸化シリコン層）であってもよく、第１、第２、及び／又は第３のスペーサ層２６、２７、２８と同様の又は異なる方法によって形成されてもよい。一部の実施例では、第４のスペーサ層２９は、一旦ゲートメータライゼーションを堆積させると、このような高い温度は、実現可能ではない場合があるため、第１、第２、及び／又は第３のスペーサ層２６、２７、２８よりも低い温度で形成されるパッシベーション層である場合がある。
【0079】
図１１では、フィールド・プレート３３の一部を露出させるために、第４のスペーサ層２９に開孔又は開口部２９ｏが形成されている。例えば、開口部２９ｏは、フィールド・プレート３３の上に重なる第４のスペーサ層２９の一部分を露出させるマスクを使用して、光学的に画定され、開口されてもよい。図１１に示すように、開口部２９ｏは、スペーサ層２９、２８を貫通して、埋め込みフィールド・プレート３３の第２の部分３３ｂの表面を露出させる。開口部２９ｏは、追加で又は代わりに、埋め込みフィールド・プレート３３の第１の部分３３ａの表面を露出させてもよい。
【0080】
図１２は、埋め込みフィールド・プレート３３と接触するように、追加の又は第２のフィールド・プレート３４を開口部２９ｏに形成することを示す。第２のフィールド・プレート３４は、スペーサ層２９、２８を貫通して、埋め込みフィールド・プレートの第１及び／又は第２の部分３３ａ、３３ｂに接触する導電性構造体である。第２のフィールド・プレート３４も、階段状又は傾斜状構造を有することができ、第１の部分３４ａが第２の部分３４ｂよりも半導体層構造体２４の表面２４ｓに近い。第２のフィールド・プレート３４の第１の部分３４ａの表面と第２の部分３４ｂの表面との間の段差は、埋め込みフィールド・プレート３３の第１の部分３３ａの表面と第２の部分３３ｂの表面との段差と同じであってもよく、又は異なっていてもよい。ソース又はドレイン（Ｓ／Ｄ）に向かう第２のフィールド・プレート３４の第１の部分３４ａの横方向延在部分は、しきい値を超えて降伏電圧を実質的に低下させることなく、ピーク電界をさらに低減するか、さもなければ電界を再分布させるように制御することができる。図示されていないが、ソース電極及びドレイン電極は、図１のデバイス１００に到達するように、障壁層２２上に形成されてもよい（例えば、スペーサ絶縁体層２５に開口部をエッチングして下にある障壁層２２を露出させ、その上にオーミック・コンタクトを堆積させることによって）。
【0081】
図１３～図１５は、本発明のさらなる実施例による、様々な階段状又は傾斜状構造を有する埋め込みフィールド・プレートを含むトランジスタ構造の単位セルの概略断面図である。具体的には、図１３～図１５は、階段状又は傾斜状埋め込みフィールド・プレート構造３３’、３３’’、及び３３’’’を含むＨＥＭＴ１００’、１００’’、及び１００’’’の例をそれぞれ示す。ＨＥＭＴ１００’、１００’’、及び１００’’’の一部の要素又は層は、図１のＨＥＭＴ１００のものと同様であってもよく、その繰り返しの説明は省略する。
【0082】
例えば、図１３は、図１に示すような単一の連続層ではなく、それぞれの層によって画定された第１及び第２の段差部分３３ａ’及び３３ｂ’を有する埋め込みフィールド・プレート３３’を示す。フィールド・プレート３３’の段差部分３３ａ’及び３３ｂ’は、半導体層構造体の表面２４ｓ（したがって、下にある伝導チャネル４０）から異なる距離又は間隔Ｓ１及びＳ２にそれぞれ配置されている。フィールド・プレートの第１の部分３３ａ’及び第２のスペーサ層２７のそれぞれの上面は、実質的に同一平面であってもよい。一部の実施例では、段差部分３３ａ’及び３３ｂ’は、それらの間に不連続性を含んでいてもよい。
【0083】
本明細書に記載される実施例では、埋め込みフィールド・プレート３３の第１の部分３３ａは、ゲート３２に向かって長さＬｆｓだけ横方向に延在し、ゲート３２のサイドローブ部分３２ａは、埋め込みフィールド・プレート３３に向かってゲート長ＬＧ２の一部分だけ横方向に延在する。図１～図１３の実施例では、埋め込みフィールド・プレート３３の第１の部分３３ａとゲート３２のサイドローブ部分３２ａとの間に横方向の間隔又は分離が維持されており、その結果、横方向に延在するゲート３２のサイドローブ部分３２ａは、フィールド・プレート３３と重ならない。すなわち、フィールド・プレート３３の第１の部分３３ａは、サイドローブ部分３２ａのエッジ又は境界の外側に閉じ込められ、サイドローブ部分３２ａと半導体層構造体２４の表面２４ｓとの間に延在せず、したがって、埋め込みフィールド・プレート３３の第１の部分３３ａとゲート３２のサイドローブ部分３２ａは、表面２４ｓに垂直な方向に重なり合わない（本明細書では垂直オーバーラップとも呼ばれる）。しかしながら、本発明の実施例は、埋め込みフィールド・プレート３３の第１の部分３３ａのいかなる特定の長さにも限定されず、一部の実施例では、横方向に延在するサイドローブ部分３２ａ、３２ｂと重なっていてもよい。
【0084】
図１４は、埋め込みフィールド・プレート３３’’の第１の部分３３ａ’’がサイドローブ部分３２ａのエッジを越えてゲート３２に向かって横方向に延在する埋め込みフィールド・プレート３３’’を含むトランジスタ構造の単位セルの概略断面図である。埋め込みフィールド・プレート３３’’の第１の部分３３ａ’’は、ゲート３２のサイドローブ部分３２ａと垂直方向に重なり、サイドローブ部分３２ａのエッジから側壁スペーサ２５ｓまでの距離さらに延在することができる。本明細書に記載される他の実施例と同様に、ゲート３２のサイドローブ部分３２ａと重なり合うフィールド・プレート３３’’の第１の部分３３ａ’’との間の電気的絶縁は、間に挟まれたスペーサ絶縁体層２５の部分によって、特に第３のスペーサ層２８によって提供される。また、側壁スペーサ２５ｓのうちの１つは、埋め込みフィールド・プレート３３’’の第１の部分３３ａ’’の横方向延在部分とゲート３２との間の電気的絶縁を提供する。
【0085】
図１４の例では、第１の部分３３ａ’’は、ゲート３２とフィールド・プレート３３’’との間で表面２４ｓの部分の全体に沿って横方向に延在し、側壁スペーサ２５ｓに接触している。しかしながら、埋め込みフィールド・プレート３３’’の第１の部分３３ａ’’とゲート３２のサイドローブ部分３２ａとのオーバーラップの量及び第１の部分３３ａ’’がゲート－ドレイン領域上に延在する長さＬｆｓは、変えることができる。
【0086】
図１５は、埋め込みフィールド・プレート３３’’’を含むトランジスタ構造の単位セルの概略断面図であり、埋め込みフィールド・プレート３３’’’の第１の部分３３ａ’’’が、ゲート３２とフィールド・プレート３３’’’との間の表面２４ｓの部分の全体に沿ってではないが、やはりゲート３２に向かって、サイドローブ部分３２ａのエッジを越えて横方向に延在する。すなわち、埋め込みフィールド・プレート３３’’’の第１の部分３３ａ’’’は、ゲート３２のサイドローブ部分３２ａと垂直方向に重なるが、側壁スペーサ２５ｓとは接触しない。そのため、フィールド・プレート３３の第１の部分３３ａ’’’は、側壁スペーサ２５ｓの厚さだけ又はそれ以上、ゲート３２の側壁から横方向に分離され得る。図１５では、第１の段差部分３３ａ’’’及び第２の段差部分３３ｂ’’’は、単一の連続層ではなく、それぞれの層によって画定されている。第１の段差部分３３ａ’’’と第２の段差部分３３ｂ’’’とは、垂直方向に重なっていてもよい。フィールド・プレート３３’’’の第１の部分３３ａ’’’と第２のスペーサ層２７のそれぞれの上面は、実質的に同一平面であってもよい。フィールド・プレート３３’’’の第１の部分３３ａ’’’は、第３のスペーサ層２８の実質的に同一平面の表面のうちの１つと表面２４ｓとの間に延在する。ゲート３２のサイドローブ部分３２ａと重なり合うフィールド・プレート３３’’’の第１の部分３３ａ’’’との間の電気的絶縁は、間に挟まれた第３のスペーサ層２８の部分によって提供される。
【0087】
本発明の実施例によると、フィールド・プレートの段差部分３３ａ、３３ｂ及びゲートサイドローブ部分３２ａを半導体層構造体２４の表面２４ｓから分離する厚さＳ１、Ｓ２及びＳ３を変化させてスペーサ絶縁体層２５を形成することによって、ゲート３２とソース電極又はドレイン電極３０との間の静電容量を低減することができる（例えば、均一な厚さを有するスペーサ絶縁体層によって表面２４ｓから分離された平面フィールド・プレートと比較して）。本明細書に記載される実施例に従って、フィールド・プレート部分３３ａとゲートサイドローブ部分３２ａとの間の垂直方向の重なりを回避及び／又は制御することによって、静電容量をさらに低減及び／又は調整することができる。
【0088】
一部の実施例では、埋め込みフィールド・プレートの階段状構造は、ドレインに近接するピーク電界の低減に寄与する可能性がある。特に、埋め込みフィールド・プレート３３の第２の部分３３ｂと半導体層構造体２４の表面２４ｓとの間に、より大きな厚さＳ２の（したがって、障壁層２２とチャネル層２０との間のヘテロ接合において画定される伝導チャネル４０により近い）スペーサ絶縁層２５を形成することによって、階段状構造３３ａ、３３ｂを有する埋め込みフィールド・プレート３３を形成することによって、ドレインに隣接するピーク電界を低減することができ、これにより、電荷トラッピング効果も低減することができる。
【0089】
したがって、本発明の実施例は、一般に、埋め込みフィールド・プレートが異なる距離又は間隔によって障壁層から分離されるトランジスタ構造を対象とする。一部の実施例では、フィールド・プレートを１つ又は複数のより薄いスペーサ層によって半導体層構造体から分離することができ、一方、１つ又は複数のより厚いスペーサ層は、フィールド・プレートとゲートの横方向に延在する部分とを分離することができる。別の実施例では、スペーサ絶縁体層は、フィールド・プレートと半導体層構造体との間の厚さが比較的薄く、フィールド・プレートとゲートの横方向に延在する部分との間の厚さがより厚い、可変の厚さを有することができる。一部の実施例では、フィールド・プレートと半導体層構造体との間の距離又は間隔を低減するために、フィールド・プレートをスペーサ層内の凹部に設けることができる。
【0090】
本明細書では、特定のＨＥＭＴ構造を参照して本発明の実施例を説明してきたが、本発明は、このような構造に限定されるものと解釈されるべきではなく、ｐＨＥＭＴ（ＧａＡｓ／ＡｌＧａＡｓ ｐＨＥＭＴを含む）及び／又はＧａＮ ＭＥＳＦＥＴなどの多くの異なるトランジスタ構造におけるゲート電極の形成に適用することができる。
【0091】
また、本発明の教示から依然として利益を得ながら、トランジスタ・デバイスに追加の層を含めることもできる。このような追加の層は、例えば、Ｓｍｉｔｈの米国特許第６，５４８，３３３号に記載されているように、ＧａＮキャップ層を含むことができる。一部の実施例では、ＭＩＳ－ＨＥＭＴを作製し、及び／又は表面を不動態化するために、ＳｉＮｘなどの絶縁層、又は比較的高品質のＡｌＮを堆積させることができる。追加の層はまた、組成的に傾斜した遷移層を含んでもよい。さらに、上述の障壁層２２及び／又はチャネル層２０は、複数の層を含むことができる。したがって、本発明の実施例は、これらの層を単一層に限定するものとして解釈されるべきではなく、例えば、ＧａＮ層、ＡｌＧａＮ層、及び／又はＡｌＮ層の組合せを有する障壁層を含んでもよい。
【0092】
本発明は、本発明の実施例が示される添付の図面を参照して説明されている。しかしながら、本発明は、本明細書に記載された実施例に限定されると解釈されるべきではない。むしろ、これらの実施例は、本開示が完璧且つ完全なものとなり、本発明の範囲を当業者に十分に伝えるように提供されている。図面において、層及び領域の厚さは、わかりやすくするために誇張されている。同様の数字は、全体を通して同様の要素を指す。
【0093】
層、領域又は基板などの要素が、別の要素の「上に（ｏｎ）」又は「上に（ｏｎｔｏ）」延在すると言及される場合、それは、他の要素のすぐ上に（ｄｉｒｅｃｔｌｙ ｏｎ）若しくは直接上に（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）延在することができ、又は介在する要素が存在してもよいことが理解されよう。対照的に、要素が別の要素の「すぐ上に」ある、又は「直接上に」延在すると言及される場合、介在する要素は存在しない。ある要素が別の要素に「接続されている」又は「結合されている」と言及される場合、それは他の要素に直接接続又は結合されてもよく、又は介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が別の要素に「直接接続される」又は「直接結合される」と言及される場合、介在する要素は存在しない。
【0094】
第１、第２などの用語は、様々な要素を説明するために本明細書で使用されることがあるが、これらの要素は、これらの用語によって限定されるべきではないことも理解されよう。これらの用語は、ある要素を別の要素と区別するため使用されるだけである。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。
【0095】
さらに、「下部」又は「底部」及び「上部」又は「頂部」などの相対的な用語は、本明細書では、図に示されるように、ある要素と別の要素との関係を説明するために使用されることがある。相対的な用語は、図に描かれている向きに加えて、デバイスの異なる向きを包含することが意図されていることが理解されよう。例えば、図の１つにおけるデバイスがひっくり返された場合、他の要素の「下」側にあるとして説明された要素は、他の要素の「上」側に配向される。したがって、例示的な用語「下」は、図の特定の向きに応じて、「下」及び「上」の両方の向きを包含することができる。同様に、図の１つにおけるデバイスがひっくり返された場合、他の要素の「下方」又は「真下」として説明された要素は、他の要素の「上方」に配向される。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の向きの両方を包含することができる。
【0096】
本明細書において本発明の説明で使用される術語は、特定の実施例を説明することのみを目的とし、本発明を限定することは意図されていない。本発明の説明及び添付の特許請求の範囲において使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図されている。本明細書で使用される「及び／又は」という用語は、関連付けられた列挙された項目の１つ又は複数の任意の及びすべての可能な組合せを指し、包含することも理解されよう。用語「備える（ｃｏｍｐｒｉｓｅｓ）」及び／又は「備えている（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を明記するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しないことがさらに理解されるであろう。
【0097】
本発明の実施例は、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して本明細書で説明されている。そのため、例えば、製造技術及び／又は公差の結果として、図の形状とは異なることが予想される。したがって、本発明の実施例は、本明細書に示される領域の特定の形状に限定されると解釈されるべきではなく、例えば、製造に起因する形状の逸脱を含むべきである。例えば、長方形として示される注入領域は、典型的には、注入領域から非注入領域への二値的変化ではなく、丸みを帯びた若しくは湾曲した特徴及び／又は注入領域のエッジにおける注入濃度の勾配を有する。同様に、注入によって形成された埋め込み領域は、埋め込み領域と注入が行われる表面との間の領域に何らかの注入をもたらす可能性がある。したがって、図に示される領域は、本質的に概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことは意図されておらず、本発明の範囲を限定することは意図されていない。
【0098】
別途定義されない限り、技術用語及び科学用語を含む、本発明の実施例を開示する際に使用されるすべての用語は、本発明が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有し、本発明が記載される時点で知られている特定の定義に必ずしも限定されない。したがって、これらの用語は、そのような時間の後に作成される等価な用語を含むことができる。一般的に使用される辞書で定義されるものなどの用語は、本明細書及び関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された意味又は過度に形式的な意味で解釈されないことがさらに理解されよう。本明細書で言及されるすべての刊行物、特許出願、特許、及び他の参考文献は、その全体が参考により組み込まれる。
【0099】
図面及び明細書において、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは、限定を目的としたものではなく、一般的且つ説明的な意味でのみ使用されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
