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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-19
(45)【発行日】2024-04-30
(54)【発明の名称】プログラム及びシミュレーション装置
(51)【国際特許分類】
G06F 30/398 20200101AFI20240422BHJP
H01L 21/336 20060101ALI20240422BHJP
H01L 29/78 20060101ALI20240422BHJP
【ＦＩ】
G06F30/398
H01L29/78 301B
【請求項の数】
2
(21)【出願番号】P 2020144932
(22)【出願日】2020-08-28
(65)【公開番号】P2022039755
(43)【公開日】2022-03-10
【審査請求日】2023-02-21
(73)【特許権者】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(73)【特許権者】
【識別番号】504173471
【氏名又は名称】国立大学法人北海道大学
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】西口 賢弥
(72)【発明者】
【氏名】橋詰 保
【審査官】合田 幸裕
(56)【参考文献】
【文献】特開２００３－０９２３１９（ＪＰ，Ａ）
【文献】特開２００２－３７３９８２（ＪＰ，Ａ）
【文献】特開２００９－１２９０４３（ＪＰ，Ａ）
【文献】特開２０１８－１４２５６３（ＪＰ，Ａ）
【文献】特開２００７－０７３８４６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ３０／３９８
Ｈ０１Ｌ ２１／３３６
ＩＥＥＥ Ｘｐｌｏｒｅ
ＪＳＴＰｌｕｓ（ＪＤｒｅａｍＩＩＩ）
(57)【特許請求の範囲】
【請求項1】
半導体と、前記半導体の上の絶縁体と、前記絶縁体の上の金属とを備えた積層構造のＣ－Ｖ特性のシミュレーションをコンピュータに実行させるプログラムであって、前記シミュレーションは、
前記半導体と前記絶縁体との界面に、前記金属に印加される電圧の変化に伴って電子が捕獲及び放出される複数の離散的な界面準位を含む前記積層構造のＣ－Ｖ特性モデルを使用し、
前記Ｃ－Ｖ特性モデルは、
前記電圧の変化に応じた第３容量を示し、
前記第３容量は、
前記界面に形成された空乏層に応じた第１容量と、
前記複数の離散的な界面準位に応じた第２容量と、
前記絶縁体の容量と、
を備え、
前記第１容量と、前記第２容量とは並列接続され、さらに並列接続された前記第１容量と前記第２容量とに、前記絶縁体の容量が直列接続され、
前記金属に印加された第１電圧に応じた前記第１容量を算出する手順と、
前記複数の離散的な界面準位のうちで前記第１電圧に応じた第１界面準位から放出される電子の量から前記第２容量を算出する手順と、
前記第３容量を算出する手順と、
前記第１電圧を段階的に変化させることで、当該第１電圧に対応する第１界面準位を段階的に変化させる手順と、
をコンピュータに実行させるプログラム。
【請求項2】
半導体と、前記半導体の上の絶縁体と、前記絶縁体の上の金属とを備えた積層構造のＣ－Ｖ特性をシミュレーションする装置であって、前記シミュレーションは、
前記半導体と前記絶縁体との界面に、前記金属に印加される電圧の変化に伴って電子が捕獲及び放出される複数の離散的な界面準位を含む前記積層構造のＣ－Ｖ特性モデルを使用し、
前記Ｃ－Ｖ特性モデルは、
前記電圧の変化に応じた第３容量を示し、
前記第３容量は、
前記界面に形成された空乏層に応じた第１容量と、
前記複数の離散的な界面準位に応じた第２容量と、
前記絶縁体の容量と、
を備え、
前記第１容量と、前記第２容量とは並列接続され、さらに並列接続された前記第１容量と前記第２容量とに、前記絶縁体の容量が直列接続され、
前記金属に印加された第１電圧に応じた前記第１容量を算出する第１容量算出部と、
前記複数の離散的な界面準位のうちで前記第１電圧に応じた対応する第１界面準位から放出される電子の量から前記第２容量を算出する第２容量算出部と、
前記第３容量を算出する第３容量算出部と、
を有し、
前記第１電圧を段階的に変化させることで、当該第１電圧に対応する第１界面準位を段階的に変化させ、
前記第３容量算出部は、前記第１容量と、それまでに算出した前記第２容量と、前記絶縁体の容量に応じて合計の容量値を算出するシミュレーション装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、プログラム及びシミュレーション装置に関する。
【背景技術】
【0002】
半導体装置に含まれる半導体と絶縁膜との界面には界面準位が存在し、界面準位は半導体装置の特性に影響を及ぼす。例えば、ＧａＮを用いた高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）の電流コラプスには、界面準位の密度が深く関わっている。一般に、界面準位の密度が高いほどＣ－Ｖ（Ｃａｐａｃｉｔａｎｃｅ－Ｖｏｌｔａｇｅ）特性の周波数依存性が高い。そこで、シミュレーションにより、半導体装置の設計段階で、数値計算によるＣ－Ｖ特性の解析を通じて界面準位を定量化しようとしている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００３－０９２３１９号公報
【非特許文献】
【0004】
【文献】J. Appl. Phys. 63 (1988) 2120
【文献】J. Appl. Phys. 103 (2008) 104510
【文献】J. Appl. Phys. 57 (2018) 04FG04
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来のＣ－Ｖ特性のシミュレーション方法では、周波数が１Ｈｚ～１ｋＨｚ程度と低い場合の精度が低い。
【0006】
本開示は、周波数が低い場合でも優れた精度が得られるプログラム及びシミュレーション装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本開示のシミュレーション方法は、半導体と、前記半導体の上の絶縁体と、前記絶縁体の上の金属とを備えた積層構造のＣ－Ｖ特性をシミュレーションする方法であって、前記シミュレーションする方法は、前記半導体と前記絶縁体との界面に、前記金属に印加される電圧の変化に伴って電子が捕獲及び放出される複数の離散的な界面準位を含む前記積層構造のＣ－Ｖ特性モデルを使用し、前記Ｃ－Ｖ特性モデルは、前記電圧の変化に応じた第３容量を示し、前記第３容量は、前記界面に形成された空乏層に応じた第１容量と、前記複数の離散的な界面準位に応じた第２容量と、前記絶縁体の容量と、を備え、前記第１容量と、前記第２容量とは並列接続され、さらに並列接続された前記第１容量と前記第２容量とに、前記絶縁体の容量が直列接続され、前記シミュレーションする方法は、前記金属に印加された第１電圧に応じた前記第１容量を算出する工程と、前記複数の離散的な界面準位のうちで前記第１電圧に応じた第１界面準位から放出される電子の量から前記第２容量を算出する工程と、を有し、前記第２容量を算出する工程は、前記第１電圧を段階的に変化させることで、当該第１電圧に応じた前記第１界面準位を段階的に変化させる工程を有する。
【発明の効果】
【0008】
本開示によれば、周波数が低い場合でも優れた精度が得られる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
実施するための形態について、以下に説明する。
【0011】
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【0012】
〔１〕 本開示の一態様に係るシミュレーション方法は、半導体と、前記半導体の上の絶縁体と、前記絶縁体の上の金属とを備えた積層構造のＣ－Ｖ特性をシミュレーションする方法であって、前記シミュレーションする方法は、前記半導体と前記絶縁体との界面に、前記金属に印加される電圧の変化に伴って電子が捕獲及び放出される複数の離散的な界面準位を含む前記積層構造のＣ－Ｖ特性モデルを使用し、前記Ｃ－Ｖ特性モデルは、前記電圧の変化に応じた第３容量を示し、前記第３容量は、前記界面に形成された空乏層に応じた第１容量と、前記複数の離散的な界面準位に応じた第２容量と、前記絶縁体の容量と、を備え、前記第１容量と、前記第２容量とは並列接続され、さらに並列接続された前記第１容量と前記第２容量とに、前記絶縁体の容量が直列接続され、前記シミュレーションする方法は、前記金属に印加された第１電圧に応じた前記第１容量を算出する工程と、前記複数の離散的な界面準位のうちで前記第１電圧に応じた第１界面準位から放出される電子の量から前記第２容量を算出する工程と、を有し、前記第２容量を算出する工程は、前記第１電圧を段階的に変化させることで、当該第１電圧に応じた前記第１界面準位を段階的に変化させる工程を有する。
【0013】
半導体と絶縁体との界面に複数の離散的な界面準位を含むＣ－Ｖ特性モデルにおいて、複数の離散的な界面準位の第２容量を半導体の第１容量から独立して算出し、第１容量と複数の離散的な界面準位の第２容量とを用いて積層構造の容量を算出する。この方法によれば、積層構造のＣ－Ｖ特性を高精度で取得することができる。
【0014】
〔２〕 〔１〕において、前記第３容量の算出に、前記複数の界面準位ごとの時定数が用いられてもよい。この場合、より高精度のシミュレーションを行うことができる。
【0015】
〔３〕 〔１〕又は〔２〕において、前記第１容量を取得する工程は、前記金属に前記第１電圧よりも高い第２電圧が印加され、かつ前記界面準位に電子が捕獲されたときの第１ポテンシャル分布から前記半導体における第１電子量を算出する工程と、前記界面準位に電子が捕獲されたままで前記金属に前記第１電圧よりも低い第３電圧が印加されたときの第２ポテンシャル分布から前記半導体における第２電子量を算出する工程と、前記第１電子量と前記第２電子量との差を、前記第２電圧と前記第３電圧との差で除算する工程と、を有してもよい。この場合、第１ポテンシャル分布及び第２ポテンシャル分布を用いることで、第１容量をより高精度で取得できる。
【0016】
〔４〕 〔３〕において、前記第２容量を、前記第２ポテンシャル分布が得られる時刻から予め定められた時間が経過して前記界面準位から電子が放出されたときの第３ポテンシャル分布から算出してもよい。この場合、第３ポテンシャル分布を用いることで、第２容量をより高精度で取得できる。
【0017】
〔５〕 〔３〕又は〔４〕において、前記第２電圧と前記第１電圧との差は、前記第１電圧と前記第３電圧との差と等しくてもよい。この場合、第１容量及び第２容量を算出しやすい。
【0018】
〔６〕 〔１〕～〔５〕において、前記金属に印加される交流信号の周波数を複数設定する工程と、複数の前記周波数の各々について前記第１電圧と前記第３容量との関係から前記積層構造のＣ－Ｖ特性を算出する工程と、を有してもよい。この場合、Ｃ－Ｖ特性の周波数依存性、すなわち周波数分散を解析できる。
【0019】
〔７〕 〔１〕～〔６〕において、前記半導体は、第１バンドギャップを備えた第１半導体と、前記第１半導体の上の前記第１バンドギャップよりも小さい第２バンドギャップを備えた第２半導体と、を有し、前記絶縁体は前記第２半導体の上に設けられており、前記積層構造のＣ－Ｖ特性モデルは、前記第１半導体と前記絶縁体との間に前記第２半導体の量子井戸を含み、前記第２容量は、前記複数の離散的な界面準位のうちで前記第１電圧に対応する第１界面準位から前記量子井戸に放出される電子の量から算出されてもよい。この場合、ＨＥＭＴにおけるＣ－Ｖ特性の周波数依存性を解析しやすい。
【0020】
〔８〕 本開示の他の一態様に係るプログラムは、半導体と、前記半導体の上の絶縁体と、前記絶縁体の上の金属とを備えた積層構造のＣ－Ｖ特性のシミュレーションをコンピュータに実行させるプログラムであって、前記シミュレーションは、前記半導体と前記絶縁体との界面に、前記金属に印加される電圧の変化に伴って電子が捕獲及び放出される複数の離散的な界面準位を含む前記積層構造のＣ－Ｖ特性モデルを使用し、前記Ｃ－Ｖ特性モデルは、前記電圧の変化に応じた第３容量を示し、前記第３容量は、前記界面に形成された空乏層に応じた第１容量と、前記複数の離散的な界面準位に応じた第２容量と、前記絶縁体の容量と、を備え、前記第１容量と、前記第２容量とは並列接続され、さらに並列接続された前記第１容量と前記第２容量とに、前記絶縁体の容量が直列接続され、前記金属に印加された第１電圧に応じた前記第１容量を算出する手順と、前記複数の離散的な界面準位のうちで前記第１電圧に応じた第１界面準位から放出される電子の量から前記第２容量を算出する手順と、前記第３容量を算出する手順と、前記第１電圧を段階的に変化させることで、当該第１電圧に対応する第１界面準位を段階的に変化させる手順と、をコンピュータに実行させる。
【0021】
〔９〕 本開示の他の一態様に係るシミュレーション装置は、半導体と、前記半導体の上の絶縁体と、前記絶縁体の上の金属とを備えた積層構造のＣ－Ｖ特性をシミュレーションする装置であって、前記シミュレーションは、前記半導体と前記絶縁体との界面に、前記金属に印加される電圧の変化に伴って電子が捕獲及び放出される複数の離散的な界面準位を含む前記積層構造のＣ－Ｖ特性モデルを使用し、前記Ｃ－Ｖ特性モデルは、前記電圧の変化に応じた第３容量を示し、前記第３容量は、前記界面に形成された空乏層に応じた第１容量と、前記複数の離散的な界面準位に応じた第２容量と、前記絶縁体の容量と、を備え、前記第１容量と、前記第２容量とは並列接続され、さらに並列接続された前記第１容量と前記第２容量とに、前記絶縁体の容量が直列接続され、前記金属に印加された第１電圧に応じた前記第１容量を算出する第１容量算出部と、前記複数の離散的な界面準位のうちで前記第１電圧に応じた対応する第１界面準位から放出される電子の量から前記第２容量を算出する第２容量算出部と、前記第３容量を算出する第３容量算出部と、を有し、前記第１電圧を段階的に変化させることで、当該第１電圧に対応する第１界面準位を段階的に変化させ、前記第３容量算出部は、前記第１容量と、それまでに算出した前記第２容量と、前記絶縁体の容量に応じて合計の容量値を算出する。
【0022】
［第１実施形態］
第１実施形態は、半導体、絶縁体及び金属を備えた積層構造の特性をシミュレーションする方法に関する。図１は、第１実施形態に係るシミュレーション方法の対象を示す断面図である。図１に示すように、第１実施形態に係るシミュレーション方法の対象は、半導体１０と、半導体１０の上の絶縁体２０と、絶縁体２０の上の金属３０とを備えた積層構造１０１である。すなわち、積層構造１０１は、ＭＩＳ（metal-insulator-semiconductor）構造を備える。例えば、半導体１０はｎ型のＧａＮ又はＡｌＧａＮであり、絶縁体２０はＳｉＮ又はＡｌ２Ｏ３である。
第１実施形態は、半導体、絶縁体及び金属を備えた積層構造の特性をシミュレーションする方法に関する。図１は、第１実施形態に係るシミュレーション方法の対象を示す断面図である。図１に示すように、第１実施形態に係るシミュレーション方法の対象は、半導体１０と、半導体１０の上の絶縁体２０と、絶縁体２０の上の金属３０とを備えた積層構造１０１である。すなわち、積層構造１０１は、ＭＩＳ（metal-insulator-semiconductor）構造を備える。例えば、半導体１０はｎ型のＧａＮ又はＡｌＧａＮであり、絶縁体２０はＳｉＮ又はＡｌ２Ｏ３である。
【0023】
図２は、第１実施形態に係るシミュレーション方法の対象における理想的なポテンシャル分布を示すバンド図である。図２において、縦軸は電子のエネルギーの大きさを表し、横軸は図１の断面図に対応し、絶縁体２０と半導体１０との界面に垂直で、絶縁体２０から半導体１０へ向かう方向への距離を表す。ＥＶはバンド構造における電子に占有された最も高いエネルギーバンド（価電子帯）の頂上を示す。ＥＣはバンド構造における最も低い空のエネルギーバンド（伝導帯）の底を示す。ＥＦはフェルミ準位を示す。図２の例では、半導体１０はｎ型半導体であり、図２に示していない金属３０（図１参照）にバイアス電圧ＶＧが印加された状態を示している。
【0024】
積層構造１０１においては、半導体１０の絶縁体２０との界面の近傍に空乏層４０が存在し、金属３０に印加された電圧に応じて空乏層４０の厚さが界面に垂直な方向に変化する。図２に示すように、半導体１０の空乏層４０よりも絶縁体２０から離間する部分には、電子ｅが存在する。そして、空乏層４０の厚さの変化に伴って、半導体１０と金属３０との間の容量及び電子の量が変化する。
【0025】
また、実際には、図２には示されていないが、半導体１０と絶縁体２０との界面に界面準位が存在する。界面準位においては、金属３０に電圧が印加されると、当該界面準位のエネルギーＥの大きさに応じて電子が捕獲及び放出される。例えば、直流バイアス電圧に微小交流電圧を重ねた微小交流バイアス電圧を金属３０に印加すると、半導体１０の電子の量が変化するとともに、界面準位における電子の捕獲及び放出が生じる。
【0026】
図３は、積層構造１０１における界面準位を考慮したポテンシャル分布を示すバンド図である。図３に示すように、半導体１０と絶縁体２０との界面に複数の界面準位５０を含む。図３では、便宜的に複数の界面準位５０を離散的に示しているが、実際には、連続的に存在している。図３には、フェルミ準位ＥＦよりもエネルギーが高い界面準位からいくつかの電子５１が放出され、フェルミ準位ＥＦ近辺の、又はフェルミ準位ＥＦよりもエネルギーが低い界面準位では、電子５２が界面準位に捕獲されたままの状態にある例を示している。
【0027】
図４は、図３に示すバンド構造の等価回路を示す図である。容量Ｃｏｘは、絶縁体２０の厚さ及び誘電率に応じて構成される絶縁体容量を示し、容量ＣＳは、半導体１０の不純物濃度及び印加バイアスＶＧに応じた空乏層厚さ４０に応じて構成される空乏層容量ＣＳを示す。容量Ｃｏｘ及び空乏層容量ＣＳは、等価回路では、図４に示されているように、互いに直列に接続されたものとして表現できる。また、容量Ｃｉｔは、界面準位５０が電子を捕獲又は放出する状態に応じて構成される容量を表し、コンダクタンスＧｉｔは界面準位５０に捕獲又は放出される電子の時定数τを表すためのもので、時定数τは、容量Ｃｉｔと合わせて、τ＝Ｃｉｔ／Ｇｉｔで定義される。
【0028】
容量ＣｉｔとコンダクタンスＧｉｔは、等価回路では、図４に示されているように、互いに直列に接続され、さらに空乏層容量ＣＳに並列に接続されたものとして表現できる。積層構造１０１の全体としての容量Ｃｔｏｔaｌに対する等価回路は、容量Ｃｏｘと、空乏層容量ＣＳと、容量Ｃｉｔと、コンダクタンスＧｉｔとを、図４のように接続したものとして表現できる。
【0029】
図４の等価回路から導出された積層構造１０１の全体としての容量Ｃｔｏｔaｌを表す式は、式（１）～式（５）のように表される。式（５）中のｆは、印加バイアスＶＧの小振幅変動周波数ｆを表す。従来Ｃ－Ｖ特性のシミュレーション方法では、周波数ｆが１Ｈｚ～１ｋＨｚ程度と低い場合に、界面準位に応じた容量Ｃｉｔの再現性が不十分であり、積層構造１０１の全体としての容量Ｃｔｏｔaｌを表す精度が低い。
【0030】
【数1】
【0031】
【数2】
【0032】
【数3】
【0033】
【数4】
【0034】
【数5】
【0035】
第１実施形態においては、積層構造１０１に対して、複数の離散的な界面準位を含むＣ－Ｖ特性モデル（以下、モデルと称する）を使用する。図５は、第１実施形態に係るシミュレーション方法で用いられる積層構造１０１のポテンシャル分布を示すバンド図である。図６は、図５に示すバンド構造の等価回路を示す図である。図５のバンド図は、図３のバンド図に比べ、離散的に複数の界面準位を持つ。図５に示す例は、エネルギーの高い方から５つの離散的な界面準位Ｅ０、Ｅ１、Ｅ２、Ｅ３、Ｅ４を持つ。
【0036】
図６に示す等価回路は、図４の等価回路に比べ、離散的な複数の界面準位Ｅｋに対応した、並列接続された複数の界面準位の容量Ｃｉｔ（Ｅｋ）及びコンダクタンスＧｉｔ（Ｅｋ）を持つ。ｋは０以上の整数であり、ｋの値が大きい界面準位Ｅｋほど深い（電子のエネルギーが低い）。図６の例は、５つの離散的な界面準位Ｅ０、Ｅ１、Ｅ２、Ｅ３、Ｅ４に対応し、空乏層容量ＣＳに並列接続された、それぞれ５つの界面準位の容量Ｃｉｔ（Ｅ０）、Ｃｉｔ（Ｅ１）、Ｃｉｔ（Ｅ２）、Ｃｉｔ（Ｅ３）、Ｃｉｔ（Ｅ４）及びコンダクタンスＧｉｔ（Ｅ０）、Ｇｉｔ（Ｅ１）、Ｇｉｔ（Ｅ２）、Ｇｉｔ（Ｅ３）、Ｇｉｔ（Ｅ４）を持つ。それぞれのコンダクタンスＧｉｔ（Ｅｋ）は、それぞれ対応した離散的な界面準位が電子を捕獲又は放出する時定数τ（Ｅｋ）を表し、τ（Ｅｋ）＝Ｃｉｔ（Ｅｋ）／Ｇｉｔ（Ｅｋ）で定義される。図６に示す等価回路から導出される積層構造１０１の全体としての容量Ｃｔｏｔaｌを表す式は、式（６）～式（９）のように表される。
【0037】
【数6】
【0038】
【数7】
【0039】
【数8】
【0040】
【数9】
【0041】
第１実施形態では、図５及び図６に示すモデルと、これに対応する式（６）～式（９）のモデル式とを用いて、金属３０に第１電圧、例えば上記直流バイアス電圧ＶＧが印加されたときの半導体１０の容量ＣＳを取得し、複数の離散的な界面準位Ｅｋごとに、金属３０に第１電圧が印加されたときの当該複数の離散的な界面準位の容量Ｃｉｔ（Ｅｋ）を算出する。容量Ｃｉｔ（Ｅｋ）は、金属３０に印加される電圧が変化したときに当該複数の離散的な界面準位の容量Ｃｉｔ（Ｅｋ）それぞれから放出される電子の量から算出する。
【0042】
その後、金属３０に第１電圧が印加されたときの積層構造１０１の容量Ｃｔｏｔａｌを、容量Ｃｏｘ、ＣＳと複数の離散的な界面準位Ｅｋごとの容量Ｃｉｔ（Ｅｋ）とを用いて算出する。
【0043】
このように、このシミュレーション方法では、複数の離散的な界面準位Ｅｋごとの容量Ｃｉｔ（Ｅｋ）を容量ＣＳから独立して算出する。そして、このシミュレーション方法によれば、第１電圧における積層構造１０１の容量Ｃｔｏｔａｌを高精度で算出できる。
【0044】
また、第１電圧を段階的に変化させ、変化した第１電圧ごとに、当該第１電圧に対応する界面準位Ｅｋの容量Ｃｉｔ（Ｅｋ）を算出することで、高精度でＣ－Ｖ特性を取得することができる。
【0045】
更に、金属３０に印加される交流信号の周波数を複数設定し、これら周波数の各々についてＣ－Ｖ特性を取得することで、Ｃ－Ｖ特性の周波数依存性、すなわち周波数分散を解析できる。
【0046】
図７～図１２は、個々の界面準位Ｅｋごと、それぞれに応じた容量Ｃｉｔ（Ｅｋ）を算出する動作を示す図である。図７及び図８は、トランジスタのゲート電極に相当する金属３０に印加されたバイアスＶＧを変化させた時に、該当の界面準位から捕獲されていた電子が放出される様子を示す。図７は、金属３０に印加されたバイアスＶＧ（ＶＧ＝Ｖ０－ｄＶ）により、最初の離散的な界面準位Ｅ０（ｋ＝０）がフェルミレベルＥＦ相当の位置まで持ち上げられた状態を示すバンド図である。図８は、金属３０に印加されたバイアスＶＧ（ＶＧ＝Ｖ１－ｄＶ）により、次の離散的な界面準位Ｅ１（ｋ＝１）がフェルミレベルＥＦ相当の位置まで持ち上げられた状態を示すバンド図である。図８は、図７に示す状態では離散的な界面準位Ｅ１と界面準位Ｅ０との間の界面準位に捕獲されていた電子が、図８で放出される様子を示している。
【0047】
図７～図１２では、いずれも、式（９）より、ｔ＝１／（２πｆ）と定義している。式（５）と同様に、式（９）中のｆは、印加したバイアス電圧ＶＧの小振幅変動周波数ｆを表す。後述するように、空乏層容量ＣＳと離散的な界面準位Ｅｋの容量Ｃｉｔ（Ｅｋ）を求めるため、直流の印加バイアスに対し微小な振幅のバイアス変動ｄＶを与える。微小なバイアス変動ｄＶの変動周波数をｆとする。離散的な界面準位Ｅｋに捕獲された電子の放出が、微小なバイアス変動ｄＶの変動に追い付くことを前提にしているため、周波数ｆの周期は当然、式（８）で定義される時定数よりも大きい値が適応される。
【0048】
図７及び図８に示されるように、界面準位そのものは複数の界面準位が連続的に存在し、それら複数の界面準位に多数の電子が捕獲されている。これに対し、本実施形態のモデルでは、複数の界面準位は、離散的に存在しているように表わされている。別の言い方をすると、複数の界面準位は、いくつかの離散的な界面準位Ｅｋを代表として用いて表わされている。具体的には、例えば図７と図８との比較により明らかなように、離散的な界面準位Ｅ０（ｋ＝０）と、離散的な界面準位Ｅ１（ｋ＝１）との間に捕獲されていた電子は、あたかも、離散的な界面準位Ｅ１（ｋ＝１）に捕獲されていたかのように表される。この様子を式で表したものが式（１０）である。
【0049】
【数10】
【0050】
式（１０）について、図７及び図８を参照しながら説明すると、ΔＶは、２つ印加バイアスの差を表し、ここでは、ΔＶ＝Ｖ１－Ｖ２である。それぞれの印加バイアスは所望の離散的な界面準位Ｅｋに対し、その離散的な界面準位Ｅｋで捕獲されていた電子が、捕獲から放出へと変化するのに必要な印加バイアスであると考えられる。図７及び図８では、ΔＶの差があるバイアスの印加により、図７のバンド図の状態から図８のバンド図の状態への変化が生じる。この状態の変化の結果、離散的な界面準位Ｅ１と界面準位Ｅ０との間に捕獲されていた電子が放出される。この放出される電子の量は電荷の増加量ΔＱｉｔ（Ｅｋ）（ここではｋ＝１）として定義される。そして、この電荷の増加量ΔＱｉｔ（ｋ）（ｋ＝１）は、代表としての離散的な界面準位Ｅ１（ｋ＝１）に蓄えられていたとして、これを界面準位の容量Ｃｉｔ（Ｅ１）（ここではｋ＝１）として定義する。これらの関係を示したものが式（１０）である。
【0051】
【0052】
図９は、金属３０に印加されたバイアス電圧ＶＧ（ＶＧ＝Ｖ１－ｄＶ）により、離散的な界面準位Ｅ１（ｋ＝１）がフェルミレベルＥＦ相当の位置まで持ち上げられた状態を示すバンド図である。図９には、図８と同じ状態を示している。図１０は、図９に示すバンド構造の等価回路を示す図である。図１０には、界面準位の容量Ｃｉｔ（Ｅ１）及びコンダクタンスＧｉｔ（Ｅ１）を示してある。
【0053】
図１１は、金属３０に印加されたバイアス電圧ＶＧ（ＶＧ＝Ｖ２－ｄＶ）により、離散的な界面準位Ｅ２（ｋ＝２）がフェルミレベルＥＦ相当の位置まで持ち上げられた状態を示すバンド図である。図１１には、図９の状態に続くバイアス電圧の印加の結果として、離散的な界面準位Ｅ２と界面準位Ｅ１との間に捕獲されていた電子が放出される状態が示されている。図１２は、図１１に示すバンド構造の等価回路を示す図である。図１２には、図１０中の容量Ｃｉｔ（Ｅ１）及びコンダクタンスＧｉｔ（Ｅ１）に加えて、界面準位の容量Ｃｉｔ（Ｅ２）及びコンダクタンスＧｉｔ（Ｅ２）を示してある。
【0054】
次に、上記のシミュレーション方法の実施に好適なシミュレーション装置について説明する。図１３は、シミュレーション装置のハードウェア構成を示す図である。図１３において、シミュレーション装置１００は、コンピュータによって制御される情報処理装置であって、ＣＰＵ（central processing unit）１１と、主記憶装置１２と、補助記憶装置１３と、入力装置１４と、表示装置１５と、通信インターフェース（Ｉ／Ｆ）１７と、ドライブ装置１８とを有し、バスＢに接続される。
【0055】
ＣＰＵ１１は、主記憶装置１２に格納されたプログラムに従ってシミュレーション装置１００を制御するプロセッサに相当する。主記憶装置１２には、ＲＡＭ（random access memory）、ＲＯＭ（read only memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を記憶又は一時保存する。
【0056】
補助記憶装置１３には、ＨＤＤ（hard disk drive）等が用いられ、各種処理を実行するためのプログラム等のデータを格納する。補助記憶装置１３に格納されているプログラムの一部が主記憶装置１２にロードされ、ＣＰＵ１１に実行されることによって、各種処理が実現される。記憶部１３０は、主記憶装置１２及び補助記憶装置１３を含む。
【0057】
入力装置１４は、マウス、キーボード等を有し、ユーザがシミュレーション装置１００による処理に必要な各種情報を入力するために用いられる。表示装置１５は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。入力装置１４と表示装置１５とは、一体化したタッチパネル等によるユーザインタフェースであってもよい。通信Ｉ／Ｆ１７は、有線又は無線などのネットワークを通じて通信を行う。通信Ｉ／Ｆ１７による通信は無線又は有線に限定されるものではない。
【0058】
シミュレーション装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ－ＲＯＭ（compact disc read-only memory）等の記憶媒体１９によってシミュレーション装置１００に提供される。
【0059】
ドライブ装置１８は、ドライブ装置１８にセットされた記憶媒体１９（例えば、ＣＤ－ＲＯＭ等）とシミュレーション装置１００とのインターフェースを行う。
【0060】
また、記憶媒体１９に、後述される本実施形態に係る種々の処理を実現するプログラムを格納し、この記憶媒体１９に格納されたプログラムは、ドライブ装置１８を介してシミュレーション装置１００にインストールされる。インストールされたプログラムは、シミュレーション装置１００により実行可能となる。
【0061】
なお、プログラムを格納する記憶媒体１９はＣＤ－ＲＯＭに限定されない。コンピュータ読取可能な記憶媒体として、ＣＤ－ＲＯＭの他に、ＤＶＤ（digital versatile disk）ディスク、ＵＳＢ（universal serial bus）メモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであってもよい。
【0062】
図１４は、シミュレーション装置の機能構成を示す図である。図１４において、シミュレーション装置１００は、主に、入力データ取得部４１と、シミュレーション実行部４２とを有する。入力データ取得部４１と、シミュレーション実行部４２とは、シミュレーション装置１００にインストールされたプログラムが、シミュレーション装置１００のＣＰＵ１１に実行させる処理により実現される。記憶部１３０には、シミュレーションにおいてポテンシャル分布を算出するための数式等が記憶される。
【0063】
入力データ取得部４１は、シミュレーション実行部４２に入力するデータを取得する。入力データ取得部４１は、例えば、ユーザからの入力により、シミュレーションの対象の積層構造１０１に関するパラメータを取得する。
【0064】
シミュレーション実行部４２は、入力データ取得部４１に入力されたデータを読み込んで、シミュレーションを実行する。シミュレーション実行部４２は、モデル式取得部４３と、ＣＳ算出部４４と、Ｃｉｔ（Ｅｋ）算出部４５と、Ｃｔｏｔａｌ算出部４６とを有する。
【0065】
モデル式取得部４３は、入力データ取得部４１に入力された積層構造１０１に関するパラメータを用いて、図６で示された等価回路から半導体１０と絶縁体２０との界面に複数の離散的な界面準位Ｅｋを含むモデルに関するモデル式（式（６）～式（９））を作成し、取得する。
【0066】
ＣＳ算出部４４は、モデル式取得部４３が作成及び取得したモデル式において、金属３０に第１電圧が印加されたときの半導体１０の容量ＣＳを算出する。ＣＳ算出部４４は、入力データ取得部４１に入力された積層構造１０１に関するパラメータを用いて容量ＣＳを算出する。ＣＳ算出部４４は第１容量算出部の一例である。
【0067】
Ｃｉｔ（Ｅｋ）算出部４５は、モデル式取得部４３が取得したモデル式において、複数の離散的な界面準位Ｅｋごとに、金属３０に第１電圧が印加されたときの当該離散的な界面準位Ｅｋの容量Ｃｉｔ（Ｅｋ）を、金属３０に印加される電圧が変化したときに当該離散的な界面準位Ｅｋから放出される電子の量から算出する。Ｃｉｔ（Ｅｋ）算出部４５は第２容量算出部の一例である。
【0068】
Ｃｔｏｔａｌ算出部４６は、モデル式取得部４３が作成したモデル式において、金属３０に第１電圧が印加されたときの積層構造１０１の容量Ｃｔｏｔａｌを、容量ＣＳと、複数の離散的な界面準位Ｅｋごとの容量Ｃｉｔ（Ｅｋ）とを用いて算出する。Ｃｔｏｔａｌ算出部４６は第３容量算出部の一例である。
【0069】
次に、シミュレーション装置１００が行う処理について説明する。図１５は、シミュレーション装置が実施するシミュレーション方法を示すフローチャートである。このシミュレーション方法では、直流バイアスに微小交流電圧を重ねた微小交流バイアスを金属３０に印加したときの電子の量の変化に基づいてＣ－Ｖ特性のシミュレーションを行う。
【0070】
図１５に示すように、まず、入力データ取得部４１が積層構造１０１に関するパラメータを取得する（ステップＳ１０１）。パラメータには、例えば、半導体１０の材料、誘電率、厚さ及びドナー密度と、絶縁体２０の材料、誘電率及び厚さとが含まれる。パラメータには、金属３０に印加する信号の周波数、シミュレーションを行う第１電圧（直流バイアス）の範囲及び第１電圧の変化の大きさ（Ｖｓｔｅｐ）と、微小交流電圧の振幅（ｄＶ）とも含まれる。ここでは、金属３０に印加する信号及び微小交流電圧の周波数がｆであり、第１電圧の範囲が－１０Ｖ～＋１０Ｖであり、０．１Ｖずつ段階的に変化し、微小交流電圧の振幅は１０ｍＶであるとする。
【0071】
次いで、モデル式取得部４３が、半導体１０及び絶縁体２０の材料等の情報を用いて、半導体１０と絶縁体２０との界面に複数の離散的な界面準位Ｅｋを含むモデルのモデル式を作成し、取得する（ステップＳ１０２）。
【0072】
次いで、第１電圧の範囲の最小値（－１０Ｖ）を第１電圧Ｖの初期値Ｖ０とし（ステップＳ１０３）、ＣＳ算出部４４が、金属３０の電圧ＶＧが第１電圧よりもｄＶだけ高い第２電圧（Ｖ＋ｄＶ）であり、離散的な界面準位Ｅｋに電子が捕獲されたときの第１ポテンシャル分布を算出する。また、第１ポテンシャル分布から、半導体１０における電子の量Ｑ１を算出する（ステップＳ１０４）。
【0073】
次いで、ＣＳ算出部４４が、離散的な界面準位Ｅｋに電子が捕獲されたままで金属３０の電圧ＶＧが第１電圧よりもｄＶだけ低い第３電圧（Ｖ－ｄＶ）であるときの第２ポテンシャル分布を算出する。また、第２ポテンシャル分布から、半導体１０における電子の量Ｑ２を算出する（ステップＳ１０５）。
【0074】
図１６は、金属３０に第２電圧が印加された時の第１ポテンシャル分布１９１と金属３０に第３電圧が印加された時の第２ポテンシャル分布１９２とを並べて示すバンド図である。図１６に示すように、第１実施形態では、第１ポテンシャル分布１９１と第２ポテンシャル分布１９２とを比較すると、金属３０に印加される第３電圧の電子エネルギーが、第２電圧の電子エネルギーよりも高くなる。その結果、第１ポテンシャル分布１９１（図１６の左側）に比べて第２ポテンシャル分布１９２（図１６の右側）では、空乏層４０の厚さが広がる。従って、半導体１０の容量ＣＳの値は小さくなり、第２ポテンシャル分布での半導体１０の電子の量Ｑ２は、第１ポテンシャル分布での半導体１０の電子の量Ｑ１よりも少なくなる。
【0075】
ＣＳ算出部４４は、モデル式の取得（ステップＳ１０２）の後に、絶縁体２０の容量ＣＯＸを算出する（ステップＳ１２０）。そして、ＣＳ算出部４４は、第２ポテンシャル分布の算出（ステップＳ１０５）の後に、第１ポテンシャル分布１９１と第２ポテンシャル分布１９２との間での半導体１０における電子の量の差ΔＱ（＝Ｑ１－Ｑ２）と、第２電圧と第３電圧との差ΔＶ（＝２ｄＶ）と、絶縁体２０の容量ＣＯＸとを用いて半導体１０の容量ＣＳを算出する（ステップＳ１０６）。ここで、本実施形態においては、時間変化を考慮しないものと仮定する。つまり、図１５のフローチャートにおけるステップＳ１０４とステップＳ１０５は、それぞれ例えば、ｔ＝０の瞬間において行われる。具体的には、ｔ＝０の瞬間において、図１６の左側に示されるような、第２電圧の印加と第１ポテンシャル分布１９１の形成が瞬時になされるか、図１６の右側に示されるような、第３電圧の印加と第２ポテンシャル分布１９２の形成が瞬時になされるものとする。
【0076】
この結果、ステップＳ１０６において、ＣＳ算出部４４は、離散的な界面準位Ｅｋからの電子の放出を考慮せずに容量ＣＳを算出する。すなわち、ＣＳ算出部４４は、離散的な界面準位Ｅｋに電子が捕獲された状態が維持されているものとして、容量ＣＳを算出する。これは式（６）～式（８）において、時刻ｔが時定数τ（Ｅｋ）より小さい０であり、Ｃｉｔ（Ｅｋ）＝０と仮定することと等しい。
【0077】
次いで、Ｃｉｔ（Ｅｋ）算出部４５が、金属３０の電圧ＶＧが第３電圧（Ｖ－ｄＶ）であり、時刻がｔ＝１／（２πｆ）であるときの第３ポテンシャル分布１９３を算出する。また、第３ポテンシャル分布１９３から半導体１０における電子の量Ｑ３を算出する（ステップＳ１０７）。なお、時刻ｔは、第１ポテンシャル分布１９１及び第２ポテンシャル分布１９２が得られるステップＳ１０４、Ｓ１０５での時刻をそれぞれｔ＝０とした時刻であり、例えば、時定数τ（Ｅｋ）より大きい１／（２πｆ）である。図９が第３ポテンシャル分布１９３の例を示す。図９に示す第３ポテンシャル分布１９３の例の条件は「ＶＧ＝Ｖ１－ｄＶ、ｔ＝１／（２πｆ）」である。つまり、図９には、条件が「ＶＧ＝Ｖ１－ｄＶ、ｔ＝０」である図１６の右側に示すステップＳ１０５に続くステップＳ１０７で算出される第３ポテンシャル分布１９３が示されている。
【0078】
次いで、Ｃｉｔ（Ｅｋ）算出部４５は、第２ポテンシャル分布１９２と第３ポテンシャル分布１９３とを比較し、Δｔの時間で各離散的な界面準位Ｅｋから放出される電子の量ΔＱｉｔ（Ｅｋ）を算出し、各離散的な界面準位Ｅｋについて容量Ｃｉｔ（Ｅｋ）を算出する（ステップＳ１０８）。例えば、図９及び図１０に示す例では、ｋ＝１に対応した離散的な界面準位Ｅ１について、容量Ｃｉｔ（Ｅ１）を算出する。図７からの変化として図８にも示したように、第３電圧を印加することで、離散的な界面準位Ｅ０と界面準位Ｅ１との間の連続した界面準位がフェルミエネルギーＥＦと同等のエネルギー、又はフェルミエネルギーＥＦより高いエネルギーまで持ち上げられ、図８及び図９中に矢印で示すように、離散的な界面準位Ｅ０と界面準位Ｅ１との間の連続した界面準位に捕獲されていた電子が伝導帯の下端に放出される。また、離散的な界面準位Ｅ１よりエネルギーが低い界面準位に捕獲された電子は、そのエネルギーがフェルミエネルギーＥＦより低いため、界面準位に捕獲されたままである。
【0079】
各容量Ｃｉｔ（Ｅｋ）の算出では、各離散的な界面準位Ｅｋから放出された電子の量ΔＱｉｔ（Ｅｋ）と、第２電圧と第３電圧との差ΔＶ（＝２ｄＶ）とが用いられる。ΔＱｉｔ（Ｅｋ）と、ΔＶと、Ｃｉｔ（Ｅｋ）との間には、式（１０）の関係が成り立つ。例えば、図１０に示したように、等価回路図中の容量Ｃｉｔ（Ｅ１）とコンダクタンスＧｉｔ（Ｅ１）が求められる。ここで、本実施形態においては、コンダクタンスＧｉｔ（Ｅｋ）を算出するに際し、ＳＲＨ（Ｓｈｏｃｋｌｅｙ－Ｒｅａｄ－Ｈａｌｌ）モデルによるモデル式（１１）から算出したτ（Ｅｋ）を式（８）に代入することにより、コンダクタンスＧｉｔ（Ｅｋ）を簡便に算出することが可能である。
【0080】
【数11】
【0081】
本実施形態においては、式（１１）において、エネルギーＥの値として離散的な界面準位Ｅ１を代入し簡便にτ（Ｅ１）を算出する。図９に示すように、実際の界面準位は複数かつ連続的に存在しているが、本実施形態では、例えば、離散的な界面準位Ｅ０と界面準位Ｅ１との間の連続した界面準位に捕獲された電子は、全て離散的な界面準位Ｅ１に存在すると考え、これら捕獲された電子が放出される時定数を一意にτ（Ｅ１）と定義する。その結果、式（８）にモデル式（１１）の値を代入することが可能となる。
【0082】
次いで、Ｃｔｏｔａｌ算出部４６が、容量ＣＳと、複数の離散的な界面準位Ｅｋごとの容量Ｃｉｔ（Ｅｋ）とを用いて、積層構造１０１の容量Ｃｔｏｔａｌを算出する（ステップＳ１０９）。例えば、図１１及び図１２に示すように、離散的な界面準位Ｅ２に対し、ＶＧ＝Ｖ２－ｄＶとして、容量Ｃｉｔ（Ｅ２）、コンダクタンスＧｉｔ（Ｅ２）を求めた後（ステップＳ１０８）、それまで求められていた離散的な界面準位Ｅ１及びＥ０に対する、容量Ｃｉｔ（Ｅ１）、コンダクタンスＧｉｔ（Ｅ１）と、容量Ｃｉｔ（Ｅ０）、コンダクタンスＧｉｔ（Ｅ０）に、さらに並列に容量Ｃｉｔ（Ｅ２）、コンダクタンスＧｉｔ（Ｅ２）を追加し、新たな合計の容量値Ｃｔｏｔａｌとする。
【0083】
その後、第１電圧Ｖが、予め定められている上限Ｖｅｎｄ、ここでは入力された範囲の上限である＋１０Ｖに達していれば（ステップＳ１１０のＹＥＳ）、処理を終了する。第１電圧Ｖが上限Ｖｅｎｄに達していなければ（ステップＳ１１０のＮＯ）、第１電圧をＶｓｔｅｐ、ここでは０．１Ｖだけ増加する（ステップＳ１１１）。第１電圧の変化に伴い、ｋの値を１だけインクリメントする。つまり、離散的な複数の界面準位Ｅｋのうちで、次の処理で注目する界面準位を１つだけ深い界面準位にずらす。そして、第１電圧Ｖが上限Ｖｅｎｄに達するまでステップＳ１０４～Ｓ１１１の処理が繰り返される。
【0084】
このようなシミュレーション方法によれば、パラメータとして入力された特定の周波数ｆの信号について、パラメータとして入力された－１０Ｖ～＋１０Ｖの第１電圧の範囲で、０．１Ｖずつ積層構造１０１との間の容量Ｃｔｏｔａｌが算出される。つまり、周波数ｆの信号が金属３０に印加される場合のＣ－Ｖ特性をシミュレーションすることができる。そして、周波数ｆの値を変更することで、複数種類の周波数ｆについてＣ－Ｖ特性を取得し、Ｃ－Ｖ特性の周波数依存性を解析できる。容量Ｃｔｏｔａｌの算出に際して離散的な界面準位Ｅｋごとの時定数τ（Ｅｋ）を用いることで、より高精度のシミュレーションを行うことができる。
【0085】
また、第１ポテンシャル分布１９１及び第２ポテンシャル分布１９２を用いることで、容量ＣＳをより高精度で取得でき、第３ポテンシャル分布１９３を用いることで、容量Ｃｉｔ（Ｅｋ）をより高精度で取得できる。
【0086】
更に、第２電圧と第１電圧との差（ｄＶ）が第１電圧と第３電圧との差（ｄＶ）と等しい交流電圧を用いることで、容量ＣＳ及び容量Ｃｉｔ（Ｅｋ）を算出しやすい。
【0087】
ここで、実際に行われたシミュレーションの結果について説明する。図１７は、シミュレーションの対象の積層構造を示す断面図である。この積層構造では、図１７に示すように、ＳｉＣ基板８０の上に厚さが９００ｎｍのＧａＮ層８１Ａが形成され、ＧａＮ層８１Ａの上に厚さが２０ｎｍのｎ型のＡｌ０．２４Ｇａ０．７６Ｎ層８１Ｂが形成されている。Ａｌ０．２４Ｇａ０．７６Ｎ層８１Ｂの上に厚さが３０ｎｍのＡｌ２Ｏ３膜８２がゲート絶縁膜として形成され、Ａｌ２Ｏ３膜８２の上にＮｉ膜とＡｕ膜との金属積層体８３がゲート電極として形成されている。また、Ａｌ０．２４Ｇａ０．７６Ｎ層８１Ｂの上の２か所に、ソース電極及びドレイン電極として、Ｔｉ膜、Ａｌ膜、Ｔｉ膜及びＡｕ膜の積層体８４が形成されている。平面視での金属積層体８３の直径は２００μｍである。ＧａＮ層８１Ａ及びＡｌ０．２４Ｇａ０．７６Ｎ層８１Ｂが半導体１０に対応し、Ａｌ２Ｏ３膜８２が絶縁体２０に対応し、金属積層体８３が金属３０に対応する。ここで、金属積層体８３に印加される信号の周波数は、１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、１ＭＨｚである。
【0088】
図１８は、図１７に示す積層構造についてのシミュレーション結果を示す図である。図１９は、図１７に示す積層構造についての実測結果を示す図である。図２０は、シミュレーション結果及び実測結果を重ねて示す図である。図２０には、図１８及び図１９の一部を拡大して重ねて示す。図１８～図２０の横軸は金属積層体８３に印加される電圧であり、縦軸は積層構造の容量である。図１８及び図１９には、Ｃ－Ｖ特性に加えて、ＧＰ／ω－Ｖ特性も示す。図２０では、シミュレーション結果を細線で示し、実測結果を太線で示している。図１８～図２０に示すように、本実施形態においては、実測結果と同等のシミュレーション結果が得られた。
【0089】
半導体１０、絶縁体２０及び金属３０の材料は限定されない。微小交流電圧の振幅、直流バイアスの範囲及び直流バイアスの変化量は限定されない。例えば、微小交流電圧の振幅は１０ｍＶ以上１５ｍＶ以下程度とすることができる。
【0090】
第１実施形態により、半導体１０、絶縁体２０及び金属３０を含むトランジスタのシミュレーションを行うことができる。このようなトランジスタとしては、例えば、ＭＩＳ電界効果トランジスタ（field effect transistor：ＦＥＴ）、ＭＯＳ（metal-oxide-semiconductor）ＦＥＴ、ＭＩＳ－ＨＥＭＴ、ＭＯＳ－ＨＥＭＴ等が挙げられる。
【0091】
なお、上記の実施形態では、半導体１０の導電型がｎ型であるが、半導体１０の導電型がｐ型であってもよい。半導体１０の導電型がｐ型である場合、電圧の極性を反転させればよい。
【0092】
［第２実施形態］
第２実施形態も、半導体、絶縁体及び金属を備えた積層構造の特性をシミュレーションする方法に関する。図２１は、第２実施形態に係るシミュレーション方法の対象を示す断面図である。図２１に示すように、第２実施形態に係るシミュレーション方法の対象は、第１半導体１０Ａと、第１半導体１０Ａの上の第２半導体１０Ｂと、第２半導体１０Ｂの上の絶縁体２０と、絶縁体２０の上の金属３０とを備えた積層構造２０１である。積層構造２０１は、ＭＩＳ構造を備える。例えば、第１半導体１０ＡはＧａＮ１０ＡＡと、その上のｎ型のＡｌＧａＮ１０ＡＢを含み、第２半導体１０ＢはＧａＮであり、絶縁体２０はＳｉＮ又はＡｌ２Ｏ３である。第２半導体１０Ｂの厚さは、例えば１ｎｍ以上５ｎｍ以下であり、好ましくは２ｎｍ以上４ｎｍ以下である。第２半導体１０Ｂの第２バンドギャップは、ＡｌＧａＮ１０ＡＢの第１バンドギャップよりも小さい。
第２実施形態も、半導体、絶縁体及び金属を備えた積層構造の特性をシミュレーションする方法に関する。図２１は、第２実施形態に係るシミュレーション方法の対象を示す断面図である。図２１に示すように、第２実施形態に係るシミュレーション方法の対象は、第１半導体１０Ａと、第１半導体１０Ａの上の第２半導体１０Ｂと、第２半導体１０Ｂの上の絶縁体２０と、絶縁体２０の上の金属３０とを備えた積層構造２０１である。積層構造２０１は、ＭＩＳ構造を備える。例えば、第１半導体１０ＡはＧａＮ１０ＡＡと、その上のｎ型のＡｌＧａＮ１０ＡＢを含み、第２半導体１０ＢはＧａＮであり、絶縁体２０はＳｉＮ又はＡｌ２Ｏ３である。第２半導体１０Ｂの厚さは、例えば１ｎｍ以上５ｎｍ以下であり、好ましくは２ｎｍ以上４ｎｍ以下である。第２半導体１０Ｂの第２バンドギャップは、ＡｌＧａＮ１０ＡＢの第１バンドギャップよりも小さい。
【0093】
図２２は、第２実施形態に係るシミュレーション方法の対象における理想的なポテンシャル分布を示すバンド図である。図２２において、縦軸は電子のエネルギーの大きさを表し、横軸は図２１の断面図に対応し、絶縁体２０と第２半導体１０Ｂとの界面に垂直で、絶縁体２０から第２半導体１０Ｂ及び第１半導体１０Ａへ向かう方向への距離を表す。ＥＶはバンド構造における電子に占有された最も高いエネルギーバンド（価電子帯）の頂上を示す。ＥＣはバンド構造における最も低い空のエネルギーバンド（伝導帯）の底を示す。ＥＦはフェルミ準位を示す。図２２の例では、ＡｌＧａＮ１０ＡＢはｎ型半導体であり、図２２に示していない金属３０（図２２参照）にバイアス電圧ＶＧが印加された状態を示している。
【0094】
積層構造２０１においては、図２２には示されていないが、第２半導体１０Ｂと絶縁体２０との界面に界面準位が存在する。界面準位においては、金属３０に電圧が印加されると、当該界面準位のエネルギーの大きさに応じて電子が捕獲及び放出される。例えば、直流バイアスに微小交流電圧を重ねた微小交流バイアスを金属３０に印加すると、第１半導体１０Ａ及び第２半導体１０Ｂの電子密度が変化するとともに、界面準位における電子の捕獲及び放出が生じる。
【0095】
第２実施形態においても、第１実施形態と同様に、複数の界面準位を、離散的に存在しているように表す。別の言い方をすると、複数の界面準位を、いくつかの離散的な界面準位Ｅｋを代表として用いて表す。
【0096】
第２実施形態においては、積層構造２０１に対して、複数の離散的な界面準位を含み、第１半導体１０Ａと絶縁体２０との間に第２半導体１０Ｂの量子井戸が存在するモデルを使用する。図２３は、第２実施形態に係るシミュレーション方法で用いられる積層構造２０１のポテンシャル分布を示すバンド図である。図２４は、図２３に示すバンド構造の等価回路を示す図である。図２３のバンド図は、図２２のバンド図に比べ、離散的に複数の界面準位を持つ。図２３に示す例は、エネルギーの高い方から５つの離散的な界面準位Ｅ０、Ｅ１、Ｅ２、Ｅ３、Ｅ４を持つ。また、第２半導体１０Ｂの量子井戸には、基底準位ＥＸが存在する。
【0097】
図２４に示す等価回路は、図６に示す等価回路と同様に、離散的な複数の界面準位Ｅｋに対応した、並列接続された複数の界面準位容量Ｃｉｔ（Ｅｋ）及びコンダクタンスＧｉｔ（Ｅｋ）を持つ。図２４に示す等価回路から導出される積層構造２０１の全体としての容量Ｃｔｏｔaｌを表す式は、上記の式（６）～式（９）のように表される。
【0098】
第２実施形態では、図２３及び図２４に示すモデルと、これに対応する式（６）～式（９）のモデル式とを用いて、金属３０に第１電圧、例えば上記直流バイアスＶＧが印加されたときの半導体１０の容量ＣＳを取得し、複数の離散的な界面準位Ｅｋごとに、金属３０に第１電圧が印加されたときの当該複数の離散的な界面準位の容量Ｃｉｔ（Ｅｋ）を算出する。容量Ｃｉｔ（Ｅｋ）は、金属３０に印加される電圧が変化したときに当該複数の離散的な界面準位の容量Ｃｉｔ（Ｅｋ）それぞれから量子井戸に放出される電子の量から算出する。
【0099】
その後、金属３０に第１電圧が印加されたときの積層構造２０１の容量Ｃｔｏｔａｌを、容量ＣＳと複数の離散的な界面準位Ｅｋごとの容量Ｃｉｔ（Ｅｋ）とを用いて算出する。
【0100】
このように、このシミュレーション方法では、複数の離散的な界面準位Ｅｋごとの容量Ｃｉｔ（Ｅｋ）を容量ＣＳから独立して算出する。そして、このシミュレーション方法によれば、第１電圧における積層構造２０１の容量Ｃｔｏｔａｌを高精度で算出できる。
【0101】
また、第１電圧を段階的に変化させ、変化した第１電圧ごとに容量Ｃｉｔ（Ｅｋ）を算出することで、高精度でＣ－Ｖ特性を取得することができる。
【0102】
更に、金属３０に印加される交流信号の周波数を複数設定し、これら周波数の各々についてＣ－Ｖ特性を取得することで、Ｃ－Ｖ特性の周波数依存性、すなわち周波数分散を解析できる。
【0103】
上記のシミュレーション方法は、例えば、第１実施形態と同様に、図１３及び図１４に示すシミュレーション装置１００を用いて実施できる。また、第２実施形態においても、シミュレーション装置１００は、図１５に示すフローチャートに基づいてシミュレーション方法を実施する。
【0104】
ここで、フローチャート（図１５）に基づくシミュレーション方法において、主に、第１実施形態と相違する点について説明する。
【0105】
第２実施形態では、例えば、入力データ取得部４１がステップＳ１０１において取得するパラメータに、第１半導体１０Ａの材料、誘電率、厚さ及びドナー密度と、第２半導体１０Ｂの材料、誘電率、厚さ及びドナー密度と、絶縁体２０の材料、誘電率及び厚さとが含まれる。
【0106】
ステップＳ１０２において、モデル式取得部４３は、第１半導体１０Ａ、第２半導体１０Ｂ及び絶縁体２０の材料等の情報を用いて、第２半導体１０Ｂと絶縁体２０との界面に複数の離散的な界面準位Ｅｋを含み、第１半導体１０Ａと絶縁体２０との間に第２半導体１０Ｂの量子井戸が存在するモデルのモデル式（式（６）～式（９））を作成し、取得する。
【0107】
第１実施形態と同様に、ステップＳ１０４において、ＣＳ算出部４４は、金属３０の電圧ＶＧが第１電圧よりもｄＶだけ高い第２電圧（Ｖ＋ｄＶ）であり、離散的な界面準位Ｅｋに電子が捕獲されたときの第１ポテンシャル分布を算出する。第１実施形態と同様に、ステップＳ１０５において、ＣＳ算出部４４は、離散的な界面準位Ｅｋに電子が捕獲されたままで金属３０の電圧ＶＧが第１電圧よりもｄＶだけ低い第３電圧（Ｖ－ｄＶ）であるときの第２ポテンシャル分布を算出する。
【0108】
図２５は、金属３０に第２電圧が印加された時の第１ポテンシャル分布２９１と金属３０に第３電圧が印加された時の第２ポテンシャル分布２９２とを並べて示すバンド図である。図２５に示すように、第２実施形態では、第１ポテンシャル分布２９１と第２ポテンシャル分布２９２とを比較すると、第１半導体１０Ａ及び第２半導体１０Ｂのエネルギーが、第１ポテンシャル分布２９１よりも第２ポテンシャル分布２９２において高くなる。
【0109】
ステップＳ１０６では、ＣＳ算出部４４が、第１ポテンシャル分布２９１と第２ポテンシャル分布２９２との間での第１半導体１０Ａ及び第２半導体１０Ｂにおける電子の量の差ΔＱと、第２電圧と第３電圧との差ΔＶ（＝２ｄＶ）と、絶縁体２０の容量ＣＯＸとを用いて第１半導体１０Ａ及び第２半導体１０Ｂの容量ＣＳを算出する。
【0110】
ステップＳ１０７では、Ｃｉｔ（Ｅｋ）算出部４５が、金属３０の電圧ＶＧが第３電圧（Ｖ－ｄＶ）であり、時刻がｔ＝１／（２πｆ）であるときの第３ポテンシャル分布２９３を算出する。第１半導体１０Ａ及び第２半導体１０Ｂのエネルギーが、第２ポテンシャル分布２９２よりも第３ポテンシャル分布２９３において低くなる。本実施形態では、このようなポテンシャル分布の変化に伴って、離散的な界面準位Ｅｋに電子が捕獲されるのではなく、量子井戸において電子の密度が増加するものとみなす。図２６は、第２ポテンシャル分布及び第３ポテンシャル分布を示す図である。
【0111】
ステップＳ１０８では、Ｃｉｔ（Ｅｋ）算出部４５が、第２ポテンシャル分布２９２と第３ポテンシャル分布２９３とを比較し、Δｔの時間で各離散的な界面準位Ｅｋから放出される電子の量ΔＱｉｔ（Ｅｋ）を算出し、各離散的な界面準位Ｅｋについて容量Ｃｉｔ（Ｅｋ）を算出する。
【0112】
ステップＳ１０９では、Ｃｔｏｔａｌ算出部４６が、容量ＣＳと、複数の離散的な界面準位Ｅｋごとの容量Ｃｉｔ（Ｅｋ）とを用いて、積層構造２０１の容量Ｃｔｏｔａｌを算出する。
【0113】
他の処理は第１実施形態と同様である。
【0114】
ここで、実際に行われたシミュレーションの結果について説明する。図２７は、シミュレーションの対象の積層構造を示す断面図である。この積層構造では、図２７に示すように、ＳｉＣ基板８０の上に厚さが９００ｎｍのＧａＮ層８１Ａが形成され、ＧａＮ層８１Ａの上に厚さが２０ｎｍのｎ型のＡｌ０．２４Ｇａ０．７６Ｎ層８１Ｂが形成され、Ａｌ０．２４Ｇａ０．７６Ｎ層８１Ｂの上にＧａＮキャップ層８１Ｃが形成されている。ＧａＮキャップ層８１Ｃの上に厚さが３０ｎｍのＡｌ２Ｏ３膜８２がゲート絶縁膜として形成され、Ａｌ２Ｏ３膜８２の上にＮｉ膜とＡｕ膜との金属積層体８３がゲート電極として形成されている。また、ＧａＮキャップ層８１Ｃの上の２か所に、ソース電極及びドレイン電極として、Ｔｉ膜、Ａｌ膜、Ｔｉ膜及びＡｕ膜の積層体８４が形成されている。平面視での金属積層体８３の直径は２００μｍである。ＧａＮ層８１Ａ及びＡｌ０．２４Ｇａ０．７６Ｎ層８１Ｂが第１半導体１０Ａに対応し、ＧａＮキャップ層８１Ｃが第２半導体１０Ｂに対応し、Ａｌ２Ｏ３膜８２が絶縁体２０に対応し、金属積層体８３が金属３０に対応する。ここで、金属積層体８３に印加される信号の周波数は、１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、１ＭＨｚである。
【0115】
図２８は、図２７に示す積層構造についてのシミュレーション結果を示す図である。図２９は、図２７に示す積層構造についての実測結果を示す図である。図３０は、シミュレーション結果及び実測結果を重ねて示す図である。図２８～図３０の横軸は金属積層体８３に印加される電圧であり、縦軸は積層構造の容量である。図２８～図３０には、Ｃ－Ｖ特性に加えて、ＧＰ／ω－Ｖ特性も示す。図３０では、シミュレーション結果を細線で示し、実測結果を太線で示している。図２８～図３０に示すように、実測結果と同等のシミュレーション結果が得られた。
【0116】
第１半導体１０Ａ、第２半導体１０Ｂ、絶縁体２０及び金属３０の材料は限定されない。微小交流電圧の振幅、直流バイアスの範囲及び直流バイアスの変化量は限定されない。例えば、微小交流電圧の振幅は１０ｍＶ以上１５ｍＶ以下程度とすることができる。
【0117】
第２実施形態により、第１半導体１０Ａ、第２半導体１０Ｂ、絶縁体２０及び金属３０を含むトランジスタのシミュレーションを行うことができる。このようなトランジスタとしては、例えば、ＭＩＳ－ＨＥＭＴ、ＭＯＳ（metal-oxide-semiconductor）－ＨＥＭＴ等が挙げられる。
【0118】
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【0119】
１０：半導体
１０Ａ：第１半導体
１０ＡＡ：ＧａＮ
１０ＡＢ：ＡｌＧａＮ
１０Ｂ：第２半導体
１２：主記憶装置
１３：補助記憶装置
１４：入力装置
１５：表示装置
１７：通信インターフェース（Ｉ／Ｆ）
１８：ドライブ装置
１９：記憶媒体
２０：絶縁体
３０：金属
４０：空乏層
４１：入力データ取得部
４２：シミュレーション実行部
４３：モデル式取得部
４４：ＣＳ算出部
４５：Ｃｉｔ（Ｅｋ）算出部
４６：Ｃｔｏｔａｌ算出部
５０：界面準位
５１、５２：電子
８０：ＳｉＣ基板
８１Ａ：ＧａＮ層
８１Ｂ：Ａｌ０．２４Ｇａ０．７６Ｎ層
８１Ｃ：ＧａＮキャップ層
８２：Ａｌ２Ｏ３膜
８３：金属積層体
８４：積層体
１００：シミュレーション装置
１０１、２０１：積層構造
１３０：記憶部
１９１、２９１：第１ポテンシャル分布
１９２、２９２：第２ポテンシャル分布
１９３、２９３：第３ポテンシャル分布
Ｂ：バス
１０Ａ：第１半導体
１０ＡＡ：ＧａＮ
１０ＡＢ：ＡｌＧａＮ
１０Ｂ：第２半導体
１２：主記憶装置
１３：補助記憶装置
１４：入力装置
１５：表示装置
１７：通信インターフェース（Ｉ／Ｆ）
１８：ドライブ装置
１９：記憶媒体
２０：絶縁体
３０：金属
４０：空乏層
４１：入力データ取得部
４２：シミュレーション実行部
４３：モデル式取得部
４４：ＣＳ算出部
４５：Ｃｉｔ（Ｅｋ）算出部
４６：Ｃｔｏｔａｌ算出部
５０：界面準位
５１、５２：電子
８０：ＳｉＣ基板
８１Ａ：ＧａＮ層
８１Ｂ：Ａｌ０．２４Ｇａ０．７６Ｎ層
８１Ｃ：ＧａＮキャップ層
８２：Ａｌ２Ｏ３膜
８３：金属積層体
８４：積層体
１００：シミュレーション装置
１０１、２０１：積層構造
１３０：記憶部
１９１、２９１：第１ポテンシャル分布
１９２、２９２：第２ポテンシャル分布
１９３、２９３：第３ポテンシャル分布
Ｂ：バス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】