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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-19
(45)【発行日】2024-04-30
(54)【発明の名称】磁気トンネル接合装置及びその形成方法
(51)【国際特許分類】
H10B 61/00 20230101AFI20240422BHJP
H10N 50/10 20230101ALN20240422BHJP
【ＦＩ】
H10B61/00
H10N50/10
【請求項の数】
6
(21)【出願番号】P 2022156020
(22)【出願日】2022-09-29
(65)【公開番号】P2023086085
(43)【公開日】2023-06-21
【審査請求日】2022-09-29
(31)【優先権主張番号】63/287,734
(32)【優先日】2021-12-09
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/725,146
(32)【優先日】2022-04-20
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】110002321
【氏名又は名称】弁理士法人永井国際特許事務所
(72)【発明者】
【氏名】莊 學理
(72)【発明者】
【氏名】ワン，ホンチョ
(72)【発明者】
【氏名】ファン，シァンファン
(72)【発明者】
【氏名】張 弘郁
(72)【発明者】
【氏名】郭 耿銘
【審査官】小山 満
(56)【参考文献】
【文献】特表２０１７－５２７０９７（ＪＰ，Ａ）
【文献】国際公開第２０１９／１５０８８５（ＷＯ，Ａ１）
【文献】特表２０１６－５０５２２０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２１／０１４３３２４（ＵＳ，Ａ１）
【文献】特表２０１６－５４１１２３（ＪＰ，Ａ）
【文献】特開２０１３－２０１２２０（ＪＰ，Ａ）
【文献】特開２０１０－０８０６４９（ＪＰ，Ａ）
【文献】特表２０１１－５１８４４０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０３２８３４３（ＵＳ，Ａ１）
【文献】国際公開第２０２１／０２１４８６（ＷＯ，Ａ１）
【文献】国際公開第２０２０／１３１２０６（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１５／００６１０５２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１４８６２３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６１／００
Ｈ１０Ｎ ５０／１０
(57)【特許請求の範囲】
【請求項1】
半導体基板上にある第１の伝導特徴と、前記第１の伝導特徴上にある下部電極と、
前記下部電極上にあり、且つ、前記下部電極上にある参照層と、前記参照層上にあるトンネルバリア層と、前記参照層上にあるフリー層とを含む磁気トンネル接合スタックと、
前記フリー層の側部表面及び前記トンネルバリア層の側部表面に接触し、その底部表面が前記トンネルバリア層の底部表面と面一である第１のスペーサと、
前記第１のスペーサの側部表面全体に接触し、その底部表面が前記トンネルバリア層の底部表面及び前記第１のスペーサの底部表面と面一である第２のスペーサと、
前記磁気トンネル接合スタック上にある上部電極と、
を備える半導体装置。
【請求項2】
前記磁気トンネル接合スタックは、前記参照層と前記トンネルバリア層との間にある段差を含む請求項１に記載の半導体装置。
【請求項3】
半導体基板上にある第１の伝導特徴と、前記第１の伝導特徴上にある下部電極と、
前記下部電極上にあり、且つトンネルバリア層を含む磁気トンネル接合と、
前記磁気トンネル接合上にあり、前記磁気トンネル接合の側部表面に接触する第１のスペーサと、
前記第１のスペーサの側部表面全体に接触し、その底部表面が前記トンネルバリア層の底部表面及び前記第１のスペーサの底部表面と面一である第２のスペーサと、
前記磁気トンネル接合上にある上部電極と、
を含む半導体装置。
【請求項4】
前記磁気トンネル接合は、フリー層と、前記トンネルバリア層と、参照層と、を含み、前記第１のスペーサは、前記フリー層の側部表面及び前記トンネルバリア層の側部表面に接触している請求項３に記載の半導体装置。
【請求項5】
前記磁気トンネル接合は、参照層と、前記トンネルバリア層と、フリー層と、を含み、前記第１のスペーサは、前記参照層の側部表面及び前記トンネルバリア層の側部表面に接触し、前記第２のスペーサは前記参照層の上部表面に接触している請求項３に記載の半導体装置。
【請求項6】
半導体基板上に下部電極層を堆積するステップと、前記下部電極層上に磁気トンネル接合膜スタックを堆積するステップと、
前記磁気トンネル接合膜スタック上に上部電極層を堆積するステップと、
前記上部電極層をパターニングするステップと、
第１のエッチングプロセスを実行して前記磁気トンネル接合膜スタックをパターニングするステップと、
前記磁気トンネル接合膜スタックに対して第１のトリミングプロセスを実行するステップと、
前記第１のトリミングプロセスを実行した後、前記磁気トンネル接合膜スタック上に第１のスペーサ層を堆積するステップと、
前記第１のスペーサ層を堆積した後、第２のエッチングプロセスを実行して前記第１のスペーサ層、前記磁気トンネル接合膜スタック及び前記下部電極層をパターニングして、磁気抵抗ランダムアクセスメモリユニットを形成するステップと、
前記第１のスペーサ層の側部表面全体に接触する第２のスペーサ層を形成するステップと、
を含み、
前記第２のスペーサ層の底部表面は、前記第１のスペーサ層の底部表面及び前記磁気トンネル接合膜スタックのトンネルバリア層の底部表面と面一である半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、磁気トンネル接合装置及びその形成方法に関する。
【背景技術】
【0002】
半導体メモリは、集積回路に用いられ、集積回路は、また例えば無線デバイス、テレビ、携帯電話及びパーソナルコンピューティングデバイスを含む電子アプリケーションに用いられる。半導体メモリは、２つの主なカテゴリを含む。１つのカテゴリは揮発性メモリであり、もう１つのカテゴリは不揮発性メモリである。揮発性メモリは、ランダムアクセスメモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＲＡＭ）を含み、ランダムアクセスメモリ（ＲＡＭ）は、更にスタティックランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡＭ）という２つのサブカテゴリに分けられることができる。ＳＲＡＭ及びＤＲＡＭは、いずれも電源が切断されると記憶されている情報が失われてしまうため、揮発性である。
【0003】
一方、不揮発性メモリは、その中に記憶されているデータを保持することができる。磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）は、不揮発性半導体メモリの１つのタイプである。それぞれいくらかのデータが記憶された複数のＭＲＡＭユニットは、ＭＲＡＭアレイとして配置されてよい。ＭＲＡＭユニットのそれぞれは、薄型絶縁体により隔離された強磁性板を含む磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックを備えてよい。第１の強磁性板の磁極が固定されているが、第２の強磁性板の極性が自由である。論理「０」又は「１」は、第２の強磁性板の極性を変化させることでＭＴＪに記憶可能である。
【発明の概要】
【0004】
本開示の幾つかの実施例によれば、半導体装置は、半導体基板上にある第１の伝導特徴と、前記第１の伝導特徴上にある下部電極と、前記下部電極上にあり、且つ、前記下部電極上にある参照層と、前記参照層上にあるトンネルバリア層と、前記参照層上にあるフリー層とを含む磁気トンネル接合スタックと、前記フリー層の側部表面及び前記トンネルバリア層の側部表面に接触し、その底部表面が前記トンネルバリア層の底部表面と面一である第１のスペーサと、前記磁気トンネル接合スタック上にある上部電極と、を備える。
【0005】
本開示の幾つかの実施例によれば、半導体装置は、半導体基板上にある第１の伝導特徴と、前記第１の伝導特徴上にある下部電極と、前記下部電極上にある磁気トンネル接合と、前記磁気トンネル接合上にあり、前記磁気トンネル接合の側部表面に接触する第１のスペーサと、前記磁気トンネル接合上にある上部電極と、前記下部電極、前記磁気トンネル接合、前記第１のスペーサ及び前記上部電極上にあり、前記磁気トンネル接合及び前記第１のスペーサの側部表面に接触する第１の誘電体層と、を含む。
【0006】
本開示の幾つかの実施例によれば、半導体の形成方法は、半導体基板上に下部電極層を堆積するステップと、前記下部電極層上に磁気トンネル接合膜スタックを堆積するステップと、前記磁気トンネル接合膜スタック上に上部電極層を堆積するステップと、前記上部電極層をパターニングするステップと、第１のエッチングプロセスを実行して前記磁気トンネル接合膜スタックをパターニングするステップと、前記磁気トンネル接合膜スタックに対して第１のトリミングプロセスを実行するステップと、前記第１のトリミングプロセスを実行した後、前記磁気トンネル接合膜スタック上に第１のスペーサ層を堆積するステップと、前記第１のスペーサ層を堆積した後、第２のエッチングプロセスを実行して前記第１のスペーサ層、前記磁気トンネル接合膜スタック及び前記下部電極層をパターニングして、磁気抵抗ランダムアクセスメモリユニットを形成するステップと、を含む。
【図面の簡単な説明】
【0007】
図面に合わせて理解する際に、本開示の態様は、以下の詳細な記述から最もよく理解される。業界の標準慣行に従い、各種の特徴は縮尺通りに描かれていないことに留意されたい。実際には、明らかに説明するために、各種の特徴の寸法は任意に増減可能である。
【図1】幾つかの実施例による半導体装置のブロック図である。
【図2】幾つかの実施例による半導体装置の横断面図である。
【図3-18】幾つかの実施例による半導体装置の中間製造段階の横断面図である。
【発明を実施するための形態】
【0008】
以下の開示は、本開示の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示を簡略化するように、部材と配置の特定の実例を記述する。勿論、これらは単に実例に過ぎず、制限しようとするものではない。例えば、以下の記述では、第２の特徴上又はその上に第１の特徴を製造することは、第１の特徴と第２の特徴を直接接触させるように製造する実施例を含んでもよく、第１の特徴と第２の特徴との間に別の特徴を製造して第１の特徴と第２の特徴が直接接触しないことを可能にする実施例を含んでもよい。また、本開示において、各種の実例における素子の符号及び／又はアルファベットを繰り返してよい。この繰り返しは、簡単且つ明瞭にするためであり、それ自身は、説明される各種の実施例及び／又は配置の間の関係を指示しない。
【0009】
また、本明細書において、記述しやすくするために、「下方」、「…の下」、「下」、「…の上」、「上」などの空間相対用語を使用してよく、これらによって、図示するように１つの素子又は特徴ともう１つ（複数）の素子又は特徴との関係を記述する。空間相対用語は、装置の使用時又は操作時における図面に描かれている配向以外の異なる配向を網羅することを意図する。他の形で機器を配向させてもよく（９０度回転又は他の配向）、同様に、それに応じて本明細書において使用される空間相対記述語を解釈してよい。
【0010】
各種の実施例は、磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）装置を形成するための改良方法及び前記方法により形成されたＭＲＡＭ装置を提供する。方法は、下部電極を形成するステップと、下部電極上に磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）を形成するステップと、ＭＴＪ上に上部電極を形成するステップと、を含む。ＭＴＪは、参照層（固定層又はピン層とも呼ばれる）と、参照層上にあるトンネルバリア層と、参照層上にあるフリー層と、を含む。幾つかの実施例において、参照層とフリー層の順序は逆であってもよい。上部電極をパターニングし、且つ上部電極をマスクとして下側ＭＴＪをパターニングする。イオンビームエッチング（ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ；ＩＢＥ）プロセスによりＭＴＪをパターニングし、ＩＢＥは、大角度ＩＢＥ（例えば、入射角が３０°より大きい）と小角度ＩＢＥ（例えば、入射角が３０°より小さい）の組み合わせを含む。トンネルバリア層を貫通するようにエッチングし、且つ参照層が露出するまで、ＭＴＪをパターニングする。上部電極及びＭＴＪ上に窒化ケイ素又は酸化ケイ素などのスペーサ層を形成し、且つＩＢＥを使用することによりスペーサ層及び参照層を貫通するようにエッチングする。大角度ＩＢＥによってＭＴＪの側壁が損傷され、これは、得られたＭＲＡＭの磁気特性（例えば、スイッチング特性）に悪影響を与え、小角度ＩＢＥによってＭＴＪの側壁に金属副生成物のようなものが堆積され、これによって得られたＭＲＡＭの短絡を招く恐れがある。フリー層及びトンネルバリア層をエッチングした後にスペーサ層を形成し、フリー層及びトンネルバリア層の側壁をＩＢＥによる損害から保護し、これによって短絡を減少するとともに、得られたＭＲＡＭの磁気特性を改良する。これによって装置の欠陥を減少するとともに、装置の効率を改良する。
【0011】
図１は、幾つかの実施例による半導体装置５０のブロック図である。半導体装置５０は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）アレイ５２、カラムデコーダ５４及びロウデコーダ５６を含む。ＭＲＡＭアレイ５２は、列及び行で配置されるＭＲＡＭユニット５８を含む。カラムデコーダ５４は、スタティック相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）デコーダ、擬似ＮＭＯＳデコーダなどであってよい。操作中に、カラムデコーダ５４は、ＭＲＡＭアレイ５２の一行における個別のワードラインＷＬを起動することで前記行における所望のＭＲＡＭユニット５８を選択する。ロウデコーダ５６は、スタティックＣＭＯＳデコーダ、擬似ＮＭＯＳデコーダなどであってよく、且つ、ライタドライバ、センスアンプ及びそれらの組み合わせなどを含んでよい。操作中に、ロウデコーダ５６は、ＭＲＡＭアレイ５２の一列における所望のＭＲＡＭユニット５８を選択し、且つ、ビットラインＢＬにより、選択されたＭＲＡＭユニット５８からデータを読み取るか又はデータを選択されたＭＲＡＭユニット５８に書き込む。
【0012】
図２は、幾つかの実施例による半導体装置５０の横断面図である。図２は、簡略図であり、且つ、明瞭に例示するために、半導体装置５０の一部の特徴が省略されている（後述する）。半導体装置５０は、論理エリア５０Ｌ及びメモリエリア５０Ｍを含む。メモリ装置（例えば、ＭＲＡＭ装置）は、メモリエリア５０Ｍに形成され、論理装置（例えば、論理回路）は、論理エリア５０Ｌに形成される。例えば、ＭＲＡＭアレイ５２（図１を参照）は、メモリエリア５０Ｍに形成されてよく、カラムデコーダ５４及びロウデコーダ５６（図１を参照）は、論理エリア５０Ｌに形成されてよい。論理エリア５０Ｌは、半導体装置５０の大部分の面積を占めてよい。例えば、論理エリア５０Ｌは、半導体装置５０の面積の９５％～９９％を占めてよいが、メモリエリア５０Ｍは、半導体装置５０の残りの面積を占める。メモリエリア５０Ｍは、論理エリア５０Ｌのエッジに堆積されてよく、又は、論理エリア５０Ｌは、メモリエリア５０Ｍを囲んでよい。
【0013】
論理エリア５０Ｌ及びメモリエリア５０Ｍは、基板（例えば、半導体基板６０）上に形成される。半導体基板６０は、ドープ又はアンドープのシリコンであってもよく、或いは、半導体・オン・インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板の能動層であってもよい。半導体基板６０は、例えば、ゲルマニウムなどの他の半導体材料；炭化ケイ素、ヒ化ガリウム、リン化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウム、及び／又はアンチモン化インジウムを含む複合半導体；ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰを含む合金半導体；又はそれらの組み合わせを含んでよい。例えば、多層基板又は勾配基板などの他の基板を使用してもよい。
【0014】
装置６２は、半導体基板６０の能動表面に形成される。装置６２は、能動装置又は受動装置であってよい。例えば、装置６２は、任意の適切な形成方法により形成されたトランジスタ、ダイオード、コンデンサ、抵抗器などであってよい。装置６２は、半導体装置５０のメモリ装置及び論理装置を形成するように相互接続される。例えば、装置６２における一部は、ＭＲＡＭユニット５８のアクセストランジスタであってよい（図１を参照）。
【0015】
１つ又は複数の層間誘電体（ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）層６４は、半導体基板６０上に形成され、導電特徴（例えば、コンタクトプラグ６６）は、物理的に形成されて装置６２に電気的に結合する。ＩＬＤ層６４は、例えば、酸化ケイ素などの酸化物；リンケイ酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＰＳＧ）、ホウケイ酸ガラス（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＳＧ）、ホウリンケイ酸ガラス（ｂｏｒｏｎ－ｄｏｐｅｄ ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＰＳＧ）など；窒化ケイ素などの窒化物のような任意の適切な誘電体材料で形成されてよい。ＩＬＤ層６４は、例えば、スピンコート、物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）など、又はそれらの組み合わせなどの任意の適切な堆積プロセスにより形成されてよい。ＩＬＤ層６４における導電特徴は、例えば、堆積、ダマシンプロセス（例えば、シングルダマシンプロセス、デュアルダマシンプロセスなど）など、又はそれらの組み合わせなどの任意の適切なプロセスにより形成されてよい。
【0016】
相互接続構造６８は、半導体基板６０上（例えば、ＩＬＤ層６４上）に形成される。相互接続構造６８は、論理エリア５０Ｌ及びメモリエリア５０Ｍに集積回路を形成するように装置６２を相互接続する。相互接続構造６８は、例えば、金属化層Ｍ１～Ｍ６などの複数の金属化層を含む。図２には、６つの金属化層Ｍ１～Ｍ６が例示されているが、より多い又はより少ない金属化層を含んでもよいことを理解されたい。金属化層Ｍ１～Ｍ６のそれぞれは、誘電体層における金属化パターンを含む。金属化パターンは、半導体基板６０上の装置６２に電気的に結合する。金属化パターンは、金属配線Ｌ１～Ｌ６及び金属連通ポストＶ１～Ｖ６を含み、金属配線Ｌ１～Ｌ６及び金属連通ポストＶ１～Ｖ６は、金属間誘電体（ｉｎｔｅｒ－ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ；ＩＭＤ）層Ｄ１～Ｄ６内に形成される。相互接続構造６８は、例えば、シングルダマシンプロセス、デュアルダマシンプロセスなどのダマシンプロセスにより形成されてよい。幾つかの実施例において、コンタクトプラグ６６も金属化パターンの部分であり、且つ金属連通ポストＶ１の最下層を形成することができる。
【0017】
ＭＲＡＭアレイ５２のＭＲＡＭユニット５８（図１を参照）は、相互接続構造６８内に形成される。ＭＲＡＭユニット５８は、金属化層Ｍ１～Ｍ６の何れか１つに形成されてもよいが、中間金属化層Ｍ５に形成されている場合を例示する。ＭＲＡＭユニット５８のそれぞれは、伝導連通ポスト１１０、伝導連通ポスト１１０上の下部電極１１７、下部電極１１７上の磁気トンネル接合（ＭＴＪ）１１９、及びＭＴＪ １１９上の上部電極１２１を含む。ＩＭＤ層１０８は、ＭＲＡＭユニット５８を囲んで形成されてよく、伝導連通ポスト１１０は、延伸してＩＭＤ層１０８を貫通する。スペーサ１３２は、ＭＲＡＭユニット５８を囲んで形成されてよい。以下に詳しく説明されるように、スペーサ１３２は、部分的にＭＴＪ １１９を囲んで形成されてよく、且つ、ＭＴＪ １１９の部分をエッチングプロセスから保護するために用いられることができ、それにより装置の欠陥を減少し、装置の効率を改良する。ＩＭＤ層１０８及び／又はスペーサ１３２は、ＭＲＡＭユニット５８の部材を囲んで保護する。
【0018】
ＭＴＪ １１９のそれぞれは、いくらかのデータをＭＲＡＭユニット５８のうちの個別のＭＲＡＭユニットに記憶するために提供される。ＭＴＪ １１９のそれぞれの抵抗はプログラム可能であり、且つ高抵抗状態（論理「０」を表すことができる）と低抵抗状態（論理「１」を表すことができる）との間で変化可能である。従って、ＭＴＪ １１９が対応するアクセストランジスタを貫通する抵抗をプログラム化することでデータをＭＲＡＭユニット５８に書き込むことができ、且つ、ＭＴＪ １１９が対応するアクセストランジスタを貫通する抵抗を量ることでＭＲＡＭユニット５８からデータを読み取ることができる。
【0019】
ＭＲＡＭユニット５８は、装置６２に電気的に結合する。伝導連通ポスト１１０は、例示される実例における金属配線Ｌ４などの下側金属化パターンに物理的且つ電気的に結合する。上部電極１２１は、例示される実例における金属連通ポストＶ６などの上側金属化パターンに物理的且つ電気的に結合する。図１に例示されるように、ＭＲＡＭユニット５８は、メモリの列及び行を有するＭＲＡＭアレイ５２として配置される。金属化パターンは、ＭＲＡＭアレイ５２のアクセス回線（例えば、ワードライン及びビットライン）を含む。例えば、ＭＲＡＭユニット５８の下側にある金属化パターン（例えば、金属化パターンＭ１～Ｍ４）は、ＭＲＡＭアレイ５２の行に沿って設けられるワードラインを含んでよく、ＭＲＡＭユニット５８の上側にある金属化パターン（例えば、金属化パターンＭ６）は、ＭＲＡＭアレイ５２の列に沿って設けられるビットラインを含んでよい。装置６２（例えば、カラムデコーダ５４の装置（例えば、アクセストランジスタ））の一部は、ＭＲＡＭアレイ５２のワードラインに電気的に結合する。上部電極１２１は、ＭＲＡＭアレイ５２のビットラインによりロウデコーダ５６の装置などの他の装置に電気的に結合する。
【0020】
図３～図１８は、幾つかの実施例による半導体装置５０の中間製造段階の横断面図である。具体的には、図３～図１８は、半導体装置５０の相互接続構造６８（図２を参照）の製造を例示する。前述したように、相互接続構造６８は、ＭＲＡＭアレイ５２のＭＲＡＭユニット５８（図１を参照）を含む。
【0021】
図３において、ＩＬＤ層６４及びコンタクトプラグ６６上に相互接続構造６８の金属化層（例えば、図２に例示されるＭ４）を形成する。金属化層Ｍ４は、ＩＭＤ層１０２（図４におけるＩＭＤ層Ｄ４に対応する）及び伝導特徴１０４（図２における金属配線Ｌ４に対応する）を含む。ＩＭＤ層１０２は、例えば、酸化ケイ素などの酸化物；リンケイ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）；窒化ケイ素などの窒化物のような任意の適切な誘電体材料で形成されてよい。ＩＭＤ層１０２は、例えば、スピンコート、ＰＶＤ、ＣＶＤなど、又はそれらの組み合わせなどの任意の許容可能な堆積プロセスにより形成されてよい。ＩＭＤ層１０２は、ｋ値が約３．０より小さい低ｋ誘電体材料で形成されてよい。ＩＭＤ層１０２は、ｋ値が２．５より小さい超低ｋ（ｅｘｔｒａ－ｌｏｗ－ｋ；ＥＬＫ）誘電体材料で形成されてよい。
【0022】
ＩＭＤ層１０２内に伝導特徴１０４を形成し、且つそれを装置６２に電気的に結合させる。幾つかの実施例において、伝導特徴１０４は、１つ又は複数の拡散バリア層及び拡散バリア層上の伝導充填材料を含む。１つ又は複数のエッチングプロセスを利用して、ＩＭＤ層１０２に開口を形成する。開口により、下側金属連通ポストなどの下側伝導特徴が露出する。拡散バリア層は、窒化タンタル、タンタル、窒化チタン、チタン、コバルトタングステンなどで形成されてよい。原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）などの堆積プロセスにより開口に拡散バリア層を形成してよい。伝導充填材料は、銅、アルミニウム、タングステン、銀、それらの組み合わせなどを含んでよい。電気化学めっきプロセス、ＣＶＤ、ＡＬＤ、ＰＶＤなど、又はそれらの組み合わせにより、拡散バリア層上の開口に伝導充填材料を形成することができる。実施例において、伝導充填材料は銅であり、且つ、拡散バリア層は、銅のＩＭＤ層１０２への拡散を防止する薄型バリア層である。拡散バリア層及び伝導充填材料を形成した後、例えば平坦化プロセス（例えば、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ；ＣＭＰ）プロセス）により拡散バリア層及び伝導充填材料の過剰な材料を除去することができる。
【0023】
伝導特徴１０４及びＩＭＤ層１０２上にエッチングストップ層１０６を形成する。エッチングストップ層１０６は、緩衝層と称されてもよい。エッチングストップ層１０６は、例えば、窒化アルミニウム、酸化アルミニウム、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素（ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ；ＳｉＣ）、炭窒化ケイ素、オキシ炭窒化ケイ素、オキシ炭化ケイ素（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ；ＳｉＯＣ）、それらの組み合わせなどの誘電体材料で形成されてよい。エッチングストップ層１０６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンコートプロセスなど、又はそれらの組み合わせにより形成されてよい。エッチングストップ層１０６は、複数の誘電体サブ層により形成された複合層であってよい。例えば、エッチングストップ層１０６は、シリサイドブロッキングサブ層１０６Ａ（例えば、窒化ケイ素、炭化ケイ素、オキシ炭化ケイ素、炭窒化ケイ素、オキシ炭窒化ケイ素などの１層、又はそれらの組み合わせの層）及びシリサイドブロッキングサブ層１０６Ａ上に形成される酸化アルミニウムサブ層１０６Ｂを含んでよい。このような実施例において、酸化アルミニウムサブ層１０６Ｂは、１０Å～４０Åの範囲内の厚さを有してよく、シリサイドブロッキングサブ層１０６Ａは、１０Å～１５０Åの範囲内の厚さを有してよい。シリサイドブロッキングサブ層１０６Ａは、伝導コンタクトの後続の形成中における過剰なシリサイドの形成を減少することができ、これによって過剰なシリサイドにより提供される経路におけるリーク電流を減少するために用いられることができる。シリサイドブロッキングサブ層１０６Ａは、更にエッチングストップ層とされてもよく、且つ、下側層と酸化アルミニウムサブ層１０６Ｂの間の付着を改良するための付着層として用いられてもよい。
【0024】
エッチングストップ層１０６上にＩＭＤ層１０８を形成する。幾つかの実施例において、ＩＭＤ層１０８は、ＣＶＤなどにより堆積された酸化ケイ素で形成される。ＩＭＤ層１０８は、前駆体（例えば、オルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ；ＴＥＯＳ））で形成されてよい。ＩＭＤ層１０８は、シリコンリッチ酸化物（ｓｉｌｉｃｏｎ－ｒｉｃｈ ｏｘｉｄｅ；ＳＲＯ）であってよい。幾つかの実施例において、ＩＭＤ層１０８は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、アンドープケイ酸塩ガラス（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＵＳＧ）、フッ化ケイ酸ガラス（ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＦＳＧ）、ＳｉＯＣＨ、流動性酸化物、多孔性酸化物など、又はそれらの組み合わせで形成されてよい。ＩＭＤ層１０８は、低ｋ誘電体材料（例えば、ｋ値が約３．０より小さい誘電体材料）で形成されてよい。ＩＭＤ層１０８は、約１００Åから約９００Åまで変化した厚さに形成されてよい。
【0025】
伝導連通ポスト１１０は、延伸してＩＭＤ層１０８及びエッチングストップ層１０６を貫通するように形成される。伝導連通ポスト１１０は、下部電極連通ポストと称されてもよい。幾つかの実施例において、伝導連通ポスト１１０は、伝導充填材料１１２、及び伝導充填材料１１２の側壁と底部表面を内張りした伝導バリア層１１４を含む。伝導バリア層１１４は、チタン、窒化チタン、タンタル、窒化タンタル、コバルト、それらの組み合わせなどで形成されてよい。伝導充填材料１１２は、例えば、銅、アルミニウム、タングステン、コバルト、それらの合金などの金属で形成されてよい。伝導連通ポスト１１０の形成は、ビア開口を形成するようにＩＭＤ層１０８及びエッチングストップ層１０６をエッチングすることと、ＩＭＤ層１０８及びエッチングストップ層１０６上に伝導バリア層１１４を堆積してビア開口内まで延伸させることと、伝導バリア層１１４上に伝導充填材料１１２を堆積することと、ＣＭＰプロセス又は機械研磨プロセスなどの平坦化プロセスを実行して、伝導バリア層１１４及び伝導充填材料１１２のＩＭＤ層１０８上において延伸する部分などの伝導バリア層１１４及び伝導充填材料１１２の過剰な部分を除去することと、を含んでよい。
【0026】
図４において、伝導連通ポスト１１０及びＩＭＤ層１０８上に下部電極層１１６を形成する。下部電極層１１６は、例えば、チタン（ｔｉｔａｎｉｕｍ；Ｔｉ）、タンタル（ｔａｎｔａｌｕｍ；Ｔａ）、アルミニウム（ａｌｕｍｉｎｕｍ；Ａｌ）、タングステン（ｔｕｎｇｓｔｅｎ；Ｗ）、白金（ｐｌａｔｉｎｕｍ；Ｐｔ）、ニッケル（ｎｉｃｋｅｌ；Ｎｉ）、クロム（ｃｈｒｏｍｉｕｍ；Ｃｒ）、ルテニウム（ｒｕｔｈｅｎｉｕｍ；Ｒｕ）、それらの窒化物、それらの組み合わせ又は多層体などの伝導材料で形成される。下部電極層１１６は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学めっき、無電解めっきなどのコンフォーマル堆積プロセスにより堆積されてよい。幾つかの実施例において、下部電極層１１６は、約５０Åから約１５０Åまで変化した厚さを有する。
【0027】
図５において、下部電極層１１６上に金属性トンネル接合（ＭＴＪ）膜スタック１１８を形成する。ＭＴＪ膜スタック１１８は多層膜スタックであり、当該多層膜スタックは、下部電極層１１６上にある参照層１１８Ａ、参照層１１８Ａ上にあるトンネルバリア層１１８Ｂ、トンネルバリア層１１８Ｂ上にあるフリー層１１８Ｃ、フリー層１１８Ｃ上にあるメンテナンス層１１８Ｄ、及びメンテナンス層１１８Ｄ上にあるキャッピング層１１８Ｅを含む。幾つかの実施例において、ＭＴＪ膜スタック１１８は、約２００Åから約２５０Åまで変化した総厚さを有する。ＭＴＪ膜スタック１１８の各層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、それらの組み合わせなどの１つ又は複数の堆積方法により堆積されてよい。
【0028】
参照層１１８Ａは、例えば、コバルト鉄（ｃｏｂａｌｔ ｉｒｏｎ；ＣｏＦｅ）、コバルト鉄ボロン（ｃｏｂａｌｔ ｉｒｏｎ ｂｏｒｏｎ；ＣｏＦｅＢ）、コバルトと白金の多層体（Ｃｏ／Ｐｔ）、それらの組み合わせなどの強磁性材料合金で形成されてよい。参照層１１８Ａは、約１５Åから約１００Åまで変化した厚さを有してよい。トンネルバリア層１１８Ｂは、例えば、酸化マグネシウム（ｍａｇｎｅｓｉｕｍ ｏｘｉｄｅ；ＭｇＯ）、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、それらの組み合わせなどの誘電体材料で形成されてよい。トンネルバリア層１１８Ｂは、約５Åから約２０Åまで変化した厚さを有してよい。トンネルバリア層１１８Ｂの厚さによって、得られたＭＲＡＭユニット５８における低抵抗状態と高抵抗状態の間の相対的差異が形成される。フリー層１１８Ｃは、例えば、コバルト鉄ボロン（ｃｏｂａｌｔ ｉｒｏｎ ｂｏｒｏｎ；ＣｏＦｅＢ）などの強磁性材料合金で形成されてよい。フリー層１１８Ｃは、保磁場が参照層１１８Ａより低い強磁性材料で形成されてよい。フリー層１１８Ｃは、約５Åから約２５Åまで変化した厚さを有してよい。
【0029】
ＭＴＪ膜スタック１１８を貫通する抵抗は、参照層１１８Ａ及びフリー層１１８Ｃの磁性配向に応じて変化し、且つ、この現象は、データを得られたＭＲＡＭユニット５８に記憶するためのものである。参照層１１８Ａは永久磁石であってよく、永久磁石は固定極性であるように設定され、フリー層１１８Ｃの磁極は、電界を印加することで変更可能である。フリー層１１８Ｃの極性が参照層１１８Ａの極性に合致する場合、ＭＲＡＭユニット５８は低抵抗状態にある。フリー層１１８Ｃの極性が参照層１１８Ａの極性と反対である場合、ＭＲＡＭユニット５８は高抵抗状態にある。
【0030】
メンテナンス層１１８Ｄは、フリー層１１８Ｃの磁気モーメントを一定の方向に維持するために用いられることができる。メンテナンス層１１８Ｄは、例えば、酸化マグネシウム（ＭｇＯ）などの誘電体材料で形成されてよく、且つ、約５Åから約２０Åまで変化した厚さを有してよい。キャッピング層１１８Ｅは、ＭＴＪ膜スタック１１８の最外層（例えば、最上層）であってよい。キャッピング層１１８Ｅは、下側層をエッチングによる損害及び／又は酸化から保護することができる。幾つかの実施例において、キャッピング層１１８Ｅは、例えば、モリブデン、ルテニウム、それらの組み合わせ又は多層体などの伝導材料で形成される。幾つかの実施例において、キャッピング層１１８Ｅは絶縁材料で形成される。絶縁材料は、実質的に酸素を含有しないものであってよく、且つ窒化ケイ素を含んでよい。キャッピング層１１８Ｅは、約１０Åから約１００Åまで変化した厚さを有してよい。
【0031】
ＭＴＪ膜スタック１１８の材料と構造は、本開示の範疇内にある多くの変形を有してもよいことを理解されたい。例えば、層１１８Ａ～１１８Ｅは、上記で記述された順序と逆である順序で形成されてもよい。従って、キャッピング層１１８Ｅは、ＭＴＪ膜スタック１１８の下部層であってもよく、参照層１１８Ａは、ＭＴＪ膜スタック１１８の上部層であってもよい。また、幾つかの実施例において、ＭＴＪ膜スタック１１８の特定の層のみの順序が逆であってもよく、例えば、参照層１１８Ａとフリー層１１８Ｃの順序が逆である（下記の図１６Ａと図１６Ｂについての記述を参照）。
【0032】
図６において、ＭＴＪ膜スタック１１８上に上部電極層１２０を形成する。幾つかの実施例において、上部電極層１２０は、ブランケット層として形成され、且つＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学めっき、無電解めっきなどにより形成されてよい。上部電極層１２０は伝導層であり、且つ、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、ルテニウム（Ｒｕ）、それらの窒化物、それらの組み合わせ又は多層体などの伝導材料で形成されてよい。上部電極層１２０は、約４００Åから約８００Åまで変化した厚さを有してよい。幾つかの実施例において、上部電極１２０の厚さは、下部電極層１１６の厚さより大きくされてよい。上部電極層１２０は、ＭＴＪ膜スタック１１８の後続のパターニング中のハードマスクとして用いることができる。
【0033】
図７において、上部電極層１２０上に１つ又は複数のマスクを形成する。マスクは、ＭＲＡＭユニット５８（図１を参照）を形成するための各種の層をパターニングするために用いられることができる。幾つかの実施例において、１つ又は複数のマスクは、１つ又は複数のハードマスク、フォトレジストなどを含む。任意の適切な組成物を有する任意の適切なマスク層を使用してもよい。例えば、上部電極層１２０上にハードマスク層１２２を形成してよく、且つハードマスク層１２２上にフォトレジスト１２４を形成してよい。
【0034】
ハードマスク層１２２は、酸化物（例えば、酸化ケイ素）、窒化物（例えば、窒化ケイ素）などで形成されてよい。ハードマスク層１２２は、ＣＶＤ、ＡＬＤなどにより堆積されてよい。幾つかの実施例において、ＴＥＯＳを前駆体として用い、酸化ケイ素でハードマスク層１２２を形成する。ハードマスク層１２２は、約１００Åから約５００Åまで変化した厚さを有してよい。
【0035】
フォトレジスト１２４は、例えば、単層フォトレジスト、二重層フォトレジスト、三重層フォトレジストなどの任意の許容可能なフォトレジストであってもよい。例示された実施例において、フォトレジスト１２４は、下部層１２４Ａ、中間層１２４Ｂ及び上部層１２４Ｃを含む三重層フォトレジストである。幾つかの実施例において、下部層１２４Ａは、アモルファスカーボンで形成され、中間層１２４Ｂは、アモルファスシリコンで形成され、且つ、上部層１２４Ｃは、感光性材料で形成される。メモリエリア５０Ｍにおける上部層１２４Ｃをパターニングし、上部層１２４Ｃのパターンは、後で形成されるＭＲＡＭユニット５８のパターンに対応する。
【0036】
図８において、フォトレジスト１２４をエッチングマスクとして用い、ハードマスク層１２２をエッチングしてパターニングする。続いて、ハードマスク層１２２をエッチングマスクとして用い、上部電極層１２０をエッチングしてパターニングし、上部電極１２１を形成する。ハードマスク層１２２及び上部電極層１２０は、例えば、異方性エッチングプロセスなどの適切なエッチングプロセスによりエッチングされてよい。幾つかの実施例において、ハードマスク層１２２及び上部電極層１２０は、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）、イオンビームエッチング（ＩＢＥ）などのプラズマエッチングプロセスによりエッチングされてよい。図８に例示されるように、エッチング後にハードマスク層１２２は縮小された厚さを有してよく、且つドーム状の上部表面を有してよい。上部電極１２１は、テーパ状側部表面を有してよく、これらのテーパ状側部表面は、半導体基板６０から離れる方向へ狭くなる。一層又は複数層のフォトレジスト１２４は、エッチングプロセスで消費されてもよく、又は、エッチングプロセスの後に除去されてもよい。エッチングプロセスの後に、ハードマスク層１２２の上部表面及び側部表面、上部電極１２１の側部表面、及びＭＴＪ膜スタック１１８の上部表面（例えば、キャッピング層１１８Ｅの上部表面）が露出することができる。
【0037】
図９において、ハードマスク層１２２及び上部電極１２１をエッチングマスクとして用い、ＭＴＪ膜スタック１１８の各種の層をエッチングしてパターニングする。図９に例示されるように、パターニングにより、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂを貫通するようにエッチングし、参照層１１８Ａの上部表面を露出させることができる。パターニングは、１つ又は複数のエッチングプロセスを含んでよく、且つ、ＩＢＥなどのプラズマエッチングプロセスを含んでよい。
【0038】
幾つかの実施例において、パターニングは、小角度ＩＢＥプロセスである第１のメインエッチングプロセスを含んでよい。第１のメインエッチングプロセスは、３０°より小さい入射角で実行されるＩＢＥプロセスであってよい。第１のメインエッチングプロセスでは、不活性ガス（例えば、アルゴンガス（Ａｒ）、キセノンガス（Ｘｅ）、それらの組み合わせなど）をイオンビーム源として用いることができる。トンネルバリア層１１８Ｂが貫通されるまで、第１のメインエッチングプロセスを実行してよい。約５０秒から約３００秒まで変化した持続時間だけ、第１のメインエッチングプロセスを実行してよい。続いて、ＭＴＪ膜スタック１１８の層の側部表面（例えば、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側部表面）に堆積された副生成物を除去するように、大角度トリミングプロセスを実行する。大角度トリミングプロセスは、３０°より大きい入射角で実行されるＩＢＥプロセスであってよい。大角度トリミングプロセスによるＭＴＪ膜スタック１１８の損害を修復するとともに、ＭＴＪ膜スタック１１８の磁気特性を回復するように、小角度トリミングプロセスを実行してよい（例えば、小角度トリミングプロセスは、ＭＴＪ膜スタック１１８のスイッチング特性を改良するために用いられることができる）。小角度トリミングプロセスは、３０°より小さい入射角で実行されるＩＢＥプロセスであってよい。大角度トリミングプロセス及び小角度トリミングプロセスでは、不活性ガス（例えば、アルゴンガス（Ａｒ）、キセノンガス（Ｘｅ）、それらの組み合わせなど）をイオンビーム源として用いることができる。図９に例示されるように、上部電極１２１、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂは、テーパ状側部表面を有してよく、これらのテーパ状側部表面は、半導体基板６０から離れる方向へ狭くなる。
【0039】
大角度トリミングプロセスと小角度トリミングプロセスの総エッチング時間は２００秒より小さくされてよい。大角度トリミングプロセスと小角度トリミングプロセスの総エッチング時間を２００秒より小さく保持することにより、大角度トリミングプロセスによるＭＴＪ膜スタック１１８の磁気特性の損害を防止する（例えば、ＭＴＪ膜スタック１１８のスイッチング特性の劣化を防止する）とともに、小角度トリミングプロセスの副生成物によるＭＴＪ膜スタック１１８の部分の間の短絡を防止する。これによって出来上がった装置における装置欠陥を減少するとともに、出来上がった装置の効率を改良する。ハードマスク層１２２は、エッチングプロセスで消費されてもよく、又は、エッチングプロセスの後に除去されてもよい。
【0040】
図１０において、上部電極１２１及びＭＴＪ膜スタック１１８上にスペーサ層１３０を形成する。スペーサ層１３０は、例えば、ＣＶＤ、ＡＬＤなどのコンフォーマルプロセスにより堆積されてよい。スペーサ層１３０は、上部電極１２１の上部表面及び側部表面；キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側部表面；並びに参照層１１８Ａの上部表面に沿って堆積されてよい。スペーサ層１３０は、例えば、酸化ケイ素、窒化ケイ素などの誘電体材料を含んでよい。スペーサ層１３０は、約１００Åから約１５０Åまで変化した厚さになるまで堆積されてよい。図１０に例示されるように、スペーサ層１３０は、メモリエリア５０Ｍと論理エリア５０Ｌの両者に堆積されてよい。
【0041】
図１１において、スペーサ層１３０、参照層１１８Ａ、下部電極層１１６及びＩＭＤ層１０８をエッチングしてパターニングする。パターニングは、１つ又は複数の異方性エッチングプロセスを含んでよい。幾つかの実施例において、１つ又は複数の異方性エッチングプロセスは、ＩＢＥなどのプラズマエッチングプロセスを含んでよい。幾つかの実施例において、パターニングは、小角度ＩＢＥプロセスである第２のメインエッチングプロセスを含んでよい。第２のメインエッチングプロセスでは、不活性ガス（例えば、アルゴンガス（Ａｒ）、キセノンガス（Ｘｅ）、それらの組み合わせなど）をイオンビーム源として用いることができる。パターニングにより、スペーサ層１３０を貫通するようにエッチングすることでスペーサ１３２を形成することができ、続いてスペーサ１３２と上部電極１２１をマスクとして併用し、参照層１１８Ａ及び下部電極層１１６を貫通するようにエッチングするとともに、ＩＭＤ層１０８までエッチングする。約５０秒から約３００秒まで変化した持続時間だけ、第２のメインエッチングプロセスを実行してよい。参照層１１８Ａを貫通するようにエッチングして、参照層１１８Ａ、トンネルバリア層１１８Ｂ、フリー層１１８Ｃ、メンテナンス層１１８Ｄ及びキャッピング層１１８Ｅを含む磁気トンネル接合（ＭＴＪ）１１９を形成する。下部電極層１１６を貫通するようにエッチングして下部電極１１７を形成する。下部電極１１７、ＭＴＪ １１９及び上部電極１２１は、ＭＲＡＭユニット５８と総称されてよい。
【0042】
図１１に例示されるように、スペーサ１３２は、上部電極１２１、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側部表面に沿うとともに、参照層１１８Ａの上部表面の部分に沿うように保持することができる。スペーサ１３２は、傾斜した内側部表面及び外側部表面を有してよい。スペーサ１３２の側部表面は、参照層１１８Ａのテーパ状側部表面に連続してよい。スペーサ１３２の上部表面は、上部電極１２１の上部表面上に設けられてよい。第２のメインエッチングプロセスの後に、図１１に例示されるように、上部電極１２１は突出した上部表面を有してもよいが、幾つかの実施例において、第２のメインエッチングプロセスの後に、上部電極１２１は平坦な又は凹んだ上部表面を有してもよい。参照層１１８Ａは、テーパ状側部表面を有してよく、これらのテーパ状側部表面は、半導体基板６０から離れる方向へ狭くなる。スペーサ１３２によりキャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側壁が保護されるため、ＭＴＪ １１９は、段差状構造を有してよく、ＭＴＪ １１９の幅は、参照層１１８Ａの上部で広くなる。下部電極１１７の側部表面は、図１１に例示されるように垂直であってもよく、又はテーパ状であってもよく、且つ、半導体基板６０から離れる方向へ狭くなってよい。ＩＭＤ層１０８は、垂直な側壁を含んでよく、且つ、ＩＭＤ層の上部表面は、Ｕ字状部分、Ｖ字状部分、水平部分、それらの組み合わせなどを含んでよい。
【0043】
ＭＴＪ １１９の側部表面に沿ってスペーサ１３２を提供することで、第２のメインエッチングプロセスによるＭＴＪ １１９の損害を防止する。これによって、ＭＴＪ １１９の磁気特性を改良し（例えば、ＭＴＪ １１９のスイッチング特性を改良する）、ＭＴＪ １１９の隣接する部材の間に短絡が発生することを防止し、装置の欠陥を減少するとともに、装置の効率を改良する。
【0044】
図１２において、メモリエリア５０Ｍ上に保護層１３４を形成し、且つメモリエリア５０Ｍ及び論理エリア５０Ｌ上にＩＭＤ層１３６を形成する。保護層１３４がメモリエリア５０Ｍのみにおいて延伸するように例示されたが、幾つかの実施例において、保護層１３４は論理エリア５０Ｌにおいて延伸してもよい。幾つかの実施例において、保護層１３４は、例えば、酸化アルミニウム（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ；ＡｌＯｘ）、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、それらの多層の組み合わせなどの誘電体材料で形成されてよい。保護層１３４は、例えば、ＣＶＤ、ＡＬＤなど、又はそれらの組み合わせなどのコンフォーマル堆積プロセスにより堆積されてよい。保護層１３４は、ＩＭＤ層１０８及びスペーサ１３２の上部表面及び側部表面；上部電極１２１の上部表面；及び参照層１１８及び下部電極１１７の側部表面に沿って堆積されてよい。幾つかの実施例において、保護層１３４は、適切なパターニング及びエッチングプロセスにより論理エリア５０Ｌから除去されてよい。保護層１３４は、ＭＲＡＭユニット５８を保護するために用いられることができる。例えば、保護層１３４は、後続の処理中にＭＲＡＭユニット５８内に拡散した湿気（例えば、Ｈ2Ｏ）と水素ガスの減少に寄与する。保護層１３４は、約３０Åから約５００Åまで変化した厚さを有してよい。
【0045】
続いて、メモリエリア５０Ｍ及び論理エリア５０Ｌ上にＩＭＤ層１３６を堆積する。幾つかの実施例において、ＩＭＤ層１３６は、ＣＶＤなどにより堆積された酸化ケイ素で形成される。ＩＭＤ層１３６は、前駆体（例えば、ＴＥＯＳ）で形成されてよい。幾つかの実施例において、ＩＭＤ層１３６は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ、ＦＳＧ、ＳｉＯＣＨ、流動性酸化物、多孔性酸化物など、又はそれらの組み合わせで形成されてよい。ＩＭＤ層１３６は、低ｋ誘電体材料（例えば、ｋ値が約３．０より小さい誘電体材料）又は超低ｋ誘電体材料で形成されてよい。ＩＭＤ層１３６は、ＣＶＤ、ＡＬＤ、スピンコートなどにより堆積されてよい。
【0046】
図１３において、ＩＭＤ層１３６及び保護層１３４内に伝導特徴１６４を形成する。伝導特徴１６４は、メモリエリア５０ＭにおけるＭＲＡＭユニット５８、及び論理エリア５０Ｌにおける伝導特徴１０４に電気的に結合してよい。伝導特徴１６４は、メモリエリア５０Ｍ及び論理エリア５０Ｌにおける伝導配線１６４Ｌ、及び論理エリア５０Ｌにおける伝導連通ポスト１６４Ｖを含んでよい。伝導特徴１６４は、適切な方法（例えば、ダマシンプロセス）により形成されてよい。幾つかの実施例において、伝導特徴は、シングルダマシンプロセス、デュアルダマシンプロセスなどにより形成されてよい。幾つかの実施例において、伝導特徴１６４用の開口は、ビアファーストプロセスにより形成される。幾つかの実施例において、伝導特徴１６４用の開口は、トレンチファーストプロセスにより形成される。開口は、適切なフォトリソグラフィ及びエッチング技術により形成されてよい。開口は、例えば、銅、アルミニウム、それらの組み合わせなどの適切な伝導材料で充填されてよい。伝導材料を堆積した後、平坦化プロセス（例えば、ＣＭＰプロセス）を実行して、ＩＭＤ層１３６上において延伸する材料などの過剰な材料を除去する。幾つかの実施例において、伝導特徴１６４の上部表面は、ＩＭＤ層１３６の上部表面と面一である。図１３に例示されるように、メモリエリア５０Ｍにおける伝導配線１６４Ｌの底部表面は、論理エリア５０Ｌにおける伝導配線１６４Ｌの底部表面より高く設けられてよく、上部電極１２１の上部表面は、伝導連通ポスト１６４Ｖの上部表面より高く設けられてよい。伝導連通ポスト１６４Ｖと伝導配線１６４Ｌは、独立した素子として例示されたが、幾つかの実施例において、例えば、デュアルダマシンプロセスにより伝導連通ポストと伝導配線を形成する実施例において、伝導連通ポストと伝導配線は、連続した伝導特徴であってもよい。
【0047】
トンネルバリア層１１８Ｂを貫通するようにエッチングした後及び参照層１１８Ａを貫通するようにエッチングする前に、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側部表面に沿ってスペーサ１３２を形成し、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側部表面を、トンネルバリア層１１８Ｂを貫通するようにエッチングした後のエッチングプロセスから保護する。これによってＭＲＡＭユニット５８の磁気特性の損害を防止し（例えば、ＭＲＡＭユニット５８のスイッチング特性の劣化を防止する）、トンネルバリア層１１８Ｂを貫通するようにエッチングした後に伝導副生成物がキャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側部表面に堆積されることを防止し、且つＭＲＡＭユニット５８の間の短絡を防止する。これによって装置の欠陥を減少するとともに、装置の効率を改良する。
【0048】
図１４～図１８には、スペーサ１３２及びＭＴＪ １１９の層の配置が変化した各実施例が例示される。図１４において、スペーサ１３２は、複数層のスペーサ材料を含む。より具体的には、スペーサ１３２は、第１のスペーサ層１３２Ａ及び第２のスペーサ層１３２Ｂを含む。第１のスペーサ層１３２Ａは、図９に例示される構造上にコンフォーマルに堆積されてよく、上記で図１０について記述されたようにスペーサ層１３０として用いられ、第２のスペーサ層１３２Ｂは、第１のスペーサ層１３２Ａ上にコンフォーマルに堆積されてよい。第１のスペーサ層１３２Ａ及び第２のスペーサ層１３２Ｂは、ＣＶＤ、ＡＬＤなどにより堆積されてよい。第１のスペーサ層１３２Ａ及び第２のスペーサ層１３２Ｂは、例えば、酸化ケイ素、窒化ケイ素などの誘電体材料を含んでよい。幾つかの実施例において、第１のスペーサ層１３２Ａと第２のスペーサ層１３２Ｂは、同じ材料を含んでもよい。幾つかの実施例において、第１のスペーサ層１３２Ａと第２のスペーサ層１３２Ｂは、異なる材料を含んでもよい。第１のスペーサ層１３２Ａは、ＡＬＤにより堆積されてよく、第２のスペーサ層１３２Ｂは、ＣＶＤにより堆積されてよい。
【0049】
ＡＬＤにより第１のスペーサ層１３２Ａを堆積することで、第１のスペーサ層１３２ＡからＭＴＪ膜スタック１１８まで（例えば、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂまで）の付着を改良する。第２のスペーサ層１３２Ｂを堆積してスペーサ１３２の形成コストを削減する。第１のスペーサ層１３２Ａは、約５０Åから約３００Åまで変化した厚さを有してよく、第２のスペーサ層１３２Ｂは、約５０Åから約３００Åまで変化した厚さを有してよい。第２のスペーサ層１３２Ｂの側部表面は、参照層１１８Ａのテーパ状側部表面に連続してよい。ＭＴＪ １１９は、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂを含む第１のテーパ状部分と、参照層１１８Ａの上部表面上にある段差部分と、参照層１１８Ａを含む第２のテーパ状部分と、を含む。続いて、図１３の構造に類似する最終構造を形成するように、図１４の構造に対して図１２及び図１３のプロセスを実行してよい。
【0050】
図１５Ａ～図１６Ｂにおいて、スペーサ１３２は、ＭＴＪ １１９を画定するためのエッチングプロセス中において異なる時点で形成される複数層のスペーサ材料を含む。より具体的には、スペーサ１３２は、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂをパターニングした後に形成される第１のスペーサ層１３２Ａと、参照層１１８Ａを少なくとも部分的にパターニングした後に形成される第２のスペーサ層１３２Ｂ（図１６Ａと図１６Ｂに例示される）と、を含む。
【0051】
図１５Ａ及び図１５Ｂにおいて、第１のスペーサ層１３２Ａを形成し、且つ参照層１１８Ａをエッチングする。図１５Ａ及び図１５Ｂは、図１１に類似し、相違点は、第１のスペーサ層１３２Ａを形成した後、参照層１１８Ａ、下部電極層１１６及びＩＭＤ層１０８をエッチングすることではなく、参照層１１８Ａのみをエッチングすることにある。第１のスペーサ層１３２Ａは、上記で図１０及び図１１について説明されたスペーサ１３２を形成する場合と同じ又は類似する材料及びプロセスで形成されてよい。例えば、第１のスペーサ層１３２Ａは、例えば、酸化ケイ素、窒化ケイ素などの誘電体材料を含んでよく、且つ約１００Åから約１５０Åまで変化した厚さになるまで堆積されてよい。第１のスペーサ層１３２Ａは、例えば、ＣＶＤ、ＡＬＤなどのコンフォーマル堆積プロセスにより堆積されてよい。第１のスペーサ層１３２Ａを堆積した後、上記で図１１について説明された第２のメインエッチングプロセスと同じ又は類似する第２のメインエッチングプロセスにより第１のスペーサ層１３２Ａ及び参照層１１８Ａをパターニングしてよく、相違点は、エッチング時間が上記で図１１について説明されたエッチング時間より短いことにある。第１のスペーサ層１３２Ａの水平部分を除去し、参照層１１８Ａを貫通するようにエッチングし、且つ下部電極層１１６が露出するまで、第２のメインエッチングプロセスを実行してよい。図１５Ｂに例示される実施例において、第１のスペーサ層１３２Ａの水平部分を除去し、参照層１１８Ａ（例えば、参照層１１８Ａを約１０Åから約１００Åまで変化した深さＤ1だけエッチングし、約０Åから約９０Åまで変化した厚さＴ1の分がエッチングされないように保持する）を部分的に貫通するようにエッチングするまで、第２のメインエッチングプロセスを実行する。第２のメインエッチングプロセスを実行した後、第１のスペーサ層１３２Ａは、参照層１１８Ａのテーパ状側部表面に連続する側部表面を有してよい。第１のスペーサ層１３２Ａ及び参照層１１８Ａをパターニングするための第２のメインエッチングプロセスは、小角度ＩＢＥプロセスであってよい。約５０秒から約３００秒まで変化した持続時間だけ、第２のメインエッチングプロセスを実行してよい。
【0052】
図１６Ａ及び図１６Ｂにおいて、第２のスペーサ層１３２Ｂを形成し、且つ下部電極層１１６及びＩＭＤ層１０８をエッチングする。第２のスペーサ層１３２Ｂは、上記で図１０及び図１１について説明されたスペーサ１３２を形成する場合と同じ又は類似する材料及びプロセスで形成されてよい。例えば、第２のスペーサ層１３２Ｂは、例えば、酸化ケイ素、窒化ケイ素などの誘電体材料を含んでよく、且つ約１００Åから約１５０Åまで変化した厚さになるまで堆積されてよい。第２のスペーサ層１３２Ｂは、例えば、ＣＶＤ、ＡＬＤなどのコンフォーマル堆積プロセスにより堆積されてよい。図１６Ａにおいて、第２のスペーサ層１３２Ｂを堆積した後、上記で図１１について説明された第２のメインエッチングプロセスと同じ又は類似する第３のメインエッチングプロセスにより第２のスペーサ層１３２Ｂ、下部電極層１１６及びＩＭＤ層１０８をパターニングしてよい。第２のスペーサ層１３２Ｂの水平部分を除去し、下部電極層１１６を貫通するようにエッチングし、下部電極１１７を形成し、且つＩＭＤ層１０８内までエッチングするように、第３のメインエッチングプロセスを実行してよい。第２のスペーサ層１３２Ｂ、下部電極層１１６及びＩＭＤ層１０８をパターニングするための第３のメインエッチングプロセスは、小角度ＩＢＥプロセスであってよい。第３のメインエッチングプロセスを実行した後、第２のスペーサ層１３２Ｂは、斜角を呈するとともに下部電極１１７の垂直な側部表面に連続する側部表面を有してよい。ＭＴＪ １１９は、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂを含む第１のテーパ状部分と、参照層１１８Ａの上部表面上にある段差部分と、参照層１１８Ａを含む第２のテーパ状部分と、を含む。約５０秒から約３００秒まで変化した持続時間だけ、第３のメインエッチングプロセスを実行してよい。
【0053】
図１６Ｂに例示される実施例において、第２のスペーサ層１３２Ｂを形成し、且つ参照層１１８Ａ、下部電極層１１６及びＩＭＤ層１０８をエッチングする。第２のスペーサ層１３２Ｂを堆積した後、第３のメインエッチングプロセスにより第２のスペーサ層１３２Ｂ、参照層１１８Ａ、下部電極層１１６及びＩＭＤ層１０８をパターニングする。第２のスペーサ層１３２Ｂの水平部分を除去し、参照層１１８Ａの水平部分を除去し、下部電極層１１６を貫通するようにエッチングし、下部電極１１７を形成し、且つＩＭＤ層１０８内までエッチングするように、第３のメインエッチングプロセスを実行してよい。第３のメインエッチングプロセスを実行した後、第２のスペーサ層１３２Ｂは、斜角を呈するとともに下部電極１１７の垂直な側部表面に連続する側部表面を有してよい。ＭＴＪ １１９は、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂを含む第１のテーパ状部分と、参照層１１８Ａの上部表面上にある第１の段差部分と、参照層１１８Ａを含む第２のテーパ状部分と、参照層１１８Ａの水平表面上にある第２の段差部分と、参照層１１８Ａを含む第３のテーパ状部分と、を含む。約５０秒から約３００秒まで変化した持続時間だけ、第３のメインエッチングプロセスを実行してよい。
【0054】
キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの側部表面に沿って第１のスペーサ層１３２Ａを提供し、第２のメインエッチングプロセスによるキャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ｃ及びトンネルバリア層１１８Ｂの損害を防止する。また、参照層１１８Ａの側部表面に沿って第２のスペーサ層１３２Ｂを提供し、第３のメインエッチングプロセスによる参照層１１８Ａの損害を防止する。これによって、ＭＴＪ １１９の磁気特性を改良し（例えば、ＭＴＪ １１９のスイッチング特性を改良する）、ＭＴＪ １１９の隣接する部材の間に短絡が発生することを防止し、装置の欠陥を減少するとともに、装置の効率を改良する。
【0055】
図１７及び図１８において、スペーサ１３２は、ＭＴＪ １１９を画定するためのエッチングプロセス中において異なる時点で形成される複数層のスペーサ材料を含み、且つ、ＭＴＪ膜スタック１１８における参照層１１８Ａとフリー層１１８Ｃの順序は逆である。スペーサ１３２は、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、フリー層１１８Ａ及びトンネルバリア層１１８Ｂをパターニングした後に形成される第１のスペーサ層１３２Ａと、フリー層１１８Ｃをパターニングした後に形成される第２のスペーサ層１３２Ｂ（図１８に例示される）と、を含む。
【0056】
図１７において、第１のスペーサ層１３２Ａを形成し、且つフリー層１１８Ｃをエッチングする。図１７は、図１１に類似し、相違点は、第１のスペーサ層１３２Ａを形成した後、フリー層１１８Ｃ、下部電極層１１６及びＩＭＤ層１０８をエッチングすることではなく、フリー層１１８Ｃのみをエッチングすることにある。第１のスペーサ層１３２Ａは、上記で図１０及び図１１について説明されたスペーサ１３２を形成する場合と同じ又は類似する材料及びプロセスで形成されてよい。例えば、第１のスペーサ層１３２Ａは、例えば、酸化ケイ素、窒化ケイ素などの誘電体材料を含んでよく、且つ約１００Åから約１５０Åまで変化した厚さになるまで堆積されてよい。第１のスペーサ層１３２Ａは、例えば、ＣＶＤ、ＡＬＤなどのコンフォーマル堆積プロセスにより堆積されてよい。第１のスペーサ層１３２Ａを堆積した後、上記で図１１について説明された第２のメインエッチングプロセスと同じ又は類似する第２のメインエッチングプロセスにより第１のスペーサ層１３２Ａ及びフリー層１１８Ｃをパターニングしてよく、相違点は、エッチング時間が上記で図１１について説明されたエッチング時間より短いことにある。第１のスペーサ層１３２Ａの水平部分を除去し、フリー層１１８Ｃを貫通するようにエッチングし、且つ下部電極層１１６が露出するまで、第２のメインエッチングプロセスを実行してよい。第１のスペーサ層１３２Ａ及びフリー層１１８Ｃをパターニングするための第２のメインエッチングプロセスは、小角度ＩＢＥプロセスであってよい。第２のメインエッチングプロセスを実行した後、第１のスペーサ層１３２Ａは、参照層１１８Ｃのテーパ状側部表面に連続する側部表面を有してよい。約５０秒から約３００秒まで変化した持続時間だけ、第２のメインエッチングプロセスを実行してよい。
【0057】
図１８において、第２のスペーサ層１３２Ｂを形成し、且つ下部電極層１１６及びＩＭＤ層１０８をエッチングする。第２のスペーサ層１３２Ｂは、上記で図１０及び図１１について説明されたスペーサ１３２を形成する場合と同じ又は類似する材料及びプロセスで形成されてよい。例えば、第２のスペーサ層１３２Ｂは、例えば、酸化ケイ素、窒化ケイ素などの誘電体材料を含んでよく、且つ約１００Åから約１５０Åまで変化した厚さになるまで堆積されてよい。第２のスペーサ層１３２Ｂは、例えば、ＣＶＤ、ＡＬＤなどのコンフォーマル堆積プロセスにより堆積されてよい。第２のスペーサ層１３２Ｂを堆積した後、上記で図１１について説明された第２のメインエッチングプロセスと同じ又は類似する第３のメインエッチングプロセスにより第２のスペーサ層１３２Ｂ、下部電極層１１６及びＩＭＤ層１０８をパターニングしてよい。第２のスペーサ層１３２Ｂの水平部分を除去し、下部電極層１１６を貫通するようにエッチングし、下部電極１１７を形成し、且つＩＭＤ層１０８内までエッチングするように、第３のメインエッチングプロセスを実行してよい。第３のメインエッチングプロセスは、第２のスペーサ層１３２Ｂ、下部電極層１１６及びＩＭＤ層１０８をパターニングするために用いられ、且つ小角度ＩＢＥプロセスであってよい。第３のメインエッチングプロセスを実行した後、第２のスペーサ層１３２Ｂは、斜角を呈するとともに下部電極１１７の垂直な側部表面に連続する側部表面を有してよい。ＭＴＪ １１９は、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、参照層１１８Ａ及びトンネルバリア層１１８Ｂを含む第１のテーパ状部分と、フリー層１１８Ｃの上部表面上にある段差部分と、フリー層１１８Ｃを含む第２のテーパ状部分と、を含む。幾つかの実施例において、第２のスペーサ層１３２Ｂは、上記で図１５Ｂ及び図１６Ｂについて説明された実施例に類似するように、フリー層１１８Ｃの下半部分に沿って形成することではなく、フリー層１１８Ｃの上半部分に沿って形成してもよい。これらの実施例において、ＭＴＪ １１９は、キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、参照層１１８Ａ及びトンネルバリア層１１８Ｂを含む第１のテーパ状部分と、参照層１１８Ｃの上部表面上にある第１の段差部分と、フリー層１１８Ｃを含む第２のテーパ状部分と、フリー層１１８Ｃの水平表面上にある第２の段差部分と、フリー層１１８Ｃを含む第３のテーパ状部分と、を含む。約５０秒から約３００秒まで変化した持続時間だけ、第３のメインエッチングプロセスを実行してよい。
【0058】
キャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、参照層１１８Ａ及びトンネルバリア層１１８Ｂの側部表面に沿って第１のスペーサ層１３２Ａを提供し、第２のメインエッチングプロセスによるキャッピング層１１８Ｅ、メンテナンス層１１８Ｄ、参照層１１８Ａ及びトンネルバリア層１１８Ｂの損害を防止する。また、フリー層１１８Ｃの側部表面に沿って第２のスペーサ層１３２Ｂを提供し、第３のメインエッチングプロセスによるフリー層１１８Ｃの損害を防止する。これによって、ＭＴＪ １１９の磁気特性を改良し（例えば、ＭＴＪ １１９のスイッチング特性を改良する）、ＭＴＪ １１９の隣接する部材の間に短絡が発生することを防止し、装置の欠陥を減少するとともに、装置の効率を改良する。
【0059】
実施例によりメリットを達成することができる。例えば、ＭＴＪ膜スタック１１８のエッチング中にＭＴＪ膜スタック１１８の部分に沿ってスペーサ１３２を形成し、ＭＴＪ膜スタック１１８の側部表面を、ＭＴＪ膜スタック１１８をエッチングするためのプロセスによる損害から保護する。これによってＭＴＪ １１９の磁気特性の損害を防止し（例えば、ＭＴＪ １１９のスイッチング特性の劣化を防止する）、且つＭＲＡＭユニット５８の間に短絡が発生することを防止する。これによって装置の欠陥を減少するとともに、装置の効率を改良する。
【0060】
実施例によれば、半導体装置は、半導体基板上にある第１の伝導特徴と、第１の伝導特徴上にある下部電極と、下部電極上にあり、且つ下部電極上にある参照層と、参照層上にあるトンネルバリア層と、参照層上にあるフリー層とを含む磁気トンネル接合（ＭＴＪ）スタックと、フリー層の側部表面及びトンネルバリア層の側部表面に接触し、その底部表面がトンネルバリア層の底部表面と面一である第１のスペーサと、ＭＴＪスタック上にある上部電極と、を備える。実施例において、半導体装置は、第１のスペーサの側部表面及び参照層の側部表面に接触する誘電体層を更に含む。実施例において、誘電体層は酸化アルミニウムを含む。実施例において、半導体装置は、第１のスペーサの側部表面及び参照層の側部表面に接触する第２のスペーサを更に含む。実施例において、半導体装置は、第１のスペーサの側部表面に接触し、その底部表面がトンネルバリア層の底部表面と面一である第２のスペーサを更に含む。実施例において、ＭＴＪスタックは、参照層とトンネルバリア層との間にある段差を含む。
【0061】
別の実施例によれば、半導体装置は、半導体基板上にある第１の伝導特徴と、第１の伝導特徴上にある下部電極と、下部電極上にある磁気トンネル接合（ＭＴＪ）と、ＭＴＪ上にあり、ＭＴＪの側部表面に接触する第１のスペーサと、ＭＴＪ上にある上部電極と、下部電極、ＭＴＪ、第１のスペーサ及び上部電極上にあり、ＭＴＪ及び第１のスペーサの側部表面に接触する第１の誘電体層と、を含む。実施例において、ＭＴＪは、フリー層と、トンネルバリア層と、参照層と、を含み、第１のスペーサは、フリー層の側部表面及びトンネルバリア層の側部表面に接触し、且つ、第１の誘電体層は、参照層の側部表面に接触する。実施例において、ＭＴＪは、参照層と、トンネルバリア層と、フリー層と、を含み、第１のスペーサは、参照層の側部表面及びトンネルバリア層の側部表面に接触し、且つ、第１の誘電体層は、フリー層の側部表面に接触する。実施例において、第１の誘電体層は酸化アルミニウムを含む。実施例において、第１のスペーサは、上部電極の側部表面に接触し、且つ、第１のスペーサの上部表面は上部電極の上部表面より低い。実施例において、ＭＴＪは、第１のスペーサに隣接する段差状構造を含む。実施例において、ＭＴＪは、参照層と、トンネルバリア層と、フリー層と、を含み、第１のスペーサは、第１のスペーサ層及び第２のスペーサ層を含み、第１のスペーサ層は、フリー層の側部表面及びトンネルバリア層の側部表面に接触し、且つ、第２のスペーサ層は、参照層の側部表面に接触する。実施例において、ＭＴＪは、第１のスペーサ層に隣接する第１の段差と、第２のスペーサ層に隣接する第２の段差と、を含む。
【0062】
別の実施例によれば、半導体装置の形成方法は、半導体基板上に下部電極層を堆積するステップと、下部電極層上に磁気トンネル接合（ＭＴＪ）膜スタックを堆積するステップと、ＭＴＪ膜スタック上に上部電極層を堆積するステップと、上部電極層をパターニングするステップと、第１のエッチングプロセスを実行してＭＴＪ膜スタックをパターニングするステップと、ＭＴＪ膜スタックに対して第１のトリミングプロセスを実行するステップと、第１のトリミングプロセスを実行した後、ＭＴＪ膜スタック上に第１のスペーサ層を堆積するステップと、第１のスペーサ層を堆積した後、第２のエッチングプロセスを実行して第１のスペーサ層、ＭＴＪ膜スタック及び下部電極層をパターニングして、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ユニットを形成するステップと、を含む。実施例において、上部電極層は、反応性イオンエッチングプロセスによりパターニングされ、且つ、第１のエッチングプロセスは、入射角が３０°より小さいイオンビームエッチングプロセスを含む。実施例において、第１のトリミングプロセスは、第１の入射角が３０°より大きい第１のイオンビームエッチングプロセスと、第２の入射角が３０°より小さい第２のイオンビームエッチングプロセスと、を含む。実施例において、第１のトリミングプロセスを２００秒未満実行する。実施例において、第２のエッチングプロセスは、入射角が３０°より小さいイオンビームエッチングプロセスを含む。実施例において、方法は、第１のスペーサ層上に第２のスペーサ層を堆積するステップを更に含み、第１のスペーサ層は原子層堆積により堆積され、第２のスペーサ層は化学気相成長により堆積される。
【0063】
当業者が本開示の態様をよく理解できるように、前述した内容をもって複数の実施例の特徴を概説した。当業者であれば、同じ目的を実現する、及び／又は本明細書において説明された実施例と同じメリットを達成するための他のプロセスと構造を設計又は変更する基礎として本開示を用いることができることを理解すべきである。当業者であれば、このような等価構造が本開示の精神及び範疇から逸脱することはなく、本開示の精神及び範疇から逸脱することなく各種の変更、置換と修正を行うことができることをも意識すべきである。
【符号の説明】
【0064】
５０ 半導体装置
５０Ｍ メモリエリア
５０Ｌ 論理エリア
５２ ＭＲＡＭアレイ
５４ カラムデコーダ
５６ ロウデコーダ
５８ ＭＲＡＭユニット
６０ 半導体基板
６２ 装置
６４ ＩＬＤ層
６６ コンタクトプラグ
６８ 相互接続構造
１０２ ＩＭＤ層
１０４ 伝導特徴
１０６ エッチングストップ層
１０６Ａ シリサイドブロッキングサブ層
１０６Ｂ 酸化アルミニウムサブ層
１０８ ＩＭＤ層
１１０ 伝導連通ポスト
１１２ 伝導充填材料
１１４ 伝導バリア層
１１６ 下部電極層
１１７ 下部電極
１１８ ＭＴＪ膜スタック
１１８Ａ 参照層
１１８Ｂ トンネルバリア層
１１８Ｃ フリー層
１１８Ｄ メンテナンス層
１１８Ｅ キャッピング層
１１９ ＭＴＪ
１２０ 上部電極層
１２１ 上部電極
１２２ ハードマスク層
１２４ フォトレジスト
１２４Ａ 下部層
１２４Ｂ 中間層
１２４Ｃ 上部層
１３０ スペーサ層
１３２ スペーサ
１３２Ａ 第１のスペーサ層
１３２Ｂ 第２のスペーサ層
１３４ 保護層
１３６ ＩＭＤ層
１６４ 伝導特徴
１６４Ｖ 伝導連通ポスト
１６４Ｌ 伝導配線
Ｍ１～Ｍ６ 金属化層
Ｖ１～Ｖ６ 金属連通ポスト
Ｌ１～Ｌ６ 金属配線
Ｄ１～Ｄ６ 金属間誘電体層
ＢＬ ビットライン
ＷＬ ワードライン
Ｄ1 深さ
Ｔ1 厚さ
５０Ｍ メモリエリア
５０Ｌ 論理エリア
５２ ＭＲＡＭアレイ
５４ カラムデコーダ
５６ ロウデコーダ
５８ ＭＲＡＭユニット
６０ 半導体基板
６２ 装置
６４ ＩＬＤ層
６６ コンタクトプラグ
６８ 相互接続構造
１０２ ＩＭＤ層
１０４ 伝導特徴
１０６ エッチングストップ層
１０６Ａ シリサイドブロッキングサブ層
１０６Ｂ 酸化アルミニウムサブ層
１０８ ＩＭＤ層
１１０ 伝導連通ポスト
１１２ 伝導充填材料
１１４ 伝導バリア層
１１６ 下部電極層
１１７ 下部電極
１１８ ＭＴＪ膜スタック
１１８Ａ 参照層
１１８Ｂ トンネルバリア層
１１８Ｃ フリー層
１１８Ｄ メンテナンス層
１１８Ｅ キャッピング層
１１９ ＭＴＪ
１２０ 上部電極層
１２１ 上部電極
１２２ ハードマスク層
１２４ フォトレジスト
１２４Ａ 下部層
１２４Ｂ 中間層
１２４Ｃ 上部層
１３０ スペーサ層
１３２ スペーサ
１３２Ａ 第１のスペーサ層
１３２Ｂ 第２のスペーサ層
１３４ 保護層
１３６ ＩＭＤ層
１６４ 伝導特徴
１６４Ｖ 伝導連通ポスト
１６４Ｌ 伝導配線
Ｍ１～Ｍ６ 金属化層
Ｖ１～Ｖ６ 金属連通ポスト
Ｌ１～Ｌ６ 金属配線
Ｄ１～Ｄ６ 金属間誘電体層
ＢＬ ビットライン
ＷＬ ワードライン
Ｄ1 深さ
Ｔ1 厚さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16A】
【図16B】
【図17】
【図18】