特許 7484070 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-08

(45)【発行日】2024-05-16

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240509BHJP

   H01L 29/812 20060101ALI20240509BHJP

   H01L 21/337 20060101ALI20240509BHJP

   H01L 29/808 20060101ALI20240509BHJP

   H01L 29/41 20060101ALI20240509BHJP

   H01L 21/306 20060101ALI20240509BHJP

【ＦＩ】

H01L29/80 F

H01L29/80 C

H01L29/44 S

H01L21/306 P

H01L21/306 B

【請求項の数】 2

(21)【出願番号】P 2020153683

(22)【出願日】2020-09-14

(65)【公開番号】P2022047742

(43)【公開日】2022-03-25

【審査請求日】2023-07-31

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(72)【発明者】

【氏名】長澤 英俊

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２００７－２０１２７９（ＪＰ，Ａ）

【文献】特開昭５１－０６８７７１（ＪＰ，Ａ）

【文献】特開２００１－３２６２２９（ＪＰ，Ａ）

【文献】特開２００４－１７２５４９（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／０１７６２１５（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０１００９３２５（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２１／３０６

(57)【特許請求の範囲】

【請求項1】

半絶縁性基板の表面に、少なくともチャネル層となる第１の半導体層と、ｎ型半導体層からなる第２の半導体層と、ｐ型半導体層からなる第３の半導体層と、ｐ型半導体層からなる第４の半導体層とが積層し、該第４の半導体層の表面にゲート電極を形成し、該ゲート電極直下の前記第４の半導体層および前記第３の半導体層をゲート部とし、露出する前記第２の半導体層の表面にドレイン電極とソース電極を形成する半導体装置の製造方法において、
前記半絶縁性基板の表面に、少なくとも前記第１の半導体層、前記第２の半導体層、前記第３の半導体層および前記第４の半導体層が積層した半導体基板を用意する工程と、
ゲート部形成予定領域に、前記半導体装置のゲート長より長い前記第４の半導体層を形成する工程と、
該第４の半導体層をエッチングマスクとして使用し、前記第３の半導体層を逆メサ形状とするエッチング工程と、
前記第４の半導体層表面に、前記ゲート長より長い前記ゲート電極を形成する工程と、
露出する前記第２の半導体層表面に、ソース電極とドレイン電極を形成する工程と、を含み、
前記エッチング工程は、エッチングの進行とともに前記第４の半導体層の直下のエッチングされずに残る前記第３の半導体層の側面の形状を、表面側が逆メサ形状で底面側が順メサ形状とするエッチング工程と、その後のエッチングの進行とともに前記側面の形状を、逆メサ形状とするエッチング工程と、を含むことを特徴とする半導体装置の製造方法。

【請求項2】

請求項１記載の半導体装置の製造方法において、
前記エッチング工程は、前記逆メサ形状を形成する面のエッチング速度が、前記順メサ形状を形成する面のエッチング速度より遅い反応律速性のエッチング液を用いて行うことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、特にゲート長の短縮と、ゲート抵抗の低減を図ることができる半導体装置の製造方法に関する。

【背景技術】

【0002】

高周波用途の電界効果トランジスタのような半導体装置の高性能化を実現するためには、ゲート長を短縮しなければならない。ゲート長を短縮する方法の一つとして、ゲート部を構成する半導体層を選択的にエッチング除去する方法が提案されている（特許文献１）。具体的には、ゲート電極が接触する上層半導体層とその直下の下層半導体層によりゲート部を形成する場合、上層半導体層をエッチングマスクとして使用し、下層半導体層を選択的かつ等方的にエッチングすることでエッチングされずに残る下層半導体層の幅を狭くしてゲート長を短縮する方法が提案されている。

【0003】

一方、ゲート長の短縮に伴いゲート電極の断面積が小さくなりゲート抵抗が増大してしまう。このゲート抵抗の増大は、半導体装置の高性能化のためには好ましくない。

【先行技術文献】

【特許文献】

【0004】

【文献】特開昭５１－６８７７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで従来提案されている製造方法では、０．１５μｍ程度のゲート長を有する半導体装置の特性改善を図ることが難しくなっている。具体的には、ゲート長を短縮するために下層半導体層のエッチング時間を長くすると、ゲート部の断面形状は裾を引いた形状となる。この裾を引いた形状は、ゲート部が延出するゲート幅方向で均一とはならず、ゲート長がばらついてしまう。そのため、ゲート長の短縮により期待される所望の特性改善を図ることができなかった。またエッチングのバラツキを少なくするためエッチング時間を短くすると、上層半導体層の幅と下層半導体層の幅の差が小さくなり、上層半導体層上に形成されるゲート電極のゲート抵抗の低減が難しくなってしまい、所望の特性改善を図ることができなかった。本発明はこのような実状に鑑み、ゲート長の短縮と、ゲート抵抗の低減を図ることができる半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するため、本願請求項１に係る半導体装置の製造方法は、半絶縁性基板の表面に、少なくともチャネル層となる第１の半導体層と、ｎ型半導体層からなる第２の半導体層と、ｐ型半導体層からなる第３の半導体層と、ｐ型半導体層からなる第４の半導体層とが積層し、該第４の半導体層の表面にゲート電極を形成し、該ゲート電極直下の前記第４の半導体層および前記第３の半導体層をゲート部とし、露出する前記第２の半導体層の表面にドレイン電極とソース電極を形成する半導体装置の製造方法において、前記半絶縁性基板の表面に、少なくとも前記第１の半導体層、前記第２の半導体層、前記第３の半導体層および前記第４の半導体層が積層した半導体基板を用意する工程と、ゲート部形成予定領域に、前記半導体装置のゲート長より長い前記第４の半導体層を形成する工程と、該第４の半導体層をエッチングマスクとして使用し、前記第３の半導体層を逆メサ形状とするエッチング工程と、前記第４の半導体層表面に、前記ゲート長より長い前記ゲート電極を形成する工程と、露出する前記第２の半導体層表面に、ソース電極とドレイン電極を形成する工程と、を含み、前記エッチング工程は、エッチングの進行とともに前記第４の半導体層の直下のエッチングされずに残る前記第３の半導体層の側面の形状を、表面側が逆メサ形状で底面側が順メサ形状とするエッチング工程と、その後のエッチングの進行とともに前記側面の形状を、逆メサ形状とするエッチング工程と、を含むことを特徴とする。

【0007】

本願請求項２に係る半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記エッチング工程は、前記逆メサ形状を形成する面のエッチング速度が、前記順メサ形状を形成する面のエッチング速度より遅い反応律速性のエッチング液を用いて行うことを特徴とする。

【発明の効果】

【0008】

本発明の製造方法によれば、ゲート部を構成する第３の半導体層の側面が逆メサ形状となるため、ゲート長を短縮することができるとともに、ゲート電極が形成される第４の半導体層表面の寸法は、ゲート長より長く形成することができるため、ゲート抵抗の低減も図ることができる。

【0009】

ゲート部を構成する第３の半導体層を逆メサ形状とするエッチング工程は、逆メサ形状を形成する面のエッチング速度が、順メサ形状を形成する面のエッチング速度より遅いため、制御性がよく、オーバーエッチングを行ってもゲート幅方向のゲート長のバラツキが抑えられる製造方法である。

【図面の簡単な説明】

【0010】

【図1】本発明の実施例の半導体装置の製造方法を説明する図である。

【図2】本発明の実施例の半導体装置の製造方法を説明する図である。

【図3】本発明の実施例の半導体装置の製造方法を説明する図である。

【図4】本発明の実施例の半導体装置の製造方法を説明する図である。

【図5】本発明の実施例の半導体装置の製造方法を説明する図である。

【図6】本発明の実施例の半導体装置の製造方法を説明する図である。

【発明を実施するための形態】

【0011】

本発明の半導体装置の製造方法は、短ゲート長のゲート部を形成するためのエッチング工程において、ゲート幅方向のゲート長のバラツキを抑えることができる。またゲート長より長いゲート電極を形成することもできる。本発明の製造方法により形成される半導体装置は、ゲート長の短縮とゲート抵抗の低減が実現でき、特性の優れた半導体装置となる。以下、本発明の半導体装置の製造方法について、実施例に基づき詳細に説明する。

【実施例】

【0012】

本発明の実施例について、ｐｎ接合型ｎチャネル電界効果トランジスタの製造方法を例にとり詳細に説明する。図１は、本発明の半導体装置の製造工程の説明図である。まず、ＧａＡｓからなる半絶縁性基板１上に、チャネル層を構成するｎ型ＧａＡｓからなる第１の半導体層２、ｎ型ＩｎＧａＰからなる第２の半導体層３、ｐ型ＧａＡｓからなる第３の半導体層４およびｐ型ＩｎＧａＡｓからなる第４の半導体層５が積層された半導体基板を用意する。それぞれの半導体層の不純物濃度や厚さは、所望の特性を得るために適宜設定すればよい。ゲート部形成予定領域に、フォトレジストからなるエッチングマスク６を形成する（図１）。ここでエッチングマスク６は、半導体装置のゲート長より長く形成する。また後工程で形成するゲート部のゲート長を所望の寸法に形成することができ、ゲート電極のゲート抵抗を十分に小さくできる長さとなるように第４の半導体層５を残すことができる寸法に設定する。なお、図１に示す断面に直交する方向がゲート幅方向となり、このゲート幅方向にゲート部が延出することになる。

【0013】

次に、エッチングマスク６を使用して、第４の半導体層５の一部をエッチング除去し、第３の半導体層４の表面を露出させる。この第４の半導体層５のエッチングは、ドライエッチング法あるいはウエットエッチング法のいずれでもよい。このエッチング工程で露出する第３の半導体層４の表面の一部が除去されても問題はない（図２）。

【0014】

その後、第４の半導体層５をエッチングマスクとして使用して、第３の半導体層４を選択的にエッチング除去し、第２の半導体層３の表面を露出させる。露出する第２の半導体層３はエッチングストッパーとして機能する。第３の半導体層４と第２の半導体層３との接合面の幅がゲート長となる。このエッチング工程は次のように進行する。

【0015】

エッチングされる第３の半導体層４の表面は結晶面を（１００）とする。使用するエッチング液は、第４の半導体層５に対するエッチング速度が非常に遅く、第３の半導体層４に対するエッチング速度が速いエッチング液を使用する。また上述の通り、第２の半導体層３に対するエッチング速度も非常に遅い。

【0016】

このエッチング液は、２．５ｗｔ％クエン酸：３１ｗｔ％過酸化水素水を１００：３の割合で混合し、２９ｗｔ％アンモニア水を加えて、ｐＨを６．３に調整して用意する。

【0017】

第３の半導体層４のエッチングは、短ゲート長のゲート部を形成するため、図３に示すようにアンダーカット形状となるように進行する。図３に示す状態は、エッチング工程の途中段階を示しており、第２の半導体層３の表面は露出していない。上述のエッチング液を使用すると、エッチングされずに残る第３の半導体層４の側壁は、表面側が逆メサ形状で、底面側が順メサ形状となる。

【0018】

このエッチング工程について図４を用いてさらに詳細に説明する。図４はエッチング工程の進行とともに変化するエッチングされずに残る第３の半導体層４の断面形状を示している。図４に示すように、第４の半導体層５をエッチングマスクとして使用して第３の半導体層４をエッチングすると、第３の半導体層４は、矢印Ａ方向（厚さ方向）と、矢印Ｂ方向（アンダーカット方向）の両方にエッチングが進行する。

【0019】

ここで使用するエッチング液は反応律速性のエッチング液であり、矢印Ａ方向の結晶面に対するエッチング速度が１．７５ｎｍ／ｓ、矢印Ｂ方向の逆メサの結晶面に対するエッチング速度が０．６４ｎｍ／ｓ、矢印Ｂ方向の順メサの結晶面に対するエッチング速度が１．７７ｎｍ／ｓとなる。このようなエッチング液を使用して第３の半導体層４のエッチングを開始すると、エッチングされずに残る第３の半導体層４の側面の形状が、表面側が逆メサ形状で底面側が順メサ形状となる。また逆メサの結晶面に対するエッチング速度が遅いため、エッチングの進行とともに、逆メサの結晶面が多く露出するようになる。

【0020】

矢印Ａ方向の第３の半導体層４がすべてエッチングされ、第２の半導体層３が露出すると、矢印Ｂ方向のエッチングが進行するのみとなる。上述の通り、逆メサの結晶面に対するエッチング速度が遅いため、エッチングの進行とともに逆メサの結晶面の露出が多くなり、順メサの結晶面はなくなる。第３の半導体層４の厚さが厚い場合には、第３の半導体層４がすべてエッチングされる前に、順メサの結晶面がなくなる場合もある。

【0021】

ゲート長が所望の寸法になったところでエッチングを終了する。ここで、第４の半導体層５と第３の半導体層４からなるゲート部は、台形としてエッチングを終了する。つまり、ゲート部には順メサ形状が残らないようする。ゲート長を決める形状に順メサ形状が残ると、順メサ形状のエッチング速度は速いため、ゲート幅方向でゲート長にバラツキが発生してしまう。それに対して逆メサ形状のエッチング速度は遅く、ゲート幅方向のゲート長のバラツキは抑えられるからである。

【0022】

このように形成したゲート部は、図５に示すように第２の半導体層３と第３の半導体層４との接合面の寸法（ゲート長）にくらべて、第４の半導体層５の幅を広く（ゲート長より長く）残すことができる。その後、第４の半導体層５上にゲート電極７を形成し、露出する第２の半導体層３表面にオーミック接続するソース電極８およびドレイン電極９を形成する（図６）。第２の半導体層はｎ型半導体層で構成されており、オーミック接続を容易に形成することができる。

【0023】

図６に示すように本実施例により形成した半導体装置は、第４の半導体層５上に形成されるゲート電極７を幅広く形成することでその断面積を大きくすることができ、特性劣化を招かない程度にゲート抵抗を低減することが可能となっている。その後、所望の保護膜等を形成することで半導体装置を完成させることができる。

【0024】

以上説明したように本発明の製造方法により形成された半導体装置は、ゲート長が短く、かつゲート幅方向のゲート長のバラツキが少ない。またゲート抵抗も低減することができるため、高周波特性の優れた半導体装置となる。

【0025】

なお本発明は上記実施例に限定されるものではなく、種々変更可能である。例えば上記実施例では、第４の半導体層５をエッチングする際、フォトレジストからなるエッチングマスク６を使用したが、エッチングマスク６としてゲート電極７を用いることもできる。この場合、ゲート電極７と第４の半導体層５を位置合わせする必要がなく、ゲート長を短縮した半導体装置を形成する際に好適である。

【0026】

また、第４の半導体層５をエッチングする際、ゲート電極７とこのゲート電極７を覆うフォトレジスト等を形成してエッチングマスク６としても良い。この場合もゲート電極７と第４の半導体層５を位置合わせする必要がなく、ゲート長を短縮した半導体装置を形成する際に好適である。

【0027】

本発明の半導体装置は、チャネル層２がｎ型ＧａＡｓに限定されず、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ等の複数の半導体層で構成することができる。さらに第１乃至第４の半導体層を構成する半導体層は適宜選択した組み合わせとすることができる。その際、エッチング工程のエッチング条件、エッチング液等は適宜選定すればよい。

【符号の説明】

【0028】

１：半絶縁性基板、２：第１の半導体層、３：第２の半導体層、４：第３の半導体層、５：第４の半導体層、６：エッチングマスク、７：ゲート電極、８：ソース電極、９：ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】