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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-10
(45)【発行日】2024-05-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240513BHJP
H01L 29/78 20060101ALI20240513BHJP
H01L 29/16 20060101ALI20240513BHJP
【ＦＩ】
H01L29/78 301S
H01L29/78 301V
H01L29/78 653C
H01L29/78 652K
H01L29/78 652B
H01L29/78 652L
H01L29/16
【請求項の数】
8
(21)【出願番号】P 2022515379
(86)(22)【出願日】2021-04-12
(86)【国際出願番号】 JP2021015212
(87)【国際公開番号】W WO2021210547
(87)【国際公開日】2021-10-21
【審査請求日】2022-08-22
(31)【優先権主張番号】P 2020072246
(32)【優先日】2020-04-14
(33)【優先権主張国・地域又は機関】JP
【国等の委託研究の成果に係る記載事項】（出願人による申告）２０１９年度、国立研究開発法人新エネルギー・産業技術総合開発機構「ＮＥＤＯ先導研究プログラム／未踏チャレンジ２０５０／パワーデバイスの技術革新」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(73)【特許権者】
【識別番号】504160781
【氏名又は名称】国立大学法人金沢大学
(74)【代理人】
【識別番号】100125298
【弁理士】
【氏名又は名称】塩田 伸
(72)【発明者】
【氏名】加藤 宙光
(72)【発明者】
【氏名】小倉 政彦
(72)【発明者】
【氏名】牧野 俊晴
(72)【発明者】
【氏名】山崎 聡
(72)【発明者】
【氏名】松本 翼
(72)【発明者】
【氏名】徳田 規夫
(72)【発明者】
【氏名】猪熊 孝夫
【審査官】脇水 佳弘
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０３５８３５２（ＵＳ，Ａ１）
【文献】特開２０１５－１０６６５０（ＪＰ，Ａ）
【文献】特開２０１９－２１２６６７（ＪＰ，Ａ）
【文献】特開２０１４－１８７２９６（ＪＰ，Ａ）
【文献】特開平０８－１４８６７５（ＪＰ，Ａ）
【文献】特開２０１３－００４５９４（ＪＰ，Ａ）
【文献】特開平０２－１８８９６７（ＪＰ，Ａ）
【文献】特開平１１－０６７９３９（ＪＰ，Ａ）
【文献】特開２０１５－１１８９６８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１６
(57)【特許請求の範囲】
【請求項1】
ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、
前記ソース部とオーミック接触して配されるソース電極と、
前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、
前記反転層と接するように配される前記第１導電型の第２半導体層と、
前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配されるドレイン電極と、
を有し、
前記反転層－前記ドレイン電極間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たすことを特徴とする半導体装置。
【数1】
【請求項2】
ソース部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い請求項１に記載の半導体装置。
【請求項3】
ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、
第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、
ドレイン電極が前記第２半導体層上に配される請求項１から２のいずれかに記載の半導体装置。
【請求項4】
ソース部が一の面上にソース電極が配される層として形成され、第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、
前記第１半導体層の前記積層面と反対側の面上に第２半導体層とドレイン電極とがこの順で配され、
ゲート電極は、前記ゲート電極と前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される請求項１から２のいずれかに記載の半導体装置。
【請求項5】
第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される請求項１から４のいずれかに記載の半導体装置。
【請求項6】
第１半導体層、第２半導体層及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される請求項１から５のいずれかに記載の半導体装置。
【請求項7】
ワイドギャップ半導体形成材料がダイヤモンドである請求項６に記載の半導体装置。
【請求項8】
ソース部がダイヤモンドで形成され、ホッピング伝導性を有する請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ドリフト層を持たない高耐圧向けの半導体装置に関する。
【背景技術】
【0002】
現在、大電力向けのスイッチング素子として低オン抵抗で高耐圧のＩＧＢＴが利用されている。
しかしながら、前記ＩＧＢＴは、少数キャリアが伝導に関与するバイポーラ動作の素子であるため、スイッチング速度がユニポーラ動作の素子に劣る問題がある。
しかしながら、前記ＩＧＢＴは、少数キャリアが伝導に関与するバイポーラ動作の素子であるため、スイッチング速度がユニポーラ動作の素子に劣る問題がある。
【0003】
一方、ＭＯＳＦＥＴに代表されるユニポーラ動作の素子としては、オン抵抗と耐圧との関係がトレードオフの関係にあり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題がある（非特許文献１～３参照）。以下、この問題について具体的に説明する。
【0004】
従来におけるパワーデバイス用のＭＯＳＦＥＴ素子の素子構造の代表的な例を図１に示す。
該図１に示すように、ＭＯＳＦＥＴ素子１００では、第１導電型（ｎ型）の半導体層１０１内に第２導電型（ｐ＋型）のソース領域１０２及びドレイン領域１０３が形成される。加えて、ドレイン領域１０３の周囲には、ドレイン領域１０３よりも不純物濃度が低い第２導電型（ｐ－型）のドリフト層１０４が形成される。
また、ソース領域１０２及びドレイン領域１０３上には、これら領域とオーミック接触するソース電極１０５及びドレイン電極１０６がそれぞれ形成される。
また、半導体層１０１上には、ソース領域１０２及びドレイン領域１０３の間の位置にゲート絶縁膜１０７を介してゲート電極１０８が配され、ＭＯＳＦＥＴ素子１００では、ゲート電極１０８に対する電圧印加に伴い、ゲート電極１０８直下における半導体層１０１に極性が反転した反転層（チャネル領域）１０９がソース領域１０２－ドリフト層１０４間を掛け渡すように形成可能とされる。
該図１に示すように、ＭＯＳＦＥＴ素子１００では、第１導電型（ｎ型）の半導体層１０１内に第２導電型（ｐ＋型）のソース領域１０２及びドレイン領域１０３が形成される。加えて、ドレイン領域１０３の周囲には、ドレイン領域１０３よりも不純物濃度が低い第２導電型（ｐ－型）のドリフト層１０４が形成される。
また、ソース領域１０２及びドレイン領域１０３上には、これら領域とオーミック接触するソース電極１０５及びドレイン電極１０６がそれぞれ形成される。
また、半導体層１０１上には、ソース領域１０２及びドレイン領域１０３の間の位置にゲート絶縁膜１０７を介してゲート電極１０８が配され、ＭＯＳＦＥＴ素子１００では、ゲート電極１０８に対する電圧印加に伴い、ゲート電極１０８直下における半導体層１０１に極性が反転した反転層（チャネル領域）１０９がソース領域１０２－ドリフト層１０４間を掛け渡すように形成可能とされる。
【0005】
このＭＯＳＦＥＴ素子１００では、ドリフト層１０４により耐圧を向上させることができるものの、ドリフト層１０４の不純物濃度が低いため、オン抵抗が高くなる。加えて、耐圧を向上させる目的でドリフト層１０４を大きく形成することがあるが、これもキャリアの移動経路を長くしてオン抵抗が高くなる要因となる。これらオン抵抗が高くなる要因は、ドリフト層１０４におけるドリフト抵抗に由来する。一方、ドリフト層１０４における不純物濃度を高くし、ドリフト抵抗を低くすると、作用する電界の強度が強まり耐圧も低下する。
そのため、ドリフト層を有する従来のＭＯＳＦＥＴ素子では、ドリフト抵抗に由来するオン抵抗と耐圧との関係が常にトレードオフの関係となり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題に付き纏われることとなる。
よって、現状を打破するためには、前記ドリフト層を持たない高耐圧向けの新たな半導体装置の開発が求められる。
なお、ここでいう耐圧とは、素子が誤動作や破壊を起こさない限界の電圧を意味する。
そのため、ドリフト層を有する従来のＭＯＳＦＥＴ素子では、ドリフト抵抗に由来するオン抵抗と耐圧との関係が常にトレードオフの関係となり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題に付き纏われることとなる。
よって、現状を打破するためには、前記ドリフト層を持たない高耐圧向けの新たな半導体装置の開発が求められる。
なお、ここでいう耐圧とは、素子が誤動作や破壊を起こさない限界の電圧を意味する。
【先行技術文献】
【非特許文献】
【0006】
【文献】S.M.Sze, "Physics of Semiconductor Devices", Wiley, 3rd Edition (2007).
【文献】“次世代パワー半導体―省エネルギー社会に向けたデバイス開発の最前線”，エヌ・ティー・エス，ISBN-10: 4860432622, (2009).
【文献】荒井和雄，吉田貞史，“SiC素子の基礎と応用”，(2003)，オーム社
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、従来技術における前記諸問題を解決し、ドリフト層を持たない高耐圧向けの新たな半導体装置を提供することを課題とする。
【課題を解決するための手段】
【0008】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、前記ソース部とオーミック接触して配されるソース電極と、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、前記反転層と接するように配される前記第１導電型の第２半導体層と、前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配されるドレイン電極と、を有し、前記反転層－前記ドレイン電極間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たすることを特徴とする半導体装置。
ただし、前記式（１）中、εは、前記第２半導体層の誘電率を示し、φｂｉは、前記第２半導体層とショットキー接触性の前記ドレイン電極との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、前記第２半導体層における不純物濃度を示す。
＜２＞ ソース部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い前記＜１＞に記載の半導体装置。
＜３＞ ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、ドレイン電極が前記第２半導体層上に配される前記＜１＞から＜２＞のいずれかに記載の半導体装置。
＜４＞ ソース部が一の面上にソース電極が配される層として形成され、第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、前記第１半導体層の前記積層面と反対側の面上に第２半導体層とドレイン電極とがこの順で配され、ゲート電極は、前記ゲート電極と前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される前記＜１＞から＜２＞のいずれかに記載の半導体装置。
＜５＞ 第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される前記＜１＞から＜４＞のいずれかに記載の半導体装置。
＜６＞ 第１半導体層、第２半導体層及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される前記＜１＞から＜５＞のいずれかに記載の半導体装置。
＜７＞ ワイドギャップ半導体形成材料がダイヤモンドである前記＜６＞に記載の半導体装置。
＜８＞ ソース部がダイヤモンドで形成され、ホッピング伝導性を有する前記＜７＞に記載の半導体装置。
＜１＞ ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、前記ソース部とオーミック接触して配されるソース電極と、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、前記反転層と接するように配される前記第１導電型の第２半導体層と、前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配されるドレイン電極と、を有し、前記反転層－前記ドレイン電極間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たすることを特徴とする半導体装置。
【数1】
＜２＞ ソース部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い前記＜１＞に記載の半導体装置。
＜３＞ ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、ドレイン電極が前記第２半導体層上に配される前記＜１＞から＜２＞のいずれかに記載の半導体装置。
＜４＞ ソース部が一の面上にソース電極が配される層として形成され、第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、前記第１半導体層の前記積層面と反対側の面上に第２半導体層とドレイン電極とがこの順で配され、ゲート電極は、前記ゲート電極と前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される前記＜１＞から＜２＞のいずれかに記載の半導体装置。
＜５＞ 第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される前記＜１＞から＜４＞のいずれかに記載の半導体装置。
＜６＞ 第１半導体層、第２半導体層及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される前記＜１＞から＜５＞のいずれかに記載の半導体装置。
＜７＞ ワイドギャップ半導体形成材料がダイヤモンドである前記＜６＞に記載の半導体装置。
＜８＞ ソース部がダイヤモンドで形成され、ホッピング伝導性を有する前記＜７＞に記載の半導体装置。
【発明の効果】
【0009】
本発明によれば、従来技術における前記諸問題を解決することができ、前記ドリフト層を持たない高耐圧向けの新たな半導体装置を提供することができる。
【図面の簡単な説明】
【0010】
【図1】従来におけるパワーデバイス用のＭＯＳＦＥＴ素子の素子構造の代表的な例を示す断面図である。
【図2(a)】平面型のＭＯＳＦＥＴ素子のオフ時の状態を示す断面図である。
【図2(b)】平面型のＭＯＳＦＥＴ素子のオン時の状態を示す断面図である。
【図3(a)】熱平衡状態に置かれたＭＯＳＦＥＴ素子におけるドレイン電極－ソース電極間のオフ時のエネルギーバンド図を示す図である。
【図3(b)】熱平衡状態に置かれたＭＯＳＦＥＴ素子におけるドレイン電極－ソース電極間のオン時のエネルギーバンド図を示す図である。
【図4】従来のＭＯＳＦＥＴにおけるオン抵抗と、本発明のＭＯＳＦＥＴにおけるオン抵抗とを比較説明するための説明図である。
【図5】ドリフト層を有する現状のＭＯＳＦＥＴにおけるオン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きと、本発明のＭＯＳＦＥＴにおける前記特性の傾きとを比較説明するための説明図である。
【図6】縦型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
【図7】ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
【図8】実施例１に係る半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を拡大して示す図である。
【図9】実施例１に係る半導体装置のデバイス特性を測定した結果を示す図である。
【図10】式（１）に関連した距離Ｌｄｇと第２半導体層における不純物濃度との関係性を示す図である。
【図11】実施例２に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。
【図12(a)】実施例３に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。
【図12(b)】実施例４に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。
【発明を実施するための形態】
【0011】
（半導体装置）
本発明の半導体装置は、第１半導体層、ソース部、ソース電極、第２半導体層、ドレイン電極及びゲート電極を有して構成される。
前記半導体装置では、従来のＭＯＳＦＥＴ素子１００におけるドレイン領域１０３（図１参照）がなく、異なる原理で動作する。また、前記半導体装置では、従来のＭＯＳＦＥＴ素子１００におけるドリフト層１０４（図１参照）を有さず、したがって、オン抵抗がドリフト抵抗の影響を受けない。
以下では、先に前記半導体装置の各部について説明し、次いで前記半導体装置の動作原理を実施形態の具体的な例示とともに図面を用いて詳細に説明する。
本発明の半導体装置は、第１半導体層、ソース部、ソース電極、第２半導体層、ドレイン電極及びゲート電極を有して構成される。
前記半導体装置では、従来のＭＯＳＦＥＴ素子１００におけるドレイン領域１０３（図１参照）がなく、異なる原理で動作する。また、前記半導体装置では、従来のＭＯＳＦＥＴ素子１００におけるドリフト層１０４（図１参照）を有さず、したがって、オン抵抗がドリフト抵抗の影響を受けない。
以下では、先に前記半導体装置の各部について説明し、次いで前記半導体装置の動作原理を実施形態の具体的な例示とともに図面を用いて詳細に説明する。
【0012】
＜第１半導体層＞
前記第１半導体層は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型の半導体層とされる。前記第１半導体層としては、ｐ型不純物物質及びｎ型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
前記ｐ型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記ｎ型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リン又は窒素が挙げられる。
前記第１半導体層における不純物濃度としては、特に制限はないが、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度が好ましい。
前記第１半導体層は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型の半導体層とされる。前記第１半導体層としては、ｐ型不純物物質及びｎ型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
前記ｐ型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記ｎ型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リン又は窒素が挙げられる。
前記第１半導体層における不純物濃度としては、特に制限はないが、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度が好ましい。
【0013】
前記第１半導体層の形成材料としては、特に制限はなく、シリコン、ゲルマニウムを含む公知の半導体材料を挙げることができるが、パワーデバイスへの応用の観点から、前記シリコンよりも大きなバンドギャップを持つワイドギャップ半導体形成材料が好ましい。即ち、前記半導体装置では、オン抵抗がドリフト抵抗の影響を受けず、専ら耐圧を考慮して前記半導体材料を選択することができることから、前記ワイドギャップ半導体によるパワーデバイスへの応用が好適となる。
前記ワイドバンドギャップ半導体形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド等を挙げることができるが、中でも、ワイドギャップ特性に加え、融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性にも優れるダイヤモンドが好ましい。
前記ワイドバンドギャップ半導体形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド等を挙げることができるが、中でも、ワイドギャップ特性に加え、融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性にも優れるダイヤモンドが好ましい。
【0014】
前記第１半導体層としては、特に制限はなく、公知の半導体基板等から構成されていてもよい。
また、前記第１半導体層の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。なお、前記第１半導体層が前記ダイヤモンドである場合には、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法によりダイヤモンド基板上に形成する方法が好ましい。
なお、前記第１半導体層に後述の貫通孔を形成する場合、前記貫通孔の形成方法としては、特に制限はなく、公知のリソグラフィ加工法が挙げられる。
また、前記第１半導体層の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。なお、前記第１半導体層が前記ダイヤモンドである場合には、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法によりダイヤモンド基板上に形成する方法が好ましい。
なお、前記第１半導体層に後述の貫通孔を形成する場合、前記貫通孔の形成方法としては、特に制限はなく、公知のリソグラフィ加工法が挙げられる。
【0015】
＜ソース部＞
前記ソース部は、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされる。
前記ソース部の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。また、前記ソース部における前記不純物物質としては、前記第１半導体層と逆の極性のものを用いることができる。
前記ソース部における不純物濃度としては、特に制限はないが、前記第１半導体層における不純物濃度よりも１桁以上高いことが好ましく、具体的には、１×１０１９ｃｍ－３～１×１０２２ｃｍ－３程度が好ましい。前記ソース部における不純物濃度を前記第１半導体層よりも高くすると、前記ソース部における低抵抗化を図ることができる。
前記ソース部は、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされる。
前記ソース部の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。また、前記ソース部における前記不純物物質としては、前記第１半導体層と逆の極性のものを用いることができる。
前記ソース部における不純物濃度としては、特に制限はないが、前記第１半導体層における不純物濃度よりも１桁以上高いことが好ましく、具体的には、１×１０１９ｃｍ－３～１×１０２２ｃｍ－３程度が好ましい。前記ソース部における不純物濃度を前記第１半導体層よりも高くすると、前記ソース部における低抵抗化を図ることができる。
【0016】
前記ソース部の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。
代表的な形成方法としては、公知のイオン注入法を挙げることができる。即ち、前記ソース部としては、公知のソース領域と同様、前記第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層として形成することができる。
また、イオン注入法が適用しづらい形成材料（前記ダイヤモンド等）で形成される場合には、前記第１半導体層の前記一の面上に積層される層として形成してもよく、この場合、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法、リソグラフィ加工法により形成することができる。
また、前記ソース部としては、形成材料によらず、前記半導体装置の素子構造に応じて層状の形状をとり得る。
また、前記ソース部としては、前記ダイヤモンドで形成される場合、前記ソース部を低抵抗化する観点から、ホッピング伝導性を有することが好ましい。この前記ホッピング伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を１×１０１９ｃｍ－３以上とすることで発現する。
代表的な形成方法としては、公知のイオン注入法を挙げることができる。即ち、前記ソース部としては、公知のソース領域と同様、前記第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層として形成することができる。
また、イオン注入法が適用しづらい形成材料（前記ダイヤモンド等）で形成される場合には、前記第１半導体層の前記一の面上に積層される層として形成してもよく、この場合、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法、リソグラフィ加工法により形成することができる。
また、前記ソース部としては、形成材料によらず、前記半導体装置の素子構造に応じて層状の形状をとり得る。
また、前記ソース部としては、前記ダイヤモンドで形成される場合、前記ソース部を低抵抗化する観点から、ホッピング伝導性を有することが好ましい。この前記ホッピング伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を１×１０１９ｃｍ－３以上とすることで発現する。
【0017】
＜ソース電極＞
前記ソース電極は、前記ソース部とオーミック接触して配される。
前記ソース電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
前記ソース電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
なお、前記ソース部を前記ダイヤモンドで形成する場合における前記ソース部及び前記ソース電極の形成方法としては、公知の形成方法から適宜選択することができ、例えば、特許第６３４１４７７号公報に記載の方法等を挙げることができる。
前記ソース電極は、前記ソース部とオーミック接触して配される。
前記ソース電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
前記ソース電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
なお、前記ソース部を前記ダイヤモンドで形成する場合における前記ソース部及び前記ソース電極の形成方法としては、公知の形成方法から適宜選択することができ、例えば、特許第６３４１４７７号公報に記載の方法等を挙げることができる。
【0018】
＜ゲート電極＞
前記ゲート電極は、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能とされる。
前記ゲート電極は、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能とされる。
【0019】
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等の公知の形成材料が挙げられる。特に、前記第１半導体層が前記ダイヤモンドで形成される場合には、Ａｌ２Ｏ３が好ましい。Ａｌ２Ｏ３を用いると、前記ダイヤモンドとの間で欠陥準位である界面準位密度を低減させ、前記第１半導体層に対し前記反転層を好適に誘起させることができる（例えば、特開２０１８－００６５７２号公報、下記参考文献１参照）。
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
参考文献１： T.Matsumoto et.al., "Inversion channel diamond metal oxide-semiconductor field-effect transistor with normally off characteristics", Scientific Reports, 6, 31585 (2016).
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
参考文献１： T.Matsumoto et.al., "Inversion channel diamond metal oxide-semiconductor field-effect transistor with normally off characteristics", Scientific Reports, 6, 31585 (2016).
【0020】
前記ゲート電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、ＣＶＤ法が挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、ＣＶＤ法が挙げられる。
【0021】
＜第２半導体層＞
前記第２半導体層は、前記反転層と接するように配される前記第１導電型の半導体層とされる。
前記第２半導体層における不純物濃度としては、特に制限はないが、前記第１半導体層と同様、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度の範囲から選択される不純物濃度であることが好ましい。前記第２半導体層では、不純物濃度が低すぎると、ショットキー接触の前記ドレイン電極から前記第２半導体層に生じる空乏層の幅が広くなり装置が大型化することがあり、不純物濃度が高すぎると、前記空乏層の幅が狭くなり加工しづらくなることがある。なお、前記空乏層については、図面を参照した第１実施形態についての説明とともに後述する。
前記第２半導体層の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。
前記第２半導体層は、同一導電型の前記第１半導体層から独立して不純物濃度を設定可能な層であるが、製造工程上、前記第１半導体層と不純物濃度が共通する前記第１半導体層内の一領域であることが好ましい。即ち、前記第１半導体層と前記第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成されることが好ましい。このように形成する場合、前記第１半導体層自身が前記第２半導体層を兼ね、前記第２半導体層を前記第１半導体層と別の半導体層として形成する製造工程を省略することができる。
前記第２半導体層を前記第１半導体層と別の半導体層として形成する場合の形成方法としては、特に制限はなく、公知の半導体層の形成方法、公知のリソグラフィ加工法を適用することができる。
前記第２半導体層は、前記反転層と接するように配される前記第１導電型の半導体層とされる。
前記第２半導体層における不純物濃度としては、特に制限はないが、前記第１半導体層と同様、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度の範囲から選択される不純物濃度であることが好ましい。前記第２半導体層では、不純物濃度が低すぎると、ショットキー接触の前記ドレイン電極から前記第２半導体層に生じる空乏層の幅が広くなり装置が大型化することがあり、不純物濃度が高すぎると、前記空乏層の幅が狭くなり加工しづらくなることがある。なお、前記空乏層については、図面を参照した第１実施形態についての説明とともに後述する。
前記第２半導体層の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。
前記第２半導体層は、同一導電型の前記第１半導体層から独立して不純物濃度を設定可能な層であるが、製造工程上、前記第１半導体層と不純物濃度が共通する前記第１半導体層内の一領域であることが好ましい。即ち、前記第１半導体層と前記第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成されることが好ましい。このように形成する場合、前記第１半導体層自身が前記第２半導体層を兼ね、前記第２半導体層を前記第１半導体層と別の半導体層として形成する製造工程を省略することができる。
前記第２半導体層を前記第１半導体層と別の半導体層として形成する場合の形成方法としては、特に制限はなく、公知の半導体層の形成方法、公知のリソグラフィ加工法を適用することができる。
【0022】
＜ドレイン電極＞
前記ドレイン電極は、前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配される。
前記半導体装置では、前記ソース部と前記ソース電極との間の接触をオーミック接触とし、前記第２半導体層（前記第２半導体層が前記第１半導体層自身で形成される場合、前記第１半導体層）と前記ドレイン電極との間の接触をショットキー接触とすることで、従来のＭＯＳＦＥＴ素子（例えば図１参照）と異なる原理で動作する。
前記ドレイン電極は、前記反転層から離間されるとともに前記第２半導体層とショットキー接触して配される。
前記半導体装置では、前記ソース部と前記ソース電極との間の接触をオーミック接触とし、前記第２半導体層（前記第２半導体層が前記第１半導体層自身で形成される場合、前記第１半導体層）と前記ドレイン電極との間の接触をショットキー接触とすることで、従来のＭＯＳＦＥＴ素子（例えば図１参照）と異なる原理で動作する。
【0023】
前記ドレイン電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
また、前記ドレイン電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
また、前記ドレイン電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
【0024】
以下、本発明の実施形態を図面を参照しつつ説明する。なお、本発明の技術的思想は、これら実施形態に限定されるものではなく、ワイドバンドギャップ半導体等で形成されるユニポーラ動作のトランジスタ等に広く適用することができる。
【0025】
［第１実施形態］
第１実施形態に係る半導体装置を図２（ａ），（ｂ）に示す。この第１実施形態に係る半導体装置は、平面型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図２（ａ）は、平面型のＭＯＳＦＥＴ素子のオフ時の状態を示す断面図であり、図２（ｂ）は、平面型のＭＯＳＦＥＴ素子のオン時の状態を示す断面図である。
第１実施形態に係る半導体装置を図２（ａ），（ｂ）に示す。この第１実施形態に係る半導体装置は、平面型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図２（ａ）は、平面型のＭＯＳＦＥＴ素子のオフ時の状態を示す断面図であり、図２（ｂ）は、平面型のＭＯＳＦＥＴ素子のオン時の状態を示す断面図である。
【0026】
図２（ａ），（ｂ）に示すようにＭＯＳＦＥＴ素子１０は、導電型がｎ型の第１半導体層１１と、第１半導体層１１と接するように配され、導電型がｐ＋型のソース部１２と、ソース部１２とオーミック接触して配されるソース電極１５と、第１半導体層１１の一の面上にゲート絶縁膜１７を介して配されるゲート電極１８と、第２半導体層１３とショットキー接触して配されるドレイン電極１６とを有する。
【0027】
ソース部１２は、第１半導体層１１の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、不純物濃度が第１半導体層１１よりも高く設定され（ｐ＋層）、ソース電極１５とのオーミック接触が得られるように形成される。また、ソース部１２は、反転層１９と接触可能な位置に形成される。
一方、ショットキー接触のドレイン電極１６は、ゲート電極１８直下の第１半導体層１１に形成される反転層１９（図２（ｂ）参照）から離間されて配される。なお、図中の「Ｌｄｇ」は、反転層１９－ドレイン電極１６間の最短距離を示し、ドレイン電極１６は、反転層１９から距離Ｌｄｇだけ離間されている。
この距離Ｌｄｇは、実質的に、ゲート電極１８と対向する側のドレイン電極１６側面における第２半導体層１３（第１半導体層１１）との接触位置である第１接触位置と、ドレイン電極１６と対向する側のゲート電極１８側面におけるゲート絶縁膜１７との接触位置を第２接触位置としたとき、前記第２接触位置と最短距離で対向する反転層１９の対向位置との間の距離、つまり、ドレイン電極１６－ゲート電極１８間の距離とみることができ、設計上、距離Ｌｄｇをドレイン電極１６－ゲート電極１８間の距離として取り扱うこともできる。
第２半導体層１３は、第１半導体層１１自身の一領域とされ、一の層として第１半導体層１１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層１３としては、ゲート電極１８直下の第１半導体層１１に形成される反転層１９からドレイン電極１６に至る最短経路上の領域を主領域とした第１半導体層１１の一領域が相当し、この領域上にドレイン電極１６が配される（図２（ｂ）参照）。
一方、ショットキー接触のドレイン電極１６は、ゲート電極１８直下の第１半導体層１１に形成される反転層１９（図２（ｂ）参照）から離間されて配される。なお、図中の「Ｌｄｇ」は、反転層１９－ドレイン電極１６間の最短距離を示し、ドレイン電極１６は、反転層１９から距離Ｌｄｇだけ離間されている。
この距離Ｌｄｇは、実質的に、ゲート電極１８と対向する側のドレイン電極１６側面における第２半導体層１３（第１半導体層１１）との接触位置である第１接触位置と、ドレイン電極１６と対向する側のゲート電極１８側面におけるゲート絶縁膜１７との接触位置を第２接触位置としたとき、前記第２接触位置と最短距離で対向する反転層１９の対向位置との間の距離、つまり、ドレイン電極１６－ゲート電極１８間の距離とみることができ、設計上、距離Ｌｄｇをドレイン電極１６－ゲート電極１８間の距離として取り扱うこともできる。
第２半導体層１３は、第１半導体層１１自身の一領域とされ、一の層として第１半導体層１１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層１３としては、ゲート電極１８直下の第１半導体層１１に形成される反転層１９からドレイン電極１６に至る最短経路上の領域を主領域とした第１半導体層１１の一領域が相当し、この領域上にドレイン電極１６が配される（図２（ｂ）参照）。
【0028】
図１と図２（ａ），（ｂ）との比較から理解されるように、ＭＯＳＦＥＴ素子１０では、ドレイン領域１０３及びドリフト層１０４に相当する部が形成されておらず、また、オーミック接触のソース電極１５とショットキー接触のドレイン電極１６とで接触特性が異なる電極を持つ点で従来のＭＯＳＦＥＴ素子１００と相違する。
この相違は、ＭＯＳＦＥＴ素子１０が従来のＭＯＳＦＥＴ素子１００と異なる動作原理で動作することに基づく。以下、ＭＯＳＦＥＴ素子１０の動作原理について図３（ａ），（ｂ）を参照しつつ説明する。
この相違は、ＭＯＳＦＥＴ素子１０が従来のＭＯＳＦＥＴ素子１００と異なる動作原理で動作することに基づく。以下、ＭＯＳＦＥＴ素子１０の動作原理について図３（ａ），（ｂ）を参照しつつ説明する。
【0029】
図３（ａ）は、熱平衡状態に置かれたＭＯＳＦＥＴ素子１０におけるドレイン電極１６－ソース電極１５間のオフ時のエネルギーバンド図を示す図である。
該図に示す通り、オフ時には、ドレイン電極１６と第２半導体層１３（第１半導体層１１）とのショットキー接合により第１空乏層が形成され、また、ソース部１２と第１半導体層１１のｐｎ接合により第１半導体層１１に第２空乏層が形成される。これら第１，２空乏層同士は、接しておらず、第１半導体層１１の中性領域によって隔離されて存在する。
ゲート電極１８に電圧が印加されていない状態の場合、前記中性領域によって形成される下向きのバンドのたわみによって、ソース部１２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１６に順方向電圧が印加されたとしても、ソース部１２のｐ＋層の価電子帯に存在する正孔が第１半導体層１１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。
よって、ソース部１２における正孔は、ドレイン電極１６に到達することができず、結果として、第１半導体層１１は、多数キャリアである正孔に対して絶縁体として作用する。
該図に示す通り、オフ時には、ドレイン電極１６と第２半導体層１３（第１半導体層１１）とのショットキー接合により第１空乏層が形成され、また、ソース部１２と第１半導体層１１のｐｎ接合により第１半導体層１１に第２空乏層が形成される。これら第１，２空乏層同士は、接しておらず、第１半導体層１１の中性領域によって隔離されて存在する。
ゲート電極１８に電圧が印加されていない状態の場合、前記中性領域によって形成される下向きのバンドのたわみによって、ソース部１２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１６に順方向電圧が印加されたとしても、ソース部１２のｐ＋層の価電子帯に存在する正孔が第１半導体層１１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。
よって、ソース部１２における正孔は、ドレイン電極１６に到達することができず、結果として、第１半導体層１１は、多数キャリアである正孔に対して絶縁体として作用する。
【0030】
図３（ｂ）は、熱平衡状態に置かれたＭＯＳＦＥＴ素子１０におけるドレイン電極１６－ソース電極１５間のオン時のエネルギーバンド図を示す図である。
該図に示す通り、ゲート電極１８に電圧を印加してオン状態とすると、第１半導体層１１層におけるゲート絶縁層１７の直下位置に反転層１９が形成され、前記中性領域が消失する。
この時、ドレイン電極１６に順方向電圧が印加されると、ソース部１２の価電子帯に存在する正孔が反転層１９を介して第２半導体層１３に流れ込み、第２半導体層１３の内部電界により、ドレイン電極１６に到達する。つまり、ドレイン電流が流れる。
また、この時、ドレイン電極１６のショットキー接触によって第２半導体層１３に形成された前記第１空乏層が反転層１９に接することになるが、ドレイン電極１６－ゲート電極１８間の距離Ｌｄｇとしては、第２半導体層１３（前記第１空乏層の形成領域）を介して反転層１９－ドレイン電極１６間にドレイン電流を流す観点から、下記式（１）の条件を満たすことが好ましい。
また、この下記式（１）の条件を満たす時、前記第１空乏層が完全に空乏化され、前記第１空乏層の形成領域である第２半導体層１３が正孔に対して良導体となり、オン抵抗が著しく低下する。
該図に示す通り、ゲート電極１８に電圧を印加してオン状態とすると、第１半導体層１１層におけるゲート絶縁層１７の直下位置に反転層１９が形成され、前記中性領域が消失する。
この時、ドレイン電極１６に順方向電圧が印加されると、ソース部１２の価電子帯に存在する正孔が反転層１９を介して第２半導体層１３に流れ込み、第２半導体層１３の内部電界により、ドレイン電極１６に到達する。つまり、ドレイン電流が流れる。
また、この時、ドレイン電極１６のショットキー接触によって第２半導体層１３に形成された前記第１空乏層が反転層１９に接することになるが、ドレイン電極１６－ゲート電極１８間の距離Ｌｄｇとしては、第２半導体層１３（前記第１空乏層の形成領域）を介して反転層１９－ドレイン電極１６間にドレイン電流を流す観点から、下記式（１）の条件を満たすことが好ましい。
また、この下記式（１）の条件を満たす時、前記第１空乏層が完全に空乏化され、前記第１空乏層の形成領域である第２半導体層１３が正孔に対して良導体となり、オン抵抗が著しく低下する。
【0031】
【数2】
【0032】
ただし、前記式（１）中、εは、第２半導体層１３（第１半導体層１１）の誘電率を示し、φｂｉは、第２半導体層１３（第１半導体層１１）とショットキー接触性のドレイン電極１６との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、第２半導体層１３（第１半導体層１１）における不純物濃度を示す。
【0033】
以上のように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０では、従来のＭＯＳＦＥＴ素子１００におけるドリフト層１０４（図１参照）を有さず、オン抵抗がドリフト抵抗フリーとされる。
したがって、図４に示すように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０によると、オン抵抗を著しく低減することができる。なお、図４は、従来のＭＯＳＦＥＴにおけるオン抵抗と、本発明のＭＯＳＦＥＴにおけるオン抵抗とを比較説明するための説明図である。
したがって、図４に示すように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０によると、オン抵抗を著しく低減することができる。なお、図４は、従来のＭＯＳＦＥＴにおけるオン抵抗と、本発明のＭＯＳＦＥＴにおけるオン抵抗とを比較説明するための説明図である。
【0034】
また、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０では、オン抵抗がチャネル抵抗（反転層１９における抵抗）に依存することから、オン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きが、オン抵抗がドリフト抵抗に依存する現状のＭＯＳＦＥＴ素子における前記特性の傾きよりも、緩やかになる。
したがって、図５に示すように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０の素子構造によると、半導体材料がＳｉ、４Ｈ－ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンドのいずれであるかを問わず、同一の半導体材料で形成される半導体装置の低オン抵抗化及び高耐圧化を図ることができる。なお、図５は、ドリフト層を有する現状のＭＯＳＦＥＴにおけるオン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きと、本発明のＭＯＳＦＥＴにおける前記特性の傾きとを比較説明するための説明図である。
したがって、図５に示すように、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴ素子１０の素子構造によると、半導体材料がＳｉ、４Ｈ－ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンドのいずれであるかを問わず、同一の半導体材料で形成される半導体装置の低オン抵抗化及び高耐圧化を図ることができる。なお、図５は、ドリフト層を有する現状のＭＯＳＦＥＴにおけるオン抵抗と耐圧との間の両対数グラフ上で直線状に示される特性の傾きと、本発明のＭＯＳＦＥＴにおける前記特性の傾きとを比較説明するための説明図である。
【0035】
なお、ｐチャネル型動作のＭＯＳＦＥＴ素子１０の素子構成を変更して、ｎチャネル型動作させるためには、第１半導体層１１の導電型をｎ型からｐ型に変更するとともに、ソース部１２の導電型をｐ型からｎ型に変更してｎ＋型の半導体層とし、印加する電圧の極性をｐチャネル型動作に対して逆転させる。こうして構成されるｎチャネル型動作のＭＯＳＦＥＴ素子では、多数キャリアが正孔から電子になること以外は、図３（ａ），（ｂ）を用いて説明した動作原理と共通した動作原理により、動作可能とされる。
【0036】
また、図３（ａ），（ｂ）を用いて説明した動作原理は、前記第１半導体層の伝導不純物のエネルギー準位（ドナー準位、アクセプタ準位）が前記半導体装置の動作温度に対応する熱励起エネルギーよりも充分深い位置にある半導体材料（例えば、ダイヤモンド）で形成される前記半導体装置に適用可能であるが、室温で浅い不純物準位を有する半導体材料（例えば、シリコン）で形成される前記半導体装置に対しても、前記熱励起エネルギーが充分低くなる低温で動作させることで適用可能とされる。
【0037】
［第２実施形態］
次に、第２実施形態に係る半導体装置を図６に示す。この第２実施形態に係る半導体装置は、縦型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図６は、縦型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
次に、第２実施形態に係る半導体装置を図６に示す。この第２実施形態に係る半導体装置は、縦型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図６は、縦型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
【0038】
図６に示すようにＭＯＳＦＥＴ素子２０は、導電型がｎ型の第１半導体層２１と、第１半導体層２１と接するように配され、導電型がｐ型のソース半導体層として形成されるソース部２２と、ソース部２２とオーミック接触して配されるソース電極２５と、第１半導体層２１の一の面上にゲート絶縁膜２７を介して配されるゲート電極２８と、第２半導体層２３ａ，ｂとショットキー接触して配されるドレイン電極２６ａ，ｂとを有する。
第２半導体層２３ａ，ｂは、第１半導体層２１自身の一領域とされ、一の層として第１半導体層２１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層２３ａ，ｂとしては、第１半導体層２１におけるゲート絶縁膜２７との接触面近傍に形成される反転層２９ａからドレイン電極２６ａに至る最短経路上の領域を主領域とした第１半導体層２１の一領域と、同じく反転層２９ｂからドレイン電極２６ｂに至る最短経路上の領域を主領域とした第１半導体層２１の別領域とが相当し、これらの領域上にドレイン電極２６ａ，２６ｂが配される。
第２半導体層２３ａ，ｂは、第１半導体層２１自身の一領域とされ、一の層として第１半導体層２１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層２３ａ，ｂとしては、第１半導体層２１におけるゲート絶縁膜２７との接触面近傍に形成される反転層２９ａからドレイン電極２６ａに至る最短経路上の領域を主領域とした第１半導体層２１の一領域と、同じく反転層２９ｂからドレイン電極２６ｂに至る最短経路上の領域を主領域とした第１半導体層２１の別領域とが相当し、これらの領域上にドレイン電極２６ａ，２６ｂが配される。
【0039】
ＭＯＳＦＥＴ素子２０では、ソース部２２が一の面上にソース電極２５が配される層として形成され、第１半導体層２１がソース部２２の前記一の面と反対側の面上に積層されるとともにソース部２２との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成される。
また、第１半導体層２１の前記反対側の面上にドレイン電極２６ａ，２６ｂが配される。本例では、前述の通り、第１半導体層２１自身が第２半導体層２３ａ（２３ｂ）を兼ね、第２半導体層２３ａ（２３ｂ）が反転層２９ａ（２９ｂ）からドレイン電極２６ａ（２６ｂ）に至る最短経路上の領域を主領域とした第１半導体層２１の領域に相当することから、実質的に反転層２９ａ（２９ｂ）の上端位置における第１半導体層２１上に第２半導体層２３ａ（２３ｂ）とドレイン電極２６ａ（２６ｂ）とがこの順で配された構成とされる。
また、ゲート電極２８が第１半導体層２１及びソース部２２との接触面がゲート絶縁膜２７で被覆された状態で前記貫通孔内に配される。
また、第１半導体層２１の前記反対側の面上にドレイン電極２６ａ，２６ｂが配される。本例では、前述の通り、第１半導体層２１自身が第２半導体層２３ａ（２３ｂ）を兼ね、第２半導体層２３ａ（２３ｂ）が反転層２９ａ（２９ｂ）からドレイン電極２６ａ（２６ｂ）に至る最短経路上の領域を主領域とした第１半導体層２１の領域に相当することから、実質的に反転層２９ａ（２９ｂ）の上端位置における第１半導体層２１上に第２半導体層２３ａ（２３ｂ）とドレイン電極２６ａ（２６ｂ）とがこの順で配された構成とされる。
また、ゲート電極２８が第１半導体層２１及びソース部２２との接触面がゲート絶縁膜２７で被覆された状態で前記貫通孔内に配される。
【0040】
このように構成される本発明の第２実施形態に係る半導体装置であるＭＯＳＦＥＴ素子２０においても、ｐ型の領域とｎ型の領域との位置関係が縦方向に置き換わるだけで、ＭＯＳＦＥＴ素子１０について図３（ａ），（ｂ）を用いて説明した動作原理を適用することができることから、前記ドリフト抵抗フリーの高耐圧向けの半導体装置とすることができる。
なお、ＭＯＳＦＥＴ素子２０では、ｐチャネル型動作として説明を行ったが、ＭＯＳＦＥＴ素子２０におけるｐ型とｎ型との関係を反対としてｎチャネル型動作の半導体装置とすることもできる。
なお、ＭＯＳＦＥＴ素子２０では、ｐチャネル型動作として説明を行ったが、ＭＯＳＦＥＴ素子２０におけるｐ型とｎ型との関係を反対としてｎチャネル型動作の半導体装置とすることもできる。
【0041】
［第３実施形態］
次に、第３実施形態に係る半導体装置を図７に示す。この第３実施形態に係る半導体装置は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図７は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
次に、第３実施形態に係る半導体装置を図７に示す。この第３実施形態に係る半導体装置は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子としての構成例を示すものである。なお、図７は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子の素子構造を示す断面図である。
【0042】
図７に示すようにＭＯＳＦＥＴ素子３０は、第１導電型の第１半導体層３１と、第１半導体層３１と接するように配される第２導電型のソース部３２と、ソース部３２とオーミック接触して配されるソース電極３５と、第１半導体層３１の一の面上にゲート絶縁膜３７を介して配されるゲート電極３８と、第２半導体層３３とショットキー接触して配されるドレイン電極３６とを有する。
【0043】
第２半導体層３３は、第１半導体層３１自身の一領域とされ、一の層として第１半導体層３１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層３３としては、ゲート電極３８直下の第１半導体層３１に形成される反転層３９からドレイン電極３６に至る最短経路上の領域を主領域とした第１半導体層３１の一領域が相当し、この領域上にドレイン電極３６が配される。
【0044】
ＭＯＳＦＥＴ素子３０では、第１半導体層３１（第２半導体層３３を含む）及びソース部３２が前記ダイヤモンドで形成される半導体層（ダイヤモンド半導体層）で構成される。
また、ＭＯＳＦＥＴ素子３０では、ソース部３２が埋設層として形成されるＭＯＳＦＥＴ素子１０（図２（ａ），（ｂ）参照）と異なり、第１半導体層３１の面上に積層される層として構成される。この層として形成されるソース部３２は、プラズマ気相堆積法、リソグラフィ加工法等の公知の方法により形成することができる。
これ以外は、ＭＯＳＦＥＴ素子１０（図２（ａ），（ｂ）参照）について説明した事項を適用することができる。
また、ＭＯＳＦＥＴ素子３０では、ソース部３２が埋設層として形成されるＭＯＳＦＥＴ素子１０（図２（ａ），（ｂ）参照）と異なり、第１半導体層３１の面上に積層される層として構成される。この層として形成されるソース部３２は、プラズマ気相堆積法、リソグラフィ加工法等の公知の方法により形成することができる。
これ以外は、ＭＯＳＦＥＴ素子１０（図２（ａ），（ｂ）参照）について説明した事項を適用することができる。
【0045】
以上の第１実施形態～第３実施形態に係る各ＭＯＳＦＥＴ素子は、本発明の概要を説明するための例示であり、本発明の効果を妨げない限り、これらの例に適宜変更を加えることができる。
また、以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
また、以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
【実施例】
【0046】
（実施例１）
以下に示す製造方法により、半導体形成材料として前記ダイヤモンドを用いて、実施例１に係る半導体素子（平面型ＭＯＳＦＥＴ素子）を製造した。この実施例１に係る半導体素子は、図７に示す平面型ＭＯＳＦＥＴ素子３０の構成に準じて製造される。
先ず、微傾斜のオフ角でオフされ、主面が｛１１１｝面とされる窒素ドープされたｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）を用意し、この基板を前記第１半導体層とした。
以下に示す製造方法により、半導体形成材料として前記ダイヤモンドを用いて、実施例１に係る半導体素子（平面型ＭＯＳＦＥＴ素子）を製造した。この実施例１に係る半導体素子は、図７に示す平面型ＭＯＳＦＥＴ素子３０の構成に準じて製造される。
先ず、微傾斜のオフ角でオフされ、主面が｛１１１｝面とされる窒素ドープされたｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）を用意し、この基板を前記第１半導体層とした。
【0047】
次に、金属マスクを用いた選択成長法により、前記第１半導体層の表面（主面が｛１１１｝面とされる面）上に前記ソース部となるｐ型の半導体層を形成した。以下、具体的に説明する。
【0048】
先ず、前記第１半導体層の表面を硫酸及び硝酸の混合液で煮沸処理することで洗浄し、スピンコートによりレジスト材を前記第１半導体層上に塗布し、マスクを用いてレジストパターンを形成した。現像後、金属マスク材（金及びチタンの積層体）を前記レジストパターンが形成された前記第１半導体層上から蒸着し、その後、前記レジストパターンをリフトオフ工程により除去し、前記第１半導体層上に金属マスクパターンを形成した。
【0049】
次に、前記金属マスクパターンが形成された前記第１半導体層（基板）をプラズマ気相堆積装置に（セキテクノトロン株式会社／現：コーンズテクノロジー株式会社製、AX5010-1-S）導入し、前記第１半導体層の面上における前記金属マスクパターンが形成されていない領域に前記ソース部（ｐ型ダイヤモンド半導体層）を成長させて形成した。
成長条件は、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．８ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．８ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を１，２００Ｗ、圧力を５０Ｔｏｒｒ及び成膜時間を０．１６時間とする条件とした。
次いで、前記ソース部が形成された前記第１半導体層に対し、酸洗浄を行い、前記金属マスクパターンを除去した。
成長条件は、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．８ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．８ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置の成膜条件としてプラズマ投入電力を１，２００Ｗ、圧力を５０Ｔｏｒｒ及び成膜時間を０．１６時間とする条件とした。
次いで、前記ソース部が形成された前記第１半導体層に対し、酸洗浄を行い、前記金属マスクパターンを除去した。
【0050】
次に、この状態の前記第１半導体層に対し、加水雰囲気中で５００℃、１時間加熱処理することで、前記第１半導体層の｛１１１｝面から外方に出る１本の炭素原子の未結合手にＯＨ基を結合させ、前記第１半導体層の最表面に位置する炭素原子に対し、ＯＨ基による終端処理を施した。前記終端処理は、チューブタイプの電気炉（光洋サーモシステム社製、小型チューブ炉）を用いて行い、前記加水雰囲気は、超純水を高純度窒素ガスでバブリングすることで行った。
【0051】
次に、原子層堆積装置（オックスフォード・インストゥルメンツ株式会社、FlexAL）を用いて、前記第１半導体層の表面上に前記ゲート絶縁膜としてＡｌ２Ｏ３絶縁膜を形成した。なお、前記原子層堆積装置における前記ゲート絶縁膜の形成条件としては、成膜温度を３００℃とし、厚みを５０ｎｍとした。
このゲート絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたＯＨ基におけるＨと、前記ゲート絶縁膜（前記Ａｌ２Ｏ３絶縁膜）におけるＡｌとが入れ替わる形となり、前記炭素原子とゲート絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記第１半導体層の表面上にゲート絶縁膜が形成されることとなる。
このゲート絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたＯＨ基におけるＨと、前記ゲート絶縁膜（前記Ａｌ２Ｏ３絶縁膜）におけるＡｌとが入れ替わる形となり、前記炭素原子とゲート絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記第１半導体層の表面上にゲート絶縁膜が形成されることとなる。
【0052】
次に、スピンコートによりレジスト材を前記Ａｌ２Ｏ３絶縁膜上に塗布し、マスクを用いて、次工程で形成される前記ソース電極及び前記ドレイン電極の各形成領域を覆わない態様のレジストパターンを形成した。現像後、希釈したフッ酸溶液に含浸して、前記レジストパターンで覆われていない位置のゲート絶縁膜を除去し、その後、レジスト除去液に含浸し、余分なレジストの除去を行った。
これにより、前記ソース電極及び前記ドレイン電極の各形成領域が露出された状態とされるとともに、前記第１半導体層上が前記ゲート絶縁膜で覆われた状態とされる。
これにより、前記ソース電極及び前記ドレイン電極の各形成領域が露出された状態とされるとともに、前記第１半導体層上が前記ゲート絶縁膜で覆われた状態とされる。
【0053】
次に、こうした状態の前記第１半導体層に対し、スピンコートによりレジスト材を塗布し、マスクを用いて前記ソース電極及び前記ドレイン電極の各形成領域、並びに、前記ゲート絶縁膜上の前記ゲート電極形成領域を覆わない態様のレジストパターンを形成した。現像後、真空蒸着装置（エイコーエンジニアリング社製、電子ビーム蒸着器）を用いて、金（１００ｎｍ）／白金（３０ｎｍ）／チタン（３０ｎｍ）の積層電極を蒸着し、その後、前記レジストパターンをリフトオフにより除去した。
これにより、前記積層電極による前記ソース電極、前記ドレイン電極及び前記ゲート電極が形成されるが各形成領域上に形成される。
以上により、前記ダイヤモンド半導体で形成された前記平面型ＭＯＳＦＥＴ素子として、実施例１に係る半導体装置を製造した。
これにより、前記積層電極による前記ソース電極、前記ドレイン電極及び前記ゲート電極が形成されるが各形成領域上に形成される。
以上により、前記ダイヤモンド半導体で形成された前記平面型ＭＯＳＦＥＴ素子として、実施例１に係る半導体装置を製造した。
【0054】
＜特性＞
次に、実施例１に係る半導体装置のＭＯＳＦＥＴ動作を確認した。実施例１に係る半導体装置を上面から視たときの様子を図８に示す。なお、図８は、実施例１に係る半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を拡大して示す図である。
図８における前記光学顕微鏡像中に示すように、実施例１に係る半導体装置では、前記ソース電極－前記ドレイン電極間に線状に配される前記ゲート電極の線幅をゲート長Ｌｇとし、前記ソース電極と前記ドレイン電極との間に挟まれる位置における前記ゲート電極の配線長さをゲート幅Ｗｇとしたとき、ゲート長Ｌｇが１０μｍとされ、ゲート幅Ｗｇが１００μｍとされる。なお、実施例１に係る半導体装置では、ゲート長Ｌｇが５μｍ、１５μｍ、ゲート幅Ｗｇが５０μｍ、１５０μｍとされる素子構造部も併設されている。また、距離Ｌｄｇが前記ドレイン電極－前記ゲート電極間の距離として５μｍとされる。
次に、実施例１に係る半導体装置のＭＯＳＦＥＴ動作を確認した。実施例１に係る半導体装置を上面から視たときの様子を図８に示す。なお、図８は、実施例１に係る半導体装置を上面から撮像した光学顕微鏡像及び前記光学顕微鏡像の一部を拡大して示す図である。
図８における前記光学顕微鏡像中に示すように、実施例１に係る半導体装置では、前記ソース電極－前記ドレイン電極間に線状に配される前記ゲート電極の線幅をゲート長Ｌｇとし、前記ソース電極と前記ドレイン電極との間に挟まれる位置における前記ゲート電極の配線長さをゲート幅Ｗｇとしたとき、ゲート長Ｌｇが１０μｍとされ、ゲート幅Ｗｇが１００μｍとされる。なお、実施例１に係る半導体装置では、ゲート長Ｌｇが５μｍ、１５μｍ、ゲート幅Ｗｇが５０μｍ、１５０μｍとされる素子構造部も併設されている。また、距離Ｌｄｇが前記ドレイン電極－前記ゲート電極間の距離として５μｍとされる。
【0055】
半導体パラメータアナライザ装置（KEITHLEY社製、4200-SCS）を使用して、実施例１に係る半導体装置のデバイス特性を測定した結果を図９に示す。該図９は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－２Ｖ刻みで０Ｖ～－１２Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
該図９に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例１に係る半導体装置は、ＭＯＳＦＥＴ動作が可能とされる。
また、前記ゲート電極に印加する電圧Ｖｇを０Ｖとしたときのドレイン電圧を－２００Ｖ以上の大きさで印加したが絶縁破壊が生じなかった。
該図９に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例１に係る半導体装置は、ＭＯＳＦＥＴ動作が可能とされる。
また、前記ゲート電極に印加する電圧Ｖｇを０Ｖとしたときのドレイン電圧を－２００Ｖ以上の大きさで印加したが絶縁破壊が生じなかった。
【0056】
本発明に係る半導体装置の好適な前記ＭＯＳＦＥＴ動作が得られる条件として説明した、前記式（１）の条件について検討する。
【0057】
【数3】
【0058】
ただし、前記式（１）中、εは、前記第２半導体層の誘電率を示し、φｂｉは、前記第２半導体層とショットキー接触性の前記ドレイン電極との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、前記第２半導体層における不純物濃度を示す。
【0059】
図１０に、前記ドレイン電極に対し逆方向電圧１Ｖを印加したときに、前記第２半導体層において前記ドレイン電極から前記反転層まで伸びるように生ずる前記空乏層の長さに相当する距離Ｌｄｇと、前記第２半導体層における不純物濃度との関係性を示す。該図１０は、前記式（１）に関連した距離Ｌｄｇと前記第２半導体層における不純物濃度との関係性を示す図である。図中、グレー色表示される領域が前記式（１）の条件を満たす領域であり、白色表示される領域が前記式（１）の条件を満たさない領域である。
【0060】
実施例１に係る半導体装置の前記第２半導体層（第１半導体層自身）における不純物濃度は、１×１０１４ｃｍ－３であり、距離Ｌｄｇは、５μｍである。
この実施例１に係る半導体装置の前記式（１）に関する設定条件は、図１０中、グレー色表示される領域内にプロットされる条件（図中、「□」で示す）に該当し、前記式（１）の条件を満たす。
一方、実施例１に係る半導体装置の前記第２半導体層（第１半導体層自身）における不純物濃度を１×１０１４ｃｍ－３から２×１０１５ｃｍ－３に変更したこと以外は、同じ条件で製造した参考例に係る半導体装置では、前記式（１）に関する設定条件が、図１０中、白色表示される領域内にプロットされる条件（図中、「■」で示す）に該当し、前記式（１）の条件を満たさない。
この実施例１に係る半導体装置の前記式（１）に関する設定条件は、図１０中、グレー色表示される領域内にプロットされる条件（図中、「□」で示す）に該当し、前記式（１）の条件を満たす。
一方、実施例１に係る半導体装置の前記第２半導体層（第１半導体層自身）における不純物濃度を１×１０１４ｃｍ－３から２×１０１５ｃｍ－３に変更したこと以外は、同じ条件で製造した参考例に係る半導体装置では、前記式（１）に関する設定条件が、図１０中、白色表示される領域内にプロットされる条件（図中、「■」で示す）に該当し、前記式（１）の条件を満たさない。
【0061】
実施例１に係る半導体装置では、図９に示した動作条件（ゲート電圧、ドレイン電圧）で動作することが確認されるものの、参考例に係る半導体装置では、図９に示した動作条件（ゲート電圧、ドレイン電圧）で動作しないことが確認された。参考例に係る半導体装置の動作のためには、電圧印加条件をより大きな値に変更する必要がある。逆に、実施例１に係る半導体装置は、小さな値の電圧印加条件で動作することができると評価できる。
以上の通り、本発明に係る半導体装置を好適に前記ＭＯＳＦＥＴ動作させるためには、前記式（１）の条件を満たす必要がある。
以上の通り、本発明に係る半導体装置を好適に前記ＭＯＳＦＥＴ動作させるためには、前記式（１）の条件を満たす必要がある。
【0062】
（実施例２）
サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに変更したこと以外は、実施例１と同様にして、実施例２に係る半導体素子を製造した。
サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに変更したこと以外は、実施例１と同様にして、実施例２に係る半導体素子を製造した。
【0063】
（実施例３）
前記第１半導体層として、前記ｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）に代えて、以下のリンドープ層が形成された窒素ドープダイヤモンド基板を用いたこと、及び、サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに、ゲート長Ｌｇを１０μｍから５μｍに、ゲート幅Ｗｇを１００μｍから１５０μｍに変更したこと以外は、実施例１と同様にして、実施例３に係る半導体素子を製造した。
前記第１半導体層として、前記ｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）に代えて、以下のリンドープ層が形成された窒素ドープダイヤモンド基板を用いたこと、及び、サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに、ゲート長Ｌｇを１０μｍから５μｍに、ゲート幅Ｗｇを１００μｍから１５０μｍに変更したこと以外は、実施例１と同様にして、実施例３に係る半導体素子を製造した。
【0064】
前記リンドープ層が形成された窒素ドープＩｂ型基板は、前記プラズマ気相堆積装置（セキテクノトロン株式会社／現：コーンズテクノロジー株式会社製、AX5010-1-S）に窒素ドープダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）を導入し、この基板上に前記第１半導体層としてのリンドープ層を成長させて形成した。
前記リンドープ層は、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；１，０００ｐｐｍ）の流量を１ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を３，６００Ｗ、圧力条件を１５０Ｔｏｒｒ及び成膜時間を１時間とする成長条件で形成した。
前記リンドープ層は、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；１，０００ｐｐｍ）の流量を１ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を３，６００Ｗ、圧力条件を１５０Ｔｏｒｒ及び成膜時間を１時間とする成長条件で形成した。
【0065】
（実施例４）
前記ＯＨ基による終端処理の前処理として以下の水素終端処理を実施したこと、サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを２μｍから５μｍに、ゲート長Ｌｇを５μｍから１５μｍに変更したこと以外は、実施例３と同様にして、実施例４に係る半導体素子を製造した。
前記ＯＨ基による終端処理の前処理として以下の水素終端処理を実施したこと、サイズの異なるマスクを用いて前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを２μｍから５μｍに、ゲート長Ｌｇを５μｍから１５μｍに変更したこと以外は、実施例３と同様にして、実施例４に係る半導体素子を製造した。
【0066】
前記水素終端処理は、前記ソース部を形成後、酸洗浄により前記金属マスクパターンが除去された状態の前記第１半導体層（及び前記窒素ドープダイヤモンド基板）をプラズマ気相堆積装置（株式会社アリオス製、DCVD-901K）に導入し、前記水素ガスの流量を１００ｓｃｃｍとして前記プラズマ気相堆積装置内にそれぞれ導入し、前記プラズマ気相堆積装置のプラズマ投入電力を６００Ｗ、圧力条件を３０ｋＰａ及び処理時間を１０分とすることで、前記第１半導体層の｛１１１｝面から外方に出る１本の炭素原子の未結合手に水素を結合させ、前記半導体層の最表面に位置する炭素原子に対し、水素による終端処理を施すことで実施した。
後続の前記ＯＨ基による終端処理では、前記水素を前記ＯＨ基で置換することとなる。表面の原子レベルの荒れにより、前記ＯＨ基に置換されなかった前記水素はそのまま残り、ダングリングボンドを終端するため、界面準位密度の低減に寄与する。
後続の前記ＯＨ基による終端処理では、前記水素を前記ＯＨ基で置換することとなる。表面の原子レベルの荒れにより、前記ＯＨ基に置換されなかった前記水素はそのまま残り、ダングリングボンドを終端するため、界面準位密度の低減に寄与する。
【0067】
前記半導体パラメータアナライザ装置（KEITHLEY社製、4200-SCS）を使用して、実施例２～４に係る各半導体装置のドレイン電流－ドレイン電圧特性を測定した。実施例２に係る半導体装置のオン電流－オン電圧特性を図１１に示す。また、実施例３に係る半導体装置のドレイン電流－ドレイン電圧特性を図１２（ａ）に示す。また、実施例４に係る半導体装置のドレイン電流－ドレイン電圧特性を図１２（ｂ）に示す。なお、これらの図では、ドレイン電圧として横軸に前記ソース電極－前記ドレイン電極間の電圧をとり、ドレイン電流として縦軸に前記ソース電極－前記ドレイン電極間を流れる電流の電流密度をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１５Ｖまで変えたときの特性を示している。
【0068】
図１１に示すように、実施例２に係る半導体装置では、従来のＭＯＳＦＥＴ素子（図１等参照）と同等である、最大１．５ｍＡ／ｍｍのドレイン電流密度が得られる。
この結果は、次のように解釈することができる。
即ち、この結果は、従来のＭＯＳＦＥＴ素子におけるドレイン領域（図１中のドレイン領域１０３（ｐ＋型低抵抗領域）参照）における抵抗と、距離Ｌｄｇが２μｍの領域（図７中の第２半導体層３３参照）における抵抗とで、抵抗差がないことを意味する。これは、同時に、ドレイン電極（図７中のドレイン電極３６参照）とのショットキー接合から反転層（図７中の反転層３９参照）まで伸びる空乏層によって、距離Ｌｄｇが２μｍの領域に内部電界が発生し、この内部電界によりゲート直下の反転層からキャリアが引き抜かれることで、本来高抵抗となる距離Ｌｄｇが２μｍの領域の抵抗が無視できる状態となっていることを意味する。
つまり、本発明に係る半導体装置では、高オン抵抗のドリフト層（図１中のドリフト層１０４参照）を配することなく、低オン抵抗で動作が可能であることから、従来のＭＯＳＦＥＴ素子におけるオン抵抗と耐圧との関係がトレードオフの関係となる制約を受けずに、低いオン抵抗と高い耐圧とを両立させることができる。
この結果は、次のように解釈することができる。
即ち、この結果は、従来のＭＯＳＦＥＴ素子におけるドレイン領域（図１中のドレイン領域１０３（ｐ＋型低抵抗領域）参照）における抵抗と、距離Ｌｄｇが２μｍの領域（図７中の第２半導体層３３参照）における抵抗とで、抵抗差がないことを意味する。これは、同時に、ドレイン電極（図７中のドレイン電極３６参照）とのショットキー接合から反転層（図７中の反転層３９参照）まで伸びる空乏層によって、距離Ｌｄｇが２μｍの領域に内部電界が発生し、この内部電界によりゲート直下の反転層からキャリアが引き抜かれることで、本来高抵抗となる距離Ｌｄｇが２μｍの領域の抵抗が無視できる状態となっていることを意味する。
つまり、本発明に係る半導体装置では、高オン抵抗のドリフト層（図１中のドリフト層１０４参照）を配することなく、低オン抵抗で動作が可能であることから、従来のＭＯＳＦＥＴ素子におけるオン抵抗と耐圧との関係がトレードオフの関係となる制約を受けずに、低いオン抵抗と高い耐圧とを両立させることができる。
【0069】
また、図１２（ａ），（ｂ）の対比から理解されるように、前記ドレイン電極－前記ゲート電極間の距離Ｌｄｇを５μｍから２μｍに短くすると、オンするためのドレイン電圧が低くなる。距離Ｌｄｇが２μｍの図１２（ａ）の測定結果（実施例３）では、０Ｖ～－３０Ｖのオン電圧の範囲で、十分な電圧印加を意味するドレイン電流－ドレイン電圧特性の飽和領域が現れている。
【0070】
この図１２（ａ），（ｂ）に示す結果は、次のように解釈することができる。
即ち、距離Ｌｄｇがドレイン電極（図７中のドレイン電極３６参照）から反転層（図７中の反転層３９参照）に向けて伸びる空乏層の長さに対して長すぎる距離であると、オンするためのドレイン電圧が高くなり、ドレイン電流も急激に小さくなる。また、飽和領域に達する電圧も高くなる。
それゆえ、距離Ｌｄｇが５μｍの図１２（ｂ）の測定結果（実施例４）では、０Ｖ～－３０Ｖのオン電圧の範囲で、飽和領域が観測されなかったものと解される。
即ち、距離Ｌｄｇがドレイン電極（図７中のドレイン電極３６参照）から反転層（図７中の反転層３９参照）に向けて伸びる空乏層の長さに対して長すぎる距離であると、オンするためのドレイン電圧が高くなり、ドレイン電流も急激に小さくなる。また、飽和領域に達する電圧も高くなる。
それゆえ、距離Ｌｄｇが５μｍの図１２（ｂ）の測定結果（実施例４）では、０Ｖ～－３０Ｖのオン電圧の範囲で、飽和領域が観測されなかったものと解される。
【符号の説明】
【0071】
１０，２０，３０，１００ ＭＯＳＦＥＴ素子
１１，２１，３１ 第１半導体層
１２，２２，３２ ソース部
１５，２５，３５，１０５ ソース電極
１６，２６ａ，２６ｂ，３６，１０６ ドレイン電極
１７，２７，３７，１０７ ゲート絶縁膜
１８，２８，３８，１０８ ゲート電極
１９，２９ａ，２９ｂ，３９，１０９ 反転層
１０２ ソース領域
１０３ ドレイン領域
１０４ ドリフト層
１１，２１，３１ 第１半導体層
１２，２２，３２ ソース部
１５，２５，３５，１０５ ソース電極
１６，２６ａ，２６ｂ，３６，１０６ ドレイン電極
１７，２７，３７，１０７ ゲート絶縁膜
１８，２８，３８，１０８ ゲート電極
１９，２９ａ，２９ｂ，３９，１０９ 反転層
１０２ ソース領域
１０３ ドレイン領域
１０４ ドリフト層
【図1】
【図2(a)】
【図2(b)】
【図3(a)】
【図3(b)】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12(a)】
【図12(b)】
