特許 7486955 印刷回路基板を含む半導体モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-10

(45)【発行日】2024-05-20

(54)【発明の名称】印刷回路基板を含む半導体モジュール

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240513BHJP

   H01L 25/04 20230101ALI20240513BHJP

   H01L 25/18 20230101ALI20240513BHJP

   H05K 1/02 20060101ALN20240513BHJP

【ＦＩ】

H01L23/12 Q

H01L23/12 K

H01L25/04 Z

H05K1/02 J

【請求項の数】 15

(21)【出願番号】P 2020002010

(22)【出願日】2020-01-09

(65)【公開番号】P2020150253

(43)【公開日】2020-09-17

【審査請求日】2022-11-22

(31)【優先権主張番号】10-2019-0027986

(32)【優先日】2019-03-12

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】チェ キュヨン

(72)【発明者】

【氏名】ペ ジンホ

(72)【発明者】

【氏名】チェ ユジョン

【審査官】佐藤 靖史

(56)【参考文献】

【文献】特表２０１６－５１５３７０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０００７７８２（ＵＳ，Ａ１）

【文献】特開２００８－１９８８４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２５／０４

Ｈ０５Ｋ １／０２

(57)【特許請求の範囲】

【請求項1】

第１の表面及び第２の表面を含む印刷回路基板；
前記印刷回路基板の前記第１の表面に配列される複数の導電端子；
前記印刷回路基板の前記第２の表面に配列される複数の導電端子；及び、
前記印刷回路基板の内部に、前記第１の表面に形成される前記複数の導電端子のうち、多様な入出力信号を伝達する前記第１の表面に配列された導電端子の各々と上部絶縁層を挟んで向かい合うように配列される導電型の補助パターンを含み、
前記第１の表面に配列される複数の導電端子は、第１の入出力信号が提供される第１の入出力信号端子と、第２の入出力信号が提供される第２の入出力信号端子とを含み、
前記補助パターンは、
前記第２の入出力信号が入力され、前記第１の入出力信号端子と前記上部絶縁層を挟んで少なくとも一部が向かい合うように位置する第１の補助パターンと、
前記第１の入出力信号が入力され、前記第２の入出力信号端子と前記上部絶縁層を挟んで少なくとも一部が向かい合うように位置する第２の補助パターンとを含む、半導体モジュール。

【請求項2】

前記第１の入出力信号及び前記第２の入出力信号は互いに異なる信号である、請求項１に記載の半導体モジュール。

【請求項3】

前記印刷回路基板は、
前記第１の表面に隣接する前記上部絶縁層と、
前記第２の表面に隣接する下部絶縁層と、
前記下部絶縁層及び前記上部絶縁層間に介在する積層構造物とを含み、
前記積層構造物は、
交互に積層された複数の導電層及び複数のビルドアップ層を含み、
前記第１の補助パターン及び前記第２の補助パターンは、前記積層構造物及び前記上部絶縁層間に介在される、請求項１に記載の半導体モジュール。

【請求項4】

前記第２の表面に配列される前記複数の導電端子のうち、前記多様な入出力信号を伝達する前記第２の表面の導電端子と向かい合うように配置される下部補助パターンをさらに含み、
前記下部補助パターンは、前記積層構造物及び前記下部絶縁層間に介在される、請求項３に記載の半導体モジュール。

【請求項5】

前記第２の表面に配列される前記複数の導電端子は、前記第１の入出力信号が提供される第１の入出力信号端子と、前記第２の入出力信号が提供される第２の入出力信号端子とを含み、
前記下部補助パターンは、
前記第２の入出力信号が入力され、前記第２の表面の前記第１の入出力信号端子と向かい合うように配置される第１の下部補助パターンと、
前記第１の入出力信号が入力され、前記第２の表面の前記第２の入出力信号端子と向かい合うように配置される第２の下部補助パターンとを含む、請求項４に記載の半導体モジュール。

【請求項6】

前記第１の表面に配列される前記複数の導電端子の少なくとも一つと、前記第２の表面に配列される前記複数の導電端子の少なくとも一つとを連結するＴＳＶ(through silicon via)をさらに含む、請求項１に記載の半導体モジュール。

【請求項7】

第１の表面及び第２の表面を含む印刷回路基板；
前記印刷回路基板の前記第１の表面に実装される複数の半導体チップ；
前記印刷回路基板の前記第１の表面の端部に位置し、前記複数の半導体チップに多様な入出力信号を含む各種信号を伝達する複数の第１の導電端子；及び、
前記印刷回路基板内に形成され、前記複数の第１の導電端子のうち、前記多様な入出力信号を伝達する第１の導電端子と向かい合う位置に配置される複数の補助パターンを含み、
前記第１の導電端子は、第１の入出力信号が提供される第１の入出力信号端子と、第２の入出力信号が提供される第２の入出力信号端子とを含み、
前記複数の補助パターンは、
前記第２の入出力信号が入力され、前記第１の入出力信号端子と第１の絶縁層を挟んで少なくとも一部が向かい合うように位置する第１の補助パターンと、
前記第１の入出力信号が入力され、前記第２の入出力信号端子と前記第１の絶縁層を挟んで少なくとも一部が向かい合うように位置する第２の補助パターンとを含む、半導体モジュール。

【請求項8】

前記印刷回路基板の前記第２の表面の端部に位置し、前記多様な入出力信号を含む前記各種信号が伝達される複数の第２の導電端子をさらに含む、請求項７に記載の半導体モジュール。

【請求項9】

前記多様な入出力信号を伝達する前記第２の表面の前記複数の第２の導電端子と第２の絶縁層を挟んで向かい合うように、前記印刷回路基板内に配置される複数の下部補助パターンをさらに含む、請求項８に記載の半導体モジュール。

【請求項10】

前記第１の入出力信号及び前記第２の入出力信号は互いに異なる信号である、請求項９に記載の半導体モジュール。

【請求項11】

下部絶縁層と、前記下部絶縁層上に形成され、交互に積層される絶縁性を持つ複数のビルドアップ層及び複数の導電層からなる積層構造物と、前記積層構造物上に形成される上部絶縁層とを含む印刷回路基板；
前記下部絶縁層の底部の一側端部に配列される複数の下部導電端子；
前記上部絶縁層上の一側端部に形成される複数の上部導電端子；
前記下部絶縁層及び前記積層構造物間に、前記複数の下部導電端子と向かい合うように形成される導電型の下部補助パターン；及び、
前記上部絶縁層及び前記積層構造物間に、前記複数の上部導電端子と向かい合うように形成される導電型の上部補助パターンを含み、
前記複数の上部導電端子は、第１の入出力信号が提供される第１の入出力信号端子と、第２の入出力信号が提供される第２の入出力信号端子とを含み、
前記上部補助パターンは、前記第１の入出力信号端子と前記上部絶縁層を挟んで少なくとも一部が向かい合うように配置される第１の補助パターンと、前記第２の入出力信号端子と前記上部絶縁層を挟んで少なくとも一部が向かい合うように位置する第２の補助パターンとを含み、
前記第１の補助パターンに前記第２の入出力信号が入力され、前記第２の補助パターンに前記第１の入出力信号が入力される、半導体モジュール。

【請求項12】

前記複数の下部導電端子は、第３の入出力信号が提供される第３の入出力信号端子と、第４の入出力信号が提供される第４の入出力信号端子とを含み、
前記下部補助パターンは、前記第３の入出力信号端子と前記下部絶縁層を挟んで少なくとも一部が向かい合うように配置される第３の補助パターンと、前記第４の入出力信号端子と前記上部絶縁層を挟んで少なくとも一部が向かい合うように位置する第４の補助パターンとを含み、
前記第３の補助パターンに前記第４の入出力信号が入力され、前記第４の補助パターンに前記第３の入出力信号が入力される、請求項１１に記載の半導体モジュール。

【請求項13】

前記第１の入出力信号及び前記第２の入出力信号は互いに異なる信号である、請求項１１に記載の半導体モジュール。

【請求項14】

前記下部絶縁層及び前記積層構造物間に位置し、該下部補助パターンの一側又は他側の端部から前記他の種類の入出力信号を伝達する前記下部導電端子と向かい合う位置まで引出される連結部；及び、
前記連結部及び前記他の種類の入出力信号を伝達する前記下部導電端子間を電気的に連結するコンタクト部をさらに含む、請求項１３に記載の半導体モジュール。

【請求項15】

前記積層構造物及び前記上部絶縁層間に位置し、前記第１の補助パターンから前記第２の入出力信号端子と向かい合う位置まで引出される第１の連結部；
前記上部絶縁層の内部に位置し、前記第１の連結部及び前記第２の入出力信号端子間を電気的に連結する第１のコンタクト部；
前記積層構造物及び前記上部絶縁層間に位置し、前記第２の補助パターンから前記第１の入出力信号端子と向かい合う位置まで引出される第２の連結部；及び、
前記上部絶縁層の内部に位置し、前記第２の連結部及び前記第１の入出力信号端子間を電気的に連結する第２のコンタクト部をさらに含む、請求項１１に記載の半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路システムに関し、より詳しくは、クロストーク(crosstalk)が低減できる印刷回路基板を含む半導体モジュールに関する。

【背景技術】

【0002】

メモリ部品の高速化及び高性能化のために制御信号等の種類が増大している。高速化によるノイズを低減するために、電源ピン等の個数が増大し、さらに印刷回路基板及びこれを含むＤＩＭＭのような半導体モジュールに具現された端子等の個数が増大している。

【0003】

しかしながら、限定の面積内に上部導電端子(又はピン)の個数が増大することで、隣接の上部導電端子(又はピン)間に信号を歪曲させるクロストーク現状が発生し得る。このようなクロストークは、時間の遅延によるロジックフェイル(logic fail)等のシステムエラーが誘発し得る。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施例は、クロストークが低減できる印刷回路基板を含む半導体モジュールを提供するものである。

【課題を解決するための手段】

【0005】

本発明の一実施例による半導体モジュールは、第１の表面及び第２の表面を含む印刷回路基板；前記印刷回路基板の前記第１の表面に配列される複数の導電端子；前記印刷回路基板の前記第２の表面に配列される複数の導電端子；及び、前記印刷回路基板の内部に、前記第１の表面に形成される前記複数の導電端子のうち、多様な入出力信号を伝達する前記第１の表面に配列された導電端子の各々と絶縁層を挟んで向かい合うように配列される導電型の補助パターンを含む。

【0006】

また、本発明の一実施例による半導体モジュールは、第１の表面及び第２の表面を含む印刷回路基板；前記印刷回路基板の前記第１の表面に実装される複数の半導体チップ；前記印刷回路基板の前記第１の表面の端部に位置し、前記複数の半導体チップに多様な入出力信号を含む各種信号を伝達する複数の導電端子；及び、前記印刷回路基板内に形成され、前記複数の導電端子のうち、前記多様な入出力信号を伝達する導電端子と向かい合う位置に配置される複数の補助パターンを含み、前記補助パターンの各々は、前記入出力信号を伝達する前記導電端子と絶縁層を挟んで少なくとも一部が向かい合うように配置され、自分と向かい合わない他の種類の入出力信号を伝達する前記導電端子の一つと電気的に連結する。

【0007】

また、本発明の一実施例による半導体モジュールは、下部絶縁層と、前記下部絶縁層上に形成され、交互に積層される絶縁性を持つ複数のビルドアップ層及び複数の導電層からなる積層構造物と、前記積層構造物上に形成される上部絶縁層とを含む印刷回路基板；前記下部絶縁層の底部の一側端部に形成され、多様な入出力信号を含む各種信号が入力される複数の下部導電端子；前記上部絶縁層上の一側端部に形成され、前記多様な入出力信号を含む前記各種信号が入力される複数の上部導電端子；前記下部絶縁層及び前記積層構造物間に、前記複数の下部端子から選択される少なくとも二つ以上の下部導電端子と各々向かい合うように形成される導電型の下部補助パターン；及び、前記上部絶縁層及び前記積層構造物間に、前記複数の上部導電端子から選択される少なくとも二つの上部導電端子と各々向かい合うように形成される導電型の補助パターンを含む。

【発明の効果】

【0008】

本実施例によれば、入出力信号を伝達する印刷回路基板の上部導電端子及び/又は下部導電端子と少なくとも一部がオーバーラップされるように、補助パターンを形成する。これにより、ＦＥＸＴ(far end crosstalk)の要因の一つである相互キャパシタンス(mutual capacitance)の量を相殺させることで、隣接端子(又は隣接パッド)間のクロストークが低減できる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施例による半導体集積回路システムを示す斜視図である。

【図2】図１の“Ａ”部分を拡大して示すＤＩＭＭの平面図である。

【図3】図２のIII-III’線に沿って切断して示すＤＩＭＭの断面図である。

【図4】図２のIV-IV’線に沿って切断して示すＤＩＭＭの断面図である。

【図5】本発明の実施例によるクロストークの発生を説明するための図である。

【図6】本発明の一実施例による相互キャパシタンスを減少させる原理を説明するための図である。

【図7】本発明の一実施例による補助パターンの挿入に従うＦＥＸＴ測定結果を示すグラフである。

【図8】本発明の一実施例によるＤＩＭＭの底面図である。

【発明を実施するための形態】

【0010】

本発明の利点や特徴、並びにそれらを達成する方法は、添付図面に基づいて詳細に後述する実施例により明確になる。しかしながら、本発明は、以下で開示している実施例に限定されず、互いに異なる多様な形態で具現可能である。但し、本実施例等は、本発明の開示が完全になるようにし、本発明の属する技術分野における通常の知識を有した者に発明の範囲を完全に認知させるために提供されるものであり、本発明は請求の範囲によって定義されるだけである。図において、層及び領域らのサイズ及び相対的なサイズは、説明の明確性を期するために誇張されたものであり得る。明細書の全般にわたって同一の参照符号は同一の構成要素を示す。

【0011】

図１は、本発明の実施例による半導体集積回路システムを示す斜視図である。

【0012】

図１に示すように、半導体集積回路システム１０は、半導体モジュールに該当するＤＩＭＭ１００及びＤＩＭＭコネクタ１５０を含むことができる。

【0013】

ＤＩＭＭ１００は、印刷回路基板１１０、複数の半導体チップ１２０及び複数の導電端子１３０を含むことができる。

【0014】

印刷回路基板１１０は、前面１１１、後面１１２及び複数の側面１１３ａ～１１３ｂを含むことができる。印刷回路基板１１０の前面１１１には、複数の半導体チップ１２０が実装できる。

【0015】

複数の導電端子１３０は、ＤＩＭＭコネクタ１５０の内部端子１５２と対応されるように、ＤＩＭＭ１００の前面及び後面の端部に沿って一定間隔をおいて配列できる。複数の導電端子１３０は、例えば、ＴＡＢ(tape automated bonding)方式により形成できる。

【0016】

ＤＩＭＭコネクタ１５０は、マザーボード(motherboard)のような基本印刷回路ボード(図示せず)にＤＩＭＭ１００を取り外し可能にカップリングさせるための装置である。ＤＩＭＭコネクタ１５０は、ＤＩＭＭ１００と接続される内部端子１５２と、前記基本印刷回路ボードと接続される外部端子１５４とを含むことができる。

【0017】

図２は、図１の“Ａ”部分を拡大して示すＤＩＭＭの平面図である。

【0018】

図２に示すように、印刷回路基板１１０の前面１１１の端部には、複数の上部導電端子１３０ａ～１３０ｄが等間隔に配列される。例えば、第１及び第３の上部導電端子１３０ａ、１３０ｃは各々第１及び第２の入出力信号端子であり得、第２及び第４の上部導電端子１３０ｂ、１３０ｄはグラウンド端子であり得る。以下、第１の上部導電端子１３０ａは第１の入出力信号端子とし、第３の上部導電端子１３０ｃは第２の入出力信号端子として説明する。また、本実施例では、第１及び第２の入出力信号端子１３０ａ、１３０ｃ間にグラウンド端子１３０ｂが位置する例を説明するが、これに限定されず、第１及び第２の入出力信号端子１３０ａ、１３０ｃが連続的に配置されることもでき、若しくは、第１及び第２の入出力信号端子１３０ａ、１３０ｃ間に他の信号が入力される端子が位置する例もここに含むことができる。また、第１の入出力信号端子１３０ａに入力される信号と、第２の入出力信号端子１３０ｃに入力される信号とは、互いに異なることができる。

【0019】

本実施例では、上部導電端子間のクロストークを低減するために、上部導電端子１３０ａ～１３０ｄ、特に、入出力信号端子１３０ａ、１３０ｃと相互キャパシタが生成できるように、印刷回路基板１１０内に補助パターン１２５ａ、１２５ｂが形成できる。例えば、第１の入出力信号端子と第１の補助パターンとが第１の相互キャパシタンスを形成し、第２の入出力信号端子と第２の補助パターンとが第２の相互キャパシタンスを形成する。

【0020】

まず、第１の補助パターン１２５ａは、第１の入出力信号端子１３０ａと絶縁層(図示せず)を挟んで少なくとも一部が向かい合う位置に配置される。望ましくは、第１の補助パターン１２５ａは、第１の入出力信号端子１３０ａと全体的にオーバーラップされるように形成できる。第１の補助パターン１２５ａは、第２の入出力信号端子１３０ｃと第１のコンタクト部ＣＴ１及び第１の連結部Ｌ１を介して電気的に連結できる。

【0021】

第２の補助パターン１２５ｂは、第２の入出力信号端子１３０ｃと絶縁層(図示せず)を挟んで少なくとも一部が向かい合う位置、換言すればオーバーラップされる位置に配置される。同様に、第２の補助パターン１２５ｂは、第２の入出力信号端子１３０ｃと全体的にオーバーラップされるように形成できる。第２の補助パターン１２５ｂは、第１の入出力信号端子１３０ａと第２のコンタクト部ＣＴ２及び第２の連結部Ｌ２を介して電気的に連結できる。

【0022】

これにより、第１の補助パターン１２５ａには、第２の入出力信号端子１３０ｃに入力される信号(電圧)が提供され、第２の補助パターン１２５ｂには、第１の入出力信号端子１３０ａに入力される信号(電圧)が提供される。

【0023】

未説明の図面符号ＣＴ３は、印刷回路基板１１０を貫通するスルービア(through via)を示す。

【0024】

図３は図２のIII-III’線に沿って切断して示すＤＩＭＭの断面図であり、図４は図２のIV-IV’線に沿って切断して示すＤＩＭＭの断面図である。

【0025】

図３及び図４に示すように、下部絶縁層１２１ａ上に複数のビルドアップ層(build-up layer)１２１と複数の導電層１２３とが交互に積層されることで、積層構造物(Ｓ)を形成する。複数のビルドアップ層１２１は、例えば絶縁層であり、複数の導電層１２３間を電気的に絶縁させることができる。

【0026】

積層構造物(Ｓ)の上部、例えば、複数のビルドアップ層１２１の最上部ビルドアップ層１２１上に、第１の補助パターン１２５ａ、第２の補助パターン１２５ｂ、第１の連結部Ｌ１及び第２の連結部Ｌ２が形成される。第１及び第２の補助パターン１２５ａ、１２５ｂは、以後形成される上部導電端子のうち、入出力信号端子が形成される領域と各々向かい合う位置に形成されることができる。

【0027】

前記第１の連結部Ｌ１は、前記第１の補助パターン１２５ａの一側端部から前記第２の補助パターン１２５ｂと隣接する領域まで引出される。但し、第１の連結部Ｌ１は、第２の補助パターン１２５ｂと電気的に絶縁されなければならない。

【0028】

前記第２の連結部Ｌ２は、前記第２の補助パターン１２５ｂの他側端部から前記第１の補助パターン１２５ａが隣接する領域まで引出される。同様に、第２の連結部Ｌ２は、第１の補助パターン１２５ａと電気的に絶縁されなければならない。

【0029】

第１の補助パターン１２５ａ、第２の補助パターン１２５ｂ、第１の連結部Ｌ１及び第２の連結部Ｌ２は、積層構造物(Ｓ)の上部、例えば、前記最上部ビルドアップ層１２１上に導電層を蒸着した後、パターニング方式により形成できるが、これに限定されるものではない。

【0030】

第１の補助パターン１２５ａ、第２の補助パターン１２５ｂ、第１の連結部Ｌ１及び第２の連結部Ｌ２が形成された積層構造物(Ｓ)上に上部絶縁層１２１ｂが形成される。従って、印刷回路基板１１０が構築される。

【0031】

第１の連結部Ｌ１及び第２の連結部Ｌ２の外側端部が各々露出されるように上部絶縁層１２１ｂがエッチングされ、上部絶縁層１２１ｂ内にコンタクトホール(図示せず)が形成される。例えば、前記コンタクトホールは、レーザ穴あけ(laser drilling)やエッチング方式等の多様な方式により形成できる。前記コンタクトホールの内部に導電層を埋め込み、第１の連結部Ｌ１と連結する第１のコンタク部ＣＴ１と、第２の連結部Ｌ２と連結する第２のコンタクト部ＣＴ２とが形成される。

【0032】

上部絶縁層１２１ｂ上に導電層、例えば、銅薄膜を用いて複数の上部導電端子１３０ａ～１３０ｄが形成される。前述したように、複数の上部導電端子１３０ａ～１３０ｄはＴＡＢ方式により形成でき、複数の上部導電端子１３０ａ～１３０ｄは同一のサイズを有し、既定の規格によって配置される。本実施例では、説明の便宜上、ビルドアップ層１２１、下部絶縁層１２１ａ及び上部絶縁層１２１ｂを区分して作成したが、全部同一の絶縁物質で構成されることもできる。

【0033】

一方、下部絶縁層１２１ａの底部の表面端部には、公知の方式により複数の下部導電端子１３５ａ～１３５ｃが形成できる。前記複数の下部導電端子１３５ａ～１３５ｃは、例えばＤＩＭＭコネクタ(図１の１５０)の内部端子１５２と電気的に接続され、外部から提供される入出力信号を含む各種信号を受信する。

【0034】

図に詳しく説明していないが、複数の上部導電端子１３０ａ～１３０ｄ及び複数の下部導電端子１３５ａ～１３５ｃは、印刷回路基板１１０内の複数の導電層１２３とのコンタクト(図示せず)によって適切に電気的に連結できる。場合に応じては、印刷回路基板１１０を貫通するスルービア(through via)１４０を介して、上部導電端子１３０ｄ及び下部導電端子１３５ｃが直接連結されることもできる。

【0035】

このように、第１の入出力信号端子１３０ａは前記第１の補助パターン１２５ａとオーバーラップされ、第２の入出力信号端子１３０ｃは前記第２の補助パターン１２５ｂとオーバーラップされることで、第１の補助パターン１２５ａ及び第１の入出力信号端子１３０ａ間、並びに、第２の補助パターン１２５ｂ及び第２の入出力信号端子１３０ｃ間に両方向相互キャパシタＣｍａ、Ｃｍｂが生成される。また、第１の補助パターン１２５ａには第２の入出力信号Ｓ２が入力され、第２の補助パターン１２５ｂには第１の入出力信号Ｓ１が入力されるため、持続的に相互キャパシタを発生させることができる。

【0036】

また、第１の補助パターン１２５ａ及び第２のコンタクト部ＣＴ２が第１の入出力信号端子１３０ａの面積範囲内に配置され、第２の補助パターン１２５ｂ及び第１のコンタクト部ＣＴ１が第２の入出力信号端子１３０ｃの面積範囲内に位置されるように、第１及び第２の補助パターン１２５ａ、１２５ｂは、相互スタッガー(stagger)形状に配置される。さらに、第１の補助パターン１２５ａ及び第２の補助パターン１２５ｂは、図２の垂直方向から見る時、相互オフセット(offset)され、第１のコンタクト部ＣＴ１及び第２のコンタクト部ＣＴ２も垂直方向から見る時、相互オフセットされる。

【0037】

このような相互キャパシタＣｍａ、Ｃｍｂは、隣接の入出力信号端子間に発生し得るクロストークを効率よく低減できる。これについては以下でより詳細に説明する。

【0038】

図５は、本発明の実施例によるクロストークの発生を説明するための図である。図６は、本発明の一実施例による相互キャパシタンスを減少させる原理を説明するための図である。

【0039】

公知のように、一般にＤＩＭＭを含む半導体集積回路システムは、複数のバスラインを介して同時にデータがスイッチングされるので、Ｉ／Ｏ信号ライン間のクロストークの問題が非常に深刻である。

【0040】

図５に示すように、クロストークは、例えば、ＮＥＸＴ(near end crosstalk)及びＦＥＸＴ(far end crosstalk)として評価されることができる。

【0041】

前記ＮＥＸＴは、入出力信号(Ｓ)が入力される第１の入出力信号端子１３０ａ及び前記第２の入出力信号端子１３０ｃの近端(Ｐ１及びＰ３間)で発生するクロストークであり得る。前記ＦＥＸＴは、第１の入出力信号端子１３０ａ及び第２の入出力信号端子１３０ｃの遠端(Ｐ１及びＰ４間)で発生するクロストーク(以下、ＦＥＸＴ：far end crosstalk)であり得る。このようなＮＥＸＴ及びＦＥＸＴは、次の式で表される。

【0042】

［数１］
ＮＥＸＴ ∝（Ｃｍ／Ｃ＋Ｌｍ／Ｌ)
ＦＥＸＴ ∝（Ｃｍ／Ｃ－Ｌｍ／Ｌ）

【0043】

ここで、Ｃｍは第１の入出力信号端子１３０ａ及び第２の入出力信号端子１３０ｃ間の相互キャパシタンス(mutual capacitance)、Ｃは第１及び第２の入出力信号端子１３０ａ、１３０ｃの各々の有効相互キャパシタンス(effective mutual capacitance)、Ｌｍは第１及び第２の入出力信号端子１３０ａ、１３０ｃ間の相互インダクタンス(mutual inductance)、並びにＬは第１及び第２の入出力信号端子１３０ａ、１３０ｃの各々の有効相互インダクタンス(effective mutual inductance)を示す。本実施例では、説明の便宜上、キャパシタンス及びキャパシタは同じ符号を付し、インダクタンス及びインダクタも同じ符号を付す。

【0044】

相互インダクタンスＬｍ及び有効相互インダクタンスＬの比率(Ｌｍ／Ｌ)が、相互キャパシタンスＣｍ及び有効相互キャパシタンスＣの比率(Ｃｍ／Ｃ)に比べて無視する程度のサイズである場合、前記ＮＥＸＴ及びＦＥＸＴは、相互キャパシタンスＣｍ及び有効相互キャパシタンスＣの比率(Ｃｍ／Ｃ)に支配的な影響を受ける。

【0045】

本実施例では、有効相互キャパシタンス(Ｃ)を増大させるために、第１の入出力信号端子１３０ａ及び第２の入出力信号端子１３０ｃの下部に第１及び第２の補助パターン１２５ａ、１２５ｂを各々配置した。例えば、第１の補助パターン１２５ａは、第１の入出力信号端子１３０ａとオーバーラップされるように配置され、第２の補助パターン１２５ｂは、第２の入出力信号端子１３０ｃとオーバーラップされるように配置される。

【0046】

第１の補助パターン１２５ａに第２の入出力信号Ｓ２が印加され、第２の補助パターン１２５ｂに第１の入出力信号Ｓ１が印加されることで、図６に示すように、第１の入出力信号端子１３０ａ及び第１の補助パターン１２５ａ間に第１の相互キャパシタＣｍａが発生され、第２の入出力信号端子１３０ｃ及び第２の補助パターン１２５ｂ間に第２の相互キャパシタＣｍｂが発生される。

【0047】

このような第１の相互キャパシタＣｍａ、相互キャパシタンスＣｍ及び第２の相互キャパシタＣｍｂは、図６に示すように、第１の入出力信号Ｓ１及び第２の入出力信号Ｓ２が入力される端子間で並列に連結される。これにより、実質的な第１の相互キャパシタＣｍａ、相互キャパシタンスＣｍ及び第２の相互キャパシタＣｍｂの有効相互キャパシタンスが増大することで、ＦＥＸＴを減少させることができる。

【0048】

図７は、本発明の一実施例による補助パターンの挿入に従うＦＥＸＴ測定結果を示すグラフである。

【0049】

図７は、補助パターンを備えない場合、並びに、第１及び第２の補助パターン１２５ａ、１２５ｂのサイズを各々第１のサイズ乃至第４のサイズに順次増大させた場合、ＦＥＸＴを測定した結果を示す。ここで、第１及び第２のサイズは上部導電端子１３０ａ、１３０ｃの面積範囲以内であり、第３及び第４のサイズは上部導電端子１３０ａ、１３０ｃの面積範囲以上であり得る。

【0050】

図７に示すように、印刷回路基板１１０内に上部導電端子１３０ａ、１３０ｃとオーバーラップされる第１及び第２の補助パターン１２５ａ、１２５ｂが配置される場合、補助パターンを備えない場合よりもＦＥＸＴ特性が著しく低下することが観察できる。

【0051】

また、第１及び第２の補助パターン１２５ａ、１２５ｂのサイズが上部導電端子１３０ａ、１３０ｃの面積範囲内で増大するほど、相互キャパシタＣｍａ、Ｃｍｂが増大することで、ＦＥＸＴを減少させることが観察できる。

【0052】

反面、第１及び第２の補助パターン１２５ａ、１２５ｂが上部導電端子１３０ａ、１３０ｃの範囲以上に増大する場合、例えば、第１及び第２の補助パターン１２５ａ、１２５ｂが第３及び第４のサイズを有する場合、ＦＥＸＴが過度相殺(over-compensation)を発生させることが確認できる。

【0053】

図８は、本発明の一実施例による印刷回路基板１１０の底面図である。

【0054】

図８に示すように、印刷回路基板１１０の底面に形成される複数の下部導電端子１３５のうち、入出力信号が伝達される第１及び第２の下部導電端子１３５ａ、１３５ｂと絶縁層を挟んで向かい合うように、第１及び第２の下部補助パターン１５０ａ、１５０ｂがさらに形成できる。

【0055】

前記第１及び第２の下部補助パターン１５０ａ、１５０ｂは、印刷回路基板１１０の下部絶縁層１２１ａと積層構造物(Ｓ、図３又は図４参照)、例えば、最下部ビルドアップ層１２１間に、第１及び第２の下部導電端子１３５ａ、１３５ｂと各々向かい合う位置に形成できる。前記第１の下部補助パターン１５０ａは、第１の下部導電端子１３５ａと少なくとも一部がオーバーラップされながら、第２の下部導電端子１３５ｂと連結部Ｌ３及びコンタクト部ＣＴ４を介して電気的に連結できる。

【0056】

前記第２の下部補助パターン１５０ｂは、第２の下部導電端子１３５ｂと少なくとも一部がオーバーラップされながら、前記第１の下部導電端子１３５ａと連結部Ｌ４及びコンタクト部ＣＴ５を介して電気的に連結できる。

【0057】

ＤＩＭＭ１００の下部導電端子１３５ａ、１３５ｂと少なくとも一部がオーバーラップされる補助パターンを印刷回路基板１１０内に形成することで、入出力信号を伝達する隣接の下部導電端子間の相互キャパシタンスを相殺させることができる。

【0058】

本実施例では、入出力信号を伝達する上下部導電端子の各々と向かい合うように印刷回路基板内に補助パターンを形成する。従って、補助パターンによって発生する相互キャパシタにより、ＦＥＸＴの上昇要因である相互キャパシタンスを減少(相殺)させることで、隣接端子間のクロストークが低減できる。

【0059】

また、前記補助パターンは、自分と向かい合わない他の入出力信号が印加される入出力信号端子(又は入出力信号パッド)と電気的に連結することで、向かい合う入出力信号端子(又は入出力信号パッド)と持続的に相互キャパシタを発生させることができる。これにより、入出力信号レベルが変更されても、ＦＥＸＴ特性を改善することができる。

【0060】

以上、本発明の好適な実施例を詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想の範囲内において当該分野における通常の知識を有した者によって多様な変形が可能である。

【符号の説明】

【0061】

１１０ 印刷回路基板
１２５ａ、１２５ｂ 補助パターン
１３０ａ～１３０ｄ 上部導電端子
１３５ａ～１３５ｃ 下部導電端子
１５０ａ、１５０ｂ 下部補助パターン
Ｌ１、Ｌ２、Ｌ３、Ｌ４ 連結部
Ｃｍ、Ｃｍａ、Ｃｍｂ 相互キャパシタ(相互キャパシタンス)

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】