特許 7487213 プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-10

(45)【発行日】2024-05-20

(54)【発明の名称】プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法

(51)【国際特許分類】

   H10B 99/00 20230101AFI20240513BHJP

   G11C 5/04 20060101ALI20240513BHJP

   H10B 10/00 20230101ALI20240513BHJP

   H10B 12/00 20230101ALI20240513BHJP

【ＦＩ】

H10B99/00 495

G11C5/04 220

H10B10/00

H10B12/00 621Z

H10B12/00 671Z

【請求項の数】 19

(21)【出願番号】P 2021545730

(86)(22)【出願日】2019-09-11

(65)【公表番号】

(43)【公表日】2022-06-15

(86)【国際出願番号】 CN2019105290

(87)【国際公開番号】W WO2020211271

(87)【国際公開日】2020-10-22

【審査請求日】2021-09-16

【審判番号】

【審判請求日】2023-08-14

(31)【優先権主張番号】PCT/CN2019/082607

(32)【優先日】2019-04-15

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】リウ・ジュン

(72)【発明者】

【氏名】チェン・ウェイフア

【合議体】

【審判長】河本 充雄

【審判官】市川 武宜

【審判官】棚田 一也

(56)【参考文献】

【文献】特開２０１５－１１９０３８（ＪＰ，Ａ）

【文献】中国特許出願公開第１０９４１１４７３（ＣＮ，Ａ）

【文献】国際公開第２０１６／１５７４１２（ＷＯ，Ａ１）

【文献】中国特許出願公開第１０７６５８３１５（ＣＮ，Ａ）

【文献】特開２００８－２７０３５４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／０１４５３６７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H10B 10/00

H10B 12/00

H10B 99/00

G11C 5/04

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、
トランジスタを含むプロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを有する第１の半導体構造と、
ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、複数の第２の接合接点を含む第２の接合層とを有する第２の半導体構造と、
前記第１の接合層と前記第２の接合層との間の接合界面であって、前記第１の接合接点が前記接合界面で前記第２の接合接点と接触している接合界面と、を備え、
前記第１の半導体構造及び前記第２の半導体構造の少なくとも一方は、さらに、前記ＤＲＡＭセルのアレイの周辺回路であって、前記プロセッサに含まれるトランジスタとは異なるトランジスタを含む周辺回路を含む、
半導体デバイス。

【請求項2】

前記第１の半導体構造は、
基板と、
前記基板上の前記プロセッサと、
前記基板上かつ前記プロセッサの外側の前記ＳＲＡＭセルのアレイと、
前記プロセッサおよび前記ＳＲＡＭセルのアレイの上方の前記第１の接合層と、を有する、
請求項１に記載の半導体デバイス。

【請求項3】

前記第２の半導体構造は、
前記第１の接合層の上方の前記第２の接合層と、
前記第２の接合層の上方の前記ＤＲＡＭセルのアレイと、
前記ＤＲＡＭセルのアレイの上方にあり、前記ＤＲＡＭセルのアレイと接触している半導体層と、を有する、
請求項２に記載の半導体デバイス。

【請求項4】

前記半導体層の上方にパッドアウト相互接続層をさらに備える、
請求項３に記載の半導体デバイス。

【請求項5】

前記第２の半導体構造は、
基板と、
前記基板上の前記ＤＲＡＭセルのアレイと、
前記ＤＲＡＭセルのアレイの上方の前記第２の接合層と、を有する、
請求項１に記載の半導体デバイス。

【請求項6】

前記第１の半導体構造は、
前記第２の接合層の上方の前記第１の接合層と、
前記第１の接合層の上方の前記プロセッサと、
前記第１の接合層の上方かつ前記プロセッサの外側にある前記ＳＲＡＭセルのアレイと、
前記プロセッサおよび前記ＳＲＡＭセルのアレイの上方にあり、前記プロセッサおよび前記ＳＲＡＭセルのアレイと接触する半導体層と、を有する、
請求項５に記載の半導体デバイス。

【請求項7】

前記半導体層の上方にパッドアウト相互接続層をさらに備える、
請求項６に記載の半導体デバイス。

【請求項8】

前記第１の半導体構造は、垂直方向における前記第１の接合層と前記プロセッサとの間に第１の相互接続層を有し、
前記第２の半導体構造は、垂直方向における前記第２の接合層と前記ＤＲＡＭセルのアレイとの間に第２の相互接続層を有し、
前記プロセッサおよび前記ＳＲＡＭセルのアレイは、前記第１および第２の相互接続層ならびに前記第１および第２の接合接点を介して前記ＤＲＡＭセルのアレイに電気的に接続される、
請求項１に記載の半導体デバイス。

【請求項9】

前記ＳＲＡＭセルのアレイは、前記第１の半導体構造内の複数の別個の領域に分散される、
請求項１に記載の半導体デバイス。

【請求項10】

半導体デバイスを形成するための方法であって、
第１のウェハ上に複数の第１の半導体構造を形成することであって、前記第１の半導体構造の少なくとも１つは、トランジスタを含むプロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを有する、複数の第１の半導体構造を形成することと、
第２のウェハ上に複数の第２の半導体構造を形成することであって、前記第２の半導体構造の少なくとも１つは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、複数の第２の接合接点を含む第２の接合層とを有する、複数の第２の半導体構造を形成することと、
前記第１の半導体構造の前記少なくとも１つが前記第２の半導体構造の前記少なくとも１つに接合されるように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で前記第１のウェハと前記第２のウェハとを接合することであって、前記第１の半導体構造の前記第１の接合接点が前記第２の半導体構造の前記第２の接合接点に接合界面で接触するように、前記第１のウェハと前記第２のウェハとを接合することと、
複数のダイに前記接合された第１および第２のウェハをダイシングすることであって、前記ダイの少なくとも１つが、前記接合された第１および第２の半導体構造を含むように、前記接合された第１および第２のウェハをダイシングすることと、を含み、
前記第１の半導体構造及び前記第２の半導体構造の少なくとも一方は、さらに、前記ＤＲＡＭセルのアレイの周辺回路であって、前記プロセッサに含まれるトランジスタとは異なるトランジスタを含む周辺回路を含む、
方法。

【請求項11】

前記複数の第１の半導体構造を形成することは、
前記プロセッサおよび前記ＳＲＡＭセルのアレイを前記第１のウェハ上に形成することと、
前記プロセッサおよび前記ＳＲＡＭセルのアレイの上方に第１の相互接続層を形成することと、
前記第１の相互接続層の上方に前記第１の接合層を形成することと、を含む、
請求項１０に記載の方法。

【請求項12】

前記複数の第２の半導体構造を形成することは、
前記第２のウェハ上に前記ＤＲＡＭセルのアレイを形成することと、
前記ＤＲＡＭセルのアレイの上方に第２の相互接続層を形成することと、
前記第２の相互接続層の上方に前記第２の接合層を形成することと、を含む、
請求項１０に記載の方法。

【請求項13】

前記第１のウェハと前記第２のウェハとを接合することの後に、前記第２の半導体構造は、前記第１の半導体構造の上方にあり、
前記方法は、前記第１のウェハと前記第２のウェハとを接合することの後、かつ、前記接合された第１および第２のウェハをダイシングすることの前に、
半導体層を形成するために前記第２のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項１０に記載の方法。

【請求項14】

前記第１のウェハと前記第２のウェハとを接合することの後に、前記第１の半導体構造は、前記第２の半導体構造の上方にあり、
前記方法は、前記接合することの後に、前記第１のウェハと前記第２のウェハとを接合することの後、かつ、前記接合された第１および第２のウェハをダイシングすることの前に、
半導体層を形成するために前記第１のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項１０に記載の方法。

【請求項15】

半導体デバイスを形成するための方法であって、
第１のウェハ上に複数の第１の半導体構造を形成することであって、前記第１の半導体構造の少なくとも１つは、トランジスタを含むプロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを有する、複数の第１の半導体構造を形成することと、
複数の第１のダイに前記第１のウェハをダイシングすることであって、前記第１のダイの少なくとも１つが前記第１の半導体構造の前記少なくとも１つを含むように、前記第１のウェハをダイシングすることと、
第２のウェハ上に複数の第２の半導体構造を形成することであって、前記第２の半導体構造の少なくとも１つは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）セルのアレイと、複数の第２の接合接点を含む第２の接合層とを有する、複数の第２の半導体構造を形成することと、
複数の第２のダイに前記第２のウェハをダイシングすることであって、前記第２のダイの少なくとも１つが前記第２の半導体構造の前記少なくとも１つを含むように、前記第２のウェハをダイシングすることと、
前記第１の半導体構造が前記第２の半導体構造に接合されるように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で前記第１のダイと前記第２のダイとを接合することであって、前記第１の半導体構造の前記第１の接合接点が前記第２の半導体構造の前記第２の接合接点に接合界面で接触するように、前記第１のダイと前記第２のダイとを接合することと、を含み、
前記第１の半導体構造及び前記第２の半導体構造の少なくとも一方は、さらに、前記ＤＲＡＭセルのアレイの周辺回路であって、前記プロセッサに含まれるトランジスタとは異なるトランジスタを含む周辺回路を含む、
方法。

【請求項16】

前記複数の第１の半導体構造を形成することは、
前記第１のウェハ上に前記プロセッサおよび前記ＳＲＡＭセルのアレイを形成することと、
前記プロセッサおよび前記ＳＲＡＭセルのアレイの上方に第１の相互接続層を形成することと、
前記第１の相互接続層の上方に前記第１の接合層を形成することと、を含む、
請求項１５に記載の方法。

【請求項17】

前記複数の第２の半導体構造を形成することは、
前記第２のウェハ上に前記ＤＲＡＭセルのアレイを形成することと、
前記ＤＲＡＭセルのアレイの上方に第２の相互接続層を形成することと、
前記第２の相互接続層の上方に前記第２の接合層を形成することと、を含む、
請求項１５に記載の方法。

【請求項18】

前記第１のダイと前記第２のダイとを接合することの後に、前記第２の半導体構造は、前記第１の半導体構造の上方にあり、
前記方法は、
前記第１のダイと前記第２のダイとを接合することの後に、半導体層を形成するために前記第２のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項１５に記載の方法。

【請求項19】

前記第１のダイと前記第２のダイとを接合することの後に、前記第１の半導体構造は、前記第２の半導体構造の上方にあり、
前記方法は、
前記第１のダイと前記第２のダイとを接合することの後に、半導体層を形成するために前記第１のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項１５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
本願は、２０１９年４月１５日に出願された「ＩＮＴＥＧＲＡＴＩＯＮ ＯＦ ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＮＡＮＤ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＷＩＴＨ ＭＵＬＴＩＰＬＥ ＦＵＮＣＴＩＯＮＡＬ ＣＨＩＰＳ」と題する国際出願第ＰＣＴ／ＣＮ２０１９／０８２６０７号に対する優先権の利益を主張するものであり、その全体は参照により本明細書に組み込まれる。

【背景技術】

【0002】

本開示の実施形態は、半導体デバイスおよびその製造方法に関する。

【0003】

現代のモバイルデバイス（例えば、スマートフォン、タブレットなど）では、アプリケーションプロセッサ、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）、フラッシュメモリ、Ｂｌｕｅｔｏｏｔｈ、Ｗｉ－Ｆｉ、全地球測位システム（ＧＰＳ）、周波数変調（ＦＭ）無線機、ディスプレイなどのための様々なコントローラ、およびベースバンドプロセッサなどの様々な機能を有効にするために、複数の複雑なシステムオンチップ（ＳＯＣ）が使用され、これらは個別のチップとして形成される。例えば、アプリケーションプロセッサは、典型的には、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、オンチップメモリ、加速機能ハードウェア、および他のアナログ構成要素を含み、サイズが大きい。

【発明の概要】

【0004】

半導体デバイスおよびその製造方法の実施形態が本明細書に開示される。

【0005】

一例では、半導体デバイスは、プロセッサと、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造を含む。半導体デバイスはまた、ＤＲＡＭセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。半導体デバイスは、第１の接合層と第２の接合層との接合界面をさらに含む。第１の接合接点は、接合界面において第２の接合接点と接触している。

【0006】

別の例では、半導体デバイスを形成するための方法が開示される。第１のウェハには、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第１の半導体構造のうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つに接合されるように、第１のウェハおよび第２のウェハがｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。第１の半導体構造の第１の接合接点は、接合界面において第２の半導体構造の第２の接合接点と接触している。接合された第１のウェハと第２のウェハは、複数のダイにダイシングされる。ダイのうちの少なくとも１つは、接合された第１の半導体構造と第２の半導体構造を含む。

【0007】

さらに別の例では、半導体デバイスを形成するための方法が開示される。第１のウェハには、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハは、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含むように、複数の第１のダイにダイシングされる。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハは、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含むように、複数の第２のダイにダイシングされる。第１のダイおよび第２のダイは、第１の半導体構造が第２の半導体構造に接合されるように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。第１の半導体構造の第１の接合接点は、接合界面において第２の半導体構造の第２の接合接点と接触している。

【図面の簡単な説明】

【0008】

本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。

【図1A】いくつかの実施形態による、例示的な半導体デバイスの断面の概略図を示す。

【図1B】いくつかの実施形態による、別の例示的な半導体デバイスの断面の概略図を示す。

【図2A】いくつかの実施形態による、プロセッサおよびＳＲＡＭを有する例示的な半導体構造の概略的な平面図を示す。

【図2B】いくつかの実施形態による、ＤＲＡＭおよび周辺回路を有する例示的な半導体構造の概略的な平面図を示す。

【図3A】いくつかの実施形態による、プロセッサ、ＳＲＡＭ、および周辺回路を有する例示的な半導体構造の概略的な平面図を示す。

【図3B】いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造の概略的な平面図を示す。

【図4A】いくつかの実施形態による、例示的な半導体デバイスの断面を示す。

【図4B】いくつかの実施形態による、別の例示的な半導体デバイスの断面を示す。

【図5A】いくつかの実施形態による、さらに別の例示的な半導体デバイスの断面を示す。

【図5B】いくつかの実施形態による、さらに別の例示的な半導体デバイスの断面図を示す。

【図6A】いくつかの実施形態による、プロセッサ、ＳＲＡＭ、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。

【図6B】いくつかの実施形態による、プロセッサ、ＳＲＡＭ、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。

【図7A】いくつかの実施形態による、ＤＲＡＭ、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。

【図7B】いくつかの実施形態による、ＤＲＡＭ、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。

【図7C】いくつかの実施形態による、ＤＲＡＭ、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。

【図8A】いくつかの実施形態による、例示的な半導体デバイスを形成するための製造プロセスを示す。

【図8B】いくつかの実施形態による、例示的な半導体デバイスを形成するための製造プロセスを示す。

【図9A】いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。

【図9B】いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。

【図9C】いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。

【図10A】いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。

【図10B】いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。

【図10C】いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。

【図11】いくつかの実施形態による、半導体デバイスを形成するための例示的な方法のフローチャートである。

【図12】いくつかの実施形態による、半導体デバイスを形成するための別の例示的な方法のフローチャートである。

【0009】

本開示の実施形態について、図面を参照しながら説明する。

【発明を実施するための形態】

【0010】

特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識する。本開示が様々な他の用途にも使用できることは、当業者にとって明白である。

【0011】

本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らない旨を示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連させてそのような特徴、構造、または特性を実現させることは、当業者の認識の範囲内である。

【0012】

一般に、用語は、文脈での使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つまたは複数」という用語は、文脈に少なくとも部分的に依拠して、任意の特徴、構造、または特性を単数の意味で説明するために使用されることがあり、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されることがある。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、文脈に少なくとも部分的に依拠して、単数形の用法を伝えるか、または複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝えることを意図しているのではないと理解でき、むしろ同様に、文脈に少なくとも部分的に依拠して、必ずしも明示的に説明されていない追加の要因の存在を可能にし得る。

【0013】

本開示における「上に（ｏｎ）」、「上方に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に」を意味するだけでなく、間に中間的な特徴部または層を備える何かの「上に（ｏｎ）」という意味も含み、「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」は何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」という意味を意味するだけでなく、間に中間的な特徴部または層を備える（すなわち、何かの上に直接）のではない何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。

【0014】

さらに、「真下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。

【0015】

本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製することができる。

【0016】

本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続的な構造の厚さよりも薄い厚さを有する均一または不均一な連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と底面との間にある任意の対の水平面の間に、または上面と底面に、位置することができる。層は、水平方向、垂直方向、および／またはテーパ面に沿って延びることができる。基板は、層とすることができ、その中に１つまたは複数の層を含むことができ、および／またはその上、その上方、および／またはその下方に１つまたは複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体および接触層（相互接続線および／またはビア接点が形成される）ならびに１つまたは複数の誘電体層を含むことができる。

【0017】

本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて異なり得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。

【0018】

本明細書で使用される場合、「ウェハ」は、半導体デバイスをその中および／または上に構築するための半導体材料のピースであり、ダイに分離される前に様々な製造プロセスを受けることができる。

【0019】

最新のプロセッサ（「マイクロプロセッサ」としても知られる）が開発されてより世代が進むにつれて、キャッシュサイズは、プロセッサ性能向上のためにますます重要な役割を果たすようになっている。場合によっては、キャッシュはマイクロプロセッサのチップ内のチップ・リアル・エステートの半分またはそれ以上さえをも占有した。また、キャッシュからプロセッサ・コア・ロジックへの抵抗容量（ＲＣ）の遅延が顕著になり、性能が低下する可能性がある。さらに、プロセッサを外部メインメモリに電気的に接続するために、バス・インターフェース・ユニットが必要である。しかし、バス・インターフェース・ユニット自体は、追加のチップエリアを占有し、メインメモリへのその電気的接続は、金属ルーティングのための追加の領域を必要とし、追加のＲＣ遅延を導入する。

【0020】

本開示による様々な実施形態は、より良好なキャッシュの性能（より高い効率でのより高速なデータ転送）、より広いデータ帯域幅、より少ないバス・インターフェース・ユニット、およびより高速なメモリインターフェース速度を達成するために、接合チップ上に集積されたプロセッサコア、キャッシュ、およびメインメモリを有する半導体デバイスを提供する。本明細書で開示される半導体デバイスは、プロセッサコアおよびＳＲＡＭ（例えば、キャッシュとして）を有する第１の半導体構造と、周辺に分布した長距離の金属ルーティングの代わりに、または従来のスルー・シリコン・ビア（ＴＳＶ）の代わりに、多数の短距離の垂直の金属相互接続を有する第１の半導体構造に接合されたＤＲＡＭ（例えば、メインメモリとして）を有する第２の半導体構造とを含むことができる。いくつかの実施形態では、キャッシュモジュールをより小さいキャッシュ領域に分割し、接合接点設計に従ってランダムに分散させることができる。

【0021】

結果として、プロセッサウェハおよびＤＲＡＭウェハの製造プロセスからの相互作用の影響が少ないこと、ならびに既知の良好なハイブリッド接合歩留まりのために、より高い歩留まりでより短い製造サイクル時間を達成することができる。ミリメートルまたはセンチメートルレベルからマイクロメートルレベルなど、プロセッサとＤＲＡＭとの間のより短い接続距離は、より速いデータ転送速度でプロセッサの性能を改善し、より広い帯域幅でプロセッサ・コア・ロジックの効率を改善し、システムの速度を改善することができる。

【0022】

図１Ａは、いくつかの実施形態による、例示的な半導体デバイス１００の断面の概略図を示す。半導体デバイス１００は、接合チップの例を表しているものである。半導体デバイス１００の構成要素（例えば、プロセッサ／ＳＲＡＭおよびＤＲＡＭ）は、異なる基板上に別々に形成され、次いで接合されて接合チップを形成することができる。半導体デバイス１００は、プロセッサおよびＳＲＡＭセルのアレイを含む第１の半導体構造１０２を含むことができる。いくつかの実施形態では、第１の半導体構造１０２内のプロセッサおよびＳＲＡＭセルアレイは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用する。プロセッサおよびＳＲＡＭセルアレイの両方は、高速を達成するために高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で実装することができる。

【0023】

プロセッサは、限定はしないが、ＣＰＵ、ＧＰＵ、デジタル信号プロセッサ（ＤＳＰ）、テンソル処理ユニット（ＴＰＵ）、視覚処理ユニット（ＶＰＵ）、ニューラル処理ユニット（ＮＰＵ）、相乗処理ユニット（ＳＰＵ）、物理処理ユニット（ＰＰＵ）、および画像信号プロセッサ（ＩＳＰ）を含む専用プロセッサを含むことができる。プロセッサはまた、アプリケーションプロセッサ、ベースバンドプロセッサなどの複数の専用プロセッサを組み合わせるＳｏＣを含むことができる。半導体デバイス１００がモバイルデバイス（例えば、スマートフォン、タブレット、眼鏡、腕時計、仮想現実／拡張現実ヘッドセット、ラップトップコンピュータなど）で使用されるいくつかの実施形態では、アプリケーションプロセッサは、オペレーティングシステム環境で動作するアプリケーションを処理し、ベースバンドプロセッサは、第二世代（２Ｇ）、第三世代（３Ｇ）、第四世代（４Ｇ）、第五世代（５Ｇ）、第六世代（６Ｇ）セルラー通信などのセルラー通信を処理する。

【0024】

プロセッサに加えて他の処理ユニット（「論理回路」としても知られる）、例えば、第２の半導体構造１０４のＤＲＡＭの１つ以上のコントローラおよび／または周辺回路の全体もしくは一部も、第１の半導体構造１０２に形成され得る。コントローラは、組み込みシステムにおける特定の動作を処理することができる。半導体デバイス１００がモバイルデバイスで使用されるいくつかの実施形態では、各コントローラは、例えば、セルラー通信（例えば、Ｂｌｕｅｔｏｏｔｈ通信、Ｗｉ－Ｆｉ通信、ＦＭラジオなど）、電力管理、ディスプレイ駆動、測位およびナビゲーション、タッチスクリーン、カメラ以外の通信など、モバイルデバイスの特定の動作を処理することができる。したがって、半導体デバイス１００の第１の半導体構造１０２は、いくつか例を挙げると、Ｂｌｕｅｔｏｏｔｈコントローラ、Ｗｉ－Ｆｉコントローラ、ＦＭラジオコントローラ、電力コントローラ、ディスプレイコントローラ、ＧＰＳコントローラ、タッチ・スクリーン・コントローラ、カメラコントローラをさらに含むことができ、それらの各々は、モバイルデバイス内の対応する構成要素の動作を制御するように構成される。

【0025】

いくつかの実施形態では、半導体デバイス１００の第１の半導体構造１０２は、第２の半導体構造１０４のＤＲＡＭの周辺回路の全体または一部をさらに含む。周辺回路（制御および感知回路としても知られる）は、ＤＲＡＭの動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことができる。例えば、周辺回路は、入力／出力バッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）のうちの１つまたは複数を含むことができる。

【0026】

ＳＲＡＭは、論理回路（例えば、プロセッサおよび周辺回路）の同じ基板上に統合され、より広いバスおよびより高い動作速度を可能にし、これは「オンダイＳＲＡＭ」としても知られている。ＳＲＡＭのメモリコントローラは、周辺回路の一部として組み込むことができる。いくつかの実施形態では、各ＳＲＡＭセルは、データのビットを正または負の電荷として記憶するための複数のトランジスタと、それへのアクセスを制御する１つまたは複数のトランジスタとを含む。一例では、各ＳＲＡＭセルは、６つのトランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））、例えば、データのビットを記憶するための４つのトランジスタと、データへのアクセスを制御するための２つのトランジスタとを有する。ＳＲＡＭセルは、論理回路（例えば、プロセッサおよび周辺回路）によって占有されていないエリア内に位置することができ、したがって、余分な空間を形成する必要がない。オンダイＳＲＡＭは、１つもしくは複数のキャッシュ（例えば、命令キャッシュまたはデータキャッシュ）および／またはデータバッファとして使用される半導体デバイス１００の高速の動作を有効にすることができる。

【0027】

半導体デバイス１００はまた、ＤＲＡＭセルのアレイを含む第２の半導体構造１０４を含むことができる。すなわち、第２の半導体構造１０４は、ＤＲＡＭメモリデバイスとすることができる。ＤＲＡＭは、メモリセルの定期的なリフレッシュを必要とする。ＤＲＡＭをリフレッシュするためのメモリコントローラは、上述したコントローラおよび周辺回路の他の例として組み込むことができる。いくつかの実施形態では、各ＤＲＡＭセルは、データのビットを正または負の電荷として記憶するためのキャパシタと、それへのアクセスを制御する１つまたは複数のトランジスタとを含む。一例では、各ＤＲＡＭセルは１トランジスタ１キャパシタ（１Ｔ１Ｃ）セルである。

【0028】

図１Ａに示すように、半導体デバイス１００は、第１の半導体構造１０２と第２の半導体構造１０４との間に垂直に接合界面１０６をさらに含む。以下で詳細に説明するように、第１の半導体構造１０２と第２の半導体構造１０４は、第１の半導体構造１０２と第２の半導体構造１０４の一方を製造するサーマルバジェットが第１の半導体構造１０２と第２の半導体構造１０４の他方を製造するプロセスを限定しないように、別々に（いくつかの実施形態では並列に）製造することができる。さらに、接合界面１０６を介した、多数の相互接続（例えば、接合接点）が形成されて、プリント回路基板（ＰＣＢ）などの回路基板上の長距離（例えば、ミリメートルまたはセンチメートルレベル）であるチップツーチップ・データ・バスとは対照的な、第１の半導体構造１０２と第２の半導体構造１０４との間の直接的な短距離（例えば、ミクロンレベル）である電気接続を成し、それにより、チップインターフェースの遅延を排除し、消費電力を低減した高速Ｉ／Ｏスループットを達成することができる。第２の半導体構造１０４内のＤＲＡＭと第１の半導体構造１０２内のプロセッサとの間、ならびに第２の半導体構造１０４内のＤＲＡＭと第１の半導体構造１０２内のＳＲＡＭとの間のデータ転送は、接合界面１０６を介する相互接続（例えば、接合接点）を介して実行され得る。第１の半導体構造１０２と第２の半導体構造１０４を垂直に集積化することで、チップサイズを小さくすることができ、メモリセル密度を高くすることができる。さらに、「統合された」チップとして、複数の個別のチップ（例えば、様々なプロセッサ、コントローラ、およびメモリ）を単一の接合チップ（例えば、半導体デバイス１００）に統合することにより、より速いシステム速度およびより小さいＰＣＢのサイズも達成することができる。

【0029】

積層された第１の半導体構造１０２と第２の半導体構造１０４の相対的な位置は限定されないことが理解される。図１Ｂは、いくつかの実施形態による、別の例示的な半導体デバイス１０１の断面の概略図を示す。ＤＲＡＭセルのアレイを含む第２の半導体構造１０４がプロセッサおよびＳＲＡＭセルのアレイを含む第１の半導体構造１０２の上方にある図１Ａの半導体デバイス１００とは異なり、図１Ｂの半導体デバイス１０１では、プロセッサおよびＳＲＡＭセルのアレイを含む第１の半導体構造１０２は、ＤＲＡＭセルのアレイを含む第２の半導体構造１０４の上方にある。それにもかかわらず、いくつかの実施形態によれば、接合界面１０６は、半導体デバイス１０１内の第１の半導体構造１０２と第２の半導体構造１０４との間に垂直に形成され、第１の半導体構造１０２および第２の半導体構造１０４は、接合（例えば、ハイブリッド接合）によって垂直に接合される。第２の半導体構造１０４内のＤＲＡＭと第１の半導体構造１０２内のプロセッサとの間のデータ転送、ならびに第２の半導体構造１０４内のＤＲＡＭと第１の半導体構造１０２内のＳＲＡＭとの間のデータ転送は、接合界面１０６を介する相互接続（例えば、接合接点）を介して実行され得る。

【0030】

図２Ａは、いくつかの実施形態による、プロセッサおよびＳＲＡＭを有する例示的な半導体構造２００の概略的な平面図を示す。半導体構造２００は、第１の半導体構造１０２の一例であってもよい。半導体構造２００は、ＳＲＡＭ２０４と同じ基板上にプロセッサ２０２を含むことができ、ＳＲＡＭ２０４と同じ論理プロセスを使用して製造することができる。プロセッサ２０２は、いくつか例を挙げると、ＣＰＵ、ＧＰＵ、ＤＳＰ、アプリケーションプロセッサ、ベースバンドプロセッサのうちの１つまたは複数を含むことができる。ＳＲＡＭ２０４は、プロセッサ２０２の外部に配置することができる。例えば、図２ＡはＳＲＡＭ２０４の例示的なレイアウトを示し、ＳＲＡＭセルのアレイがプロセッサ２０２の外部にある半導体構造２００内の複数の別個の領域に分散されている。すなわち、ＳＲＡＭ２０４によって形成されたキャッシュモジュールは、より小さなキャッシュ領域に分割され、半導体構造２００内のプロセッサ２０２の外部に分散することができる。一例では、キャッシュ領域の分散は、接合接点の設計、例えば接合接点なしでエリアを占有することに基づき得る。別の例では、キャッシュ領域の分布はランダムであってもよい。これにより、追加のチップエリアを占有することなく、より多くの内部キャッシュ（例えば、オンダイＳＲＡＭを使用する）をプロセッサ２０２の周囲に配置することができる。

【0031】

図２Ｂは、いくつかの実施形態による、ＤＲＡＭおよび周辺回路を有する例示的な半導体構造２０１の概略的な平面図を示す。半導体構造２０１は、第２の半導体構造１０４の一例であってもよい。半導体構造２０１は、ＤＲＡＭ２０６の周辺回路と同じ基板上にＤＲＡＭ２０６を含むことができる。半導体構造２０１は、例えば、行デコーダ２０８、列デコーダ２１０、および任意の他の適切なデバイスを含む、ＤＲＡＭ２０６を制御および感知するためのすべての周辺回路を含むことができる。図２Ｂは、周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）およびＤＲＡＭ２０６の例示的なレイアウトを示し、周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）およびＤＲＡＭ２０６は、同じ平面上の異なる領域に形成される。例えば、ＤＲＡＭ２０６の外部に周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）が形成されていてもよい。

【0032】

半導体構造２００および２０１のレイアウトは、図２Ａおよび図２Ｂの例示的なレイアウトに限定されないことが理解される。いくつかの実施形態では、ＤＲＡＭ２０６の周辺回路の一部（例えば、行デコーダ２０８、列デコーダ２１０、および任意の他の適切なデバイスのうちの１つまたは複数）は、プロセッサ２０２およびＳＲＡＭ２０４を有する半導体構造２００内にあってもよい。すなわち、いくつかの他の実施形態によれば、ＤＲＡＭ２０６の周辺回路は、半導体構造２００および２０１の両方に分散されてもよい。いくつかの実施形態では、周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）およびＤＲＡＭ２０６（例えば、ＤＲＡＭセルのアレイ）の少なくともいくつかは、互いに積層される、すなわち異なる平面で積層される。例えば、周辺回路の上下にＤＲＡＭ２０６（例えば、ＤＲＡＭセルのアレイ）を形成し、チップサイズをより小さくしてもよい。同様に、いくつかの実施形態では、ＳＲＡＭ２０４の少なくとも一部（例えば、ＳＲＡＭセルのアレイ）およびプロセッサ２０２は、互いに積み重ねられる、すなわち異なる平面に積み重ねられる。例えば、ＳＲＡＭ２０４（例えば、ＳＲＡＭセルのアレイ）は、チップサイズをさらに縮小するためにプロセッサ２０２の上方または下方に形成されてもよい。

【0033】

図３Ａは、いくつかの実施形態による、プロセッサ、ＳＲＡＭ、および周辺回路を有する例示的な半導体構造３００の概略的な平面図を示す。半導体構造３００は、第１の半導体構造１０２の一例であってもよい。半導体構造３００は、ＳＲＡＭ２０４および周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）と同じ基板上にプロセッサ２０２を含むことができ、ＳＲＡＭ２０４および周辺回路と同じ論理プロセスを使用して製造される。プロセッサ２０２は、いくつか例を挙げると、ＣＰＵ、ＧＰＵ、ＤＳＰ、アプリケーションプロセッサ、ベースバンドプロセッサのうちの１つまたは複数を含むことができる。ＳＲＡＭ２０４および周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）の両方をプロセッサ２０２の外部に配置することができる。例えば、図３ＡはＳＲＡＭ２０４の例示的なレイアウトを示し、ＳＲＡＭセルのアレイがプロセッサ２０２の外部にある半導体構造３００内の複数の別個の領域に分散されている。半導体構造３００は、例えば、行デコーダ２０８、列デコーダ２１０、および任意の他の適切なデバイスを含む、ＤＲＡＭ２０６を制御および感知するためのすべての周辺回路を含むことができる。図３Ａは、周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）およびＳＲＡＭ２０４がプロセッサ２０２の外側の同じ平面上の異なる領域に形成される周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）の例示的なレイアウトを示す。いくつかの実施形態では、周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）、ＳＲＡＭ２０４（例えば、ＳＲＡＭセルのアレイ）、およびプロセッサ２０２の少なくともいくつかは、互いに積み重ねられる、すなわち異なる平面に積み重ねられることが理解される。例えば、ＳＲＡＭ２０４（例えば、ＳＲＡＭセルのアレイ）を周辺回路の上下に形成し、チップサイズをより小さくしてもよい。

【0034】

図３Ｂは、いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造３０１の概略的な平面図を示す。半導体構造３０１は、第２の半導体構造１０４の一例であってもよい。すべての周辺回路（例えば、行デコーダ２０８、列デコーダ２１０）を半導体構造３０１から（例えば、半導体構造３００に）遠ざけることによって、半導体構造３０１内のＤＲＡＭ２０６のサイズ（例えば、ＤＲＡＭセルの数）を大きくすることができる。

【0035】

図４Ａは、いくつかの実施形態による、例示的な半導体デバイス４００の断面を示す。図１Ａに関して上述した半導体デバイス１００の一例として、半導体デバイス４００は、第１の半導体構造４０２と、第１の半導体構造４０２の上に積層された第２の半導体構造４０４とを含む接合チップである。いくつかの実施形態によれば、第１の半導体構造４０２と第２の半導体構造４０４は、間の接合界面４０６で接合される。図４Ａに示すように、第１の半導体構造４０２は、シリコン（例えば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板４０８を含むことができる。

【0036】

半導体デバイス４００の第１の半導体構造４０２は、基板４０８の上方にデバイス層４１０を含むことができる。半導体デバイス４００内の構成要素の空間的関係をさらに示すために、図４Ａではｘ軸およびｙ軸が追加されていることに留意されたい。基板４０８は、ｘ方向（横方向または幅の方向）に横方向に延びる２つの横方向面（例えば、上面および底面）を有する。本明細書で使用される場合、１つの構成要素（例えば、層またはデバイス）が半導体デバイス（例えば、半導体デバイス４００）の別の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」であるかどうかは、基板がｙ方向において半導体デバイスの最も低い平面に位置するとき、ｙ方向（垂直方向または厚さの方向）において半導体デバイスの基板（例えば、基板４０８）に対して判定される。空間的な関係を説明するため同一概念が本開示全体にわたって適用される。

【0037】

いくつかの実施形態では、デバイス層４１０は、基板４０８上のプロセッサ４１２と、基板４０８上およびプロセッサ４１２の外側のＳＲＡＭセルのアレイ４１４とを含む。いくつかの実施形態では、デバイス層４１０は、基板４０８上およびプロセッサ４１２の外側に周辺回路４１６をさらに含む。例えば、周辺回路４１６は、以下で詳細に説明するように、半導体デバイス４００のＤＲＡＭを制御および感知するための周辺回路の一部または全部であってもよい。いくつかの実施形態では、プロセッサ４１２は、詳細に上述したように、任意の適切な専用プロセッサおよび／またはＳｏＣを形成する複数のトランジスタ４１８を含む。いくつかの実施形態では、トランジスタ４１８はまた、例えば、半導体デバイス４００のキャッシュおよび／またはデータバッファとして使用されるＳＲＡＭセルのアレイ４１４を形成する。例えば、ＳＲＡＭセルのアレイ４１４は、プロセッサ４１２の内部命令キャッシュおよび／またはデータキャッシュとして機能することができる。ＳＲＡＭセルのアレイ４１４は、第１の半導体構造４０２内の複数の別個の領域に分散することができる。いくつかの実施形態では、トランジスタ４１８は、周辺回路４１６、すなわち、入力／出力バッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、およびセンス増幅器を含むがこれらに限定されない、ＤＲＡＭの動作を容易にするために使用される任意の適切なデジタル、アナログ、ならびに／または混合信号制御および感知回路をさらに形成する。

【0038】

トランジスタ４１８は、基板４０８「上」に形成することができ、トランジスタ４１８の全体または一部は、基板４０８内に（例えば、基板４０８の上面の下方）および／または基板４０８上に直接形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタ４１８のソース領域およびドレイン領域）も基板４０８内に形成することができる。いくつかの実施形態によれば、トランジスタ４１８は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で高速である。

【0039】

いくつかの実施形態では、半導体デバイス４００の第１の半導体構造４０２は、プロセッサ４１２およびＳＲＡＭセルのアレイ４１４（および存在する場合は周辺回路４１６）との間で電気信号を転送するために、デバイス層４１０の上方に相互接続層４２０をさらに含む。相互接続層４２０は、横方向相互接続線および垂直相互接続アクセス（ビア）接点を含む複数の相互接続（本明細書では「接点」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）の相互接続およびバックエンドオブライン（ＢＥＯＬ）の相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層４２０は、相互接続線およびビア接点が形成され得る１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。すなわち、相互接続層４２０は、複数のＩＬＤ層内に相互接続線およびビア接点を含むことができる。相互接続層４２０内の相互接続線およびビア接点は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。相互接続層４２０内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ－ｋ）誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、デバイス層４１０内のデバイスは、相互接続層４２０内の相互接続を介して互いに電気的に接続される。例えば、ＳＲＡＭセルのアレイ４１４は、相互接続層４２０を介してプロセッサ４１２に電気的に接続されてもよい。

【0040】

図４Ａに示すように、半導体デバイス４００の第１の半導体構造４０２は、接合界面４０６において、かつ相互接続層４２０およびデバイス層４１０（プロセッサ４１２およびＳＲＡＭセルのアレイ４１４を含む）の上方に接合層４２２をさらに含むことができる。接合層４２２は、複数の接合接点４２４と、接合接点４２４を電気的に絶縁する誘電体とを含むことができる。接合接点４２４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。接合層４２２の残りのエリアは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合接点４２４および接合層４２２内の周囲の誘電体は、ハイブリッド接合に使用することができる。

【0041】

同様に、図４Ａに示すように、半導体デバイス４００の第２の半導体構造４０４はまた、接合界面４０６および第１の半導体構造４０２の接合層４２２の上方に、接合層４２６を含むことができる。接合層４２６は、複数の接合接点４２８と、接合接点４２８を電気的に絶縁する誘電体とを含むことができる。接合接点４２８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。接合層４２６の残りのエリアは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合接点４２８および接合層４２６内の周囲の誘電体は、ハイブリッド接合に使用することができる。いくつかの実施形態によれば、接合接点４２８は、接合界面４０６で接合接点４２４と接触している。

【0042】

上述したように、第２の半導体構造４０４は、接合界面４０６において第１の半導体構造４０２の上部に対面させて接合することができる。いくつかの実施形態では、接合界面４０６は、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属接合および誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、接合層４２２と４２６との間に配置される。いくつかの実施形態では、接合界面４０６は、接合層４２２および４２６が出会い接合される場所である。実際には、接合界面４０６は、第１の半導体構造４０２の接合層４２２の上面および第２の半導体構造４０４の接合層４２６の底面を含む特定の厚さを有する層とすることができる。

【0043】

いくつかの実施形態では、半導体デバイス４００の第２の半導体構造４０４は、電気信号を転送するために接合層４２６の上方に相互接続層４３０をさらに含む。相互接続層４３０は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層４３０内の相互接続はまた、ビット線接点およびワード線接点などのローカルな相互接続を含む。相互接続層４３０は、相互接続ラインおよびビア接点が形成され得る１つまたは複数のＩＬＤ層をさらに含むことができる。相互接続層４３０内の相互接続線およびビア接点は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。相互接続層４３０内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。

【0044】

半導体デバイス４００の第２の半導体構造４０４は、相互接続層４３０および接合層４２６の上方にデバイス層４３２をさらに含むことができる。いくつかの実施形態では、デバイス層４３２は、相互接続層４３０および接合層４２６の上方にＤＲＡＭセルのアレイ４５０を含む。いくつかの実施形態では、各ＤＲＡＭセル４５０は、ＤＲＡＭ選択トランジスタ４３６およびキャパシタ４３８を含む。ＤＲＡＭセル４５０は、１つのトランジスタおよび１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。ＤＲＡＭセル４５０は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ４３６は、半導体層４３４「上」に形成され、ＤＲＡＭ選択トランジスタ４３６の全体または一部は、半導体層４３４内に（例えば、半導体層４３４の上面の下方）および／または半導体層４３４上に直接形成される。分離領域（例えば、ＳＴＩ）およびドープ領域（例えば、ＤＲＡＭ選択トランジスタ４３６のソース領域およびドレイン領域）も半導体層４３４内に形成することができる。いくつかの実施形態では、キャパシタ４３８はＤＲＡＭ選択トランジスタ４３６の下方に配置される。いくつかの実施形態によれば、各キャパシタ４３８は、その一方がそれぞれのＤＲＡＭ選択トランジスタ４３６の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ４３６の別のノードは、ＤＲＡＭのビット線４４０に電気的に接続される。各キャパシタ４３８の別の電極は、共通プレート４４２、例えば共通グランドに電気的に接続することができる。ＤＲＡＭセル４５０の構造および構成は、図４Ａの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。例えば、キャパシタ４３８は、プレーナキャパシタ、スタックキャパシタ、マルチフィンキャパシタ、シリンダキャパシタ、トレンチキャパシタ、または基板キャパシタであってもよい。

【0045】

いくつかの実施形態では、第２の半導体構造４０４は、デバイス層４３２の上方に配置された半導体層４３４をさらに含む。半導体層４３４は、ＤＲＡＭセルのアレイ４５０の上方で、それと接触することができる。半導体層４３４は、ＤＲＡＭ選択トランジスタ４３６がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層４３４は単結晶シリコンを含む。いくつかの実施形態では、半導体層４３４は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層４３４はまた、分離領域およびドープ領域を（例えば、ＤＲＡＭ選択トランジスタ４３６のソースおよびドレインとして）含むことができる。

【0046】

図４Ａに示すように、半導体デバイス４００の第２の半導体構造４０４は、半導体層４３４の上方にパッドアウト相互接続層４４４をさらに含むことができる。パッドアウト相互接続層４４４は、１つまたは複数のＩＬＤ層に相互接続、例えばコンタクトパッド４４６を含むことができる。パッドアウト相互接続層４４４および相互接続層４３０は、半導体層４３４の両側に形成することができる。いくつかの実施形態では、パッドアウト相互接続層４４４内の相互接続は、例えばパッドアウト目的のために、半導体デバイス４００と外部回路との間で電気信号を転送することができる。

【0047】

いくつかの実施形態では、第２の半導体構造４０４は、パッドアウト相互接続層４４４と相互接続層４３０および４２０とを電気的に接続するために、半導体層４３４を貫通して延在する１つまたは複数の接点４４８をさらに含む。結果として、プロセッサ４１２およびＳＲＡＭセルのアレイ４１４（およびもしあれば周辺回路４１６）は、相互接続層４３０および４２０ならびに接合接点４２８および４２４を介してＤＲＡＭセルのアレイ４５０に電気的に接続することができる。さらに、プロセッサ４１２、ＳＲＡＭセルのアレイ４１４、およびＤＲＡＭセルのアレイ４５０は、接点４４８およびパッドアウト相互接続層４４４を介して外部回路に電気的に接続することができる。

【0048】

図４Ｂは、いくつかの実施形態による、別の例示的な半導体デバイス４０１の断面図を示す。図１Ｂに関して上述した半導体デバイス１０１の一例として、半導体デバイス４０１は、第２の半導体構造４０３と、第２の半導体構造４０３の上方に積層された第１の半導体構造４０５とを含む接合チップである。図４Ａで上述した半導体デバイス４００と同様に、半導体デバイス４０１は、プロセッサおよびＳＲＡＭを含む第１の半導体構造４０５とＤＲＡＭを含む第２の半導体構造４０３とが別々に形成され、接合界面４０７でｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される接合チップの例を表す。プロセッサおよびＳＲＡＭを含む第１の半導体構造４０２が、ＤＲＡＭを含む第２の半導体構造４０４の下にある、図４Ａで上述した半導体デバイス４００とは異なり、図４Ｂの半導体デバイス４０１は、ＤＲＡＭを含む第２の半導体構造４０３の上方に配置された、プロセッサ及びＳＲＡＭを含む第１の半導体構造４０５を含む。半導体デバイス４００および４０１の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下で繰り返され得ないことが理解される。

【0049】

半導体デバイス４０１の第２の半導体構造４０３は、基板４０９と、基板４０９の上方のデバイス層４１１とを含むことができる。デバイス層４１１は、基板４０９上にＤＲＡＭセルのアレイ４４９を含むことができる。いくつかの実施形態では、各ＤＲＡＭセル４４９は、ＤＲＡＭ選択トランジスタ４１３およびキャパシタ４１５を含む。ＤＲＡＭセル４４９は、１つのトランジスタおよび１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。ＤＲＡＭセル４４９は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ４１３は基板４０９「上」に形成され、ＤＲＡＭ選択トランジスタ４１３の全体または一部は、基板４０９内および／または基板４０９上に直接形成される。いくつかの実施形態では、キャパシタ４１５は、ＤＲＡＭ選択トランジスタ４１３の上方に配置される。いくつかの実施形態によれば、各キャパシタ４１５は、その一方がそれぞれのＤＲＡＭ選択トランジスタ４１３の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ４１３の別のノードは、ＤＲＡＭのビット線４１７に電気的に接続される。各キャパシタ４１５の別の電極は、共通プレート４１９、例えば共通グランドに電気的に接続することができる。ＤＲＡＭセル４４９の構造および構成は、図４Ｂの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。

【0050】

いくつかの実施形態では、半導体デバイス４０１の第２の半導体構造４０３はまた、ＤＲＡＭセルのアレイ４４９との間で電気信号を転送するために、デバイス層４１１の上方に相互接続層４２１を含む。相互接続層４２１は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層４２１内の相互接続はまた、ビット線接点およびワード線接点などのローカルな相互接続を含む。いくつかの実施形態では、半導体デバイス４０１の第２の半導体構造４０３は、接合界面４０７、ならびに相互接続層４２１およびデバイス層４１１の上方に、接合層４２３をさらに含む。接合層４２３は、複数の接合接点４２５と、接合接点４２５を取り囲み、電気的に絶縁する誘電体とを含むことができる。

【0051】

図４Ｂに示すように、半導体デバイス４０１の第１の半導体構造４０５は、接合界面４０７に、また接合層４２３の上方に、別の接合層４５１を含む。接合層４５１は、複数の接合接点４２７と、接合接点４２７を取り囲み、電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態によれば、接合接点４２７は、接合界面４０７で接合接点４２５と接触している。いくつかの実施形態では、半導体デバイス４０１の第１の半導体構造４０５は、電気信号を転送するために接合層４５１の上方に相互接続層４２９をも含む。相互接続層４２９は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。

【0052】

半導体デバイス４０１の第１の半導体構造４０５は、相互接続層４２９および接合層４５１の上方にデバイス層４３１をさらに含むことができる。いくつかの実施形態では、デバイス層４３１は、相互接続層４２９および接合層４５１の上方のプロセッサ４３５と、相互接続層４２９および接合層４５１の上方で、プロセッサ４３５の外側のＳＲＡＭセルのアレイ４３７とを含む。いくつかの実施形態では、デバイス層４３１は、相互接続層４２９および接合層４５１の上方で、プロセッサ４３５の外側に周辺回路４３９をさらに含む。例えば、周辺回路４３９は、ＤＲＡＭセルのアレイ４４９を制御および感知するための周辺回路の一部または全体であってもよい。いくつかの実施形態では、デバイス層４３１内のデバイスは、相互接続層４２９内の相互接続を介して互いに電気的に接続される。例えば、ＳＲＡＭセルのアレイ４３７は、相互接続層４２９を介してプロセッサ４３５に電気的に接続されてもよい。

【0053】

いくつかの実施形態では、プロセッサ４３５は、任意の適切な専用プロセッサおよび／またはＳｏＣを形成する複数のトランジスタ４４１を含む。トランジスタ４４１は、半導体層４３３の「上に」形成することができ、トランジスタ４４１の全体または一部は、半導体層４３３内におよび／または半導体層４３３上に直接形成される。分離領域（例えば、ＳＴＩ）およびドープ領域（例えば、トランジスタ４４１のソース領域およびドレイン領域）も半導体層４３３内に形成することができる。トランジスタ４４１は、ＳＲＡＭセルのアレイ４３７（および、もしあれば周辺回路４３９）を形成することができる。いくつかの実施形態によれば、トランジスタ４４１は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で高速である。

【0054】

いくつかの実施形態では、第１の半導体構造４０５は、デバイス層４３１の上方に配置された半導体層４３３をさらに含む。半導体層４３３は、プロセッサ４３５およびＳＲＡＭセルのアレイ４３７の上方でそれと接触することができる。半導体層４３３は、トランジスタ４４１がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層４３３は単結晶シリコンを含む。いくつかの実施形態では、半導体層４３３は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層４３３はまた、分離領域およびドープ領域を含むことができる。

【0055】

図４Ｂに示すように、半導体デバイス４０１の第１の半導体構造４０５は、半導体層４３３の上方にパッドアウト相互接続層４４３をさらに含むことができる。パッドアウト相互接続層４４３は、１つまたは複数のＩＬＤ層に相互接続、例えばコンタクトパッド４４５を含むことができる。いくつかの実施形態では、パッドアウト相互接続層４４３内の相互接続は、例えばパッドアウト目的のために、半導体デバイス４０１と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第１の半導体構造４０５は、パッドアウト相互接続層４４３と相互接続層４２９および４２１とを電気的に接続するために半導体層４３３を貫通して延在する１つまたは複数の接点４４７をさらに含む。結果として、プロセッサ４３５およびＳＲＡＭセルのアレイ４３７（およびもしあれば周辺回路４３９）はまた、相互接続層４２９および４２１、ならびに接合接点４２７および４２５を介してＤＲＡＭセルのアレイ４４９に電気的に接続することができる。さらに、プロセッサ４３５、ＳＲＡＭセルのアレイ４３７、およびＤＲＡＭセルのアレイ４４９は、接点４４７およびパッドアウト相互接続層４４３を介して外部回路に電気的に接続することができる。

【0056】

図５Ａは、いくつかの実施形態による、さらに別の例示的な半導体デバイス５００の断面図を示す。図４Ａで上述した半導体デバイス４００と同様に、半導体デバイス５００は、プロセッサ５１２およびＳＲＡＭセルのアレイ５１４を有する第１の半導体構造５０２と、第１の半導体構造５０２の上方にＤＲＡＭセルのアレイ５３６を有する第２の半導体構造５０４とを含む接合チップの例を表している。周辺回路４１６が第１の半導体構造４０２内にあるが第２の半導体構造４０４内にはない、図４Ａで上述した半導体デバイス４００とは異なり、周辺回路５３８は、ＤＲＡＭセルのアレイ５３６が形成される第２の半導体構造５０４内に形成される。図４Ａで上述した半導体デバイス４００と同様に、半導体デバイス５００の第１の半導体構造５０２および第２の半導体構造５０４は、図５Ａに示すように、接合界面５０６でｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。半導体デバイス４００および５００の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下では繰り返され得ないことが理解される。

【0057】

半導体デバイス５００の第１の半導体構造５０２は、基板５０８の上方にデバイス層５１０を含むことができる。いくつかの実施形態では、デバイス層５１０は、基板５０８上のプロセッサ５１２と、基板５０８上およびプロセッサ５１２の外側のＳＲＡＭセルのアレイ５１４とを含む。いくつかの実施形態では、プロセッサ５１２は、詳細に上述したように、任意の適切な専用プロセッサおよび／またはＳｏＣを形成する複数のトランジスタ５１８を含む。いくつかの実施形態では、トランジスタ５１８はまた、例えば、半導体デバイス５００のキャッシュおよび／またはデータバッファとして使用されるＳＲＡＭセルのアレイ５１４を形成する。

【0058】

いくつかの実施形態では、半導体デバイス５００の第１の半導体構造５０２はまた、プロセッサ５１２とＳＲＡＭセルのアレイ５１４との間で電気信号を転送するために、デバイス層５１０の上方に相互接続層５２０を含む。相互接続層５２０は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、半導体デバイス５００の第１の半導体構造５０２は、接合界面５０６において、かつ相互接続層５２０およびデバイス層５１０（プロセッサ５１２およびＳＲＡＭセルのアレイ５１４を含む）の上方に接合層５２２をさらに含む。接合層５２２は、複数の接合接点５２４と、接合接点５２４を取り囲み、電気的に絶縁する誘電体とを含むことができる。

【0059】

同様に、図５Ａに示すように、半導体デバイス５００の第２の半導体構造５０４はまた、接合界面５０６および第１の半導体構造５０２の接合層５２２の上方に、接合層５２６を含むことができる。接合層５２６は、複数の接合接点５２８と、接合接点５２８を電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態によれば、接合接点５２８は、接合界面５０６で接合接点５２４と接触している。いくつかの実施形態では、半導体デバイス５００の第２の半導体構造５０４は、電気信号を転送するために接合層５２６の上方に相互接続層５３０をも含む。相互接続層５３０は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。

【0060】

半導体デバイス５００の第２の半導体構造５０４は、相互接続層５３０および接合層５２６の上方にデバイス層５３２をさらに含むことができる。いくつかの実施形態では、デバイス層５３２は、相互接続層５３０および接合層５２６の上方にＤＲＡＭセルのアレイ５３６を含む。いくつかの実施形態では、各ＤＲＡＭセル５３６は、ＤＲＡＭ選択トランジスタ５４０およびキャパシタ５４２を含む。ＤＲＡＭセル５３６は、１つのトランジスタおよび１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。ＤＲＡＭセル５３６は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ５４０は、半導体層５３４「上」に形成され、ＤＲＡＭ選択トランジスタ５４０の全体または一部は、半導体層５３４内に（例えば、半導体層５３４の上面の下方）および／または半導体層５３４上に直接形成される。分離領域（例えば、ＳＴＩ）およびドープ領域（例えば、ＤＲＡＭ選択トランジスタ５４０のソース領域およびドレイン領域）も半導体層５３４内に形成することができる。いくつかの実施形態では、キャパシタ５４２はＤＲＡＭ選択トランジスタ５４０の下方に配置される。いくつかの実施形態によれば、各キャパシタ５４２は、その一方がそれぞれのＤＲＡＭ選択トランジスタ５４０の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ５４０の別のノードは、ＤＲＡＭのビット線５４４に電気的に接続される。各キャパシタ５４２の別の電極は、共通プレート５４６、例えば共通グランドに電気的に接続することができる。ＤＲＡＭセル５３６の構造および構成は、図５Ａの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。

【0061】

いくつかの実施形態では、デバイス層５３２は、相互接続層５３０および接合層５２６の上方で、ＤＲＡＭセルのアレイ５３６の外側にある周辺回路５３８をさらに含む。例えば、周辺回路５３８は、ＤＲＡＭセルのアレイ５３６を制御および感知するための周辺回路の一部または全体であってもよい。いくつかの実施形態では、周辺回路５３８は、入力／出力バッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、およびセンス増幅器を含むがこれらに限定されないＤＲＡＭセルのアレイ５３６の動作を容易にするために使用される、任意の適切なデジタル、アナログ、ならびに／または混合信号制御および感知回路を形成する、複数のトランジスタ５４８を含む。周辺回路５３８およびＤＲＡＭセルのアレイ５３６は、相互接続層５３０の相互接続を介して電気的に接続することができる。

【0062】

いくつかの実施形態では、第２の半導体構造５０４は、デバイス層５３２の上方に配置された半導体層５３４をさらに含む。半導体層５３４は、ＤＲＡＭセルのアレイ５３６の上方で、それと接触することができる。半導体層５３４は、トランジスタ５４８およびＤＲＡＭ選択トランジスタ５４０がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層５３４は単結晶シリコンを含む。いくつかの実施形態では、半導体層５３４は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層５３４はまた、分離領域およびドープ領域を含むことができる。

【0063】

図５Ａに示すように、半導体デバイス５００の第２の半導体構造５０４は、半導体層５３４の上にパッドアウト相互接続層５５０をさらに含むことができる。パッドアウト相互接続層５５０は、１つまたは複数のＩＬＤ層に相互接続、例えばコンタクトパッド５５２を含む。いくつかの実施形態では、パッドアウト相互接続層５５０内の相互接続は、例えばパッドアウト目的のために、半導体デバイス５００と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第２の半導体構造５０４は、パッドアウト相互接続層５５０と相互接続層５３０および５２０とを電気的に接続するために半導体層５３４を貫通して延在する１つまたは複数の接点５５４をさらに含む。結果として、プロセッサ５１２およびＳＲＡＭセルのアレイ５１４は、相互接続層５３０および５２０ならびに接合接点５２８および５２４を介してＤＲＡＭセルのアレイ５３６に電気的に接続することができる。さらに、プロセッサ５１２、ＳＲＡＭセルのアレイ５１４、およびＤＲＡＭセルのアレイ５３６は、接点５５４およびパッドアウト相互接続層５５０を介して外部回路に電気的に接続することができる。

【0064】

図５Ｂは、いくつかの実施形態による、さらに別の例示的な半導体デバイス５０１の断面図を示す。図１Ｂに関して上述した半導体デバイス１０１の一例として、半導体デバイス５０１は、第２の半導体構造５０３と、第２の半導体構造５０３の上に積層された第１の半導体構造５０５とを含む接合チップである。図５Ａで上述した半導体デバイス５００と同様に、半導体デバイス５０１は、プロセッサおよびＳＲＡＭを含む第１の半導体構造５０５と、周辺回路およびＤＲＡＭを含む第２の半導体構造５０３とが別々に形成され、接合界面５０７でｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される接合チップの例を表す。プロセッサおよびＳＲＡＭを含む第１の半導体構造５０２が、周辺回路およびＤＲＡＭを含む第２の半導体構造５０４の下にある、図５Ａで上述した半導体デバイス５００とは異なり、図５Ｂの半導体デバイス５０１は、周辺回路およびＤＲＡＭを含む第２の半導体構造５０３の上方に配置された、プロセッサ及びＳＲＡＭを含む第１の半導体構造５０５を含む。半導体デバイス５００および５０１の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下では繰り返され得ないことが理解される。

【0065】

半導体デバイス５０１の第２の半導体構造５０３は、基板５０９と、基板５０９の上方のデバイス層５１１とを含むことができる。デバイス層５１１は、基板５０９上にＤＲＡＭセルのアレイ５１３を含むことができる。いくつかの実施形態では、各ＤＲＡＭセル５１３は、ＤＲＡＭ選択トランジスタ５１７およびキャパシタ５１９を含む。ＤＲＡＭセル５１３は、１つのトランジスタおよび１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。ＤＲＡＭセル５１３は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ５１７は基板５０９「上」に形成され、ＤＲＡＭ選択トランジスタ５１７の全体または一部は基板５０９内および／または基板５０９上に直接形成される。いくつかの実施形態では、キャパシタ５１９は、ＤＲＡＭ選択トランジスタ５１７の上方に配置される。いくつかの実施形態によれば、各キャパシタ５１９は、その一方がそれぞれのＤＲＡＭ選択トランジスタ５１７の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ５１７の別のノードは、ＤＲＡＭのビット線５２１に電気的に接続される。各キャパシタ５１９の別の電極は、共通プレート５２３、例えば共通グランドに電気的に接続することができる。ＤＲＡＭセル５１３の構造および構成は、図５Ｂの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。

【0066】

いくつかの実施形態では、デバイス層５１１は、基板５０９上およびＤＲＡＭセルのアレイ５１３の外側に周辺回路５１５をさらに含む。例えば、周辺回路５１５は、ＤＲＡＭセルのアレイ５１３を制御および感知するための周辺回路の一部または全体であってもよい。いくつかの実施形態では、周辺回路５１５は、入力／出力バッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、およびセンス増幅器を含むがこれらに限定されないＤＲＡＭセルのアレイ５１３の動作を容易にするために使用される、任意の適切なデジタル、アナログ、ならびに／または混合信号制御および感知回路を形成する、複数のトランジスタ５２５を含む。

【0067】

いくつかの実施形態では、半導体デバイス５０１の第２の半導体構造５０３はまた、ＤＲＡＭセルのアレイ５１３との間で電気信号を転送するために、デバイス層５１１の上方に相互接続層５２７を含む。相互接続層５２７は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層５２７内の相互接続はまた、ビット線接点およびワード線接点などのローカルな相互接続を含む。周辺回路５１５およびＤＲＡＭセルのアレイ５１３は、相互接続層５２７の相互接続を介して電気的に接続することができる。いくつかの実施形態では、半導体デバイス５０１の第２の半導体構造５０３は、接合界面５０７、ならびに相互接続層５２７およびデバイス層５１１の上方に、接合層５２９をさらに含む。接合層５２９は、複数の接合接点５３１と、接合接点５３１を取り囲み、電気的に絶縁する誘電体とを含むことができる。

【0068】

図５Ｂに示すように、半導体デバイス５０１の第１の半導体構造５０５は、接合界面５０７に、また接合層５２９の上方に、別の接合層５３３を含む。接合層５３３は、複数の接合接点５３５と、接合接点５３５を取り囲み、電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態によれば、接合接点５３５は、接合界面５０７で接合接点５３１と接触している。いくつかの実施形態では、半導体デバイス５０１の第１の半導体構造５０５は、電気信号を転送するために接合層５３３の上方に相互接続層５３７をも含む。相互接続層５３７は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。

【0069】

半導体デバイス５０１の第１の半導体構造５０５は、相互接続層５３７および接合層５３３の上方にデバイス層５３９をさらに含むことができる。いくつかの実施形態では、デバイス層５３９は、相互接続層５３７および接合層５３３の上方のプロセッサ５４３と、相互接続層５３７および接合層５３３の上方かつプロセッサ５４３の外側のＳＲＡＭセルのアレイ５４５とを含む。いくつかの実施形態では、デバイス層５３９内のデバイスは、相互接続層５３７内の相互接続を介して互いに電気的に接続される。例えば、ＳＲＡＭセルのアレイ５４５は、相互接続層５３７を介してプロセッサ５４３に電気的に接続されてもよい。

【0070】

いくつかの実施形態では、プロセッサ５４３は、任意の適切な専用プロセッサおよび／またはＳｏＣを形成する複数のトランジスタ５４７を含む。トランジスタ５４７は、半導体層５４１の「上に」形成することができ、トランジスタ５４７の全体または一部は、半導体層５４１内におよび／または半導体層５４１上に直接形成される。分離領域（例えば、ＳＴＩ）およびドープ領域（例えば、トランジスタ５４７のソース領域およびドレイン領域）も半導体層５４１内に形成することができる。トランジスタ５４７はまた、ＳＲＡＭセルのアレイ５４５を形成することができる。いくつかの実施形態によれば、トランジスタ５４７は、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で高速である。

【0071】

いくつかの実施形態では、第１の半導体構造５０５は、デバイス層５３９の上方に配置された半導体層５４１をさらに含む。半導体層５４１は、プロセッサ５４３およびＳＲＡＭセルのアレイ５４５の上方でそれと接触することができる。半導体層５４１は、トランジスタ５４７がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層５４１は単結晶シリコンを含む。いくつかの実施形態では、半導体層５４１は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層５４１はまた、分離領域およびドープ領域を含むことができる。

【0072】

図５Ｂに示すように、半導体デバイス５０１の第１の半導体構造５０５は、半導体層５４１の上方にパッドアウト相互接続層５４９をさらに含むことができる。パッドアウト相互接続層５４９は、１つまたは複数のＩＬＤ層に相互接続、例えばコンタクトパッド５５１を含むことができる。いくつかの実施形態では、パッドアウト相互接続層５４９内の相互接続は、例えばパッドアウト目的のために、半導体デバイス５０１と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第１の半導体構造５０５は、パッドアウト相互接続層５４９と相互接続層５３７および５２７とを電気的に接続するために半導体層５４１を貫通して延在する１つまたは複数の接点５５３をさらに含む。結果として、プロセッサ５４３およびＳＲＡＭセルのアレイ５４５は、相互接続層５３７および５２７ならびに接合接点５３５および５３１を介してＤＲＡＭセルのアレイ５１３に電気的に接続することができる。さらに、プロセッサ５４３、ＳＲＡＭセルのアレイ５４５、およびＤＲＡＭセルのアレイ５１３は、接点５５３およびパッドアウト相互接続層５４９を介して外部回路に電気的に接続することができる。

【0073】

図６Ａおよび図６Ｂは、いくつかの実施形態による、プロセッサ、ＳＲＡＭ、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。図７Ａ～図７Ｃは、いくつかの実施形態による、ＤＲＡＭ、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。図８Ａおよび図８Ｂは、いくつかの実施形態による、例示的な半導体デバイスを形成するための製造プロセスを示す。図９Ａ～図９Ｃは、いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。図１０Ａ～図１０Ｃは、いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。図１１は、いくつかの実施形態による、半導体デバイスを形成するための例示的な方法１１００のフローチャートである。図１２は、いくつかの実施形態による、半導体デバイスを形成するための別の例示的な方法１２００のフローチャートである。図６Ａ、図６Ｂ、図７Ａ～図７Ｃ、図８Ａ、図８Ｂ、図９Ａ～図９Ｃ、図１０Ａ～図１０Ｃ、図１１、および図１２に示す半導体デバイスの例は、それぞれ図４Ａ、図４Ｂ、図５Ａ、および図５Ｂに示す半導体デバイス４００、４０１、５００、５０１を含む。図６Ａ、図６Ｂ、図７Ａ～図７Ｃ、図８Ａ、図８Ｂ、図９Ａ～図９Ｃ、図１０Ａ～図１０Ｃ、図１１、および図１２を一緒に説明する。方法１１００および１２００に示される動作は網羅的なものではないこと、および図示された動作のいずれかの前、後、または間に、他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に、または図１１および図１２に示す順序とは異なる順序で実行されてもよい。

【0074】

図６Ａおよび図６Ｂに示すように、プロセッサと、ＳＲＡＭセルのアレイと、周辺回路と、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造が形成される。図７Ａ～図７Ｃに示すように、ＤＲＡＭセルのアレイ、周辺回路、および複数の第２の接合接点を含む第２の接合層を含む第２の半導体構造が形成される。図８Ａおよび図８Ｂに示すように、第１の半導体構造および第２の半導体構造は、第１の接合接点が接合界面で第２の接合接点と接触するように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。

【0075】

図１１を参照すると、方法１１００は動作１１０２で開始し、それにおいては複数の第１の半導体構造が第１のウェハ上に形成される。第１の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハはシリコンウェハとすることができる。いくつかの実施形態では、複数の第１の半導体構造を形成するために、プロセッサおよびＳＲＡＭセルのアレイが第１のウェハ上に形成される。いくつかの実施形態では、プロセッサおよびＳＲＡＭセルのアレイを形成するために、複数のトランジスタが第１のウェハ上に形成される。いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路も第１のウェハ上に形成される。

【0076】

図９Ａに示すように、複数の第１の半導体構造９０６が第１のウェハ９０２上に形成される。第１のウェハ９０２は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第１のウェハ９０２の各ショットは、１つ以上の第１の半導体構造９０６を含む。図６Ａおよび図６Ｂは、第１の半導体構造９０６の形成の一例を示す。

【0077】

図６Ａに示すように、複数のトランジスタ６０４がシリコン基板６０２（第１のウェハ９０２の一部として、例えばシリコンウェハ）上に形成される。トランジスタ６０４は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ６０４のソース領域および／またはドレイン領域として機能するイオン注入および／または熱拡散によってシリコン基板６０２内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、乾式／湿式エッチングおよび薄膜堆積によってシリコン基板６０２内に形成される。トランジスタ６０４は、シリコン基板６０２上にデバイス層６０６を形成することができる。いくつかの実施形態では、デバイス層６０６は、プロセッサ６０８、ＳＲＡＭセルのアレイ６１０、および周辺回路６１２を含む。

【0078】

方法１１００は、図１１に示すように、動作１１０４に進み、これにおいて、第１の相互接続層が、プロセッサおよびＳＲＡＭセルのアレイの上方に形成される。第１の相互接続層は、１つまたは複数のＩＬＤ層において、第１の複数の相互接続を含むことができる。図６Ｂに示すように、相互接続層６１４は、プロセッサ６０８およびＳＲＡＭセルのアレイ６１０を含むデバイス層６０６の上方に形成することができる。相互接続層６１４は、デバイス層６０６との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬおよび／またはＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層６１４は、複数のプロセスで形成された複数のＩＬＤ層および相互接続をその中に含む。例えば、相互接続層６１４内の相互接続は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、乾式／湿式エッチング、または任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図６Ｂに示すＩＬＤ層および相互接続は、集合的に相互接続層６１４と呼ぶことができる。

【0079】

方法１１００は、図１１に示すように、動作１１０６に進み、これにおいて、第１の相互接続層の上方に第１の接合層が形成される。第１の接合層は、複数の第１の接合接点を含むことができる。図６Ｂに示すように、接合層６１６が相互接続層６１４の上方に形成される。接合層６１６は、誘電体によって囲まれた複数の接合接点６１８を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、相互接続層６１４の上面に、誘電体層が堆積される。次に、パターニング工程を使用して誘電体層を貫通する接点ホールを最初にパターニングすること（例えば、誘電体層内の誘電体材料のフォトリソグラフィおよび乾式／湿式エッチング）によって、接合接点６１８を、誘電体層を貫通し、相互接続層６１４内の相互接続に接触させて、形成することができる。接点ホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前にバリア層、接着層、および／またはシード層を堆積することを含む。

【0080】

方法１１００は、図１１に示すように、動作１１０８に進み、これにおいて、複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハはシリコンウェハとすることができる。いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイが第２のウェハ上に形成される。いくつかの実施形態では、ＤＲＡＭセルのアレイを形成するために、複数のトランジスタが第２のウェハ上に形成され、複数のキャパシタがトランジスタの少なくともいくつかの上方に接触して形成される。いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路も第２のウェハ上に形成される。

【0081】

図９Ａに示すように、複数の第２の半導体構造９０８が第２のウェハ９０４上に形成される。第２のウェハ９０４は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第２のウェハ９０４の各ショットは、１つ以上の第２の半導体構造９０８を含む。図７Ａ～図７Ｃは、第２の半導体構造９０８の形成の一例を示す。

【0082】

図７Ａに示すように、複数のトランジスタ７０４がシリコン基板７０２（第２のウェハ９０４の一部として、例えばシリコンウェハ）上に形成される。トランジスタ７０４は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ７０４のソース領域および／またはドレイン領域として機能するイオン注入および／または熱拡散によってシリコン基板７０２内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、乾式／湿式エッチングおよび薄膜堆積によってシリコン基板７０２内に形成される。

【0083】

図７Ｂに示すように、複数のキャパシタ７０６がトランジスタ７０４の少なくともいくつか、すなわちＤＲＡＭ選択トランジスタの上方に、それに接触して形成される。各キャパシタ７０６は、例えば、キャパシタ７０６の一方の電極をそれぞれのＤＲＡＭ選択トランジスタの一方のノードに電気的に接続することによって、１Ｔ１Ｃメモリセルを形成するためにそれぞれのＤＲＡＭ選択トランジスタと位置合わせされるようにフォトリソグラフィによってパターニングすることができる。いくつかの実施形態では、ＤＲＡＭ選択トランジスタおよびキャパシタ７０６を電気的に接続するために、ビット線７０７および共通プレート７０９も形成される。キャパシタ７０６は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。これにより、ＤＲＡＭセルのアレイ７１０（ＤＲＡＭ選択トランジスタおよびキャパシタ７０６をそれぞれ有する）と、周辺回路７１１（ＤＲＡＭ選択トランジスタ以外のトランジスタ７０４を有する）とを含むデバイス層７０８が、形成される。

【0084】

方法１１００は、図１１に示すように、動作１１１０に進み、これにおいて、第２の相互接続層がＤＲＡＭセルのアレイの上方に形成される。第２の相互接続層は、１つまたは複数のＩＬＤ層において、第２の複数の相互接続を含むことができる。図７Ｃに示すように、相互接続層７１４は、ＤＲＡＭセルのアレイ７１０の上方に形成することができる。相互接続層７１４は、ＤＲＡＭセルのアレイ７１０（および存在する場合は周辺回路７１１）との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬおよび／またはＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層７１４は、複数のプロセスで形成された複数のＩＬＤ層および相互接続をその中に含む。例えば、相互接続層７１４内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、乾式／湿式エッチング、または任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図７Ｃに示すＩＬＤ層および相互接続は、集合的に相互接続層７１４と呼ぶことができる。

【0085】

方法１１００は、図１１に示すように、動作１１１２に進み、これにおいて、第２の接合層が第２の相互接続層の上に形成される。第２の接合層は、複数の第２の接合接点を含むことができる。図７Ｃに示すように、接合層７１６が相互接続層７１４の上方に形成される。接合層７１６は、誘電体によって囲まれた複数の接合接点７１８を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、相互接続層７１４の上面に、誘電体層が堆積される。次に、パターニング工程を使用して誘電体層を貫通する接点ホールを最初にパターニングすること（例えば、誘電体層内の誘電体材料のフォトリソグラフィおよび乾式／湿式エッチング）によって、接合接点７１８を、誘電体層を貫通し、相互接続層７１４内の相互接続に接触させて、形成することができる。接点ホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前に接着（接着）層、バリア層、および／またはシード層を堆積することを含む。

【0086】

方法１１００は、図１１に示すように、動作１１１４に進み、これにおいて、第１の半導体構造のうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つに接合されるように、第１のウェハおよび第２のウェハがｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。第１の半導体構造の第１の接合接点は、接合界面において第２の半導体構造の第２の接合接点と接触している。接合はハイブリッド接合とすることができる。いくつかの実施形態では、第２の半導体構造は、接合後に第１の半導体構造の上方にある。いくつかの実施形態では、第１の半導体構造は、接合後に第２の半導体構造の上方にある。

【0087】

図９Ｂに示すように、第１のウェハ９０２および第２のウェハ９０４は、第１の半導体構造９０６の少なくとも一つが接合界面９０９で第２の半導体構造９０８の少なくとも一つに接合されるように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。図９Ｂに示すように、第１のウェハ９０２は接合後に第２のウェハ９０４の上方にあるが、いくつかの実施形態では、第２のウェハ９０４は接合後に第１のウェハ９０２の上方にあってもよいことが理解される。図８Ａは、接合された第１の半導体構造９０６および第２の半導体構造９０８の形成の一例を示す。

【0088】

図８Ａに示すように、シリコン基板７０２およびその上に形成された構成要素（例えば、ＤＲＡＭセルのアレイ７１０を含むデバイス層７１２）は、上下逆さまに反転される。下向きの接合層７１６は、上向きの接合層６１６と接合され、すなわちｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合され、それによって（図８Ｂに示すように）接合界面８０２を形成する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、および／または熱処理が、接合前に接合面に適用される。図８Ａには示されていないが、シリコン基板６０２およびその上に形成された構成要素（例えば、プロセッサ６０８、ＳＲＡＭセルのアレイ６１０、および周辺回路６１２を含むデバイス層６０６）は、上下を反転させることができ、下向きの接合層６１６は、上向きの接合層７１６と接合され、すなわちｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合され、それによって接合界面８０２を形成することができる。接合後、接合層７１６内の接合接点７１８および接合層６１６内の接合接点６１８は、デバイス層７１２（例えば、その中のＤＲＡＭセルのアレイ７１０）がデバイス層６０６（例えば、その中のプロセッサ６０８、ＳＲＡＭセルのアレイ６１０、および周辺回路６１２）に電気的に接続され得るように、整列され、互いに接触する。接合チップでは、デバイス層６０６（例えば、その中のプロセッサ６０８、ＳＲＡＭセルのアレイ６１０、および周辺回路６１２）は、デバイス層７１２（例えば、その中のＤＲＡＭセルのアレイ７１０）の上方または下方のいずれかにあってもよいことが理解される。それにもかかわらず、図８Ｂに示すように、接合後にデバイス層６０６（例えば、その中のプロセッサ６０８、ＳＲＡＭセルのアレイ６１０、および周辺回路６１２）とデバイス層７１２（例えば、その中のＤＲＡＭセルのアレイ７１０）との間に接合界面８０２を形成することができる。図８Ａのデバイス層７１２は（図７Ｃに示すように）周辺回路７１１を含まないが、いくつかの実施形態では、周辺回路７１１は、接合チップ内のデバイス層７１２の一部として含まれてもよいことが理解される。図８Ａのデバイス層６０６は周辺回路６１２を含むが、いくつかの実施形態では、周辺回路６１２は、接合チップ内のデバイス層６０６の一部として含まれなくてもよいことがさらに理解される。

【0089】

方法１１００は、図１１に示すように、動作１１１６に進み、これにおいて、第１のウェハまたは第２のウェハが薄くされて半導体層が形成される。いくつかの実施形態では、接合後の第２の半導体構造の第２のウェハの上方にある第１の半導体構造の第１のウェハは、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第１の半導体構造の第１のウェハの上方にある第２の半導体構造の第２のウェハは、半導体層を形成するために薄くされる。

【0090】

図８Ｂに示すように、接合チップ上部の基板（例えば、図８Ａに示すシリコン基板７０２）は薄くされ、その結果、薄くされた上部基板は、半導体層８０４、例えば単結晶シリコン層として、機能することができる。薄くされた基板の厚さは、約２００ｎｍ～約５μｍ、例えば２００ｎｍ～５μｍ、または約１５０ｎｍ～約５０μｍ、例えば１５０ｎｍ～５０μｍであり得る。シリコン基板７０２は、ウェハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって、薄くすることができる。シリコン基板６０２が接合チップの上部の基板である場合、シリコン基板６０２を薄くすることによって別の半導体層を形成することができることが理解される。

【0091】

方法１１００は、図１１に示すように、動作１１１８に進み、これにおいて、パッドアウト相互接続層が半導体層の上方に形成される。図８Ｂに示すように、半導体層８０４（薄くされた上部基板）の上方にパッドアウト相互接続層８０６が形成される。パッドアウト相互接続層８０６は、１つまたは複数のＩＬＤ層に形成されたパッド接点８０８などの相互接続を含むことができる。パッド接点８０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合および薄化の後、例えば乾式／湿式エッチングとそれに続く導電性材料の堆積によって、半導体層８０４を通って垂直に延びる接点８１０が形成される。接点８１０は、パッドアウト相互接続層８０６内の相互接続と接触することができる。

【0092】

方法１１００は、図１１に示すように、動作１１２０に進み、これにおいて、接合された第１および第２のウェハがダイシングされて、複数のダイになる。ダイのうちの少なくとも１つは、接合された第１の半導体構造と第２の半導体構造を含む。図９Ｃに示すように、（図９Ｂに示すように）接合された第１のウェハ９０２と第２のウェハ９０４は、複数のダイ９１２にダイシングされる。ダイ９１２の少なくとも一つは、接合された第１の半導体構造９０６および第２の半導体構造９０８を含む。いくつかの実施形態では、接合された第１のウェハ９０２と第２のウェハ９０４の各ショットは、ウェハ・レーザ・ダイシングおよび／または機械的ダイシング技術を使用してスクライブラインに沿って、接合された第１のウェハ９０２と第２のウェハ９０４から切断され、それによってそれぞれのダイ９１２になる。ダイ９１２は、接合された第１の半導体構造９０６および第２の半導体構造９０８、例えば、図８Ｂに示すような接合構造を含むことができる。

【0093】

図９Ａ～図９Ｃおよび図１１に関して上述したようなダイシング前のウェハレベル接合に基づくパッケージング方式の代わりに、図１０Ａ～図１０Ｃおよび図１２は、いくつかの実施形態による、ダイシング後のダイレベル接合に基づく別のパッケージング方式を示す。図１２の方法１２００の動作１１０２、１１０４、および１１０６は、図１１の方法１１００に関して上述されているので、繰り返しはしない。図１０Ａに示すように、複数の第１の半導体構造１００６が第１のウェハ１００２上に形成される。第１のウェハ１００２は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第１のウェハ１００２の各ショットは、１つ以上の第１の半導体構造１００６を含む。図６Ａおよび図６Ｂは、第１の半導体構造１００６の形成の一例を示す。

【0094】

方法１２００は、図１２に示すように、動作１２０２に進み、これにおいて、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含むように、第１のウェハが複数の第１のダイにダイシングされる。図１０Ｂに示すように、（図１０Ａに示すような）第１のウェハ１００２は、少なくとも１つのダイ１０１０が第１の半導体構造１００６を含むように、複数のダイ１０１０にダイシングされる。いくつかの実施形態では、第１のウェハ１００２の各ショットは、ウェハ・レーザ・ダイシングおよび／または機械的ダイシング技術を使用してスクライブラインに沿って第１のウェハ１００２から切断され、それによってそれぞれのダイ１０１０になる。ダイ１０１０は、第１の半導体構造１００６、例えば、図６Ｂに示すような構造を含むことができる。

【0095】

図１２の方法１２００の動作１１０８、１１１０、および１１１２は、図１１の方法１１００に関して上述されているので、繰り返しはしない。図１０Ａに示すように、複数の第２の半導体構造１００８が第２のウェハ１００４上に形成される。第２のウェハ１００４は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第２のウェハ１００４の各ショットは、１つ以上の第２の半導体構造１００８を含む。図７Ａ～図７Ｃは、第２の半導体構造１００８の形成の一例を示す。

【0096】

方法１２００は、図１２に示すように、動作１２０４に進み、これにおいて、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含むように、第２のウェハが複数の第２のダイにダイシングされる。図１０Ｂに示すように、（図１０Ａに示すような）第２のウェハ１００４は、少なくとも１つのダイ１０１２が第２の半導体構造１００８を含むように、複数のダイ１０１２にダイシングされる。いくつかの実施形態では、第２のウェハ１００４の各ショットは、ウェハ・レーザ・ダイシングおよび／または機械的ダイシング技術を使用してスクライブラインに沿って第２のウェハ１００４から切断され、それによってそれぞれのダイ１０１２になる。ダイ１０１２は、第２の半導体構造１００８、例えば、図７Ｃに示すような構造を含むことができる。

【0097】

方法１２００は、図１２に示すように、動作１２０６に進み、これにおいて、第１の半導体構造が第２の半導体構造に接合されるように、第１のダイおよび第２のダイがｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。第１の半導体構造の第１の接合接点は、接合界面において第２の半導体構造の第２の接合接点と接触している。図１０Ｃに示すように、第１の半導体構造１００６を含むダイ１０１０、および第２の半導体構造１００８を含むダイ１０１２は、第１の半導体構造１００６が接合界面１０１４で第２の半導体構造１００８に接合されるように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。図１０Ｃに示すように、第１の半導体構造１００６は接合後に第２の半導体構造１００８の上方にあるが、いくつかの実施形態では、第２の半導体構造１００８は接合後に第１の半導体構造１００６の上方にあってもよいことが理解される。図８Ａは、接合された第１の半導体構造１００６および第２の半導体構造１００８の形成の一例を示す。

【0098】

方法１２００は、図１２に示すように、動作１２０８に進み、これにおいて、第１のウェハまたは第２のウェハが薄くされて半導体層が形成される。いくつかの実施形態では、接合後の第２の半導体構造の第２のウェハの上方にある第１の半導体構造の第１のウェハは、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第１の半導体構造の第１のウェハの上方にある第２の半導体構造の第２のウェハは、半導体層を形成するために薄くされる。

【0099】

図８Ｂに示すように、接合チップ上部の基板（例えば、図８Ａに示すシリコン基板７０２）は薄くされ、その結果、薄くされた上部基板は、半導体層８０４、例えば単結晶シリコン層として、機能することができる。薄くされた基板の厚さは、約２００ｎｍ～約５μｍ、例えば２００ｎｍ～５μｍ、または約１５０ｎｍ～約５０μｍ、例えば１５０ｎｍ～５０μｍであり得る。シリコン基板７０２は、ウェハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって、薄くすることができる。シリコン基板６０２が接合チップの上部の基板である場合、シリコン基板６０２を薄くすることによって別の半導体層を形成することができることが理解される。

【0100】

方法１２００は、図１２に示すように、動作１２１０に進み、これにおいて、パッドアウト相互接続層が半導体層の上方に形成される。図８Ｂに示すように、半導体層８０４（薄くされた上部基板）の上方にパッドアウト相互接続層８０６が形成される。パッドアウト相互接続層８０６は、１つまたは複数のＩＬＤ層に形成されたパッド接点８０８などの相互接続を含むことができる。パッド接点８０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合および薄化の後、例えば乾式／湿式エッチングとそれに続く導電性材料の堆積によって、半導体層８０４を通って垂直に延びる接点８１０が形成される。接点８１０は、パッドアウト相互接続層８０６内の相互接続と接触することができる。

【0101】

本開示の一態様によれば、半導体デバイスは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造を含む。半導体デバイスはまた、ＤＲＡＭセルのアレイを含む第２の半導体構造と、複数の第２の接合接点を含む第２の接合層とを含む。半導体デバイスは、第１の接合層と第２の接合層との接合界面をさらに含む。第１の接合接点は、接合界面において第２の接合接点と接触している。

【0102】

いくつかの実施形態では、第１の半導体構造は、基板と、基板上のプロセッサと、基板上およびプロセッサの外側のＳＲＡＭセルのアレイと、プロセッサおよびＳＲＡＭセルのアレイの上方の第１の接合層とを含む。

【0103】

いくつかの実施形態では、第２の半導体構造は、第１の接合層の上方の第２の接合層と、第２の接合層の上方のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上方にあり、ＤＲＡＭセルのアレイと接触している半導体層とを含む。

【0104】

いくつかの実施形態では、半導体デバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態では、半導体層は単結晶シリコンを含む。

【0105】

いくつかの実施形態では、第２の半導体構造は、基板と、基板上のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上方の第２の接合層とを含む。

【0106】

いくつかの実施形態では、第１の半導体構造は、第２の接合層の上方の第１の接合層と、第１の接合層の上方のプロセッサと、第１の接合層の上方かつ１つまたは複数のプロセッサの外側にあるＳＲＡＭセルのアレイと、プロセッサおよびＳＲＡＭセルのアレイの上方にあり、プロセッサおよびＳＲＡＭセルのアレイと接触する半導体層とを含む。

【0107】

いくつかの実施形態では、半導体デバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態では、半導体層は単結晶シリコンを含む。

【0108】

いくつかの実施形態では、第１の半導体構造は、ＤＲＡＭセルのアレイの周辺回路をさらに含む。いくつかの実施形態では、第２の半導体構造は、ＤＲＡＭセルのアレイの周辺回路をさらに含む。

【0109】

いくつかの実施形態では、第１の半導体構造は、第１の接合層とプロセッサとの間に垂直に第１の相互接続層を含み、第２の半導体構造は、第２の接合層とＤＲＡＭセルのアレイとの間に垂直に第２の相互接続層を含む。

【0110】

いくつかの実施形態では、プロセッサは、第１および第２の相互接続層ならびに第１および第２の接合接点を介して、ＤＲＡＭセルのアレイに電気的に接続されている。

【0111】

いくつかの実施形態では、ＳＲＡＭセルのアレイは、第１および第２の相互接続層ならびに第１および第２の接合接点を介して、ＤＲＡＭセルのアレイに電気的に接続されている。

【0112】

いくつかの実施形態では、ＳＲＡＭセルのアレイは、第１の半導体構造内の複数の別個の領域に分散される。

【0113】

いくつかの実施形態では、各ＤＲＡＭセルはトランジスタおよびキャパシタを含む。

【0114】

本開示の別の態様によれば、半導体デバイスを形成するための方法が開示される。第１のウェハには、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第１の半導体構造のうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つに接合されるように、第１のウェハおよび第２のウェハがｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。第１の半導体構造の第１の接合接点は、接合界面において第２の半導体構造の第２の接合接点と接触している。接合された第１のウェハと第２のウェハは、複数のダイにダイシングされる。ダイのうちの少なくとも１つは、接合された第１の半導体構造と第２の半導体構造を含む。

【0115】

いくつかの実施形態では、複数の第１の半導体構造を形成するために、プロセッサおよびＳＲＡＭセルのアレイが第１のウェハ上に形成され、第１の相互接続層がプロセッサおよびＳＲＡＭセルのアレイの上方に形成され、第１の接合層が第１の相互接続層の上方に形成される。いくつかの実施形態では、プロセッサおよびＳＲＡＭセルのアレイを形成するために、複数のトランジスタが第１のウェハ上に形成される。

【0116】

いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路が第１のウェハ上に形成される。

【0117】

いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイが第２のウェハ上に形成され、第２の相互接続層がＤＲＡＭセルのアレイの上方に形成され、第２の接合層が第２の相互接続層の上方に形成される。

【0118】

いくつかの実施形態では、ＤＲＡＭセルのアレイを形成するために、複数のトランジスタが第２のウェハ上に形成され、複数のキャパシタがトランジスタの少なくともいくつかの上方に接触して形成される。

【0119】

いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路が第２のウェハ上に形成される。

【0120】

いくつかの実施形態では、第２の半導体構造は、接合後に第１の半導体構造の上方にある。いくつかの実施形態では、接合後、ダイシングの前に、第２のウェハが薄くされて半導体層が形成され、パッドアウト相互接続層が半導体層の上方に形成される。

【0121】

いくつかの実施形態では、第１の半導体構造は、接合後に第２の半導体構造の上方にある。いくつかの実施形態では、接合後、ダイシングの前に、第１のウェハが薄くされて半導体層が形成され、パッドアウト相互接続層が半導体層の上方に形成される。

【0122】

いくつかの実施形態では、接合はハイブリッド接合を含む。

【0123】

本開示のさらに別の態様によれば、半導体デバイスを形成するための方法が開示される。第１のウェハには、複数の第１の半導体構造が形成されている。第１の半導体構造の少なくとも１つは、プロセッサと、ＳＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む。第１のウェハは、第１のダイのうちの少なくとも１つが第１の半導体構造のうちの少なくとも１つを含むように、複数の第１のダイにダイシングされる。複数の第２の半導体構造が第２のウェハ上に形成される。第２の半導体構造の少なくとも１つは、ＤＲＡＭセルのアレイと、複数の第２の接合接点を含む第２の接合層とを含む。第２のウェハは、第２のダイのうちの少なくとも１つが第２の半導体構造のうちの少なくとも１つを含むように、複数の第２のダイにダイシングされる。第１のダイおよび第２のダイは、第１の半導体構造が第２の半導体構造に接合されるように、ｆａｃｅ－ｔｏ－ｆａｃｅ方式で接合される。第１の半導体構造の第１の接合接点は、接合界面において第２の半導体構造の第２の接合接点と接触している。

【0124】

いくつかの実施形態では、複数の第１の半導体構造を形成するために、プロセッサおよびＳＲＡＭセルのアレイが第１のウェハ上に形成され、第１の相互接続層がプロセッサおよびＳＲＡＭセルのアレイの上方に形成され、第１の接合層が第１の相互接続層の上方に形成される。いくつかの実施形態では、プロセッサおよびＳＲＡＭセルのアレイを形成するために、複数のトランジスタが第１のウェハ上に形成される。

【0125】

いくつかの実施形態では、複数の第１の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路が第１のウェハ上に形成される。

【0126】

いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイが第２のウェハ上に形成され、第２の相互接続層がＤＲＡＭセルのアレイの上方に形成され、第２の接合層が第２の相互接続層の上方に形成される。

【0127】

いくつかの実施形態では、ＤＲＡＭセルのアレイを形成するために、複数のトランジスタが第２のウェハ上に形成され、複数のキャパシタがトランジスタの少なくともいくつかの上方に接触して形成される。

【0128】

いくつかの実施形態では、複数の第２の半導体構造を形成するために、ＤＲＡＭセルのアレイの周辺回路が第２のウェハ上に形成される。

【0129】

いくつかの実施形態では、第２の半導体構造は、接合後に第１の半導体構造の上方にある。いくつかの実施形態では、第２のウェハは、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上方に形成される。

【0130】

いくつかの実施形態では、第１の半導体構造は、接合後に第２の半導体構造の上方にある。いくつかの実施形態では、第１のウェハは、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上方に形成される。

【0131】

いくつかの実施形態では、接合はハイブリッド接合を含む。

【0132】

特定の実施形態の前述の説明は、本開示の一般的な性質をかなり明らかにするので、他者は、当業者の技術の範囲内の知識を適用することによって、本開示の全般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。

【0133】

本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書で任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定めることができる。

【0134】

発明の概要および要約のセクションは、発明者によって企図される、本開示の１つまたは複数でありすべてであることはない例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図するものではない。

【0135】

本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定められるべきである。

【図1A】

【図1B】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図11】

【図12】