特許 7487926 シリコンスピン量子ビットデバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-13

(45)【発行日】2024-05-21

(54)【発明の名称】シリコンスピン量子ビットデバイス及びその製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20240514BHJP

   H01L 21/336 20060101ALI20240514BHJP

   H01L 29/78 20060101ALI20240514BHJP

【ＦＩ】

H01L29/06 601Q

H01L29/78

【請求項の数】 9

(21)【出願番号】P 2020084433

(22)【出願日】2020-05-13

(65)【公開番号】P2021180235

(43)【公開日】2021-11-18

【審査請求日】2023-02-15

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、文部科学省、科学技術試験研究委託事業「量子情報処理に関するネットワーク型研究拠点」（業務項目『６［基礎基盤研究（５）］シリコン量子ビットによる量子計算機向け大規模集積回路の実現』再委託研究開発、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(72)【発明者】

【氏名】森 貴洋

(72)【発明者】

【氏名】八木下 淳史

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２０１５－０５０１９６（ＪＰ，Ａ）

【文献】特表２０１２－５２７７７６（ＪＰ，Ａ）

【文献】特開平８－０２３０８６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

トンネル電界効果トランジスタと量子ビット間結合器と量子ゲート操作機構とを有するシリコンスピン量子ビットデバイスの製造方法であって、
シリコン膜において前記トンネル電界効果トランジスタのチャネル領域が形成される部分と前記量子ビット間結合器に接する部分を覆うようにダミーゲートを形成し、当該ダミーゲートを用いて、前記トンネル電界効果トランジスタの少なくとも一部に対して、前記量子ビット間結合器と前記量子ゲート操作機構とのうち少なくともいずれかをセルフアラインにて形成する製造方法。

【請求項2】

前記ダミーゲートは、シリコン基板の上且つ前記シリコン膜の下に仮に形成された仮形成膜及び前記シリコン膜の側面の一部を挟んで支持するように形成され、
前記ダミーゲートを形成後、前記仮形成膜を除去することで前記シリコン膜の下に中空部分を形成し、当該中空部分に前記量子ゲート操作機構を埋め込み形成する
請求項１記載の製造方法。

【請求項3】

前記ダミーゲートに基づき、前記量子ビット間結合器を形成するための溝を形成し、当該溝を用いて前記量子ビット間結合器を形成する
請求項１又は２記載の製造方法。

【請求項4】

前記ダミーゲートの平面レイアウトが、前記溝の平面レイアウトの一部である場合には、
前記ダミーゲート以外の溝部を形成し、
前記ダミーゲートを除去し、前記溝部を含む前記溝を形成し、
前記ダミーゲートの平面レイアウト形状と前記溝の平面レイアウト形状が同じ形状である場合には、
前記ダミーゲートを除去することで、前記溝を形成する
請求項３記載の製造方法。

【請求項5】

前記チャネル領域に接するように前記溝内にポリシリコンを埋め込み、当該ポリシリコンを単結晶化し、
前記チャネル領域と単結晶シリコンとに対して、ＩＥＴ（Iso-Electronic Trap）形成のためのイオン注入を行う
請求項３又は４記載の製造方法。

【請求項6】

前記溝を用いて、前記チャネル領域の上に、当該チャネル領域の幅よりも広く且つ一部が前記量子ビット間結合器の上に、前記トンネル電界効果トランジスタのゲートを形成する
請求項３乃至５のいずれか１つ記載の製造方法。

【請求項7】

ゲート、ソース及びドレインを有するトンネル電界効果トランジスタと、
前記トンネル電界効果トランジスタの下に設けられた、スピン制御のための量子ゲート操作機構と、
前記トンネル電界効果トランジスタのチャネルを他の量子ビットデバイスに含まれるトンネル電界効果トランジスタのチャネルと結合するための量子ビット間結合器と、
を有し、
前記ゲートは、前記チャネルの幅よりも広く且つ一部が前記量子ビット間結合器の上に形成されている
シリコンスピン量子ビットデバイス。

【請求項8】

前記量子ビット間結合器が、スピンチェインを含む単結晶シリコンからなる
請求項７記載のシリコンスピン量子ビットデバイス。

【請求項9】

前記量子ビット間結合器が、強磁性体、フローティングメタルゲート、又は超伝導体からなる
請求項７記載のシリコンスピン量子ビットデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シリコンスピン量子ビットデバイス及びその製造方法に関する。

【背景技術】

【0002】

従来のシリコンスピン量子ビットデバイスの構成例を図１Ａに示す。図１Ａ左側に示すように、この従来構成例では、複数のトンネル電界効果トランジスタ（ＴＦＥＴ：Tunnel Field Effect Transistor）を量子ビット間結合器で連結することにより、誤り訂正（表面符号）実装を想定した２次元格子状ビット配置を実現しており、単位セルの周期的繰り返しで集積度向上が可能となっている。

【0003】

単位セルは、図１Ａ右側に示すように、ＴＦＥＴソース及びドレイン（読み出し機構）と、ソース及びドレインで挟まれたＴＦＥＴチャネルと、ゲート絶縁膜を介してＴＦＥＴチャネル上に形成されるＴＦＥＴゲートと、ＴＦＥＴチャネルの両側面に接する量子ビット間結合器と、ＴＦＥＴソース及びドレインとチャネルとの下部に設けられた量子ゲート操作機構とを含む。なお、量子ゲート操作機構とＴＦＥＴソース及びドレインとＴＦＥＴゲートとには、コンタクトが設けられている。

【0004】

しかしながら、このようなシリコンスピン量子ビットデバイスの具体的な製造方法は明らかではない。

【0005】

例えば、単結晶ＳｉからなるＴＦＥＴチャネルの真下に量子ゲート操作機構を形成することが求められているが、量子ゲート操作機構、ＴＦＥＴチャネルの順番で形成すると、図１Ｂに示すように合わせずれが生じてしまい、デバイス特性のばらつきが生じてしまう。また、微細化及び高集積化が困難になる。さらに、量子ゲート操作機構、ＴＦＥＴチャネルの順番で形成すると、ＴＦＥＴチャネルがポリシリコンになってしまい、スピン量子ビットの寿命が短くなってしまうという他の問題もある。

【0006】

また、ＴＦＥＴチャネルの両側面に量子ビット間結合器を形成することが求められているが、図１Ｃに示すように、ＴＦＥＴチャネルと量子ビット間結合器を別々に形成すると、合わせずれが生じてしまい、デバイス特性のばらつきが生じてしまう。また、微細化及び高集積化が困難になる。これらは両方共に同じ材料の場合もあるが、量子ビット間結合器は、他の材料を使用する場合もあり、さらにＴＦＥＴゲート形成の都合もあって、同時パターニング形成は困難である。

【0007】

さらに、ＴＦＥＴゲートを、ＴＦＥＴチャネルを含む他の構成要素の位置に合わせて形成することが求められているが、図１Ｄに示すように、ＴＦＥＴゲートを最後に形成すると、合わせずれが生じてしまい、デバイス特性のばらつきが生じてしまう。また、微細化及び高集積化が困難になる。ＴＦＥＴゲートの形成順番を入れ替えることも考えられるが、ＴＦＥＴチャネル（ＩＥＴ（Iso-Electronic Trap）等の量子井戸）形成より前にすることはできず、ＴＦＥＴソース及びドレインの形成においては高温の熱工程があるためＴＦＥＴチャネル形成より後にＴＦＥＴソース及びドレインの形成は困難であることから、形成順番の入れ替えも困難がある。

【0008】

また、ＴＦＥＴゲートに合わせずれや寸法ずれが生ずると、図１Ｅに示すように、ＴＦＥＴソース－ドレイン間にリーク電流が発生したり、量子ビット間結合器にもリーク電流が生じかねない。これでは、隣の量子ビット動作に悪影響を及ぼしかねない。

【0009】

さらに、図１Ｆに示すように、ＴＦＥＴゲートの合わせずれや寸法ずれがない理想的な場合、すなわち、リーク電流やクロストークによるスピンコヒーレンス破壊がない場合でも、量子ビット間結合器の長距離スピンコヒーレンスの維持が困難という問題があった。この問題が生じる理由は、量子ビット間結合器の材料中の欠陥や、汚染等から発生するノイズにより、量子ビット間結合器の材料中の電子スピンの状態が攪乱されてしまい、そのコヒーレンスを維持できなくなるためである。

【先行技術文献】

【非特許文献】

【0010】

【文献】Keiji Ono, Takahiro Mori & Satoshi Moriyama,"High-temperature operation of a silicon qubit", Nature Scientific Reports, 24, January 2019

【文献】科学技術振興機構ホームページ、＜https://www.jst.go.jp/stpp/q-leap/joho/pdf/information.pdf＞

【発明の概要】

【発明が解決しようとする課題】

【0011】

従って、本発明の目的は、一側面として、シリコンスピン量子ビットデバイスにおけるデバイス特性のばらつきを抑制するための製造方法を提供することである。

【0012】

また、本発明の別の目的は、一側面として、シリコンスピン量子ビットデバイスに含まれるトンネル電界効果トランジスタのゲートに起因するリーク電流を抑制するためのデバイス構造を提供することである。

【課題を解決するための手段】

【0013】

本発明に係る製造方法は、トンネル電界効果トランジスタと量子ビット間結合器と量子ゲート操作機構とを有するシリコンスピン量子ビットデバイスの製造方法であって、シリコン膜においてトンネル電界効果トランジスタのチャネル領域が形成される部分と量子ビット間結合器に接する部分を覆うようにダミーゲートを形成し、当該ダミーゲートを用いて、トンネル電界効果トランジスタの少なくとも一部に対して、量子ビット間結合器と量子ゲート操作機構とのうち少なくともいずれかをセルフアラインにて形成するものである。

【0014】

本発明に係るシリコンスピン量子ビットデバイスは、ゲート、ソース及びドレインを有するトンネル電界効果トランジスタと、トンネル電界効果トランジスタの下に設けられた、スピン制御のための量子ゲート操作機構と、トンネル電界効果トランジスタのチャネルを他の量子ビットデバイスに含まれるトンネル電界効果トランジスタのチャネルと結合するための量子ビット間結合器とを有する。そして、上記ゲートは、チャネルの幅よりも広く且つ一部が量子ビット間結合器の上に形成されているものである。

【発明の効果】

【0015】

一側面に係る製造方法によれば、シリコンスピン量子ビットデバイスにおけるデバイス特性のばらつきを抑制できるようになる。

【0016】

また、一側面に係るシリコンスピン量子ビットデバイスによれば、トンネル電界効果トランジスタのゲートに起因するリーク電流を抑制できるようになる。

【図面の簡単な説明】

【0017】

【図1A】図１Ａは、従来技術の問題を説明するための図である。

【図1B】図１Ｂは、従来技術の問題を説明するための図である。

【図1C】図１Ｃは、従来技術の問題を説明するための図である。

【図1D】図１Ｄは、従来技術の問題を説明するための図である。

【図1E】図１Ｅは、従来技術の問題を説明するための図である。

【図1F】図１Ｆは、従来技術の問題を説明するための図である。

【図2A】図２Ａは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2B】図２Ｂは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2C】図２Ｃは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2D】図２Ｄは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2E】図２Ｅは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2F】図２Ｆは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2G】図２Ｇは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2H】図２Ｈは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2I】図２Ｉは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2J】図２Ｊは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2K】図２Ｋは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2L】図２Ｌは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2M】図２Ｍは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2N】図２Ｎは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図2O】図２Ｏは、本発明の第１の実施の形態における製造方法を説明するための図である。

【図3】図３は、微小磁石によるスピン量子ドット操作の概念を説明するための図である。

【図4】図４は、第１の実施の形態における構成を説明するための図である。

【図5】図５は、第１の実施の形態における構成及び効果を説明するための図である。

【図6】図６は、第２の実施の形態における構成を説明するための図である。

【図7】図７は、第３の実施の形態における構成を説明するための図である。

【図8】図８は、第４の実施の形態における構成を説明するための図である。

【発明を実施するための形態】

【0018】

［実施の形態１］
図２Ａ乃至図２Ｏを用いて、本実施の形態に係るシリコンスピン量子ビットデバイスの製造方法を説明する。

【0019】

まず、図２Ａに示すように、例えば３００ｍｍ径のシリコンウエハ上に、厚さ３０ｎｍのＳｉＧｅ膜（Ｇｅ濃度～３０％）、厚さ４０ｎｍのＳｉ膜を順次エピダキシャル成長させる。その上に、ハードマスクとしてＳｉＮ膜を３０ｎｍ、ＣＶＤ（Chemical Vapor Deposition）成膜する。

【0020】

次に、図２Ｂに示すように、素子領域と、素子分離（ＳＴＩ：Shallow Trench Isolation）領域とを形成する。例えば、液浸露光装置を用いて、幅５０ｎｍ、長さ４５０ｎｍの素子領域のパターンを形成し、素子分離領域のＳｉＮ膜、Ｓｉ膜、ＳｉＧｅ膜及びＳｉ基板（深さ１５０ｎｍまで）をＲＩＥ（Reactive Ion Etching）でエッチングし、ＳＴＩ絶縁膜として厚さ３００ｎｍ程度のＨＤＰ（High-Density Plasma）－ＳｉＯ₂を堆積し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。

【0021】

次に、図２Ｃに示すように、ＳＴＩ絶縁膜をＲＩＥにてエッチバック（リセス）し、素子領域のＳｉＮ膜、Ｓｉ膜及びＳｉＧｅ膜の側面を露出させる。

【0022】

さらに、図２Ｄに示すように、２ｎｍ程度の薄いゲート酸化膜を介してダミーゲート（ゲート長５０ｎｍ程度）を形成する。例えば、２ｎｍの熱酸化を行った後、厚さ２００ｎｍのポリシリコン（Poly-Si）をＣＶＤで堆積し、ＣＭＰで平坦化し、液浸リソグラフィとＲＩＥでパターニング加工する。このとき、ポリシリコンのダミーゲートが、素子領域（後でチャネルになる領域）をまたぐように形成し、ダミーゲートが素子領域の上面（ＳｉＮ）と側面（Ｓｉ及びＳｉＧｅ）に触れるようにする。

【0023】

さらに、ここでソース及びドレイン拡散層を形成する。例えば、図２Ｄにおいてダミーゲートの左側の素子領域にｐ＋拡散層（ソース）を形成し、図２Ｄにおいてダミーゲートの右側の素子領域にｎ＋拡散層（ドレイン）を形成する。このようにダミーゲートによって、ダミーゲート長だけ離れて、ソース及びドレインがセルフアライン（セルフアライメントとも呼ぶ）で形成される。Ｐ＋イオン注入条件は、例えば、Ｂoron、Tilt角＝７度、加速電圧＝１０ｋｅＶ、Dose量＝２×１０¹⁵ｃｍ^-2である。また、Ｎ＋イオン注入条件は、例えば、Ａｓ、Tilt角＝７度、加速電圧＝４０ｋｅＶ、Dose量＝２×１０¹⁵ｃｍ^-2であり、１０００℃のスパイクアニールを行って活性化する。

【0024】

次に、図２Ｅに示すように、例えば、ＨＣｌガスを用いてＳｉ膜の下のＳｉＧｅ膜を選択的に除去し、中空構造を造る。ここでは、ダミーゲートが、素子領域のＳｉＮ膜及びＳｉ膜を上面と両側面で挟むように支えて、デバイスが崩壊するのを防ぐようになっている。なお、公知のHorizontally stacked nanowire FETの製造においても、ＳｉＧｅを除去して中空構造を生成するが、そこではゲート溝内のＳｉＧｅを除去するものであり、ソース及びドレインを周りの絶縁膜材料で支えている点が本実施の形態とは異なる。

【0025】

その後、図２Ｆに示すように、素子領域におけるＳｉ膜の真下に、High-k絶縁膜と、量子ゲート操作機構としてのメタル材料とを、埋め込み形成する。例えば、ＡＬＤ（Atomic Level Deposition）により、５ｎｍのＨｆＯ₂を堆積し、ＣＶＤにより厚さ５ｎｍのＴｉＮ、１０ｎｍのＷ（タングステン）を順次堆積し、全面エッチバックと若干のＨＦ処理により、素子領域におけるＳｉ膜の真下にそれらを残す。このようにして、量子ゲート操作機構（ＨｆＯ₂、ＴｉＮ及びＷ）をＳｉ膜の真下にセルフアラインにて形成する。なお、Ｓｉ膜の下のソースドレイン領域では「ＨｆＯ₂／ＴｉＮ／Ｗ／ＴｉＮ／ＨｆＯ₂」の積層膜が形成される。また、Ｓｉ膜の下のチャネル領域（ダミーゲートの下の領域）では「ＨｆＯ₂（外側）／ＴｉＮ／Ｗ（芯）／ＴｉＮ／ＨｆＯ₂（外側）」の同心円状の積層膜が形成される。このように、ＨｆＯ₂が、チャネル下面、Ｓｉ基板上面、ダミーゲート側面に密着して形成される。

【0026】

このように、後にチャネルとなるＳｉ膜の真下に、薄いHigh-k絶縁膜を介して量子ゲート操作機構を形成することによって、ウエハ貼り合わせなど比して短距離でチャネルと量子ゲート操作機構を形成でき、量子ゲート操作効率が向上し、クロストークを防止できる。

【0027】

また、図２Ｇに示すように、素子領域の両端のＳｉＮ膜及びＳｉ膜を長さ１００ｎｍ程度ＲＩＥによりエッチング除去し、ＨｆＯ₂をＨＦにより除去する。これにより、素子領域の両端に量子ゲート操作機構（ＴｉＮ及びＷ）が張り出す形になる。

【0028】

さらに、図２Ｈに示すように、ＰＭＤ（Pre-Metal Dielectric-film）としてＣＶＤ－ＳｉＯ₂膜を３００ｎｍ堆積し、ＣＭＰで平坦化する。

【0029】

その後、図２Ｉに示すように、量子ビット間結合器（配線）を形成するための溝（ＱＣＴ：Qubits Connection Trench）を、リソグラフィとＲＩＥで形成する。ここで、量子ビット間結合器を形成するための溝ＱＣＴが、ダミーゲートにつながるように溝パターンを形成し、ＱＣＴ内でダミーゲートの側面が露出するようにする。なお、予めダミーゲートを、ＱＣＴと同じ形状にしておいてもよい。

【0030】

そして、図２Ｊに示すように、ダミーゲートをＣＤＥ（Chemical Dry Etching）により除去し、ＨＦ処理によってＱＣＴ内のＳｉ側面の酸化膜を除去することで、ＱＣＴ内において素子領域のＳｉ膜の側面が露出するようにする。ただし、ＨＦ処理時間などを調整することにより、Ｓｉ膜の側面を露出させるが、量子ゲート操作機構のメタル材料の側面はＨｆＯ₂で覆われているようにし、露出させない。

【0031】

このようにすることで、チャネルとなるＳｉ膜の側面と、後に量子ビット間結合器とが直接接するようになる。このため、デバイス特性ばらつきを低減でき、量子ビットの寿命を延ばすことができるようになる。

【0032】

その後、図２Ｋに示すように、量子ビット間結合器（配線）として、ポリシリコン（Poly-Si）を堆積し、全面エッチバックして、素子領域におけるＳｉ膜の表面と同じ高さ付近までリセスし、ＱＣＴ底部にポリシリコン配線を形成する。この後、６５０℃程度でＳＰＥ（Solid-Phase-Epitaxy。但し、金属誘起固相成長（ＭＩＬＣ：Metal-Induced Lateral Crystallization）法やレーザーアニール法を用いても良い）を行い、ポリシリコンを単結晶化させる。このように、ＱＣＴによるセルフアラインにて量子ビット間結合器が埋め込み形成される。

【0033】

このようにしてＳｉ単結晶による量子ビット間結合器が形成されるので、スピンの情報が壊れずに隣の量子ビットに伝わるという、量子ビット間結合の長距離スピンコヒーレンスの改善がなされるようになる。

【0034】

そして、図２Ｌに示すように、素子領域内のチャネルに該当する領域（ダミーゲートが形成されていた部分でありチャネル領域と呼ぶ）のハードマスク（ＳｉＮ膜）をＲＩＥで除去し、ＩＥＴ（Iso-Electronic Trap）形成のために、例えばＡｌ－Ｎをチャネル領域と量子ビット間結合器（配線）にイオン注入する。Ａｌの注入条件は、例えば、Tilt＝７度、加速電圧＝８ｋｅＶ、濃度＝５×１０¹³ｃｍ^-2、Ｎの注入条件は、例えば、Tilt＝７度、加速電圧＝１０ｋｅＶ、濃度＝５×１０¹³ｃｍ^-2である。ＩＥＴ安定化アニールを４５０℃にて数時間行う。このようにして、チャネル領域にはＩＥＴによる量子ビットが形成され、一方、量子ビット間結合器中にはスピンチェイン（Spin-chain。複数の電子スピンが水平方向に並んでおり、相互に量子的に結合されている状態にあるもの）が形成される。

【0035】

さらに、図２Ｍに示すように、チャネル領域の真上の領域と量子ビット間結合器の一部（チャネル領域の両端近傍）の上にセルフアラインで、且つ、ＱＣＴの上部に、High-kゲート絶縁膜及びメタルゲートを形成する。例えば、５ｎｍのＨｆＯ₂をＡＬＤで堆積し、５ｎｍのＴｉＮ、５０ｎｍのＷ（タングステン）をＣＶＤで堆積し、ＣＭＰで平坦化し、リソグラフィー及びＲＩＥでゲートをパターニングする。

【0036】

このとき、ゲートのパターン形状は、後に図４を用いて再度説明するように、両端からゲート中央に向かってくさび型にする。すなわち、ゲートの両端部が中央よりも幅が広く、チャネルの真上の領域と量子ビット間結合器の一部（チャネルの両端近傍）の上に、ＱＣＴによりセルフアラインでゲートパターンを形成する。言い換えれば、ゲート電極を、量子ビット間結合器に対してセルフアラインで、チャネル領域より量子ビット間結合器の方向に幅広になるように形成する。

【0037】

さらに、図２Ｎに示すように、厚さ１００ｎｍのＰＭＤ膜を堆積した後、厚さ２０ｎｍ程度のコバルト磁石（Co-magnet）をスパッタ成膜し、リソグラフィーとエッチングでパターン加工する。図２Ｎに示すように、２つのコバルト磁石は、ゲートの上部は空けて量子ビット間結合器の上部に配置される。

【0038】

その後、図２Ｏに示すように、コバルト磁石上にＰＭＤ－ＳｉＯ₂を１００ｎｍ程度堆積し、さらに、コンタクトホールをリソグラフィーとＲＩＥで形成し、ＣＶＤにより、Ｔｉ（５ｎｍ）／ＴｉＮ（２ｎｍ）／Ｗ（３００ｎｍ）を成膜する。そして、ＣＭＰで平坦化する。

【0039】

この後は通常のＬＳＩ（Large Scale Integrated circuit）形成と同様で、例えばＴｉ（２０ｎｍ）／ＴｉＮ（３０ｎｍ）／Ａｌ（２００ｎｍ）／ＴｉＮ（５０ｎｍ）配線をスパッタとリソグラフィ、ＲＩＥで形成し、層間絶縁膜ＰＳｉＯ（１００ｎｍ）／ＵＳＧ（２００ｎｍ）／ＰＳｉＮ（５００ｎｍ）を堆積形成して、４００℃のシンタ―アニール等を行う。

【0040】

このようにして製造されたデバイス構造における微小磁石（コバルト磁石）によるスピン量子ドット操作を、図３を用いてその概略を説明する。順に説明すると、まず量子ゲート操作機構にかかる交流電圧（マイクロ波）のため電子は左右に振動する。また、電子は垂直方向の交流磁場（横磁場）を感じる。これは、コバルト磁石によって、横方向磁場が不均一に分布しているためである。マイクロ波の周波数に対応するエネルギーが、外部磁場と縦磁場の和で決まるゼーマンエネルギーに等しいとき、電子スピン共鳴が発現し、スピンが回転する。

【0041】

このように、チャネル、量子ビット間結合器、量子ゲート操作機構、ソース及びドレイン（読み出し機構）及びゲートは、本実施の形態では全てセルフアラインで形成される。これによって、デバイス特性ばらつきを低減できる。また、これによって量子ビットの寿命を延ばすことができるようになる。結果として、シリコン量子ビットデバイスを微細化、高集積化、低コスト化が図られる。

【0042】

なお、セルフアラインは、ダミーゲートの様々な寄与がある。チャネルは、ダミーゲートによってＳｉ膜がカバーされていてダミーゲートを除去することでセルフアラインで形成される。量子ビット間結合器についても、ダミーゲートを用いて形成される溝ＱＣＴにてセルフアラインにて形成される。量子ゲート操作機構についても、ダミーゲートがＳｉＮ膜及びＳｉ膜を挟んで支持することで、ＳｉＧｅ膜が除去されてその部分にセルフアラインで埋め込み形成される。ゲートも、ダミーゲートを用いて形成される溝ＱＣＴにてセルフアラインにて形成される。ソース及びドレインも、基となる素子領域において、ダミーゲートによって、ソース、チャネル領域及びソース領域がセルフアラインにて分離形成される。

【0043】

図２Ｏに示したようなシリコンスピン量子ビットデバイスの主要部のみを図４に再度示す。このシリコンスピン量子ビットデバイスは、量子ゲート操作機構１０１と、量子ビット間結合器１０２及び１０３と、ソース１０４とドレイン１０５とゲート１０６とチャネル（見えず）とを含むトンネル電界効果トランジスタとを含む。

【0044】

量子ゲート操作機構１０１は、ＨｆＯ₂、ＴｉＮ及びＷ配線として線状に形成されている。ソース１０４は、量子ゲート操作機構１０１の上に、図４ではゲート１０６の右側に線状に形成されている。さらに、ドレイン１０５は、量子ゲート操作機構１０１の上に、図４ではゲート１０６の左側に線状に形成されている。ゲート１０６は、量子ゲート操作機構１０１の上のＳｉチャネルの上で、ソース１０４とドレイン１０５の間に形成されるが、一部が量子ビット間結合器１０２及び１０３の上部に張り出している。このため、ゲート１０６は、上から見れば、量子ビット間結合器１０２及び１０３から中央部に向けて先細りになり、量子ビット間結合器１０２及び１０３に向かって幅広になるくさび形である。ゲート１０６の下部には、チャネルがあり、その側面は量子ビット間結合器１０２及び１０３に接するようになっている。

【0045】

図４の上面図を図５に示す。ゲート１０６は、基本的には量子ゲート操作機構１０１の上のチャネルＳｉの上且つソース１０４とドレイン１０５との間に設けられているが、その幅はソース１０４及びドレイン１０５の幅よりも広い部分がある。すなわち、量子ビット間結合器１０２及び１０３に一部が重なるように形成されている。また、ＱＣＴでセルフアラインで形成されているので、量子ビット間結合器１０２及び１０３側にせり出した部分は、量子ビット間結合器１０２及び１０３と同様の形状を有する。このようなゲート１０６の形状により、ソース－ドレイン間のリーク電流、量子ビット間結合器１０２及び１０３へのリーク電流を防止することができる。

【0046】

［実施の形態２］
図６に、第２の実施の形態に係るスピン量子ビットデバイスの構成例を示す。デバイス構造は、第１の実施の形態とほぼ同様であるが、量子ビット間結合器に強磁性体を用いている。強磁性体材料は例えば磁性絶縁体のイットリウム・鉄・ガーネット（ＹＩＧ：Yttrium Iron Garnet）である。Magnetic dipole-dipole interactionにより複数の量子ビット‐強磁性体間をカップリングすることができる。

【0047】

製造方法についても第１の実施の形態と同様であるが、ＹＩＧ薄膜成膜方法の例としては有機金属分解法がある。金属の有機化合物を主成分とした溶液を塗布し、高温アニールする。但し、チャネルＩＥＴ形成前に行うことになる。

【0048】

他の材料例としては、Magnonic crystalもスピン間を結合する材料である。すなわちパーマロイ（ＦｅＮｉ、金属磁性体）、ホイスラー合金等を用いても良い。

【0049】

［実施の形態３］
図７に、第３の実施の形態に係るスピン量子ビットデバイスの構成例を示す。デバイス構造は、第１の実施の形態とほぼ同様であるが、量子ビット間結合器にゲート絶縁膜を介したフローティングメタルゲート（Floating-Metal Gate）を用いている。量子ビット間を容量的にカップリングすることができる。

【0050】

製造方法についてもほぼ第１の実施の形態と同様であるが、量子ビット間結合器を形成するための溝ＱＣＴに５ｎｍのＨｆＯ₂ゲート絶縁膜、ＴｉＮ及びＷメタルを堆積し、ＣＭＰで平坦化後、エッチバック及びＲＩＥによりリセスを行い、高さ調整を行う。

【0051】

［実施の形態４］
図８に、第４の実施の形態に係るスピン量子ビットデバイスの構成例を示す。デバイス構造は、第１の実施の形態とほぼ同様であるが、量子ビット間結合器に超伝導材料を用いている。超伝導体材料としては、例えば、Ｎｂ、Ｎｂ－Ｔｉ、Ｎｂ－Ａｌ等の単体またはそれらと半導体（Ｓｉ、ＩｎＳｂ、ＩｎＡｓ等）の積層膜である。

【0052】

製造方法は、スパッタや蒸着、ＣＶＤ等によりこれら材料を成膜し、イオンミリングやドライエッチング等でエッチバックし溝内に埋め込むようにする。

【0053】

以上本発明の実施の形態を説明したが、上で述べた実施の形態は、その主旨を沿った形で様々に変形可能である。例えば、ＳｉＧｅ膜は、後に量子ゲート操作機構を形成するために除去される仮形成膜であり、他の適切な材料（例えば、Ｇｅ）で形成することもある。

【0054】

また、デバイス特性ばらつきを抑制するためには、図１Ｂ乃至１Ｄで示した全ての合わせずれを無くすことが好ましいが、他の要件との関係等により、一部のみを上記実施の形態で述べた手法にて対処するようにしてもよい。また、上では典型的な材料を例示したに過ぎず、より好ましい材料が存在する場合には、それを用いても良い。さらに、同様の効果が得られる場合には、上で述べた手法とは異なる手法を採用して各工程を実現するようにしてもよい。

【0055】

以上述べた実施の形態をまとめると以下のようになる。

【0056】

本実施の形態に係る製造方法は、トンネル電界効果トランジスタと量子ビット間結合器と量子ゲート操作機構とを有するシリコンスピン量子ビットデバイスの製造方法であって、シリコン膜においてトンネル電界効果トランジスタのチャネル領域が形成される部分と量子ビット間結合器に接する部分を覆うようにダミーゲートを形成し、当該ダミーゲートを用いて、トンネル電界効果トランジスタの少なくとも一部に対して、量子ビット間結合器と量子ゲート操作機構とのうち少なくともいずれかをセルフアラインにて形成するものである。

【0057】

このようにダミーゲートを形成することで、構成要素の合わせずれを減じることができ、デバイス特性ばらつきを抑制できるようになる。これによって、シリコンスピン量子ビットデバイスを微細化、高集積化、低コスト化でき、量子ビットの寿命を延ばすことができるようになる。なお、例えば、量子ビット間結合器は、トンネル電界効果トランジスタのチャネル領域に対してセルフアラインで形成され、量子ゲート操作機構は、トンネル電界効果トランジスタの全体に対してセルフアラインで形成される。また、量子ビット間結合器は、量子ゲート操作機構の形成方法に依存せずに形成できる。

【0058】

また、上記ダミーゲートは、シリコン基板の上且つシリコン膜の下に仮に形成された仮形成膜及びシリコン膜の側面の一部を挟んで支持するように形成されるようにしてもよい。この場合、ダミーゲートを形成後、仮形成膜を除去することでシリコン膜の下に中空部分を形成し、当該中空部分に量子ゲート操作機構を埋め込み形成するようにしてもよい。

【0059】

このようにすることで、量子ゲート操作機構の合わせずれを抑制でき、デバイス特性ばらつきを抑制できる。特に、チャネルと量子ゲート操作機構との距離を短距離にすることができるので、量子ゲート操作効率が改善し、クロストークを防止できる。

【0060】

さらに、上記ダミーゲートに基づき、量子ビット間結合器を形成するための溝を形成し、当該溝を用いて量子ビット間結合器を形成するようにしてもよい。これによって、量子ビット間結合器の合わせずれを抑制でき、デバイス特性ばらつきを抑制できる。

【0061】

なお、上記ダミーゲートの平面レイアウト形状が、上記溝の平面レイアウト形状の一部である場合には、ダミーゲート以外の溝部を形成し、ダミーゲートを除去し、当該溝部を含む上記溝を形成するようにしてもよい。一方、ダミーゲートの平面レイアウト形状と上記溝の平面レイアウト形状が同じ形状である場合には、ダミーゲートを除去することで、上記溝を形成するようにしてもよい。ダミーゲートの形状には任意性があるが、溝形成を通じて量子ビット間結合器の形成にも大きく寄与する。

【0062】

さらに、チャネル領域に接するように上記溝内にポリシリコンを埋め込み、当該ポリシリコンを単結晶化し、チャネル領域と上記溝内の単結晶シリコンとに対して、ＩＥＴ（Iso-Electronic Trap）形成のためのイオン注入を行うようにしてもよい。スピンチェーンを含む単結晶配線が形成されることになるので、量子ビット間結合の長距離スピンコヒーレンスが改善する。すなわち、スピンの情報が壊れずに隣のデバイスに伝わるようになる。

【0063】

また、上記溝を用いて、チャネル領域の上に、当該チャネル領域の幅よりも広く且つ一部が量子ビット間結合器の上に、トンネル電界効果トランジスタのゲートを形成するようにしてもよい。ソースドレイン間のリーク電流等を抑制できるようになる。

【0064】

本実施の形態に係るシリコンスピン量子ビットデバイスは、（Ａ）ゲート、ソース及びドレインを有するトンネル電界効果トランジスタと、（Ｂ）トンネル電界効果トランジスタの下に設けられた、スピン制御のための量子ゲート操作機構と、（Ｃ）トンネル電界効果トランジスタのチャネルを他の量子ビットデバイスに含まれるトンネル電界効果トランジスタのチャネルと結合するための量子ビット間結合器とを有する。そして、上記ゲートは、チャネルの幅よりも広く且つ一部が量子ビット間結合器の上に形成される。

【0065】

これによって、ソースドレイン間のリーク電流や量子ビット間結合器へのリーク電流を抑制できるようになる。なお、量子ビット間結合器は、チャネルの側面にて接するような構成であっても良い。

【0066】

なお、上で述べた量子ビット間結合器が、スピンチェインを含む単結晶シリコンからなるようにしてもよい。これによって、量子ビット間結合の長距離スピンコヒーレンスが改善されるようになる。なお、チャネルと量子ビット間結合器とがＩＥＴ形成のためのイオン注入がなされて形成されていれば、量子ビット同士を結合しやすく、量子ビット間エンタングルメントを実現しやすくなる。

【0067】

さらに、上で述べた量子ビット間結合器が、強磁性体、フローティングメタルゲート、又は超伝導体からなるようにしてもよい。このような構成にても、量子ビット間結合の長距離スピンコヒーレンスが改善されるようになる。

【符号の説明】

【0068】

１０１ 量子ゲート操作機構
１０２，１０３ 量子ビット間結合器
１０４ ソース
１０５ ドレイン
１０６ ゲート

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図2L】

【図2M】

【図2N】

【図2O】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】