特許 7492410 画素回路及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-21

(45)【発行日】2024-05-29

(54)【発明の名称】画素回路及びその製造方法

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240522BHJP

   H01L 29/786 20060101ALI20240522BHJP

   H01L 21/336 20060101ALI20240522BHJP

【ＦＩ】

G09F9/30 338

H01L29/78 616S

H01L29/78 616V

H01L29/78 618B

H01L29/78 619A

【請求項の数】 9

(21)【出願番号】P 2020148560

(22)【出願日】2020-09-03

(65)【公開番号】P2022042894

(43)【公開日】2022-03-15

【審査請求日】2023-08-03

(73)【特許権者】

【識別番号】000004352

【氏名又は名称】日本放送協会

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100161148

【弁理士】

【氏名又は名称】福尾 誠

(74)【代理人】

【識別番号】100185225

【弁理士】

【氏名又は名称】齋藤 恭一

(72)【発明者】

【氏名】辻 博史

(72)【発明者】

【氏名】中田 充

(72)【発明者】

【氏名】武井 達哉

(72)【発明者】

【氏名】宮川 幹司

(72)【発明者】

【氏名】中嶋 宜樹

(72)【発明者】

【氏名】越智 元隆

(72)【発明者】

【氏名】西山 功兵

【審査官】石本 努

(56)【参考文献】

【文献】特開２０１９－１８６２７３（ＪＰ，Ａ）

【文献】特開２０１８－１３７４２２（ＪＰ，Ａ）

【文献】特開２０１６－１１１３２４（ＪＰ，Ａ）

【文献】特開２０１９－１４９５７４（ＪＰ，Ａ）

【文献】特開２０１５－１８１１５８（ＪＰ，Ａ）

【文献】特開２００８－２８７１１５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０２Ｆ１／１３４３－１／１３４５

１／１３５－１／１３６８

Ｇ０９Ｆ９／３０－９／４６

Ｈ０１Ｌ２１／３３６

２１／８２３２－２１／８２３８

２１／８２４９

２７／０６

２７／０７

２７／０８５－２７／０９２

２７／１１８

２９／７８６

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路において、
基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、前記酸化物半導体薄膜に接続する電極、及び保護膜をこの順で有し、前記酸化物半導体薄膜の内、平面視で前記電極と重ならない領域が、前記電極と重なる領域よりも抵抗率の低い低抵抗領域であり、前記低抵抗領域をドレイン領域又はソース領域とし、前記電極及び前記エッチストップ層とが重なる前記酸化物半導体薄膜の領域をチャネル領域とし、前記電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数備え、
前記薄膜トランジスタの一つを前記駆動用薄膜トランジスタとし、他の前記薄膜トランジスタはそれぞれのゲート電極とドレインを短絡して前記Ｓ値制御用薄膜トランジスタとし、前記駆動用薄膜トランジスタと前記Ｓ値制御用薄膜トランジスタを直列に発光素子と接続することを特徴とする画素回路。

【請求項2】

請求項１に記載の画素回路において、
隣接する前記薄膜トランジスタは、前記低抵抗領域又は前記電極を共有することを特徴とする画素回路。

【請求項3】

請求項１又は２に記載の画素回路において、
前記酸化物半導体薄膜は少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体であり、前記保護膜はＳｉＮ_xを含むことを特徴とする画素回路。

【請求項4】

請求項３に記載の画素回路において、
前記酸化物半導体薄膜は、前記酸化物半導体に含まれるＩｎ、Ｇａ及びＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満たすアモルファス構造を有することを特徴とする画素回路。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）

【請求項5】

請求項１又は２に記載の画素回路において、
前記低抵抗領域は、酸化物半導体内に酸素欠損が形成され、キャリア密度が高くなった領域であることを特徴とする画素回路。

【請求項6】

請求項１乃至５のいずれか一項に記載の画素回路において、
前記低抵抗領域の一部が、前記ゲート電極と前記低抵抗領域とを接続する配線領域となり、前記ゲート電極とドレインを短絡していることを特徴とする画素回路。

【請求項7】

駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路の製造方法において、
基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、前記酸化物半導体薄膜に接続する電極、及び保護膜をこの順で形成し、
前記酸化物半導体薄膜の内、平面視で前記電極と重ならない領域を、前記電極と重なる領域よりも抵抗率の低い低抵抗領域とする低抵抗化処理を行い、前記低抵抗領域をドレイン領域又はソース領域とし、前記電極及び前記エッチストップ層とが重なる前記酸化物半導体薄膜の領域をチャネル領域とし、前記電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数形成し、
前記薄膜トランジスタの一つを前記駆動用薄膜トランジスタとし、他の前記薄膜トランジスタのそれぞれのゲート電極とドレインを短絡して前記Ｓ値制御用薄膜トランジスタとし、前記駆動用薄膜トランジスタと前記Ｓ値制御用薄膜トランジスタを直列に発光素子と接続することを特徴とする画素回路の製造方法。

【請求項8】

請求項７に記載の画素回路の製造方法において、
前記酸化物半導体薄膜を少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体薄膜とし、前記保護膜をＳｉＮ_xを含む膜とし、前記低抵抗化処理は、ポストアニールにより前記保護膜から前記酸化物半導体薄膜に水素を拡散させて前記低抵抗領域を形成することを特徴とする、画素回路の製造方法。

【請求項9】

請求項７に記載の画素回路の製造方法において、
前記低抵抗化処理は、前記基板の反対側から前記酸化物半導体薄膜にレーザー光を照射し、平面視で前記電極と重ならない領域に前記低抵抗領域を形成することを特徴とする、画素回路の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画素回路及びその製造方法に関し、特に、酸化物半導体を有する薄膜トランジスタで構成された画素回路及びその製造方法に関する。以下では、薄膜トランジスタを、ＴＦＴ（Thin Film Transistor）と呼ぶことがある。

【背景技術】

【0002】

酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有している。また酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。

【0003】

酸化物半導体として、例えば、インジウム、ガリウム、亜鉛、及び酸素からなるＩｎ－Ｇａ－Ｚｎ系酸化物半導体やインジウム、ガリウム、錫からなるＩｎ－Ｇａ－Ｓｎ系酸化物半導体が良く知られている。

【0004】

また、ＴＦＴとしては、図１３に示す、エッチストップ構造のＴＦＴが用いられる。図１３（ａ）は素子構造の断面図であり、図１３（ｂ）はその等価回路である。エッチストップ構造のＴＦＴは、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体薄膜１４、酸化物半導体薄膜１４を保護するためのエッチストップ層１５、ソース／ドレイン電極１６（１６Ｓ，１６Ｄ）をこの順序で積層して形成する（特許文献１、２）。

【0005】

図１４は、ＴＦＴを用いて構成された有機ＥＬ（Electroluminescence）ディスプレイの画素回路の従来例である。各画素は、選択用ＴＦＴ１０、駆動用ＴＦＴ２０、保持容量６０、発光素子（有機ＥＬ）７０を備え、信号線１、走査線２、電源線３により制御される。このような画素が、縦・横二次元的に多数配置され、ディスプレイ（画素アレイ）を構成する。

【0006】

酸化物半導体を用いたＴＦＴを有機ＥＬディスプレイの画素回路に適用する場合、一般的に２つのＴＦＴが用いられる。１つは保持容量を充電するための選択用ＴＦＴ１０、もう１つは有機ＥＬ素子（発光素子）７０に電流を流すための駆動用ＴＦＴ２０である。選択用ＴＦＴ１０に求められる特性として、（ａ）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が大きく、（ｂ）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が小さく、（ｃ）Ｓ値（Subthreshold Swing：ドレイン電流を１桁あげるのに必要なゲート電圧）が小さいこと、などが挙げられる。その一方で、駆動用ＴＦＴ２０の場合には、選択用ＴＦＴ１０と同様に（ａ）オン電流が大きく、（ｂ）オフ電流が小さいことが求められるが、しきい値電圧（ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧）にバラツキがある場合には、Ｓ値が小さければ小さいほど、低階調画像を表示した場合の表示ムラが大きくなる課題がある。

【0007】

この解決には、選択用ＴＦＴ１０と駆動用ＴＦＴ２０が異なるＳ値を持つことが求められる。しかし、一般的には選択用ＴＦＴ１０と駆動用ＴＦＴ２０は同じプロセスで同時に作製されるため、選択用ＴＦＴ１０と駆動用ＴＦＴ２０とで異なる材料を用いたり、ゲート絶縁膜の厚みを変えたりといった方法を用いることはできない。そこで、その解決策として、例えば、回路的なアプローチが用いられている（非特許文献１）。具体的には、図１５に示すように、駆動用ＴＦＴ２０のソース電極側に、ゲート電極とドレイン電極を短絡したＴＦＴ（Ｓ値制御用ＴＦＴ）３０を直列に接続することで、駆動用ＴＦＴ２０のＳ値を実効的に大きくすることができる。

【0008】

図１５は、Ｓ値制御用ＴＦＴを１つ加えた画素回路の例である。理論的な解析によると、駆動用ＴＦＴ２０にＮ個のＳ値制御用ＴＦＴ３０を直列に接続した際の実効的なＳ値（Ｓ_ｅｆｆ）は以下の式で見積もられる。
Ｓ_ｅｆｆ≒（１＋Ｎ）Ｓ_０

【0009】

ここで、Ｓ_０は、Ｓ値制御用ＴＦＴ３０を接続しない場合の駆動用ＴＦＴ２０のＳ値である。つまり、Ｓ値制御用ＴＦＴ３０の接続数（Ｎ）を増やすことで、選択用ＴＦＴ１０のＳ値を小さく保ったまま、駆動用ＴＦＴ２０のみのＳ値を実効的に大きくすることができる。これにより、駆動用ＴＦＴ２０のしきい値電圧にバラツキがある場合にも、表示ムラを小さくすることができる。

【先行技術文献】

【特許文献】

【0010】

【文献】特許第５３５７３４２号

【文献】特開２０１１－１７４１３４号公報

【文献】特開２０１８－１３７４２２号公報

【非特許文献】

【0011】

【文献】T. Nishiyama et al., SID 2019 DIGEST, p.1329-1332, (2019)

【発明の概要】

【発明が解決しようとする課題】

【0012】

しかしながら、上述したＳ値制御用ＴＦＴを含む画素回路の場合、Ｓ値制御用ＴＦＴの数を増やすと、表示ムラを小さくできる一方で、画素回路に占めるＴＦＴの総面積が大きくなり、開口率が低下する問題がある。

【0013】

さらに、上述したエッチストップ構造のＴＦＴの場合、チャネル長は図１３に示すようにソース電極１６Ｓと酸化物半導体１４が接触する位置からドレイン電極１６Ｄと酸化物半導体１４が接触する位置までの最短の距離（Ｌｓｄ）であり、エッチストップ層１５上のソース電極領域（ソース電極が張り出した部分）のチャネル長方向の長さＬｓとエッチストップ層１５上のドレイン電極領域（ドレイン電極が張り出した部分）のチャネル長方向の長さＬｄとソース電極とドレイン電極の間隔Ｌｇの和で示される。フォトリソグラフィを用いてＴＦＴを構成する各層を微細パターンに加工してＴＦＴを作製する場合、上記Ｌｓ、Ｌｄは共にフォトリソグラフィのアライメントマージン（アライメントずれに対して設ける必要があるマージン）Ｄａに制限され、Ｌｇはフォトリソグラフィの最小加工寸法Ｄｍで制限されるので、チャネル長を２Ｄａ＋Ｄｍより短く調整することが困難であり、ＴＦＴの面積を小さくすることができない。

【0014】

したがって、上記のような問題点に鑑みてなされた本発明の目的は、チャネル長が短く面積の小さなＴＦＴを用いて、ディスプレイの表示ムラが小さく、且つ開口率の高い画素回路、及びその製造方法を提供することにある。

【課題を解決するための手段】

【0015】

上記課題を解決するために本発明に係る画素回路は、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路において、基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、前記酸化物半導体薄膜に接続する電極、及び保護膜をこの順で有し、前記酸化物半導体薄膜の内、平面視で前記電極と重ならない領域が、前記電極と重なる領域よりも抵抗率の低い低抵抗領域であり、前記低抵抗領域をドレイン領域又はソース領域とし、前記電極及び前記エッチストップ層とが重なる前記酸化物半導体薄膜の領域をチャネル領域とし、前記電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数備え、前記薄膜トランジスタの一つを前記駆動用薄膜トランジスタとし、他の前記薄膜トランジスタはそれぞれのゲート電極とドレインを短絡して前記Ｓ値制御用薄膜トランジスタとし、前記駆動用薄膜トランジスタと前記Ｓ値制御用薄膜トランジスタを直列に発光素子と接続することを特徴とする。

【0016】

また、前記画素回路は、隣接する前記薄膜トランジスタが、前記低抵抗領域又は前記電極を共有することが望ましい。

【0017】

また、前記画素回路は、前記酸化物半導体薄膜が少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体であり、前記保護膜はＳｉＮ_xを含むことが望ましい。

【0018】

また、前記画素回路は、前記酸化物半導体薄膜が、前記酸化物半導体に含まれるＩｎ、Ｇａ及びＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満たすアモルファス構造を有することが望ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）

【0019】

また、前記画素回路は、前記低抵抗領域が、酸化物半導体内に酸素欠損が形成され、キャリア密度が高くなった領域であることが望ましい。

【0020】

また、前記画素回路は、前記低抵抗領域の一部が、前記ゲート電極と前記低抵抗領域とを接続する配線領域となり、前記ゲート電極とドレインを短絡していることが望ましい。

【0021】

上記課題を解決するために本発明に係る画素回路の製造方法は、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路の製造方法において、基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、前記酸化物半導体薄膜を保護するためのエッチストップ層、前記酸化物半導体薄膜に接続する電極、及び保護膜をこの順で形成し、前記酸化物半導体薄膜の内、平面視で前記電極と重ならない領域を、前記電極と重なる領域よりも抵抗率の低い低抵抗領域とする低抵抗化処理を行い、前記低抵抗領域をドレイン領域又はソース領域とし、前記電極及び前記エッチストップ層とが重なる前記酸化物半導体薄膜の領域をチャネル領域とし、前記電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数形成し、前記薄膜トランジスタの一つを前記駆動用薄膜トランジスタとし、他の前記薄膜トランジスタのそれぞれのゲート電極とドレインを短絡して前記Ｓ値制御用薄膜トランジスタとし、前記駆動用薄膜トランジスタと前記Ｓ値制御用薄膜トランジスタを直列に発光素子と接続することを特徴とする。

【0022】

また、前記画素回路の製造方法は、前記酸化物半導体薄膜を少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体薄膜とし、前記保護膜をＳｉＮ_xを含む膜とし、前記低抵抗化処理は、ポストアニールにより前記保護膜から前記酸化物半導体薄膜に水素を拡散させて前記低抵抗領域を形成することが望ましい。

【0023】

また、前記画素回路の製造方法は、前記低抵抗化処理が、前記基板の反対側から前記酸化物半導体薄膜にレーザー光を照射し、平面視で前記電極と重ならない領域に前記低抵抗領域を形成することが望ましい。

【発明の効果】

【0024】

本発明における画素回路及びその製造方法によれば、表示ムラが小さく、且つ開口率の高いディスプレイを実現することができる。

【図面の簡単な説明】

【0025】

【図1】低抵抗領域を形成したエッチストップ構造のＴＦＴの例を示す図である。

【図2】本発明の画素回路で用いるＴＦＴの素子構造の例を示す図である。

【図3】第１の実施形態の画素回路の例を示す図である。

【図4】Ｓ値制御用ＴＦＴを２つ加えた画素回路の例を示す図である。

【図5】第２の実施形態の画素回路の例を示す図である。

【図6】Ｓ値制御用ＴＦＴを３つ加えた画素回路の例を示す図である。

【図7】第３の実施形態の画素回路の例を示す図である。

【図8】画素回路における駆動用ＴＦＴのスイッチング特性の例を示す図である。

【図9】低抵抗領域とゲート電極の接続方法の一例を示す図である。

【図10】低抵抗領域とゲート電極の接続方法の別の例を示す図である。

【図11】ＴＦＴの素子構造と製造方法の別の例を示す図である。

【図12】ＴＦＴの素子構造と製造方法の更に別の例を示す図である。

【図13】エッチストップ構造のＴＦＴの例を示す図である。

【図14】有機ＥＬディスプレイの画素回路の従来例を示す図である。

【図15】Ｓ値制御用ＴＦＴを１つ加えた画素回路の例を示す図である。

【発明を実施するための形態】

【0026】

まず、本発明の画素回路に用いるＴＦＴの構造から説明する。基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、酸化物半導体薄膜を保護するためのエッチストップ層、及びソース／ドレイン電極を有するエッチストップ構造のＴＦＴにおいて、酸化物半導体薄膜領域の内、平面視で（すなわち、基板側と反対側から見たときに、その視線上において）、ソース／ドレイン電極と重ならない領域を、ソース／ドレイン領域と重なる領域よりも、抵抗率の低い低抵抗領域として構成することで、チャネル長を短くしたＴＦＴを実現することが提案されている（特許文献３）。本発明では、このチャネル長が短く、小面積のＴＦＴを画素回路に利用する。

【0027】

図１に、低抵抗領域を形成したエッチストップ構造のＴＦＴの例を示す。この構造がチャネル長の短いＴＦＴの基本構造となる。図１（ａ）は素子構造の断面図であり、図１（ｂ）はその等価回路である。各部の構成とその製造方法について説明する。

【0028】

まず、基板１１上にゲート電極１２及びゲート絶縁膜１３を形成する。これらの形成方法は特に限定されず、通常用いられる方法を採用することができる。基板１１は、ディスプレイに使用する場合は、ガラス等の透明基板を用いることが望ましいが、特に限定されるものではない。また、ゲート電極１２及びゲート絶縁膜１３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極１２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。ゲート電極１２の好ましい膜厚は、２０～１００ｎｍであり、例えば、５０ｎｍの金属層とすることができる。

【0029】

ゲート絶縁膜１３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ₂Ｏ₃やＹ₂Ｏ₃などの酸化物や、これらを積層したものを用いることもできる。ゲート絶縁膜１３の膜厚は、絶縁材料の誘電率や絶縁性能等を考慮して適宜設定されるが、好ましい厚さは１０～３００ｎｍであり、例えば、１００～２００ｎｍのシリコン酸化膜とすることができる。

【0030】

次いで、酸化物半導体薄膜１４を形成する。ＴＦＴを構成する酸化物半導体材料は様々なものが選択できるが、後述の水素の導入（ドーピング）による低抵抗化を行うためには、酸化物半導体薄膜１４は、金属元素としてＩｎ、Ｇａ及びＳｎと、酸素Ｏとで構成される酸化物であることが好ましい。特に、Ｉｎ、Ｇａ及びＳｎの合計に対する各金属元素の原子数比が下記式（１）～（３）を全て満足するものが好ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０ ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５ ・・・（３）

【0031】

以下では、上記式（１）で表される、酸素を除く全金属元素であるＩｎ、Ｇａ及びＳｎの合計に対するＩｎの含有量（原子％）をＩｎ原子比と呼ぶ場合がある。同様に、上記式（２）で表される、酸素を除く全金属元素であるＩｎ、Ｇａ及びＳｎの合計に対するＧａの含有量（原子％）をＧａ原子比と呼ぶ場合がある。同様に、上記式（３）で表される、酸素を除く全金属元素であるＩｎ、Ｇａ及びＳｎの合計に対するＳｎの含有量（原子％）をＳｎ原子比と呼ぶ場合がある。各元素の適正範囲について説明する。

【0032】

（Ｉｎ原子数比について）
Ｉｎは電気伝導性の向上に寄与する元素である。上記式（１）で示すＩｎ原子数比が大きくなるほど、即ち、金属元素に占めるＩｎ量が多くなるほど、酸化物半導体薄膜の導電性が向上するため電界効果移動度は増加する。上記作用を有効に発揮させるには、上記Ｉｎ原子数比を０．３０以上とする必要がある。上記Ｉｎ原子数比は、好ましくは０．３１以上、より好ましくは０．３５以上、更に好ましくは０．４０以上である。但し、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎてしきい値電圧が低下するなどの問題があるため、その上限を０．５０以下とする。Ｉｎ原子数比は、好ましくは０．４８以下、より好ましくは０．４５以下である。

【0033】

（Ｇａ原子数比について）
Ｇａは、酸素欠損の低減及びキャリア密度の制御に寄与する元素である。上記式（２）で示すＧａ原子数比が大きいほど、酸化物半導体薄膜の電気的安定性が向上し、キャリアの過剰発生を抑制する効果を発揮する。上記作用を更に有効に発揮させるには、Ｇａ原子数比を０．２０以上とする必要がある。上記Ｇａ原子数比は、好ましくは０．２２以上、より好ましくは０．２５以上である。但し、Ｇａ原子数比が大き過ぎると、酸化物半導体薄膜の導電性が低下して電界効果移動度が低下しやすくなる。よってＧａ原子数比は、０．３０以下とする。Ｇａ原子数比は、好ましくは０．２８以下である。

【0034】

（Ｓｎ原子数比について）
Ｓｎは酸エッチング耐性の向上に寄与する元素である。上記式（３）で示すＳｎ原子数比が大きいほど、酸化物半導体薄膜における無機酸エッチング液に対する耐性は向上する。上記作用を更に有効に発揮させるには、Ｓｎ原子数比は０．２５以上とする必要がある。Ｓｎ原子数比は、好ましくは０．３０以上、より好ましくは０．３１以上、更に好ましくは０．３５以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体薄膜の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体薄膜自体の加工が困難になる。よってＳｎ原子数比は０．４５以下とする。Ｓｎ原子数比は、好ましくは０．４０以下、より好ましくは０．３８以下である。

【0035】

（酸化物半導体薄膜の成膜）
酸化物半導体薄膜は、スパッタリング法にてスパッタリングターゲットを用いて、例えばＤＣスパッタリング法またはＲＦスパッタリング法により、成膜することが好ましい。以下、スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって酸化物を形成してもよい。形成された酸化物半導体薄膜は、アモルファス構造を有する。

【0036】

スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には金属元素としてＩｎ、Ｇａ及びＳｎを含む酸化物からなり、Ｉｎ、Ｇａ及びＳｎの合計に対する各金属元素の原子数比が上記式（１）～（３）を満たすターゲットを用いることが推奨される。

【0037】

あるいは、組成の異なる二つのターゲットを同時放電するコンビナトリアルスパッタ法を用いても成膜してもよい。例えばＩｎ₂Ｏ₃、Ｇａ₂Ｏ₃、ＳｎＯ₂など、Ｉｎ、Ｇａ及びＳｎの各元素の酸化物ターゲット、または上記元素の少なくとも２種以上を含む混合物の酸化物ターゲットを用いることもできる。上記金属元素を含む純金属ターゲットや合金ターゲットを、単数または複数用い、雰囲気ガスとして酸素を供給しながら成膜することも挙げられる。

【0038】

上記のターゲットは、例えば粉末焼結法によって製造することができる。

【0039】

ターゲットを用いてスパッタリング法で成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板温度、ターゲットと基板との距離であるＴ－Ｓ間距離などを適切に制御することが好ましい。具体的には、例えば、次のスパッタリング条件で成膜することが好ましい。

【0040】

酸素添加量は、半導体として動作を示すよう、前記酸化物半導体薄膜のキャリア密度は１×１０¹⁵～１０¹⁷／ｃｍ³の範囲内となるように酸素量を添加することが好ましい。最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセスなどに応じて、適切に制御すれば良い。後記する実施形態では、添加流量比で１００×Ｏ₂／（Ａｒ＋Ｏ₂）＝４体積％とした。

【0041】

成膜パワー密度は高い程良く、ＤＣまたはＲＦでおおむね２．０Ｗ／ｃｍ²以上に設定することが推奨される。ただし成膜パワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は５０Ｗ／ｃｍ²程度である。

【0042】

成膜時の基板温度は、おおむね室温～２００℃の範囲内に制御することが推奨される。更に酸化物半導体薄膜中の欠陥量は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。成膜後の熱処理条件は、例えば、大気雰囲気下にて、おおむね、２５０～４００℃で１０分～３時間行うことが推奨される。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体薄膜をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。

【0043】

酸化物半導体薄膜１４の好ましい膜厚は、おおむね、１０ｎｍ以上、更には２０ｎｍ以上とすることができ、２００ｎｍ以下、更には１００ｎｍ以下とすることができる。例えば、２０～３０ｎｍのＩｎ－Ｇａ－Ｓｎ－Ｏ膜とすることができる。

【0044】

なお、ここでは、後述の水素導入による低抵抗化処理に適した材料として、Ｉｎ、Ｇａ及びＳｎとＯとで構成される酸化物半導体薄膜について説明したが、低抵抗化処理として他の手段（レーザー照射等）を採用する場合は、酸化物半導体薄膜１４は、Ｉｎ、Ｇａ及びＳｎとＯとで構成される酸化物に限定されず、上記酸化物に他の元素を添加したり、他の金属を用いた酸化物半導体薄膜を用いてもよい。

【0045】

酸化物半導体薄膜１４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体薄膜の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流及び電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニールとして、例えば、水蒸気雰囲気または大気雰囲気にて、３５０～４００℃で３０～６０分行うことが好ましい。

【0046】

次いで、酸化物半導体薄膜１４の上にエッチストップ層１５を形成する。エッチストップ層１５は、後の金属電極のエッチング工程等の際に、酸化物半導体薄膜１４を保護する機能がある。エッチストップ層１５の形成方法は特に限定されず、通常用いられる方法を採用することができる。また、エッチストップ層の種類も特に限定されず、汎用されているものを用いることができるが、後述の水素導入による低抵抗化処理を行う場合は、水素を透過する材料であることが望ましい。例えば１００ｎｍのＳｉＯ_x膜などが用いられる。

【0047】

次いでソース／ドレイン電極１６（１６Ｓ，１６Ｄ）を形成する。ソース／ドレイン電極１６の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極１２と同様Ａｌ、ＭｏやＣｕなどの金属または合金を用いてもよい。ソース／ドレイン電極１６の形成方法としては、エッチストップ層１５に酸化物半導体薄膜１４に達するコンタクト孔を形成し、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成することができる。なお、この後の保護膜１７の形成前に、酸化物表面のダメージ回復のため、必要に応じて熱処理（２００℃～３００℃）やＮ₂Ｏプラズマ処理を施してもよい。

【0048】

次に、酸化物半導体薄膜１４及びエッチストップ層１５の上に保護膜１７をＣＶＤ（Chemical Vapor Deposition）法によって成膜する。例えば、１００～２００ｎｍの膜厚のＳｉＮ_x膜を含む保護膜１７を用いることが好ましい。具体的には、シリコン窒化膜、シリコン酸窒化膜などが挙げられ、これらは単独で用いても良いし、併用しても良いし、これらを積層して用いることもできる。ＳｉＮ_x膜を含む保護膜１７は、後述の酸化物半導体薄膜１４の水素導入（水素ドーピング）による低抵抗化処理の際に、水素の供給源として利用される。なお、通常のＣＶＤによる成膜を行うことにより、ＳｉＮ_x膜には十分な水素が含まれている。水素が含まれる他の材料により保護膜１７を形成してもよいが、半導体素子に一般的に使用されるシリコン窒化膜、シリコン酸窒化膜等を用いる場合は、通常の製造プロセスが採用できるので望ましい。

【0049】

保護膜１７の形成後、２００℃以上の温度でポストアニールを行う。ポストアニールを施すことで、保護膜１７に含有される水素が、基板側と反対側から見たときにその視線上においてソース／ドレイン電極領域と重ならない酸化物半導体領域に拡散されて浅い不純物準位が形成することから、酸化物半導体領域１４０の抵抗率が低下し、導体化する。一方、基板側と反対側から見たときに、その視線上においてソース／ドレイン電極領域と重なる酸化物半導体領域１４１，１４２では、上部にソース／ドレイン電極１６の金属層が存在し水素透過が難しいことから水素の供給量が少なく、高抵抗の半導体のままである。この結果、ソース／ドレイン電極領域と重ならない酸化物半導体領域に導体化された低抵抗領域１４０が形成される。

【0050】

ポストアニールの温度が２００℃未満では低抵抗領域１４０が形成されない。熱処理温度の好ましい下限は２５０℃以上であり、より好ましくは２７０℃以上である。但し、熱処理温度が高過ぎると、ソース／ドレイン電極領域が重なる酸化物半導体領域の抵抗も低減し、オフ電流が上昇してしまうため、その上限を３００℃以下とすることが好ましい。より好ましい上限は２８０℃以下である。最適なポスト―アニール温度は酸化物半導体薄膜１４、エッチストップ層１５、保護膜１７の膜厚や成膜条件に依存することから、適宜設計すればよい。更にポストアニールでは、処理時間を例えば、３０～９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気などが挙げられる。

【0051】

このように図１に示すＴＦＴは、ソース電極１６Ｓ－ドレイン電極１６Ｄ間の酸化物半導体領域１４において、ソース電極と重ならない低抵抗領域１４０と、ソース電極１６Ｓと重なるチャネル領域１、ドレイン電極１６Ｄと重なるチャネル領域２の３領域に分けることができる。ドレイン電流は３領域の各抵抗の直列抵抗に反比例する。ここで、低抵抗領域１４０の抵抗が３領域の各抵抗の直列抵抗に比べて無視できるほど小さい場合、ドレイン電流はチャネル領域１とチャネル領域２の各抵抗の直列抵抗に反比例することになる。このＴＦＴのチャネル長は実効的にチャネル領域１とチャネル領域２の長さの和であるＬｓ＋Ｌｄで表わされ、従来のエッチストップ構造のチャネル長であるＬｓ＋Ｌｇ＋Ｌｄと比べてＬｇの分だけ短くすることができる。このため、高いオン電流を得ることができる。例えば、フォトリソグラフィを用いてＴＦＴを作製する場合、最小のチャネル長はフォトリソグラフィのアライメントマージンＤａを用いて２Ｄａで表わせる。

【0052】

低抵抗化処理（水素導入）しない場合の酸化物半導体（Ｉｎ－Ｇａ－Ｓｎ－Ｏ）の抵抗率は、１０⁴Ω・ｃｍ程度である。これに対して、低抵抗化処理（水素導入）を行うと酸化物半導体の抵抗率は１／１００以下、或いは１／１０００以下となる。上記のオン電流向上の作用を有効に発揮させるには、低抵抗領域１４０の抵抗率は１.５Ω・ｃｍ以下、更に好ましくは０．１Ω・ｃｍ以下にすることが望ましい。ただし、低抵抗領域１４０の適した抵抗率はＬｓ、Ｌｇ、Ｌｄ、酸化物半導体薄膜１４の膜厚、ゲート絶縁膜１３の膜厚と容量、ＴＦＴを駆動するために印加するドレイン電圧やゲート電圧等の各条件によって変化することから、適宜設計すればよい。

【0053】

図２に、本発明の画素回路で用いるＴＦＴの素子構造の例を示す。図２（ａ）は素子構造の断面図であり、図２（ｂ）はその等価回路である。基板１１上にゲート電極１２１，１２２、ゲート絶縁膜１３、酸化物半導体薄膜１４、酸化物半導体薄膜１４を保護するためのエッチストップ層１５、酸化物半導体薄膜１４に接続する電極（ソース／ドレイン電極）１６、及び保護膜１７をこの順で有している。

【0054】

図２の素子構造は、図１のゲート電極１２をゲート電極１（Ｇ１）１２１とゲート電極２（Ｇ２）１２２の２つに分けたものである。他の構成及び製造工程は、図１のＴＦＴと同じである。このような構造とすることで、ゲート電極１（Ｇ１）１２１を有する第１のＦＥＴと、ゲート電極２（Ｇ２）１２２を有する第２のＦＥＴが形成される。第１のＦＥＴは、酸化物半導体薄膜１４のソース電極１６Ｓと接する部分と低抵抗領域１４０の間が長さＬｓのチャネル領域１となり、低抵抗領域１４０がドレイン領域（導体化していることから、実質的にドレイン電極とみなすこともできる）となる。なお、ソース領域は明確ではないが、酸化物半導体薄膜１４１は極めて薄いのでソース電極１６Ｓと接する領域をソース領域と解することができる。また、第２のＴＦＴは、酸化物半導体薄膜１４のドレイン電極１６Ｄと接する部分と低抵抗領域１４０の間が長さＬｄのチャネル領域２となり、低抵抗領域１４０がソース領域（導体化していることから、実質的にソース電極とみなすこともできる）となる。なお、ドレイン領域は明確ではないが、酸化物半導体薄膜１４２は極めて薄いのでドレイン電極１６Ｄと接する領域をドレイン領域と解することができる。すなわち、ＴＦＴ１個分の面積で、チャネル長がＬｓとＬｄの２つの短チャネルＴＦＴの機能を有する半導体デバイスの直列接続構造を形成できる。また、低抵抗領域１４０から引き出し電極ＤＳを設けることで、第１のＦＥＴと第２のＦＥＴの各電極にそれぞれ独立して電圧を印加し、制御することができる。

【0055】

図３は、本発明の第１の実施形態の画素回路である。上側に素子構造の断面図を示し、下側にその等価回路を示す。この回路構成は、図１５に示す画素回路の破線で囲まれた回路部分に対応する。

【0056】

半導体素子の層構造及びその製造方法は、図１、図２で説明したものと実質的に同じであるから、説明を省略する。エッチストップ層上に、酸化物半導体薄膜に接続する電極（ソース／ドレイン電極）１６１，１６２が設けられている。酸化物半導体薄膜１４の内、平面視で電極１６１，１６２と重ならない領域に、電極１６１，１６２と重なる領域よりも抵抗率の低い低抵抗領域１４０が形成されている。駆動用ＴＦＴ２０は、ゲート電極１２１、電極（ドレイン電極）１６１、酸化物半導体薄膜（チャネル領域）１４１、低抵抗領域（ソース領域又はソース電極）１４０を備える。また、Ｓ値制御用ＴＦＴ３０は、ゲート電極１２２、低抵抗領域（ドレイン領域又はドレイン電極）１４０、酸化物半導体薄膜（チャネル領域）１４２、電極（ソース電極）１６２を備える。なお、ゲート電極１２２と低抵抗領域１４０は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴ３０が構成されている。また、発光素子７０は例えば有機ＥＬ素子であって、透明電極７１、ホール輸送層７２、発光層７３、電子輸送層７４、金属電極７５から構成される。発光素子７０は他の構造であってもよい。電極１６２と透明電極７１とを接続することにより、図１５に示す画素回路における駆動用ＴＦＴ２０、Ｓ値制御用ＴＦＴ３０、及び発光素子７０の直列接続構造を形成できる。これにより、従来のＴＦＴ１個分の面積で、駆動用ＴＦＴ２０のＳ値を実効的に２倍に増やすことができる。

【0057】

図４は、Ｓ値制御用ＴＦＴを２つ加えた画素回路の例である。各画素は、選択用ＴＦＴ１０、駆動用ＴＦＴ２０、Ｓ値制御用ＴＦＴ３０、Ｓ値制御用ＴＦＴ４０、保持容量６０、発光素子７０を備え、信号線１、走査線２、電源線３により制御される。この画素が、縦・横二次元的に多数配置され、ディスプレイ（画素アレイ）を構成する。駆動用ＴＦＴ２０のソース電極側に、ゲート電極とドレイン電極を短絡したＴＦＴ（Ｓ値制御用ＴＦＴ）３０，４０を直列に接続することで、駆動用ＴＦＴ２０のＳ値を図１５よりも更に大きくすることができる。これにより、駆動用ＴＦＴ２０のしきい値電圧にバラツキがある場合にも、表示ムラを小さくすることができる。

【0058】

図５は、本発明の第２の実施形態の画素回路である。上側に素子構造の断面図を示し、下側にその等価回路を示す。この回路構成は、図４に示す画素回路の破線で囲まれた回路部分に対応する。

【0059】

半導体素子の層構造及びその製造方法は、図１、図２で説明したものと実質的に同じであるから、説明を省略する。エッチストップ層上に、酸化物半導体薄膜に接続する電極（ソース／ドレイン電極）１６１，１６２が設けられている。酸化物半導体薄膜１４の内、平面視で電極１６１，１６２と重ならない領域に、電極１６１，１６２と重なる領域よりも抵抗率の低い低抵抗領域１４０１，１４０２が形成されている。駆動用ＴＦＴ２０は、ゲート電極１２１、低抵抗領域（ドレイン領域又はドレイン電極）１４０１、酸化物半導体薄膜（チャネル領域）１４１、電極（ソース電極）１６１を備える。また、Ｓ値制御用ＴＦＴ３０は、ゲート電極１２２、電極（ドレイン電極）１６１、酸化物半導体薄膜（チャネル領域）１４２、低抵抗領域（ソース領域又はソース電極）１４０２を備える。ゲート電極１２２と電極（ドレイン電極）１６１は接続されている。また、Ｓ値制御用ＴＦＴ４０は、ゲート電極１２３、低抵抗領域（ドレイン領域又はドレイン電極）１４０２、酸化物半導体薄膜（チャネル領域）１４３、電極（ソース電極）１６２を備える。なお、ゲート電極１２３と低抵抗領域１４０２は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴが構成されている。また、発光素子７０は例えば有機ＥＬ素子であって、透明電極７１、ホール輸送層７２、発光層７３、電子輸送層７４、金属電極７５から構成される。発光素子７０は他の構造であってもよい。電極１６２と透明電極７１とを接続することにより、図４に示す画素回路における駆動用ＴＦＴ２０、２つのＳ値制御用ＴＦＴ３０，４０、及び発光素子７０の直列接続構造を形成できる。これにより、従来のＴＦＴ１．５個分の面積で、駆動用ＴＦＴ２０のＳ値を実効的に３倍に増やすことができる。

【0060】

図５から明らかなように、本発明の画素回路においては、隣接する薄膜トランジスタ（駆動用ＴＦＴ及びＳ値制御用ＴＦＴ）が、低抵抗領域又は電極（ソース／ドレイン電極）を共有することにより、一層の画素回路の小型化を実現できる。

【0061】

図６は、Ｓ値制御用ＴＦＴを３つ加えた画素回路の例である。各画素は、選択用ＴＦＴ１０、駆動用ＴＦＴ２０、Ｓ値制御用ＴＦＴ３０、Ｓ値制御用ＴＦＴ４０、Ｓ値制御用ＴＦＴ５０、保持容量６０、発光素子７０を備え、信号線１、走査線２、電源線３により制御される。この画素が、縦・横二次元的に多数配置され、ディスプレイ（画素アレイ）を構成する。駆動用ＴＦＴ２０のソース電極側に、ゲート電極とドレイン電極を短絡したＴＦＴ（Ｓ値制御用ＴＦＴ）３０，４０，５０を直列に接続することで、駆動用ＴＦＴ２０のＳ値を図４よりも更に大きくすることができる。これにより、駆動用ＴＦＴ２０のしきい値電圧にバラツキがある場合にも、表示ムラを小さくすることができる。

【0062】

図７は、本発明の第３の実施形態の画素回路である。上側に素子構造の断面図を示し、下側にその等価回路を示す。この回路構成は、図６に示す画素回路の破線で囲まれた回路部分に対応する。

【0063】

半導体素子の層構造及びその製造方法は、図１、図２で説明したものと実質的に同じであるから、説明を省略する。エッチストップ層上に、酸化物半導体薄膜に接続する電極（ソース／ドレイン電極）１６１，１６２，１６３が設けられている。酸化物半導体薄膜１４の内、平面視で電極１６１，１６２，１６３と重ならない領域に、電極１６１，１６２，１６３と重なる領域よりも抵抗率の低い低抵抗領域１４０１，１４０２が形成されている。駆動用ＴＦＴ２０は、ゲート電極１２１、電極（ドレイン電極）１６１、酸化物半導体薄膜（チャネル領域）１４１、低抵抗領域（ソース領域又はソース電極）１４０１を備える。また、Ｓ値制御用ＴＦＴ３０は、ゲート電極１２２、低抵抗領域（ドレイン領域又はドレイン電極）１４０１、酸化物半導体薄膜（チャネル領域）１４２、電極（ソース電極）１６２を備える。なお、ゲート電極１２２と低抵抗領域１４０１は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴ３０が構成されている。また、Ｓ値制御用ＴＦＴ４０は、ゲート電極１２３、電極（ドレイン電極）１６２、酸化物半導体薄膜（チャネル領域）１４３、低抵抗領域（ソース領域又はソース電極）１４０２を備える。ゲート電極１２３と電極（ドレイン電極）１６２は接続されている。また、Ｓ値制御用ＴＦＴ５０は、ゲート電極１２４、低抵抗領域（ドレイン領域又はドレイン電極）１４０２、酸化物半導体薄膜（チャネル領域）１４４、電極（ソース電極）１６３を備える。なお、ゲート電極１２４と低抵抗領域１４０２は、図示しない部分で電気的に接続（短絡）されており、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＴＦＴ５０が構成されている。また、発光素子７０は例えば有機ＥＬ素子であって、透明電極７１、ホール輸送層７２、発光層７３、電子輸送層７４、金属電極７５から構成される。なお、発光素子７０の構造はこれに限定されるものではない。電極１６３と透明電極７１とを接続することにより、図６に示す画素回路における駆動用ＴＦＴ２０、３つのＳ値制御用ＴＦＴ３０，４０，５０、及び発光素子７０の直列接続構造を形成できる。これにより、従来のＴＦＴ２個分の面積で、駆動用ＴＦＴ２０のＳ値を実効的に４倍に増やすことができる。

【0064】

図８に、本発明の画素回路における駆動用ＴＦＴのスイッチング特性を示す。横軸は保持容量６０の電圧（駆動用ＴＦＴのゲートとＴＦＴの直列接続構造のソース間にかかる電圧）であり、縦軸は駆動用ＴＦＴのドレイン電流である。駆動用ＴＦＴのみの場合と比較して、駆動用ＴＦＴにダイオード接続したＴＦＴ（Ｓ値制御用ＴＦＴ）を直列に接続することで（接続個数を増やすほど）、実効的にＳ値を大きくできる。なお、数値はＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーション結果である。この結果、駆動用ＴＦＴにしきい値電圧のバラツキがあっても、バラツキの影響を緩和でき、それにより表示ムラを低減できる。

【0065】

これまで、各実施形態では、画素回路の構成と機能について説明したが、本発明はこれに限らず、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタと発光素子を備える画素回路の製造方法として構成されてもよい。すなわち、各図で説明した製造工程に基づいて、基板上にゲート電極、ゲート絶縁膜、酸化物半導体薄膜、酸化物半導体薄膜を保護するためのエッチストップ層、酸化物半導体薄膜に接続する電極、及び保護膜をこの順で形成する。次いで、酸化物半導体薄膜の内、平面視で電極と重ならない領域を、電極と重なる領域よりも抵抗率の低い低抵抗領域とする低抵抗化処理を行い、低抵抗領域をドレイン領域又はソース領域とし、酸化物半導体薄膜の電極が重なる領域をチャネル領域とし、電極をソース電極又はドレイン電極として構成される薄膜トランジスタを複数形成する。そして、薄膜トランジスタの一つを駆動用薄膜トランジスタとし、他の前記薄膜トランジスタのそれぞれのゲート電極とドレインを短絡してＳ値制御用薄膜トランジスタとし、駆動用薄膜トランジスタとＳ値制御用薄膜トランジスタを直列に発光素子と接続する、画素回路の製造方法として構成されても良い。

【0066】

なお、低抵抗化処理としては、酸化物半導体薄膜を少なくともＩｎ、Ｇａ、Ｓｎ、及びＯを含む酸化物半導体薄膜とし、保護膜をＳｉＮｘを含む膜とし、ポストアニールにより保護膜から酸化物半導体薄膜に水素を拡散させて低抵抗領域を形成する方法を用いることができる。

【0067】

図９は、低抵抗領域とゲート電極の接続方法の一例である。保護膜１７の上にゲート電極１２２と低抵抗領域１４０とを接続する金属電極１２５を形成している。他の構造は図１、図２で説明したものと実質的に同じであるから、説明を省略する。この金属電極１２５は、通常の電極・配線の形成方法により形成できる。これにより、ゲート電極とドレイン電極を短絡したＳ値制御用ＴＦＴが構成される。

【0068】

図１０は、低抵抗領域とゲート電極の接続方法の別の例である。ゲート絶縁膜１３を貫いて、低抵抗領域１４０の一部が、ゲート電極１２２と低抵抗領域１４０とを接続する配線領域１４０３となっている。他の構造は図１、図２で説明したものと実質的に同じであるから、説明を省略する。この配線領域１４０３は、例えば、予めゲート絶縁膜１３の一部にゲート電極１２２に達する貫通孔を形成し、次いで、貫通孔を埋めてゲート絶縁膜１３上に酸化物半導体薄膜を形成する。その後、酸化物半導体薄膜の低抵抗化処理により低抵抗領域１４０を形成するのと同時に、低抵抗の配線領域１４０３を形成することができる。この低抵抗化処理は、水素の導入による低抵抗化であっても、後述のレーザー照射による低抵抗化であってもよい。これにより、接続配線の面積を必要とせずに、ゲート電極とドレイン（ドレイン領域又はドレイン電極）を短絡したＳ値制御用ＴＦＴが構成される。

【0069】

次に、ＴＦＴの製造方法、特に、低抵抗領域を形成する他の方法について説明する。

【0070】

図１１は、ＴＦＴの素子構造と製造方法の別の例である。この構造に基づいて低抵抗領域の形成方法を説明する。本実施形態では、保護膜１７を上層ＳｉＮ_x、下層ＳｉＯ_xとした積層構造とする。

【0071】

まず、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体薄膜１４、エッチストップ層１５、ソース／ドレイン電極１６（１６Ｓ，１６Ｄ）を形成する。ここまでの工程は図１と同じであり、電極材料及び絶縁膜材料は、図１で説明した材料と同じであってよく、例えば、エッチストップ層１５として、１００ｎｍのＳｉＯ_x膜を用いる。また、酸化物半導体薄膜１４は、前述したＩｎ－Ｇａ－Ｓｎ―Ｏからなる酸化物半導体望ましい。

【0072】

次に、保護膜１７を、例えば、ＳｉＯ_x膜１７１とＳｉＮ_x膜１７２との２層構造として形成する。ＳｉＯ_x膜１７１及びＳｉＮ_x膜１７２は、通常の製法（例えば、ＣＶＤ法）で形成することができる。例えば、ＳｉＯ_x膜１７１の厚さを１００ｎｍとし、ＳｉＮ_x膜１７２の厚さを１５０ｎｍとして、熱処理を行うと、ＳｉＮ_x膜１７２から放出された水素が、ＳｉＯ_x膜１７１とエッチストップ層のＳｉＯ_x膜１５を介して酸化物半導体薄膜１４に拡散し、低抵抗領域１４０を形成する。ただし、ソース／ドレイン電極１６で覆われた領域は、水素が透過しないため、酸化物半導体薄膜１４に変化はなく、例えば、１０⁴Ωｃｍ程度の抵抗値のままで、チャネル領域として機能する。

【0073】

このように、ＳｉＮ_x膜を含む積層構造の保護膜を形成し、熱処理することにより、低抵抗領域を形成することができる。

【0074】

図１２は、ＴＦＴの素子構造と製造方法の更に別の例である。この構造に基づいて低抵抗領域の形成方法を説明する。本実施形態では、レーザー照射により酸化物半導体薄膜１４の低抵抗化処理を行う。レーザー照射により低抵抗化を行う場合は、酸化物半導体薄膜１４は、Ｉｎ－Ｇａ－Ｓｎ―Ｏ膜以外の任意の組成の酸化物半導体薄膜を用いることができる。ソース／ドレイン電極側から、エキシマレーザー等を用いてレーザー照射することで、ソース／ドレイン電極と位置合わせされた低抵抗領域１４０を形成することができる。レーザー照射により、酸化物半導体薄膜１４の金属イオンと酸素イオンの結合が切断され、酸化物半導体内に酸素欠損が形成されると同時に自由電子が発生し、キャリア密度が高くなる。これによって、酸化物半導体薄膜のレーザー照射領域の抵抗が低減する。

【0075】

すなわち、低抵抗領域を、酸化物半導体内に酸素欠損が形成され、キャリア密度が高くなった領域として構成することができる。また、低抵抗化処理としては、任意の酸化物半導体薄膜に対し、基板の反対側から酸化物半導体薄膜にレーザー光を照射し、平面視で電極と重ならない領域に低抵抗領域を形成する方法を用いることができる。

【0076】

まず、基板１１上にゲート電極１２、ゲート絶縁膜１３、酸化物半導体薄膜１４、エッチストップ層１５、ソース／ドレイン電極１６（１６Ｓ，１６Ｄ）を形成する。電極材料及び絶縁膜材料は、図１で説明した材料と同じであってよく、その製造工程も同じでよい。また、酸化物半導体薄膜１４は、前述したＩｎ－Ｇａ－Ｓｎ―Ｏからなる酸化物半導体の他に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ，Ｉｎ－Ｓｎ－Ｚｎ－Ｏ，Ｉｎ－Ｇａ－Ｏ，Ｉｎ－Ｗ－Ｚｎ－Ｏ，Ｉｎ－Ｗ－Ｏ等の他の酸化物半導体材料を用いることができる。

【0077】

次に、保護膜１７として、例えば、ＳｉＯ_x膜１７を形成し、その後、表面からレーザー光を照射する。保護膜１７とエッチストップ層１５のＳｉＯ_x膜は、レーザー光の透過性が高く、レーザー光は酸化物半導体薄膜１４に吸収されて、低抵抗領域１４０を形成する。ただし、ソース／ドレイン電極１６で覆われた領域は、レーザー光が透過しないため、酸化物半導体薄膜１４に変化はなく、例えば、１０⁴Ωｃｍ程度の抵抗値のままで、チャネル領域として機能する。

【0078】

したがって、レーザー照射によっても、酸化物半導体薄膜領域の内、平面視で（すなわち、基板側と反対側から見たときに、その視線上において）、ソース／ドレイン電極と重ならない領域を、ソース／ドレイン領域と重なる領域よりも、抵抗率の低い低抵抗領域として構成することで、チャネル長を短くした小面積のＴＦＴを実現できる。

【0079】

レーザー照射による低抵抗化処理は、保護膜に、ＳｉＮ_xを使う必要がなく、例えば、塗布成膜可能な絶縁膜等も使用でき、作製プロセスを簡単にすることも可能である。また、使える酸化物半導体材料の制約がないため、作製プロセス及び材料の自由度が増すという利点がある。

【0080】

図１１、図１２で説明した方法により作成された薄膜トランジスタを、図３、図５、図７の画素回路に用いることができる。

【0081】

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

【符号の説明】

【0082】

１ 信号線
２ 走査線
３ 電源線
１０ 選択用ＴＦＴ
１１ 基板
１２ ゲート電極
１３ ゲート絶縁膜
１４ 酸化物半導体薄膜
１４０ 低抵抗領域
１４１，１４２ チャネル領域
１５ エッチストップ層
１６ 電極（ソース／ドレイン電極）
１７ 保護膜
２０ 駆動用ＴＦＴ
３０～５０ Ｓ値制御用ＴＦＴ
６０ 保持容量
７０ 発光素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】