特許 7497806 コンピュータシステムの投機的サイドチャネル分析に対する防御

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-03

(45)【発行日】2024-06-11

(54)【発明の名称】コンピュータシステムの投機的サイドチャネル分析に対する防御

(51)【国際特許分類】

   G06F 12/14 20060101AFI20240604BHJP

   G06F 12/1027 20160101ALI20240604BHJP

   G06F 12/1009 20160101ALI20240604BHJP

   G06F 12/0895 20160101ALI20240604BHJP

【ＦＩ】

G06F12/14 510A

G06F12/1027

G06F12/1009

G06F12/0895 100

【請求項の数】 20

(21)【出願番号】P 2020565409

(86)(22)【出願日】2019-12-02

(65)【公表番号】

(43)【公表日】2022-02-16

(86)【国際出願番号】 US2019063994

(87)【国際公開番号】W WO2020139517

(87)【国際公開日】2020-07-02

【審査請求日】2022-11-25

(31)【優先権主張番号】16/236,117

(32)【優先日】2018-12-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ダーハム、デイビッド エム．

【審査官】上島 拓也

(56)【参考文献】

【文献】特開２０１７－１６７５８２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００９２７０２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／０１１１１３２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００８／０１３３６２９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／１４

Ｇ０６Ｆ １２／１０２７

Ｇ０６Ｆ １２／１００９

Ｇ０６Ｆ １２／０８９５

(57)【特許請求の範囲】

【請求項1】

データオブジェクトに関連付けられ、第１メモリタグを有する第１アドレスを指定する命令を復号するデコーダと、
キャッシュと、
前記第１アドレスを、前記データオブジェクトのメモリ位置を識別する第２アドレスに変換するアドレス変換回路と、
前記第１メモリタグと、前記第２アドレスに関連付けられた第２メモリタグとを比較するコンパレータと、
前記メモリ位置に関連付けられたキャッシュミスを検出するキャッシュコントローラと、
前記コンパレータによる前記第１メモリタグと前記第２メモリタグとの一致の検出、および前記キャッシュコントローラによる前記キャッシュミスの検出に応じて、前記メモリ位置から前記キャッシュに前記データオブジェクトをロードするメモリコントローラと、を備えるプロセッサ。

【請求項2】

前記第１アドレスは仮想アドレスであり、前記第２アドレスは物理アドレスである、請求項１に記載のプロセッサ。

【請求項3】

前記コンパレータが前記第１メモリタグと前記第２メモリタグとの前記一致を検出するまで、前記メモリコントローラはさらに、前記メモリ位置に対応するキャッシュラインのロードを阻止する、請求項１または２に記載のプロセッサ。

【請求項4】

前記コンパレータが前記第１メモリタグと前記第２メモリタグとの不一致を検出したことに応じて、前記メモリコントローラはさらに、前記データオブジェクトを示さないデータを、前記メモリ位置に対応するキャッシュラインにロードする、請求項１から３のいずれか一項に記載のプロセッサ。

【請求項5】

前記第１メモリタグを提供するポインタセキュリティ回路をさらに備える、請求項１から４のいずれか一項に記載のプロセッサ。

【請求項6】

前記第１メモリタグに少なくとも部分的に基づいて、前記データオブジェクトを暗号保護する暗号化回路をさらに備える、請求項１から５のいずれか一項に記載のプロセッサ。

【請求項7】

前記第１メモリタグは、前記データオブジェクトの種類、機能、メモリ位置、または使用を識別する識別タグを含む、請求項１から６のいずれか一項に記載のプロセッサ。

【請求項8】

前記暗号化回路は、暗号化アルゴリズムへのｔｗｅａｋ入力を少なくとも部分的に定義するために、前記メモリタグの少なくとも一部を使用する、請求項６に記載のプロセッサ。

【請求項9】

前記第１メモリタグは暗号化タグを含み、前記暗号化回路は前記暗号化タグを使用して、複数の暗号化鍵の１つを識別する、請求項６に記載のプロセッサ。

【請求項10】

前記第１メモリタグは、前記メモリ位置に関連付けられたキャッシュラインが複数のデータオブジェクトを含むかどうかを示す、小オブジェクトタグを含む、請求項１に記載のプロセッサ。

【請求項11】

前記小オブジェクトタグは、サブキャッシュライン粒度のメモリタギングを可能にする、請求項１０に記載のプロセッサ。

【請求項12】

前記第１アドレスと、前記データオブジェクトの暗号化された値とに少なくとも部分的に基づいて、インテグリティチェック値を生成するインテグリティチェック回路をさらに備える、請求項１に記載のプロセッサ。

【請求項13】

前記インテグリティチェック値に少なくとも部分的に基づいて、前記第１アドレスの改ざんを検出するポインタセキュリティ回路をさらに備える、請求項１２に記載のプロセッサ。

【請求項14】

前記デコーダは、ソフトウェアプログラムにメモリ領域を割り当てる第１命令と、前記データオブジェクトに関連付けられ、前記第１メモリタグを有する前記第１アドレスを指定する第２命令とを復号し、
前記プロセッサは、
前記メモリ領域に対して有効範囲を決定する範囲ルール回路と、
前記ソフトウェアプログラムにより、前記有効範囲内のアドレスを操作するのに使用される第１の数のアドレスビットと、アクセス許可を示すメモリタグを含む第２の数のアドレスビットとを決定するアドレス調整回路と、
前記アドレスと前記メモリタグとの少なくとも一部を暗号化して、前記ソフトウェアプログラムに戻す暗号化されたアドレスを生成する暗号化回路と
を備える請求項１から１３のいずれか一項に記載のプロセッサ。

【請求項15】

前記デコーダはさらに、前記データオブジェクトに関連付けられた暗号化された前記第１アドレスを指定する第３命令を復号し、前記プロセッサはさらに、前記暗号化された第１アドレスを解読して、解読されたアドレスと解読されたメモリタグとを生成する解読回路を備える、請求項１４に記載のプロセッサ。

【請求項16】

データオブジェクトに関連付けられ、第１メモリタグを有する第１アドレスを指定する命令を復号する段階と、
前記第１アドレスを、前記データオブジェクトのメモリ位置を識別する第２アドレスに変換する段階と、
前記第１メモリタグと、前記第２アドレスに関連付けられた第２メモリタグとを比較する段階と、
前記メモリ位置に関連付けられたキャッシュミスを検出する段階と、
前記第１メモリタグと前記第２メモリタグとの一致の検出、および前記キャッシュミスの検出に応じて、前記メモリ位置からキャッシュに前記データオブジェクトをロードする段階と、を備える方法。

【請求項17】

前記第１アドレスは仮想アドレスであり、前記第２アドレスは物理アドレスである、請求項１６に記載の方法。

【請求項18】

前記一致を検出するまで、前記メモリ位置に対応するキャッシュラインのロードを阻止する段階をさらに含む、請求項１６または１７に記載の方法。

【請求項19】

前記第１メモリタグと前記第２メモリタグとの不一致を検出したことに応じて、前記データオブジェクトを示さないデータを、前記メモリ位置に対応するキャッシュラインにロードする段階をさらに含む、請求項１６から１８のいずれか一項に記載の方法。

【請求項20】

暗号化されたアドレスを解読して、前記第１アドレスおよび前記第１メモリタグを提供する段階をさらに含む、請求項１６から１９のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

発明の分野は概して、コンピュータに関し、より具体的にはコンピュータシステムセキュリティに関する。

【背景技術】

【0002】

コンピュータシステムは、敵対者による、機密、個人、または秘密の機密情報を取得する試みに対して脆弱となり得る。例えば、スペクターやメルトダウンなどの攻撃は、プロセッサの投機的およびアウトオブオーダ実行機能を利用して、サイドチャネル分析を通じて不正にデータを読み出すものである。

【図面の簡単な説明】

【0003】

本発明は、添付の図面の各図において限定ではなく例として示されており、これらの図面において、同様の参照符号は同様の要素を示している。

【0004】

【図1A】本明細書に記載の実施形態の少なくとも１つによる、プロセッサのメモリ内にアドレスベースのセキュリティ機能を提供することで、プロセッサ内でサイドチャネル分析成功の可能性が低減し得る、コンピューティング環境のブロック図である。

【0005】

【図1B】少なくとも１つの実施形態によるプロセッサのブロック図である。

【0006】

【図2】少なくとも１つの実施形態による、サイドチャネル分析に対してメモリアドレスポインタを保護するのに使用され得る、メモリタグの実装の図である。

【0007】

【図3】少なくとも１つの実施形態による、サイドチャネル分析に対する防御において、メモリタグを使用する方法のフロー図である。

【0008】

【図4】少なくとも１つの実施形態による、サイドチャネル分析に対する防御における、メモリタグの使用のブロック図である。

【0009】

【図5】少なくとも１つの実施形態による、識別タグ（例えば、カラータグ）が仮想メモリアドレス内の様々な位置に格納され得ることを示す、拡張仮想メモリアドレスのブロック図である。

【0010】

【図6】少なくとも１つの実施形態によるプロセッサのブロック図である。

【0011】

【図7】実施形態による、図６のセキュアメモリアクセスロジックの適用を示すコンピューティング環境の図を示す。

【0012】

【図8A】コンピュータプログラムの実行時に、メモリ割り当てオペレーションを開始する方法の少なくとも１つの実施形態のフロー図である。

【0013】

【図8B】図８Ａのメモリ割り当てオペレーションを継続する方法の少なくとも１つの実施形態のフロー図である。

【0014】

【図9】間接アドレスにセキュリティを提供する方法の少なくとも１つの実施形態のフロー図である。

【0015】

【図10】既にセキュアにされた間接アドレスを検証する方法の少なくとも１つの実施形態のフロー図である。

【0016】

【図11】メモリタグがアドレスの暗号化部で暗号化される実施形態を示す。

【0017】

【図12A】本発明の実施形態による、例示的なインオーダパイプライン、および例示的なレジスタリネーム、アウトオブオーダ発行／実行パイプラインの双方を図示するブロック図である。

【0018】

【図12B】本発明の実施形態によるプロセッサに含まれる、例示的な実施形態のインオーダアーキテクチャ、および例示的なレジスタリネーム、アウトオブオーダ発行／実行アーキテクチャの双方を図示するブロック図である。

【0019】

【図13】本発明の実施形態によるプロセッサに含まれ得る、例示的アウトオブオーダ発行／実行プロセッサコアのブロック図である。

【0020】

【図14】は、本発明の複数の実施形態による、２以上のコアを有し得、統合メモリコントローラを有し得、また統合グラフィックスを有し得るプロセッサのブロック図である。

【0021】

【図15】本発明の実施形態による、プロセッサに含まれ得る例示的な中央処理装置（ＣＰＵ）複合体のブロック図である。

【0022】

【図16】本発明の実施形態による、プロセッサに含まれ得る例示的なキャッシュ階層のブロック図である。

【0023】

図１７～２１は、例示的なコンピュータアーキテクチャのブロック図である。

【0024】

【図17】本発明の一実施形態によるシステムのブロック図を示す。

【0025】

【図18】本発明の実施形態による、本発明の実施形態に係る第1の具体的な例示的システムのブロック図である。

【0026】

【図19】本発明の実施形態による第２のより具体的な例示的なシステムのブロック図である。

【0027】

【図20】本発明の実施形態による、システムオンチップ（ＳｏＣ）のブロック図である。

【0028】

【図21】本発明の実施形態による、システムオンチップ（ＳｏＣ）のブロック図である。

【0029】

【図22】本発明の実施形態による、ソース命令セットのバイナリ命令を、ターゲット命令セットのバイナリ命令に変換するソフトウェア命令コンバータの使用と対比するブロック図である。

【発明を実施するための形態】

【0030】

以下の説明では、数多く具体的且つ詳細な内容を記載する。しかし、本発明の実施形態はこのような具体的且つ詳細な内容を利用することなく実施し得るものと理解されたい。また、公知の回路、構造および技術は、本明細書の理解をあいまいにしないよう、詳細な説明を省略した。

【0031】

本明細書中の「一実施形態」、「実施形態」、「例示的な実施形態」などの言及は、説明された実施形態は特定の機能、構造、または特徴を含み得るが、すべての実施形態がその特定の機能、構造または特徴を含んでいてもよいし、必ずしも含んでいなくてもよいことを示す。またこのような文言が必ずしも、同一の実施形態を指すとは限らない。さらに、機能、構造または特徴がある実施形態に関し説明された場合に、明示的な記載の有無に関わらず、このような機能、構造または特徴を他の実施形態に関し実効あらしめることは、当業者の知識の範囲内のものであると考えられる。

【0032】

多くのプロセッサおよびプロセッサコアは、キャッシュ、マルチスレッディング、アウトオブオーダ実行、分岐予測、および投機的実行などの機能をサポートすることで、性能向上を図っている。敵対者は、不正にデータを読み出すため、これらプロセッサの機能を利用する方法を見つけてきた。

【0033】

例えば、敵対者は意図的にデータ（例えば、秘密データ）を、それが読み出し可能でないはずのメモリ位置（例えば、境界外）から読み出そうと試み得る。読み出しは、アクセスが境界外であるか判定されるまで、投機的に実行され続けることが可能であり得る。判定が出るまで、結果を一切コミットしないことにより、システムの構造的適切性が保証され得る。しかし、投機的実行により、判定が出る前に、プロセッサのマイクロアーキテクチャの状態が変化し得る。そして敵対者はこのプロセッサのマイクロアーキテクチャの状態の変化より、秘密データの値を推測するように、サイドチャネル分析を実行可能であり得る。この種の投機的攻撃としては、多くのバリエーションがあり得る。一つのシナリオにおいて、敵対者はメモリアドレスの一部を投機的に秘密データとして使用し、タイミング分析を利用して、キャッシュにロードされているメモリ位置を判定することで、値を推測し得る。

【0034】

より具体的な例として、６４ビットのキャッシュラインサイズの場合、メモリアドレスの最下位６ビットに対するいかなる変化も、アドレスの異なるキャッシュライン参照を生じることはないが、最下位から７番目のビットへの変化は、アドレスの異なるキャッシュライン参照を生じる。したがって、敵対者は繰り返し（例えばノイズを除去するため、および／または統計的に有意な結果を得るため）、キャッシュのフラッシュおよび／またはフィルを行って、既知または予測可能な状態を実現し、投機的フローを使用してプロセッサに秘密データに投機的にアクセスさせ、レジスタに格納された既知のメモリアドレスの最下位から７番目のビットに秘密データのビットを投機的に適用し（例えば、シフト、および／またはその他ビット操作命令を利用）、操作されたメモリアドレスで自身のメモリスペースに投機的にアクセスし、タイミングサイドチャネル分析により新たなキャッシュラインがロードされたかを判定し、既知のメモリアドレスの最下位から７番目のビットの値と、秘密ビットの値が同じか、異なるかを推測し得る。

【0035】

本発明の実施形態は、様々な理由で、様々なコンピュータシステムに利用されることが望ましく成り得る機能または特徴を提供する、システム、方法、および装置を含む。当該理由としては、投機的サイドチャネル分析に基づく攻撃への脆弱性を低減、性能などに関して別のアプローチと比較して低コストで当該分析に対する脆弱性を低減する、および／またはセキュリティ全般向上を含む。実施形態は、投機的にバイパス不能でありながら、投機的使用を不能にすることはないため、投機的性能の向上を維持するような、細粒度メモリアクセス制御機構またはその組合せを提供する。例えば、前段落に記載したような種類の分析から防御するため、実施形態はメモリタギング技術および／またはアドレス符号化／暗号化を提供する。これらはそれぞれ、後述のように、敵対者による、秘密データについての情報を、それをメモリアドレスなどとして投機的に利用する、および／または有効性、セキュリティ、またはその他の目的のために定義された境界外のメモリ位置にアクセスすることを試みて推測する行為の効果を限定する。

【0036】

実施形態は、以下の任意のもの、および／または任意の組合せ（それぞれさらに後述され得る）を含み得る。「識別／インテグリティタギング」インラインタグ情報がプロセッサまたはメモリコントローラに、データアクセスと共に利用可能となる。これにより、投機的メモリアクセスが不正で、停止または阻害されるべきであるかをプロセッサが即把握する。「メモリタグ暗号化」適切なデータ解読が、適切なタグ値（鍵）の認識に基づく。したがって、不正な暗号化タグ（鍵識別子）による推測は、無効な暗号化テキストのみがサイドチャネル敵対者に伝わることとなり、所定のアドレスについて秘密データが開示されない。「暗号ポインタ」（例えばｍａｌｌｏｃを介して）割り当てた、サイドチャネル敵対者により利用可能なポインタが、アドレス破損が生じることなくその境界外で使用することができなくなる。したがって、サイドチャネル敵対者が当該ポインタをサイドチャネル分析のために、目的とした既知のメモリ位置に使用することがそもそもできなくなる（通常、破損した仮想アドレスは割り当てられていない仮想メモリに終着し、ページフォールトが生じるため、プロセッサもそれを確認する）。「技術の組合せ」暗号ポインタがタグ情報を含む（アドレスのタグ部分も、実際の位置のアドレス情報と共に暗号化される）。これにより、サイドチャネル敵対者はメモリを対象にすることも、独立的にタグ情報を選択することもできない。したがって、一方または他方の修正が両方の破損を生じ、サイドチャネル分析の観点から、完全に意味消失が起きる。「カウンタ」投機的メモリアクセス制御違反をカウントする。これにより、敵対者が推測失敗を継続すると、プロセッサは特定の閾値を超えた処理を終了し得る。それに続き、ＯＳが修正動作を行い得る。
［メモリタギング技術］

【0037】

開示の実施形態は、既存のおよびあり得るコンピュータシステムセキュリティ脆弱性に対処するメモリタギング回路および技術を含む。メモリタギング回路は、メモリポインタ（参照）が投機的に有効境界を越えて使用されるのを阻止する、ポインタによる誤った（不正な）データオブジェクトへのアクセスを生じるメモリポインタ操作（例えば、値の追加による）を阻止する、キャッシュ内のバイトレベルのタギングが含まれるように、メモリタギングの粒度を上げるように構成され得る。メモリタギング回路はさらに、メモリの部分（例えばワード）をタギングすることで、信頼できないコードをサンドボックスするように構成され得る。これにより、メモリのタギングされた部分が保護されたポインタを含んだ場合、それが示される。メモリタギング回路は、プロセッサに投機的オペレーションを実行しつづけさせ、および実行による利益を享受させ続けながら、セキュリティ機能を提供する。

【0038】

図１Ａは、本開示の実施形態に合わせた、プロセッサのメモリ内にアドレスベースのセキュリティ機能を提供することで、サイドチャネル分析成功の可能性が低減し得る、コンピューティング環境１００のブロック図である。コンピューティング環境１００は、サイドチャネル分析成功の可能性を低減しながら、同時にプロセッサにある実施形態に係る投機的オペレーションの実行並びに、その実行による利益を享受可能とするシステム１０４を含む。図１Ａは、１または複数のネットワーク１０６または１または複数の物理接続１０８を通じてシステム１０４に接続された敵対者１０２を示す。敵対者１０２は、ネットワーク１０６および／または物理接続１０８を通じて、システム１０４に１または複数のサイドチャネル分析１１０を実行し得る。システム１０４は、１または複数の様々なコンピューテイングデバイスを含み得る。当該コンピューテイングデバイスは、パーソナルコンピュータ、サーバ、ノートパソコン、タブレット、ファブレット、スマートフォン、マザーボード、チップセット、またはその他いくつかのコンピューテイングデバイスを含むが、これらに限定はされない。システム１０４は、様々なアドレスベースセキュリティ機能を用いて、サイドチャネル分析からプロセッサを保護するように構成される。当該機能は、プロセッサに、投機的オペレーションを実行しながら、安全に動作することを可能とする。換言すると、プロセッサおよび／または関連するハードウェアに、プロセッサに安全な推測を可能とする追加（アクセス制御）情報に対する、同時アクセス（投機的データアクセスと同時に利用可能であることを意味する）が提供される。

【0039】

敵対者１０２は、１または複数のサイドチャネル分析（例えば、スペクター）をシステム１０４に関して、またはシステム１０４に対して試み得る、コンピュータシステム、人、またはコンピュータシステムと人の組合せであり得る。敵対者１０２は、１または複数のネットワーク１０６を利用して、サイドチャネル分析１１０を実行し得る。敵対者１０２はさらに、メモリインターポーザ、メモリプローブなどの１または複数の物理接続１０８も利用して、システム１０４内の１または複数のメモリアドレスに読み出し、修正、および／または書き込みを実行し得る。いくつかのサイドチャネル分析１１０は、ポインタを使用して許容されたメモリ境界を超えたデータに対する投機的アクセスを試みること、ポインタの操作（例えば、ポインタが意図しないオブジェクトを示すように、ポインタに値を足す）を試みることなどを含み得る。

【0040】

システム１０４は、サイドチャネル分析１１０からの保護のため、様々なメモリベースのセキュリティ機能を提供するように構成される。システム１０４は、１または複数の通信チャネル１１６を通じて、メモリ１１４に接続される、プロセッサ１１２を含む。プロセッサ１１２は、プロセッサコア１１８、キャッシュ１２０、暗号化回路１２２、インテグリティチェック回路１２４、およびメモリコントローラ１７０を含み得る。プロセッサ１１２はさらに、メモリタグ機能を拡張し、ポインタ上書き攻撃を低減または防止し、ポインタ操作を低減または防止し、プロセッサ１１２にバイト粒度メモリ安全性を可能にするように構成されたポインタセキュリティ回路１２６を含む。

【0041】

プロセッサ１１２は、現在利用可能、および／または将来的に開発される、シングルまたはマルチコアプロセッシングユニットを任意の数、および／または組み合わせて含み得る。実施形態において、プロセッサ１１２は、Ｉｎｔｅｌ（登録商標）（カリフォルニア州サンタクララ市のＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ）から入手可能であるＣｏｒｅ（登録商標）ｉ３、ｉ５、ｉ７、２ ＤｕｏおよびＱｕａｄ、Ｘｅｏｎ（登録商標）、Ｉｔａｎｉｕｍ（登録商標）、Ａｔｏｍ（登録商標）、またはＱｕａｒｋ（登録商標）マイクロプロセッサなどの汎用プロセッサであるか、それを含み得る。あるいは、プロセッサ１１２は、アドバンスト・マイクロ・デバイセズ（ＡＭＤ（登録商標），Ｉｎｃ）ＡＲＭ Ｈｏｌｄｉｎｇｓ（登録商標），Ｌｔｄ、ＭＩＰＳ（登録商標）などの他のメーカーまたは企業製の１または複数のプロセッサであるか、それを含み得る。プロセッサ１１２は、例えばネットワークプロセッサまたは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、コプロセッサ、埋め込みプロセッサなどの特定用途向けプロセッサであるか、それを含み得る。プロセッサ１１２は、単一の半導体ダイまたはパッケージ、あるいは、積層などで相互接続された半導体ダイおよび／またはパッケージの組合せとして実装され得る。プロセッサ１１２は、例えば、ＢｉＣＭＯＳ、ＣＭＯＳ、またはＮＭＯＳなどのいくつかのプロセス技術のいずれかを使用して、１または複数の基板の一部であってよく、および／またはそれらの上に実装されてよい。

【0042】

メモリ１１４は、実施形態による、システム１０４内で使用され得る、１または複数の様々な種類のメモリである。メモリ１１４は、揮発性メモリ、非揮発性メモリ、または揮発性メモリと非揮発性メモリの組合せであり得る。揮発性メモリは、様々な種類のランダムアクセスメモリ（ＲＡＭ）を含み得る。非揮発性メモリは、ＮＡＮＤメモリ、３Ｄクロスポイント（３ＤＸＰ）、相変化メモリ（ＰＣＭ）、ハードディスクドライブなどを含み得る。

【0043】

プロセッサ１１２は、実施形態により、メモリコントローラ１７０を使用して、プロセッサ１１２と、メモリ１１４との間でデータをやり取りし得る。例えば、１または複数のソフトウェアプログラムを実行しながら、または様々な命令を実行しながら、プロセッサコア１１８は新たなデータ１２８を生成し得る。プロセッサコア１１８は、新たなデータ１２８の仮想アドレス（またはリニアアドレス）１３０を使用して、新たなデータ１２８をキャッシュ１２０またはメモリ１１４に書き込み得る。新たなデータ１２８は、キャッシュデータ１３２としてキャッシュ１２０に保存されてもよいし、既存のキャッシュデータ１３２に加えられてもよい。キャッシュデータ１３２は物理アドレス１３４を有し得る。プロセッサ１１２は、暗号化回路１２２および暗号化アルゴリズム１３６を使用して、新たなデータ１２８および／またはキャッシュデータ１３２がメモリ回路１１４に格納データ１３８として格納される前に、新たなデータ１２８および／またはキャッシュデータ１３２を暗号化するように構成され得る。ただし、格納データ１３８は、暗号化されなくてよく、暗号化されたデータ、暗号化されていないデータ、または暗号化されたおよび暗号化されていないデータの任意の組合せを含み得る。プロセッサ１１２はさらに、インテグリティチェック回路１２４を使用して、新たなデータ１２８、仮想アドレス１３０、キャッシュデータ１３２、および／または物理アドレス１３４に基づいて、インテグリティチェック値１４０を生成し得る。メモリコントローラ１７０は、プロセッサによる鍵識別子（鍵ＩＤ）に基づいて、メモリ１１４にインテグリティチェック値を書き込んでよく（格納データ１３８の破損検出を容易にするため）、および／またはメモリコントローラ１７０は、プロセッサが識別した鍵を使用して、メモリに書き込むデータを暗号化してよい（例えば、物理アドレス内で鍵識別子を指定することによる）。

【0044】

プロセッサ１１２は、ポインタセキュリティ回路１２６を利用して、システム１０４内のデータに対してセキュリティを提供してよい。ポインタセキュリティ回路１２６は、本明細書に開示の様々な実施形態により、仮想アドレス１３０および／または物理アドレス１３４が上書きされた場合を検出し、仮想アドレス１３０および／または物理アドレス１３４が操作された場合を検出し、バイト粒度メモリ安全性を提供し、および／またはメモリタグの利用を提供するように構成され得る。図２、４、５は、様々な実施形態による、サイドチャネル分析１１０からシステム１０４を保護するために、ポインタセキュリティ回路１２６によって識別、定義、および／または適用され得る様々な例示的メモリタグ構成を示す。

【0045】

プロセッサコア１１８が仮想アドレス１３０を新たなデータ１２８に割り当てると（例えば、ソフトウェアプログラムを実行することによる）、ポインタセキュリティ回路１２６は、仮想アドレス１３０内に、新たなデータ１２８に関連付けて、１または複数のメモリタグ１４２Ａを定義、挿入、または識別し得る。これにより、サイドチャネル分析成功の可能性を低減する。１または複数のメモリタグ１４２Ａは、識別タグ１４４および／または暗号化タグ１４６を含み得る。いくつかの実施形態において、タグはそのデータをメモリに書き込むソフトウェアにより選択され得る。ソフトウェア（例えば、ｍａｌｌｏｃ等のメモリ割り当て機能）は、タグ値を選択し、それを仮想（リニア）アドレスに挿入し得る。ハードウェアはそのタグ値を解釈するか、それを符号化または変換し、および／またはそれを物理アドレスに渡し得る。

【0046】

新たなデータ１２８に対する仮想アドレス１３０は、新たなデータ１２８にアクセス制御を提供するために、識別タグ１４４を含み得る。識別タグ１４４は、カラー、暗号カラー、メモリカラー、タグカラー、鍵ＩＤなどと呼ばれ得る。ポインタセキュリティ回路１２６は、仮想アドレス１３０内のどこに識別タグ１４４が存在するか、定義されるかを定義するように構成され得る。例えば、ポインタセキュリティ回路１２６は、識別タグ１４４を、仮想アドレス１３０内の最上位８ビットとして定義し得る。例えば識別タグ１４４は、例えば仮想アドレス１３０の長さが６４ビットであると仮定して、仮想アドレス１３０の０～６３ビットのうち、５６～６２ビット（即ち７ビット）として定義され得る。他の実施形態は、より大きいまたは小さいタグサイズ、および／またはより大きいまたは小さい仮想アドレスサイズ（例えば１２８ビット）を使用し得る。

【0047】

ポインタセキュリティ回路１２６は、新たなデータ１２８にセキュリティを提供するために、様々な方法で識別タグ１４４を使用し得る。例えば、ポインタセキュリティ回路１２６は、暗号化アルゴリズム１３６において、識別タグ１４４をｔｗｅａｋまたはｔｗｅａｋの一部として利用し得る（例えば、平文データに加えた、異なるｔｗｅａｋ値に対して異なる暗号化テキストデータとなるデータ暗号への入力）。実施形態において、識別タグ１４４は、新たなデータ１２８を暗号化する際に、暗号化アルゴリズム１３６により利用され得るｔｗｅａｋを定義するため、仮想アドレス１３０のサブセットに組み合わされる。

【0048】

新たなデータ１２８に対する仮想アドレス１３０は、新たなデータ１２８にセキュリティを提供するために、暗号化タグ１４６を含み得る。ポインタセキュリティ回路１２６は、仮想アドレス１３０内のどこに暗号化タグ１４６が存在するか、または定義されるかを定義するように構成され得る。例えば、ポインタセキュリティ回路１２６は、暗号化タグ１４６を仮想アドレス１３０内の最上位３ビットとして定義し得る。例えば、暗号化タグ１４６は、例えば仮想アドレス１３０の長さが６４ビットであると仮定して、仮想アドレス１３０の０～６３ビットの、５９～６２ビット（即ち４ビット）として定義され得る。暗号化タグ１４６は、暗号化回路１２２により鍵テーブル１５６内で暗号化鍵１５４を検索するのに使用される、鍵ＩＤ１５２の表現であり得る。暗号化タグ１４６は、上記に加えて、または代えて、他の技術を使用して識別され得る。例えば、物理アドレス１３４内の１または複数のビット内で定義され得る。鍵ＩＤが、メモリ暗号化回路に伝達され得るように、仮想アドレスから物理アドレスへとコピーまたは変換され得る。実施形態は、投機的サイドチャネル分析に対する防御に寄与するように、鍵ＩＤの利用を提供するものであり得る。即ち、誤ったメモリ暗号化タグが使用されると、データは開示されない（ランダムビットに解読される）。したがって、サイドチャネル分析を実行する敵対者に対し、このランダムデータに基づく推測により機密が開示されることは一切ない。

【0049】

ポインタセキュリティ回路１２６はさらに、少なくとも部分的にタグ定義１６０を提供するポインタセキュリティ命令１５８を含み得る。ポインタセキュリティ命令１５８はさらに、タグ定義１６０に応じてポインタを追加するために、ポインタセキュリティ回路１２６またはプロセッサ１１２により使用され得る命令またはオペレーションを含み得る。タグ定義１６０は、１または複数の識別タグ１４４および／または暗号化タグ１４６の長さ、位置、および使用のうちの１または複数を定義し得る。実施形態において、命令はメモリ内に対応するタグ値を設定し、および／またはメモリからタグ値を読み出すのに使用され得、特権的ソフトウェア（例えば、ＯＳカーネルまたはＶＭＭ）による使用に限定され得る。

【0050】

ポインタセキュリティ回路１２６は、ポインタメタデータテーブル１６２を使用して、メモリタグ１４２Ｅおよび／またはタグ定義１６０を格納、更新、および取得し得る。

【0051】

プロセッサ１１２が、物理アドレス１３４により新たなデータ１２８をキャッシュデータ１３２に書き込むと、ポインタセキュリティ回路１２６は、物理アドレス１３４内に、キャッシュデータ１３２に関連付けて、１または複数のメモリタグ１４２Ｂを定義、挿入、または識別し得る。これにより、サイドチャネル分析成功の可能性を低減する。物理アドレス１３４内に埋め込まれた１または複数のメモリタグ１４２Ｂは、識別タグ１４４および／または暗号化タグ１４６の１または複数を含み得る。物理アドレス１３４は、仮想アドレス１３０で使用される、またはこれに関連付けられるものと比較して、メモリタグ１４２Ｂをより少なく、より多く、またはその異なる部分を含み得る。

【0052】

投機的攻撃阻止のため、書き込まれるデータを「所有する」ソフトウェア機能がメモリ書き込みを実行するため、書き込みは関連する識別タグ（例えば、オーナーシップ用書き込み、またはマイデータマイタグ）を割り当て得、タグ割り当てはデータの書き込みに使用される、対応する仮想（リニア）アドレスに適用されたソフトウェアフローと共に開始する。ハードウェアは、タグ値に基づく、読み出しメモリアクセス制御実行を担う。識別タグのシナリオでは、ハードウェアはデータで元々書き込まれたタグ値を、メモリアクセス要求（メモリロード）のアドレスにおけるタグ値と比較している。タグが一致すると、メモリアクセスは次に進み得る（要求元は使用する正しい識別タグ値を把握している）。同様に、暗号化タグについて、要求元は使用する正しい鍵を把握している（データをメモリに書き込む際に暗号化に使用した鍵）。

【0053】

図１Ｂは、図１Ａのプロセッサ１１２のブロック図であり、ある実施形態による、プロセッサコア１１８と、キャッシュ１２０と、ポインタメタデータテーブル１６２と、メモリコントローラ１７０のさらなる詳細とを示す。 タグ検索回路１７２は、図３の方法３００のように、実施形態により、物理アドレスに関連付けられたメモリタグを検索し得る。タグ比較回路１７４は、図３の方法３００のように、実施形態により、物理アドレス１３４に関連付けられたメモリタグを、仮想アドレス１３０に関連付けられたメモリタグと比較し得る。メモリ制御回路１７８は、任意のアプローチにしたがって、メモリ制御オペレーションを実行する任意のその他回路であり得る。

【0054】

図２は、ある実施形態による、サイドチャネル分析に対してメモリアドレスポインタを保護するのに使用され得る、メモリタグの実装のメモリアドレス変換ダイアグラム２００を示す。メモリアドレス変換ダイアグラム２００は、１または複数のビット（例えば、非カノニカルビット）を占める識別タグ２０４と、拡張仮想アドレス２０２のサブセットを占める仮想アドレス２０６と、含む拡張仮想アドレス（またはリニアアドレス）２０２を示す。拡張仮想アドレス２０２は６４ビットであり得る。識別タグ２０４は、１または複数の最上位ビットまたは、拡張仮想アドレス２０２内のその他ビットを占め得る。仮想アドレス２０６は、図示のとおりトランスレーションルックアサイドバッファ（ＴＬＢ）２１０を通じて、またはページテーブルウォークにより物理アドレス２０８に変換される。識別タグ２０４は物理アドレス２０８に添付される。物理アドレス２０８と識別タグ２０４とは、後述のように、暗号化アルゴリズムに適用される暗号化ｔｗｅａｋ２１２を形成または定義するように組み合わされ得る。暗号化タグ２１４は、識別タグ２０４および物理アドレス２０８に添付され得る。これにより、鍵テーブル１５６を通じて１または複数の暗号化鍵が識別される（図１Ａに示す）。識別タグ２０４、物理アドレス２０８、および暗号化タグ２１４は、キャッシュライン物理アドレス２１６を定義するように組み合わされ得る。ビット位置および／またはタグサイズは実施形態間で異なり得る。タグサイズが大きくなる程、取り得るタグ値が多くなり、敵対者が推測することが困難となる。

【0055】

実施形態において、メモリアドレス変換ダイアグラム２００に示すメモリタグアーキテクチャは、識別タグ２０４および／または暗号化タグ２１４の異なるサイズを採用し得る。これにより、特定のメモリアドレスポインタおよび／または特定のオブジェクトにどのメモリタグ（例えば、識別タグ２０４および／または暗号化タグ２１４）が関連付けられているかの推測の困難度が調整される。

【0056】

メモリタギングは、物理アドレスビット（またはその他キャッシュメタデータ）がタグビットを保持する（例えば、鍵識別子鍵ＩＤまたは鍵ドメイン）、マルチキートータルメモリ暗号化（ＭＫＴＭＥ）にも同様に作用する。タグを選択するソフトウェア（例えば、ｇｌｉｂｃにおけるｍａｌｌｏｃなどのメモリ割り当てライブラリ）は、非カノニカルビットをタグ値に設定することで、リニアアドレススペース内のタグビットを選択し得る。ハードウェアは、これら変換用のページング構造をバイパス可能である。これにより、リニアアドレスが物理アドレス内にタグビットを直接設定可能となる。実施形態は、ロードオペレーション時に、外部メモリとプロセッサキャッシュとの間でタグメタデータを確認することを含み得る。これにより、キャッシュ内容が影響を受ける前にタグを確認および検証できるので、サイドチャネル防御機構が提供される。本明細書に記載のタギングオペレーションは、「メモリコントローラ」または「メモリタグコントローラ」と呼ばれ得、より一般的にはメモリコントローラサブシステムハードウェアと呼ばれる、実施形態により、キャッシュラインデータタギングを扱うため、潜在的にメモリサブシステムの様々な位置に配置され得るハードウェアにより実行され得る。

【0057】

図３は、本発明のある実施形態による、ロードオペレーションを実行する方法３００のフロー図を示す。実施形態において、方法３００は、メモリコントローラまたはその他メモリ実行回路により実行され得る。したがって、方法３００は、ハードウェア回路、ファームウェア、ソフトウェア、および／またはその組合せにより実行され得る。

【0058】

図示のように、方法３００は、メモリ内のデータラインに対するタグ情報を含むロード要求の受信で開始する（ブロック３１０）。このロード要求は、任意の所定のコンポーネントからの、データラインから少なくとも１つのデータスロットを読み出すための要求であり得る。実施形態において、このデータ要求は、ロード要求のアドレスの非カノニカル部分内に含まれるタグ識別子を含み得る。このロード要求に応じて、メモリコントローラはロード要求をメモリに送信する（ブロック３２０）。このロードオペレーションに対して、メモリコントローラは、メモリから、要求されたアドレスに対するデータと共に、メモリラインに関連付けられたメタデータに含まれたタグを受信し得る（ブロック３３０）。メモリコントローラは（例えば、メモリコントローラ１７０内のタグ比較回路１７４により）、タグ情報の１または複数のタグが、メモリ要求のアドレスのタグに一致するかを判定し得る（菱形３４０）。する場合、例えば、データスロットのような１または複数の部分は、タグ識別子そのものを例えばキャッシュラインのメタデータ内に格納することと共に、キャッシュラインに格納され得る。

【0059】

ロード上で一致するタグが見つからなかった場合、制御はブロック３６０に移る。ここで、メモリコントローラは、実施形態において、キャッシュラインのロードを阻止し得、または別の実施形態では、キャッシュラインをランダムまたはゴミデータ（即ち、メモリ内の対応する物理アドレスに格納されたデータを示さない）と共にロードし得る。これにより、識別タグが一致したかを開示しないことで、識別タグ値を推定しようとする敵対者に対して、防御となり得る。

【0060】

ここで図４を参照すると、プロセッサ（ＣＰＵ）４１０と、関連付けられたメモリ（ＤＲＡＭ）４６０とを含む、システム４００の高レベル構成が示される。図示のように、ロードまたは読み出し要求が生成されたと仮定する。ソフトウェアは、６４ビットリニアアドレス４２０を使用して、読み出すデータを要求し得る。これは図示のとおり、最下位部分４２２（例えば、キャッシュライン内のバイトを識別するための６ビット）と、キャッシュラインを識別するための別の部分４２４と、ページ位置を識別するリニアアドレス部分４２５と、例えば設定されると、要求がキャッシュライン幅未満に対するものであるかを識別する小オブジェクトビットのような、小オブジェクトインジケータ４２６を含む様々な部分を含む。例えば、この小オブジェクトアドレスビットは、ヒープの小オブジェクト領域の一部であるページに対応する、ページテーブルエントリにより設定され得る。さらに図示のとおり、アドレスの非カノニカル部分は、本明細書に記載のようなタグ４２８を含み得る。リニアアドレス部分４２５は、メモリ物理アドレス４４２を取得するため、ページテーブルおよびＴＬＢキャッシュ構造４３０内で検索を実行するために使用され得ることに留意されたい。この物理アドレスは、図４にさらに示されるメモリライン４６６に対応すると仮定する。メモリライン４６６は、ＥＣＣ（またはテーブル内）メモリ４６８に格納された対応するタグ４６８０～３をそれぞれ有する４つの１６Ｂスロット（スロット０～スロット３）を含む。

【0061】

これら格納されたタグのそれぞれが異なるタグ識別子値である場合、各スロットが異なるタグに関連付けられていることを意味する。したがって、図４にさらに示すように、キャッシュ４４５にロードおよび格納されると、各スロットは、対応するタグ識別子４４８がキャッシュラインに対するＰＡアドレス内にある状態で、異なるキャッシュライン内に格納され得る（例えば、図示のようにキャッシュラインの右手側）。したがって、図４に図示するように、タグ識別子４６８０～４６８３がそれぞれ異なる値を含み（即ち、値１～４）、メモリライン４６６内のそれぞれ対応するデータスロットが、それぞれ異なるキャッシュライン４４６内に格納され得る。キャッシュライン４４６はそれぞれ、キャッシュライン関連付けられたキャッシュ４４５のアドレスまたはメタデータ部分内のその対応するタグ識別子と関連付けられて格納される。

【0062】

さらに図示のように、ロードについて実行されるメモリコントローラオペレーションが示される。勿論、別の場合では、この（メモリタグコントローラ）機能は、例えば、Ｌ２キャッシュおよびＬＬＣ間、またはＬ１およびＬ２キャッシュ間など、任意のキャッシュ層間で実行され得る。図示のように、メモリコントローラ４５０は、アドレスのタグが、メモリから取得されたタグ情報内の識別されたタグの任意のものに一致するか判定してよい（菱形４５２）。する場合、さらに小アドレスオブジェクトインジケータが設定されているかも判定してよい（菱形４５６）。されている場合、メモリコントローラ４５０は、一致したタグに関連付けられたデータスロットを、図示のように右手側に整列した所定のキャッシュラインに格納させてよい。読み出すまたは書き込む次のバイトが、キャッシュラインの末尾を超えると、越境検出によるキャッシュライン内のデータシフトが生じ得る。そして、アンダーフロー読み出しまたはオーバーフロー読み出しエラーを検出することを望むのかに応じて、データはキャッシュラインの先頭または末尾のいずれかに整列／シフトされ得ることに留意されたい。ユースケースに応じて、データスロットは、一方端または他端にシフトされ得る。例えば、スタック利用に対しては、最上位側へのシフトであってよい。キャッシュラインの端に全てのデータをプッシュすることでオーバーフローが生じると、もう１つのバイトがバッファの端を超えてウォークし、別のキャッシュラインが読み出される。このようにしてバイト粒度でバッファオーバーフローが検出され得る。この後続の隣接するキャッシュライン読み出しが生じると、これは隣接するキャッシュライン用のメモリコントローラに提供される。メモリコントローラはタグが前回のものと一致しないと判定し、したがって、違反を検出する。特定のキャッシュラインについて、シフトがどの方向に起こるかは、（例えば、ＥＣＣ）メモリ内に格納されたタグ設定の一部として設定され得るか、シフトオペレーションの予期された方向を示す小オブジェクトインジケータビットと同様の別のアドレスビットで示され得る。

【0063】

アドレスのタグが、メモリロードのメモリから受信したタグ識別子のいずれにも一致しない場合、メモリコントローラ４５０は、実施形態において、キャッシュラインのロードを阻止し得、または別の実施形態では、キャッシュラインをランダムまたはゴミデータ（即ち、メモリ内の対応する物理アドレスに格納されたデータを示さない）と共にロードし得る。これにより、識別タグが一致したかを開示しないことで、識別タグ値を推測しようとする敵対者に対して、防御となり得る。

【0064】

図５は、識別タグ５０４（例えば、カラータグ）が仮想メモリアドレス内の様々な位置に格納され得ることを示す、拡張仮想メモリアドレス５０２のブロック図５００を示す。識別タグ５０４は、仮想メモリアドレス５０２内の１または複数のビットを占め得る。したがって、仮想メモリアドレス５０２は、識別タグ５０４の上の１または複数のビットと、識別タグおよび物理アドレス内に（例えばトランスレーションルックアサイドバッファを通じて）変換される仮想メモリアドレスの部分の間の１または複数のビットとを含む。
［アドレス符号化／暗号化］

【0065】

図１Ａに戻ると、プロセッサ１１２は、例えば暗号化回路１２２を使用して、新たなデータ１２８、キャッシュデータ１３２、および／または格納データ１３８を解読することに加えてまたは代えて、仮想／リニアアドレス（例えば、仮想アドレス１３０）、その任意の部分、任意のその他アドレス（直接または間接）、および／またはその任意の部分を符号化および解読するように構成され得る。

【0066】

図６は、図１Ａおよび図１Ｂのプロセッサ１１２の別の表現を示すブロック図である。同図は、仮想アドレスが符号化され得るある実施形態により、プロセッサコア１１８、キャッシュ１２０、およびセキュアメモリアクセス回路６００を示す。セキュアメモリアクセス回路６００は、図１Ａに示す暗号化回路１２２により示すような暗号化回路を使用するか含み得、またはその他暗号化回路を使用または含み得るが、便宜上、暗号化回路６５８および解読回路６５４を含むように示されている。

【0067】

実施形態において、セキュアメモリアクセス回路６００は、アドレス（例えば、仮想アドレス１３０）についてのメタデータを利用する。このメタデータはメモリタグビット（例えばメモリタグ１４２Ａ）、またはアドレス内のまたはアドレスに関連付けられたその他ビット（例えば、６４ビットアドレスの非カノニカルビット、または対応するアドレス範囲の上位ビットメタデータの格納に使用され得るように、例えばオペレーティングシステムが確保していたアドレスの範囲）に符号化される。これにより、アドレスが示すメモリ位置へのアクセス制御を保証、および／または提供する。例えば、セキュアメモリアクセス回路６００が提供するメタデータ符号化および復号は、バッファオーバーフローを生じるようにアドレスが操作されることを阻止し得、および／またはアクセス許可のないメモリに、プログラムコードがアクセスすることを阻止し得る。

【0068】

実施形態において、セキュアメモリアクセス回路６００は、任意の複数の異なる方法により、メモリが実行中のプログラムに割り当てられ（例えば、オペレーティングシステムにより、ヒープにおいて）提供されると、呼び出され得るアドレス符号化回路６５２を含む。当該方法は、ｍａｌｌｏｃ、ａｌｌｏｃ、またはｎｅｗなどの機能を使用する、またはローダを使用して明示的に、またはコンパイラにより静的にメモリを割り当てるなどを含む。この結果、割り当てられたメモリを示す、符号化アドレスが、アドレスメタデータにより符号化される。

【0069】

アドレスメタデータは有効範囲メタデータを含み得る。有効範囲メタデータは、実行中のプログラムに有効範囲（例えば、ポインタの平文部分にポインタ演算を実行することによる）内のアドレスの値を操作可能にし得る。一方で、有効範囲を超えるアドレスを使用したメモリへのアクセスの場合にアドレスを破損し得る（例えば、暗号に入力するｔｗｅａｋの一部として使用されるポインタの暗号化テキスト部分、またはポインタのその他ビットに影響することによる）。さらに／あるいは、有効範囲メタデータは例えば、プログラムコードがアクセス許可された、メモリの範囲である有効コード範囲を識別するために使用され得る（例えば、レジスタ上の明示的範囲の設定に使用され得る、符号化範囲情報）。アドレスメタデータ内で符号化され得るその他情報は、アドレスに対するアクセス規制を含む（例えば、アドレスが参照メモリに対する書き込み、実行、または読み出しのみに使用され得るか）。

【0070】

実施形態において、セキュアメモリアクセス回路６００は、メモリに対して値の読み出しまたは書き込みを実行するために汎用レジスタがメモリアドレスとして使用される、ＭＯＶなどのプロセッサ命令を利用したメモリ読み出しおよび書き込み（例えば、ロード／格納）オペレーション時、ならびにメモリの「使用」（制御移行命令、例えば、ＣＡＬＬ／ＪＭＰなど）および／またはメモリオペランドを取得可能な任意の命令を伴うその他オペレーション時の符号化メタデータを検証するために呼び出され得る、アドレス復号回路６６２を含む。メモリアクセスに使用される間接（例えば、符号化仮想／リニア）メモリアドレスは、正しい仮想／リニアメモリアドレスを得るために、プロセッサにより最初に復号および／または解読される。

【0071】

実施形態において、メモリ割り当てオペレーション（例えば、「ｍａｌｌｏｃ」）時（または中）、メモリ割り当て回路（例えば、システムメモリ内の特権的システムコンポーネント内のメモリ管理コード）は、バッファに対してメモリの範囲を割り当て、アドレスと対応するメタデータ（例えば、範囲および／または許可メタデータ）を戻し得る。例えば、メモリ割り当て回路は、アドレス内の平文範囲情報を符号化し得（例えば暗号化前の、未使用／非カノニカルビットにおける）、または１または複数の別個のパラメータとしてメタデータを命令に供給し得る。ここで、パラメータ（複数可）が、範囲および／またはコード許可情報を指定する。このように、ある実施形態により、メモリ割り当て回路はアドレス符号化回路６５２を呼び出し得る。アドレス符号化回路６５２は、後述のようにアドレスをメタデータ（例えば、範囲および／または許可メタデータ）および「調整」により符号化する、範囲ルール回路６５４およびアドレス調整回路６５６を含む。アドレス符号化回路６５２は、アドレスの未使用部分（例えば、６４ビットアドレスの非カノニカルビット）にメタデータを格納し得る。

【0072】

有効範囲メタデータを決めるため、範囲ルール回路６５４はアドレスが参照するバッファのサイズに対する上限を示す有効範囲メタデータを選択し得る。アドレス調整回路６５６は、有効範囲メタデータを適宜調整し得る。即ち、アドレスを操作可能とする（例えば、ソフトウェアが演算オペレーションを実行することによる）、範囲メタデータが示す有効範囲内のメモリ位置をアドレスが参照する限り、アドレス範囲内のアドレスの上位アドレスビット（例えば、最上位ビット）が変化しないようにする。ただし、操作によりアドレスが有効範囲を超える（例えば、バッファのオーバーフロー）ことはないことにする。換言すると、プロセッサは調整値を取得し、それをアドレス（ポインタ）値に加える。このオペレーションが、アドレスの暗号化テキスト（またはｔｗｅａｋの一部として使用されるビット）に影響しない限り、メモリアクセスは許可される。実施形態において、調整値そのものは、符号化アドレスの一部として暗号化され得る。これにより、投機的敵対者のアドレス調整値の制御が阻止される。

【0073】

アドレス符号化回路６５２は、有効範囲メタデータを使用して、アドレスの暗号化される部分を選択し得る。暗号化回路６５８は、さらに後述するように、秘密鍵（例えば、図１Ａの鍵１５４）およびｔｗｅａｋを使用して、アドレスの選択された部分（そしていくつかの実施形態において、調整および／または識別タグ）を暗号化し得る。メモリアクセスオペレーション（例えば、読み出し、書き込み、または実行オペレーション）時に、アドレス復号回路６６２は以前に符号化されたアドレスを復号し得る。このために、解読回路６６４はさらに後述するように、秘密鍵およびｔｗｅａｋを使用して、アドレスの暗号化された部分を解読し得る（さらに、いくつかの実施形態において、暗号化された調整および／または暗号化された識別タグ）。

【0074】

アドレス復元回路６６６は、アドレスの元の値を復元するため（例えば、真の、元のリニアメモリアドレス）、アドレスを元の（例えばカノニカル）形式に戻し得る。このために、アドレス復元回路６６６はアドレスの未使用ビット内の有効範囲メタデータ符号化を除去し得る（例えば、未使用ビットをその元の形式に戻す）。アドレスが適切に復号されると、メモリアクセスオペレーションは成功裏に完了する。しかし、符号化アドレスが、その値が範囲メタデータで示された有効範囲外となる（例えば、バッファのオーバーフロー）ように操作されていると（例えばソフトウェアによる）、解読回路６６４により実行された解読処理の結果、アドレスが破損する。破損した間接アドレスにより、フォールトが立ち上がる（例えば、一般的防御フォールト）。このようにして、セキュアメモリアクセス回路６５０は、プロセッサに、バッファオーバーフロー攻撃および同様の利用に対して、アクセス制御およびアドレスセキュリティを提供可能にする。

【0075】

ここで図７を参照すると、いくつかの実施形態において、コンピュータシステムはオペレーション中にコンピューティング環境７１０を構築し得る（例えば、ネイティブおよび／または仮想ランタイムまたは「実行」環境）。環境７１０内に示す様々なモジュールは、ハードウェア、ファームウェア、ソフトウェア、またはその組合せとして実施され得る。環境７１０内で、ユーザ空間アプリケーション７３４（または例えば、ユーザ空間アプリケーション７３４のロードにおける、特権的システムコンポーネント７４２）は時々、コンピュータシステムのオペレーション中に、メモリ割り当て７０２を発行し得る。メモリ割り当て７０２は、プロセッサ（例えば、プロセッサ１１２）に渡される前に、特権的システムコンポーネント７４２のメモリ割り当て回路７４６により、適宜変換され得る（例えば、コンパイルされるか、解釈される）。プロセッサにおいて、メモリ割り当て７０２（例えば、従来の「ｍａｌｌｏｃ」命令の代わり）に応じて、アドレス符号化回路６５２が呼び出される。従来のｍａｌｌｏｃ命令が単純にメモリを割り当て、（安全ではない）ポインタを戻す一方、アドレス符号化回路６５２は、本明細書に記載のとおり、メタデータ７０５（例えば、プロセッサが暗号化を適用する前であって、アドレス内で既に平文符号化された、または範囲を指定する命令に対する別個のパラメータとしての範囲および／または許可情報）を含むアドレス７０４を符号化し、符号化アドレス７０６を戻す。

【0076】

同様に、ユーザ空間アプリケーション７３４または特権的システムコンポーネント７４２は時々、メモリアクセス７０８を発行し得る。これは、メモリから読み出しおよびレジスタへの書き込み、あるいはレジスタからの読み出しおよびメモリへの書き込み（例えば、ＭＯＶ命令）を行うプロセッサ命令として、プロセッサに扱われ得る。一例としてＭＯＶ命令を使用して、安全移動回路６６０は、アドレス復号回路６６２が適切に呼び出された上でのみ、メモリアクセスを実行する。図６および図７で安全移動回路６６０およびアドレス復号回路６６２は別個のモジュールとして示されているが、アドレス復号回路６６２が安全移動回路６６０内に組み込まれてよく、これらが別個に実装され得ることが理解されたい。さらに、ＭＯＶ命令（例えば、コール、ＪＭＰなど）に加えてまたは代えて、アドレス復号回路６６２がその他種類の命令に組み込まれるか、それを参照し得ることを理解されたい。例えば、コールおよびＪＭＰなどの制御移行命令により、コードが実行する符号化アドレスがプロセッサのプログラムカウンタレジスタにロードされ得る（例えば、命令ポインタまたはＲＩＰであって、ＲＩＰは６４ビットコードにおける命令関連アドレス指定を利用した命令ポインタレジスタである）。そして命令ポインタレジスタは、プログラムによりクエリされ得、この結果、現在のプログラムカウンタアドレスが符号化形式となる（現在のプログラムカウンタ位置へオフセット）。

【0077】

アドレス復号回路６６２が符号化アドレス７０６を適切に復号されると、元のアドレス７０４が特権的システムコンポーネント７４２に戻され、メモリアクセスが完了する（７１６）か、新たなプログラムカウンタ位置からプログラム実行が開始する（制御フローが変わる場合）。符号化アドレス７０６が適切に復号されないと、フォールトが立ち上がる（７１８）。

【0078】

ここで図８Ａおよび８Ｂを参照すると、メモリ割り当て処理を実行するための方法８０２および８２０の例が示されている。方法８０２および８２０の一部は、コンピュータシステムのハードウェア、ファームウェア、および／またはソフトウェアにより実行され得る（例えば、メモリ割り当て回路７４６を特権的システムコンポーネント７４２が実行することによる）。図８Ａにおいて、方法８０２はコーリングコード（例えば、特権的システムコンポーネント７４２またはユーザ空間アプリケーション７３４）からのメモリ割り当てのコールに応じて開始する。ブロック８１０において、コンピュータシステムはコーリングコードにメモリ割り当てする権限があるかを判定する。このために、コンピュータシステムは例えば最新分岐記録（ＬＢＲ）である、最近取得したコード分岐の位置を記録するため、プロセッサレジスタのセットを利用し得る。例えば、コーリングコード（例えば機能をコールしたコード）を判定するため、機能はＬＢＲをクエリして、分岐履歴を確認可能である。あるいは、機能はリターンアドレスに対するコールスタックをクエリし得る（しかし、スタック上のリターンアドレスは、プロセッサレジスタに格納されたデータ程セキュアでない可能性がある）。コンピュータシステムがコーリングコードにメモリ割り当て権限がないと判定すると、ブロック８１２でフォールトが立ち上る。コンピュータシステムがコーリングコードにメモリ割り当て権限があると判定すると、コンピュータシステムはブロック８１４に進み、本明細書に開示の技術を利用して、セキュアメモリ割り当てを開始する。したがって、コンピュータシステムはブロック８１４から、図９に示す後述の方法９００の始めに移行する。

【0079】

図８Ｂにおいて、方法９００のブロック９２４での符号化アドレス出力に応じて、方法８２０が開始する。ブロック８２２において、コンピュータシステムは、アドレスの符号化バージョン（例えば、符号化アドレス７０６）を、図８Ａのブロック８１４において、メモリ割り当てを開始したコーリングコードに戻す。ブロック８２４において、コーリングコードは符号化アドレスを使用して、割り当てられたメモリ（例えばバッファ）にアクセスする。そうすることで、コーリングコードは、例えば符号化アドレスに演算オペレーションを実行することで、符号化アドレスを変更または修正し得る。したがって、コーリングコードの後続の読み出しまたは書き込みオペレーションは、後述する図１０の方法の実行をトリガし得る。

【0080】

ここで図９を参照して、アドレスをセキュアにする方法９００の例が示される。方法９００の一部は、コンピュータシステムのハードウェア、ファームウェア、および／またはソフトウェアにより実行され得る（例えば、アドレス符号化回路６５２を呼び出すプロセッサ１１２による）。方法９００は、（例えば、図８Ａのブロック８１４でメモリマネージャモジュールによる）メモリ割り当てに応じて開始する。ブロック９１０において、コンピュータシステムはアドレス、アドレス範囲、およびアドレスを符号化するのに必要なその他入力（例えば、後述のコードブロック識別子または命令ポインタ）を取得する。ブロック９１２において、コンピュータシステムは、コーリングコード（例えば、図８Ａのブロック８１０でメモリ割り当てを開始するコード）にブロック９１０（例えば、アドレス７０４）で受信した間接アドレスにアクセスする権限があるかを判定する。このために、コンピュータシステムは、例えばメモリマネージャモジュールのヒープマネージャから取得され得る、命令ポインタコーリングコードに対するコーラー特権的レベル情報を検証することで、アクセス制御チェックを実行し得る。コンピュータシステムがコーリングコードにアドレスアクセス権限がないと判定すると、フォールトが立ち上る（９１４）。コンピュータシステムがコーリングコードにアドレスアクセス権限があると判定すると、コンピュータシステムはブロック９１６に進む。ブロック９１６において、コンピュータシステムは、アドレス範囲符号化を実行するために、アドレスの未使用（例えば、非カノニカル）アドレスビットを判定する。このために、コンピュータシステムは単純にアドレスのより高位の（例えば、最上位）未使用／非カノニカルビットを使用し得る。符号化アドレスは、構造的に非カノニカルである必要はないことに留意されたい。むしろ、未使用／非カノニカルアドレスは、本明細書に開示のアドレス符号化を可能とするように、単純に例えば特権的システムコンポーネント７４２により確保されたメモリの範囲であり得る。

【0081】

ブロック９１８において、コンピュータシステムはメタデータ（例えば、有効範囲および／または許可データ）を生成し、メタデータをブロック９１６で選択されたアドレスの未使用／非カノニカルビット内に格納する。例示的に、メタデータはアドレスにより示されたバッファのサイズの上限を示す。メタデータを生成するため、コンピュータシステムは最上位カノニカルアドレスビットが有効メモリ範囲について変化しない中心位置に、アドレス値を変換する。いくつかの実施形態において、範囲メタデータはメモリ範囲サイズの２の累乗を示す「指数」を含む。いくつかの場合において、後述のように、２の累乗の範囲の終わりに値が強制的に来るように「調整」が利用される。別の実施形態では、バッファ「アンダーフロー」（バッファ「オーバーフロー」と異なる）に対処する必要がある場合、調整はバッファを２の累乗の範囲の先頭に強制的に移すように利用され得る。指数メタデータを使用して、任意の２の累乗メモリ範囲が定義され得る（例えば、２、４、８、１６…２＾６４）。

【0082】

以下に、範囲メタデータ符号化の単純例を示す。アドレス００００ｂ～００１１ｂは、上位２ビットが変化しない範囲０～３に収まる。ただし、ポインタがインデックス４に移るように修正された場合、上位ビットの１つが変化する。したがって、有効範囲メタデータは［２］として符号化され得（これにより、上位２ビットで４の範囲を符号化する）、有効範囲メタデータが例えば、「［２］００ｘｘｂ」であるより高位の非カノニカルビットに格納され得る。この例では、指数のサイズは２ビット（例えば値［１～４］）となり例で使用される４ビットアドレスが包含される。以下のテーブル１は、複数の追加的な単純化された例を示す。

【表1】

テーブル１。アドレス符号化例。

【0083】

テーブル１において、浮動小数点形式と同様の形式を使用して、符号化アドレスが示される。テーブル１の３列目の符号化アドレスにおいて、［］内の数（例えば［２］）は、指数または有効範囲メタデータで、｛｝内の数（例えば｛３｝）は、調整値で、調整値の右側のアドレスは、有効範囲メタデータおよび調整値が格納された未使用／非カノニカルビットを示す。ブロック９２０において、コンピュータシステムは、有効範囲に適用される調整（または「オフセット」）を決定し、間接アドレスの未使用／非カノニカルビット内に調整値を格納する。いくつかの実施形態において、調整を利用して、符号化範囲を、２の累乗境界に強制移動する（例えば、バッファサイズに特定の上限を設定するため）。このように、元の（符号化されていない）有効アドレス範囲の符号化バージョンが、生成され得る。符号化バージョンは、有効範囲内で変化する上位ビット数が最小になるように指定され得る（例えば、上位ビットの暗号化により、解読に関する符号化アドレスの修正を検出／強調するようにする）。符号化は可逆的である。したがって、範囲内の修正である限り、元の意図された有効アドレス範囲が戻される。上述の例では、範囲０～３十進数（００００ｂ～００１１ｂ二進数）は、［２］｛０｝００ｘｘｂとして符号化され得る（ここで、「ｘｘ」は、ビットが範囲：００、０１、１０、１１の範囲内で任意の値を採り得ることを示す）。別の例では、範囲１～４十進数（０００１ｂ～０１００ｂ）は、［２］｛－１｝００ｘｘｂとして符号化され得る（ここで、上位ビットを一定に維持するため、調整が引かれる）。あるいは、同じ範囲１～４十進数（０００１ｂ～０１００ｂ）は、［２］｛３｝０１ｘｘｂとして符号化され得る（この時は、３の調整を加えることで、上位ビットを一定に維持する）。いずれの表現でも、符号化バージョンは元のアドレス範囲１～４に復号されて戻される。さらに別の例では、バッファサイズが４ＫＢであれば、４バイトの解像度の１０ビット調整値が使用され得る。

【0084】

他の実施形態は、符号付き調整値（例えば２のコンプリメント）を利用し得る。この場合、バッファは調整の符号に応じて、バッファは２の累乗境界の先頭または末尾のいずれかに調整され得る。そのような実施形態は、調整符号に応じて、バッファオーバーフローまたはアンダーフローのいずれの状況でも、保護を提供し得る。未使用／非カノニカルアドレスで１６ビットが利用可能であれば（例えば、現在の６４ビットプロセッサにおける）、利用可能なビットのうちの１０ビットが調整に利用され得、残りの６ビットが有効範囲メタデータ（例えば、指数値／２の累乗）に利用され得る。指数値が４ＫＢページを超える範囲に到達すると、調整は２の乗数で拡大し得る。これにより、より大きな２の累乗の範囲内の大きなバッファの調整が可能となる（なお、いくつかの実施形態において、４０９６バイトは１０ビット調整値で適切に包含される。したがって、上位（２の累乗）ビットが変化する前に４ＫＢページ内の最後の４バイトである終わりの部分に、バッファを「調整」するように調整が可能である）。そのような調整（例えば、１増やす）により、バッファ位置は４バイトずつ調整される。別の実施形態では、その他任意の初期調整サイズおよびワードサイズが選択可能である。別の例では、指数の値が１３であれば、調整値は２倍され得る。これにより、調整は２の累乗範囲（この場合、８バイトずつ調整するとして、２つの４ＫＢページ）を包含したままとなり得、それ以上も同様である（例えば、指数の値が１４であれば、調整値は４倍され、指数の値が１５であれば、調整値は８倍され、以下同様で、２の累乗範囲を包含した調整が可能となる）。

【0085】

ブロック９２２において、コンピュータシステムがアドレスの一部を暗号化する。このアドレスの暗号化される部分は、有効範囲メタデータ（例えば、指数／２の累乗）および調整値により決まる。有効範囲メタデータは、符号化アドレスの、符号化される最上位アドレスビットの数を決める（例えば、一部のアドレスビットが必ず暗号化され得るように、最小数に絞る）。いくつかの実施形態において、調整値および／または識別タグも暗号化される（例えば、ブロック暗号に妥当なブロックサイズを生成するため）。いくつかの実施形態において、有効範囲メタデータ内で特定される、使用されたビット／カノニカルアドレスの最上位ビットは、有効範囲メタデータ（調整値を含んでも、含まなくてもよい）をｔｗｅａｋとして利用して、秘密鍵で暗号化される（例えば、秘密鍵７２０）。図示の実施形態では、プロセッサが解読するビット数を決めるのに、有効範囲メタデータ平文を使用するため、有効範囲メタデータ（例えば、指数／２の累乗）は暗号化されない。しかし、ｔｗｅａｋ可能なブロック暗号の場合、有効範囲メタデータ（例えば、指数／２の累乗）はｔｗｅａｋとして利用され得る（したがって、暗号化ビットに影響する）。ｔｗｅａｋとして使用され得るその他データ値は、間接アドレスの未使用ビットに格納されるデータ、バッファサイズの上限、バッファサイズの上限として選択された２の累乗境界の指数、２の累乗境界に適用される調整値、コードブロック識別子、命令ポインタデータ、メタデータ内の許可情報符号化、および／またはバージョン番号（プログラムに以前割り当てられたポインタを再割り当て／取り消しを行う場合に有用。バージョンはレジスタ内でプロセッサにより維持され得る）を含む。実施形態は、ブロックサイズが６４ビット仮想／リニアメモリアドレス／ポインタのサイズに対応する（収まる）、Ｓｉｍｏｎ、Ｓｐｅｃｋ ｃｉｐｈｅｒｓ、ＰＲＩＮＣＥ ｃｉｐｈｅｒなどの小ブロック暗号（例えば、データの暗号化３２ビット）を利用し得る。暗号化に加えて、または代えて、暗号を利用して、メッセージ認証コード（ＭＡＣ）を生成してよい。これは、トランケートされて未使用非カノニカルリニア／仮想アドレスビット内に格納され得る。この暗号ＭＡＣは、仮想アドレスがその境界外に操作された場合に、同アドレスの改ざんまたは修正を検出するのに使用され得る。

【0086】

本明細書で使用される、「ｔｗｅａｋ」とは特に、通常の平文または暗号化テキスト入力と鍵（例えば、秘密鍵７２０）に加えた、ブロック暗号への第２入力を示し得る。上位２カノニカルビットを暗号化することで、コンピュータシステムは、アドレスが不正に変更されたことを検出可能になる。暗号化アルゴリズムにより、不正に変更された上位ビットが敵対者により判別不能なランダムビットシーケンスを生成することとなり、したがって不正に変更された間接アドレスが使用されるとフォールトに帰結する可能性が高いためである。

【0087】

アドレスの暗号化される部分は（例えば、上位使用された／カノニカルビット）は、有効範囲メタデータと、調整（例えば、上述の例では［２］｛－１｝）をｔｗｅａｋとして使用する、ｔｗｅａｋ可能ブロック暗号などの暗号モード暗号化アルゴリズムを使用して暗号化される。ｔｗｅａｋ可能ブロック暗号のいくつかの例は、ＸＯＲ－ｅｎｃｒｙｐｔ－ＸＯＲ（ＸＥＸ）、ＬＲＷ（Ｌｉｓｋｏｖ、Ｒｉｖｅｓｔ、およびＷａｇｎｅｒ）方式、暗号文窃盗（ｃｉｐｈｅｒｔｅｘｔ ｓｔｅａｌｉｎｇ：ＸＴＳ）を伴うＸＥＸベースのｔｗｅａｋされたコードブックモードを含む。暗号における任意の単一のビットの変化が解読された平文全体の変化に帰結するような、その他ビット拡散方法が利用可能である。必要であれば、別の実施形態として、セキュリティよりも性能を優先するが、ブロック暗号に近い、妥当なビット拡散は実現可能である非暗号方法を使用してよい。

【0088】

暗号化のために選択される暗号は、ビット選択可能ブロックサイズ（例えば、ＳＰＥＣＫ）を有するアルゴリズム、または残りの暗号化されていないビット（固定ブロックサイズ外の余剰ビット）を使用したｔｗｅａｋを含む固定ブロックサイズを可能とするアルゴリズムを使用して、ハードウェア内に実装され得る。いくつかの実施形態において、暗号は十分にビット拡散されている。したがって、暗号化されたアドレスビットへの任意のビットの変更が、解読時に全てのビット位置に、均等に影響を与える（波及する）。これに基づいて、任意の変更または越境に対するアドレス破損が生じる。この方法を使用して、敵対者がメタデータ（例えば、指数または調整値または識別タグ、または暗号化された最上位ビット）改ざんを試みた場合、その結果復号されるアドレスは破損している。６４ビットアドレススペースで、アドレス破損が起きると、フォールトに帰結する可能性が高い。したがって、特権的システムコンポーネント７４２（例えば、オペレーティングシステム／エグゼクティブ／ＶＭＭ／別モード／デバッグトレース／管理プロセッサ／サブシステム、など）が、アドレス破損（延いてはポインタアクセスまたは越境）を把握可能となる。

【0089】

上述の例では、アドレス／ポインタ値が３超にまで増加すると、このようなアドレス／ポインタ修正は、上位カノニカルビットを破損し、敵対者により制御不能な、判別不能メモリアクセスが生じる。例えば、バッファサイズを１バイト超えることが、高確率でページフォールトとなるランダムメモリアクセスに帰結する。これは、たとえ１つでもビットが変更となれば、それが最上位ビット全てに拡散することが保証される、ビット拡散特性による。値を２の累乗範囲の末尾に強制的に置く調整の結果、バッファオーバーフローは暗号化されたアドレスビットの破損を生じる。

【0090】

暗号ｔｗｅａｋは、コードブロック識別子を含むように拡張され得る。これにより、コードブロック（例えば、コーリングコードのブロック）がアクセスメモリへの間接アドレス／ポインタの使用を許可される、アクセス制御が提供される。さらに、命令ポインタ（「プログラムカウンタ」とも呼ばれ得る）情報または範囲は、ポインタ暗号化ｔｗｅａｋの一部として符号化され得る。命令ポインタ情報は、どのコードがどのデータをアクセス可能かの範囲を限定するのに使用され得る。例えば、全てのコードが、６４ビットアドレススペース内のメモリの固定ブロック内に配置され得る。同様のアクセス許可を持つコードは、同一のブロックまたは範囲内にグループ化され得る。ｔｗｅａｋは、実行中の命令を含むメモリのブロックの識別子を含み得る。このように、コードとデータは関連付けられ得、アクセスが制御され得る。したがって、別のコードブロックからの敵対者が、暗号化されたポインタを使用して、保護されたブロックのデータにアクセス不能となる。誤ったコードブロック識別子がｔｗｅａｋとして利用された場合に、暗号化されたポインタが適切に復号されないためである。さらに、コードのブロックが例えばｍａｌｌｏｃをコールして、自身にメモリを割り当てる場合、ｍａｌｌｏｃはコーリングコードのメモリブロックを利用して、暗号化されたアドレスを戻し得る。これにより、割り当てられたメモリに対する、プライベートアクセスが保証される（ただし、割り当てたメモリが解放されず、別のコードブロックに再割り当てされない限り）。あるいは、保護鍵などの、コーリングコードを特定するその他方法がｔｗｅａｋで使用され得る。そしてさらに、メモリへの制御アクセスのためにプロセッサ１１２が使用する、アクセス読み出し／書き込み／実行用のメタデータが、暗号化されたアドレスビット用のｔｗｅａｋの一部として使用され得る。さらに、命令ポインタそのものが、符号化ポインタ（例えば、範囲に基づく）として表され得る。この場合、データポインタにアクセスする、またはメモリ割り当て／アサインを要求するコードブロックを特定する「ｔｗｅａｋ」の一部としてメタデータおよび暗号化されたアドレスビットが使用され得る。

【0091】

ここで図１０を参照すると、アドレスを復号する方法１０００の例が示される。方法１０００の一部は、コンピュータシステムのハードウェア、ファームウェア、および／またはソフトウェアにより実行され得る（例えば、安全移動回路６６０および／またはアドレス復号回路６６２を呼び出すプロセッサ１１２による）。方法１０００は、例えば、ＭＯＶ命令のような読み出し、書き込み、または実行オペレーションなどのメモリアクセスオペレーションに応じて開始する。以下のテーブル２は、本明細書に開示のアドレス符号化技術を使用可能なＭＯＶ命令の例示的な例をいくつか提供する。勿論、異なるプロセッサアーキテクチャは、命令に対する異なる名称または異なるオプション／パラメータにより、「ＭＯＶ」機能を参照し得る。このようにして、開示の実施形態は、異なるアーキテクチャ間で、全種類のＭＯＶ「機能」を、当該機能を参照するための用語に関わらず適用する。さらに、ＭＯＶ命令は一例であって、データの読み出し／書き込みを行うためにメモリにアクセス可能な任意の命令が、本明細書に開示のアドレス符号化および復号方法が適用され得る。

【表2】

テーブル２。例示的ＭＯＶ命令。

【0092】

ブロック１０１０において、コンピュータシステムは符号化アドレスを取得する（例えば、レジスタから取得され得る符号化アドレス７０６）。ブロック１０１２において、コンピュータシステムは、ブロック１０１０で取得した符号化アドレスが、未使用または非カノニカルビットを有するか判定する。コンピュータシステムが、符号化アドレスが未使用／非カノニカルビットを有さないと判定すると（例えばアドレスが、アドレス範囲が３２ビット、６４ビット、１２８ビット、またはその他アーキテクチャが要し得るいずれの範囲であれ、アドレスの非カノニカルまたはその他確保された範囲内に収まらない場合）、フォールトが立ち上がる（１０１４）。コンピュータシステムが、符号化アドレスが未使用／非カノニカルビットを有すると判定すると（例えば、アドレスがカノニカルまたは確保されたアドレス範囲内に収まる場合）、コンピュータシステムはブロック１０１６に進む。ブロック１０１６において、コンピュータシステムは、図９のブロック９２２で使用される暗号化アルゴリズムに対応する解読アルゴリズムを使用して、図９のブロック９２２の暗号化アルゴリズムにより使用されるのと同じ秘密鍵およびｔｗｅａｋを使用して、符号化アドレスの暗号化された部分を解読する。ブロック１０１８において、コンピュータシステムは解読されたアドレス内の範囲メタデータの調整を「解除」する（例えば、アドレスの全解読値から、未使用／非カノニカルビット内の解読された調整値を減算することによる）。ブロック１０３０において、例えばコンピュータシステムは未使用／非カノニカルビットを除去することで、解読されたアドレスを元の（例えば、カノニカル）形式に戻す。ブロック１０２２において、コンピュータシステムは、ブロック１０２０で出力された、復号されたアドレスを、「真の」（例えば、仮想またはリニア）メモリアドレスとして（例えば、ポインタとして）使用する。ブロック１０２４において、コンピュータシステムは、ブロック１０２２でメモリアドレス／ポインタとして使用された復号されたアドレスが、破損アドレスであるか判定する。復号されたアドレスが破損していると、フォールトが立ち上がる（１０１４）。復号されたアドレスが破損していなければ、コンピュータシステムは、ブロック１０２６で復号されたアドレスをメモリアドレス／ポインタとして使用して、成功裏にメモリアクセスオペレーションを完了する。このようにして、方法１０００は、コンピュータシステムが、範囲符号化間接アドレスを検証可能にし、範囲符号化アドレスが実メモリアドレスに変換される前に、埋め込まれた範囲のチェックを実施する。さらに、破損が生じると検出するために確保された有効アドレス値またはメタデータと共に、破損が生じたことをある程度の確率で判定するように無効調整値（例えば、２の累乗範囲を超える調整値）も使用され得る。破損が検出されなくても、結果的なアドレスは敵対者により、判別不能（したがって使用不能）となる。
［タグおよびアドレス符号化／暗号化］

【0093】

図１１は、アドレスの符号化部分でメモリタグが暗号化される実施形態を示す。メモリ割り当て（例えばｍａｌｌｏｃ）で割り当てられたアドレスの暗号化された部分にメモリタグが含まれる実施形態では、さらにタグビットへの影響も避けながら、敵対者がアドレスを操作することが阻止され得る。したがって、敵対者は固定アドレスを取得して、独立してタグビットの推定を開始することができない。暗号化により、タグ値および暗号化されたアドレスビットの変化が生じる。この結果、ランダムアドレスにランダムタグが関連付けられる。

【0094】

暗号ポインタの暗号化された部分にメモリタグが含まれる実施形態によると、敵対者によるタグの推測が阻止され得る。暗号化されたポインタのいずれの部分が修正されると、解読されたビットは全てランダムになる。解読されたアドレスとタグの両方が異なる。したがって、敵対者が暗号化テキストを修正して、結果を推測しようと試みるたびに両者が変化するので、敵対者はタグを暗号化されたアドレスに対応付けることができない。
［例示的実施形態］

【0095】

実施形態において、プロセッサは、デコーダと、キャッシュと、アドレス変換回路と、キャッシュコントローラと、メモリコントローラと、を備える。デコーダは、命令を復号する。命令は、データオブジェクトに関連付けられ、第１メモリタグを有する第１アドレスを指定する。アドレス変換回路は、第１アドレスを、データオブジェクトのメモリ位置を識別する第２アドレスに変換する。コンパレータは、第１メモリタグと、第２アドレスに関連付けられた第２メモリタグとを比較する。キャッシュコントローラは、メモリ位置に関連付けられたキャッシュミスを検出する。メモリコントローラは、コンパレータによる第１メモリタグと第２メモリタグとの一致の検出、およびキャッシュコントローラによるキャッシュミスの検出に応じて、メモリ位置からキャッシュにデータオブジェクトをロードする。

【0096】

様々な実施形態において、以下の任意のもの、または任意の組合せもさらに適用され得る。第１アドレスは仮想アドレスであってよく、第２アドレスは物理アドレスであってよい。コンパレータが一致を検出するまで、メモリコントローラはさらに、メモリ位置に対応するキャッシュラインのロードを阻止してよい。コンパレータが第１メモリタグと第２メモリタグとの不一致を検出したことに応じて、メモリコントローラはさらに、データオブジェクトを示さないデータを、メモリ位置に対応するキャッシュラインにロードしてよい。プロセッサはさらに、コンパレータが第１メモリタグと第２メモリタグとの不一致を検出したことに応じて、メモリ位置に対応するキャッシュラインが無効であることを示すようにインジケータを設定する有害キュー回路を含み得る。有害キュー回路はさらに、命令の結果がコミットされた後にのみ、キャッシュラインが無効であることを示すインジケーションをソフトウェアに提供し得る。プロセッサはさらに、第１メモリタグを定義するポインタセキュリティ回路を備えてよい。プロセッサはさらに、第１メモリタグに少なくとも部分的に基づいて、データオブジェクトを暗号保護する暗号化回路を備えてよい。第１メモリタグは、データオブジェクトの、種類、機能、メモリ位置、または使用を識別する識別タグを含んでよい。暗号化回路は、暗号化アルゴリズムへのｔｗｅａｋ入力を少なくとも部分的に定義するために、メモリタグの少なくとも一部を使用してよい。第１メモリタグは暗号化タグを含んでよく、暗号化回路はさらに、暗号化タグを使用して、複数の暗号化鍵の１つを識別してよい。第１メモリタグは、メモリ位置に関連付けられたキャッシュラインが複数のデータオブジェクトを含むかどうかを示す、小オブジェクトタグを含んでよい。小オブジェクトタグは、サブキャッシュライン粒度のメモリタギングを可能にしてよい。第１メモリタグは、第１メモリアドレスと、データオブジェクトとの許容距離を示す、境界距離タグを含む。プロセッサはさらに、第１アドレスと、データオブジェクトの暗号化された値とに少なくとも部分的に基づいて、インテグリティチェック値を生成するインテグリティチェック回路を備えてよい。プロセッサはさらに、インテグリティチェック値に少なくとも部分的に基づいて、第１アドレスの改ざんを検出するポインタセキュリティ回路を備えてよい。

【0097】

実施形態において、プロセッサは、ソフトウェアプログラムにメモリ領域を割り当てる命令を復号するデコーダと、命令を実行する実行ユニットと、を備える。実行ユニットは、メモリ領域に対して有効範囲を決定する範囲ルール回路と、ソフトウェアプログラムにより、有効範囲内のアドレスを操作するのに使用される第１の数のアドレスビットと、アクセス許可を示すメモリタグを含む第２の数のアドレスビットとを決定するアドレス調整回路と、アドレスとメモリタグの少なくとも一部を暗号化して、ソフトウェアプログラムに戻す暗号化されたアドレスを生成する暗号化回路と、を含む。

【0098】

実施形態において、プロセッサは、データオブジェクトに関連付けられた暗号化された第１アドレスを指定する命令を復号するデコーダと、暗号化された第１アドレスを解読して、解読された第１アドレスと解読された第１メモリタグとを生成する解読回路と、キャッシュと、解読された第１アドレスを、データオブジェクトのメモリ位置を識別する第２アドレスに変換するアドレス変換回路と、第１メモリタグと、第２アドレスに関連付けられた第２メモリタグとを比較するコンパレータと、メモリ位置に関連付けられたキャッシュミスを検出するキャッシュコントローラと、コンパレータによる第１メモリタグと第２メモリタグとの一致の検出、およびキャッシュコントローラによるキャッシュミスの検出に応じて、メモリ位置からキャッシュにデータオブジェクトをロードするメモリコントローラと、を備える。

【0099】

実施形態において、プロセッサは、データオブジェクトに関連付けられ、第１メモリタグを有する第１アドレスを指定する命令を復号するデコーダと、キャッシュと、第１アドレスを、データオブジェクトのメモリ位置を識別する第２アドレスに変換するアドレス変換回路と、第１メモリタグと、第２アドレスに関連付けられた第２メモリタグとを比較するコンパレータと、メモリ位置に関連付けられたキャッシュミスを検出するキャッシュコントローラと、コンパレータによる第１メモリタグと第２メモリタグとの一致の検出、およびキャッシュコントローラによるキャッシュミスの検出に応じて、メモリ位置からキャッシュにデータオブジェクトをロードする手段と、を備える。

【0100】

様々な実施形態において、以下の任意のもの、または任意の組合せも適用され得る。手段はさらに、コンパレータが一致を検出するまで、メモリ位置に対応するキャッシュラインのロードを阻止するためのものであってよい。手段はさらに、コンパレータが第１メモリタグと第２メモリタグとの不一致を検出したことに応じて、データオブジェクトを示さないデータを、メモリ位置に対応するキャッシュラインにロードするためのものであってよい。プロセッサはさらに、コンパレータが第１メモリタグと第２メモリタグとの不一致を検出したことに応じて、メモリ位置に対応するキャッシュラインが無効であることを示すようにインジケータを設定する有害キュー手段を含み得る。有害キュー手段はさらに、命令の結果がコミットされた後にのみ、キャッシュラインが無効であることを示すインジケーションをソフトウェアに提供し得る。

【0101】

実施形態において、プロセッサは、ソフトウェアプログラムにメモリ領域を割り当てる命令を復号するデコーダと、命令を実行する実行ユニットと、を備え、実行ユニットは、メモリ領域に対して有効範囲を決定する範囲ルール手段と、ソフトウェアプログラムにより、有効範囲内のアドレスを操作するのに使用される第１の数のアドレスビットと、アクセス許可を示すメモリタグを含む第２の数のアドレスビットとを決定するアドレス調整手段と、アドレスとメモリタグの少なくとも一部を暗号化して、ソフトウェアプログラムに戻す暗号化されたアドレスを生成する暗号化手段と、を含む。

【0102】

実施形態において、プロセッサは、データオブジェクトに関連付けられた暗号化された第１アドレスを指定する命令を復号するデコーダと、暗号化された第１アドレスを解読して、解読された第１アドレスと解読された第１メモリタグとを生成する解読回路と、キャッシュと、解読された第１アドレスを、データオブジェクトのメモリ位置を識別する第２アドレスに変換するアドレス変換回路と、第１メモリタグと、第２アドレスに関連付けられた第２メモリタグとを比較するコンパレータと、メモリ位置に関連付けられたキャッシュミスを検出するキャッシュコントローラと、コンパレータによる第１メモリタグと第２メモリタグとの一致の検出、およびキャッシュコントローラによるキャッシュミスの検出に応じて、メモリ位置からキャッシュにデータオブジェクトをロードする手段と、を備える。

【0103】

実施形態において、方法は、データオブジェクトに関連付けられ、第１メモリタグを有する第１アドレスを指定する命令を復号する段階と、第１アドレスを、データオブジェクトのメモリ位置を識別する第２アドレスに変換する段階と、第１メモリタグと、第２アドレスに関連付けられた第２メモリタグとを比較する段階と、メモリ位置に関連付けられたキャッシュミスを検出する段階と、第１メモリタグと第２メモリタグとの一致の検出、およびキャッシュミスの検出に応じて、メモリ位置からキャッシュにデータオブジェクトをロードする段階と、を備える。

【0104】

様々な実施形態において、以下の任意のもの、または任意の組合せも適用され得る。第１アドレスは仮想アドレスであってよく、第２アドレスは物理アドレスであってよい。方法はさらに、一致を検出するまで、メモリ位置に対応するキャッシュラインのロードを阻止する段階を含んでもよい。方法はさらに、第１メモリタグと第２メモリタグとの不一致を検出したことに応じて、データオブジェクトを示さないデータを、メモリ位置に対応するキャッシュラインにロードする段階を含んでもよい。方法はさらに、コンパレータが第１メモリタグと第２メモリタグとの不一致を検出したことに応じて、メモリ位置に対応するキャッシュラインが無効であることを示すようにインジケータを設定することを含み得る。方法はさらに、命令の結果がコミットされた後にのみ、キャッシュラインが無効であることを示すインジケーションをソフトウェアに提供することを含み得る。

【0105】

実施形態において、方法は、ソフトウェアプログラムにメモリ領域を割り当てる命令を復号する段階と、命令を実行する段階と、を含み、実行は、メモリ領域に対して有効範囲を決定する段階と、ソフトウェアプログラムにより、有効範囲内のアドレスを操作するのに使用される第１の数のアドレスビットを決定する段階と、アクセス許可を示すメモリタグを含む第２の数のアドレスビットとを決定する段階と、アドレスとメモリタグの少なくとも一部を暗号化して、暗号化されたアドレスを生成する段階と、暗号化されたアドレスをソフトウェアプログラムに戻す段階と、を含む。

【0106】

実施形態において、方法は、データオブジェクトに関連付けられた暗号化された第１アドレスを指定する命令を復号する段階と、暗号化された第１アドレスを解読して、解読された第１アドレスと解読された第１メモリタグとを生成する段階と、解読された第１アドレスを、データオブジェクトのメモリ位置を識別する第２アドレスに変換する段階と、第１メモリタグと、第２アドレスに関連付けられた第２メモリタグとを比較する段階と、メモリ位置に関連付けられたキャッシュミスを検出する段階と、第１メモリタグと第２メモリタグとの一致の検出、およびキャッシュミスの検出に応じて、メモリ位置からキャッシュにデータオブジェクトをロードする段階と、を備える。

【0107】

実施形態において、装置は、上述の機能および／または方法のいずれかを実行する手段を含み得る。実施形態において、機械可読有形媒体は、命令を格納し得る。この命令は、機械により実行されると、上述の方法のいずれかを機械に実行させる。例示的コア、プロセッサ、およびシステムアーキテクチャ

【0108】

本発明が異なる態様および／または異なる目的で実施される、数多くの異なるプロセッサのうち任意のものを表し得る、プロセッサ１１２を参照して、本発明の実施形態が説明および図示された。これらプロセッサおよびコアは、例えば以下に説明するように、キャッシュおよび分岐予測部などのハードウェアを含み得る。ハードウェアは性能を向上するが、本発明の実施形態により防御され得る分析に対して、プロセッサおよび／またはコアをより脆弱にし得る。

【0109】

例えば、本発明が実施され得るプロセッサ内のコア（例えば、コア１１８）の実装は、汎用コンピューティング向けの汎用インオーダコア、汎用コンピューティング向けの高性能汎用アウトオブオーダコア、主にグラフィックおよび／または科学（スループット）コンピューティング向けの特定用途向けコアを含んでよい。本発明が実施され得るプロセッサの実装は、汎用コンピューティング向けの１または複数の汎用インオーダコアおよび／または汎用コンピューティング向けの１または複数の汎用アウトオブオーダコアを含む中央処理装置（ＣＰＵ）、および、主にグラフィックおよび／または科学（スループット）向けの１または複数の特定用途向けコアを含むコプロセッサを含んでよい。そのような異なるプロセッサは、ＣＰＵとは別個のチップ上のコプロセッサ、ＣＰＵと同じパッケージ内の別個のダイ上のコプロセッサ、ＣＰＵと同じダイ上のコプロセッサ（この場合、そのようなコプロセッサは、統合グラフィックスおよび／または科学（スループット）ロジックなどの特定用途向けロジックまたは特定用途向けコアと呼ばれる場合がある）、および上記ＣＰＵ（アプリケーションコア（複数可）またはアプリケーションプロセッサ（複数可）と呼ばれる場合がある）、上述のコプロセッサおよび追加の機能を同じダイ上に含み得るシステムオンチップ（ＳｏＣ）を含み得る、異なるコンピュータシステムアーキテクチャをもたらす。

【0110】

例示的なコアアーキテクチャが次に説明され、その後、例示的なプロセッサおよびコンピュータアーキテクチャの説明が続く。各プロセッサは１または複数のコアを備えることができ、各コアおよび／またはコアの組合せは、様々なときに１または複数のスレッド、プロセス、または他の命令シーケンスを実行するように構築（ａｒｃｈｉｔｅｃｔｅｄ）および設計（ｄｅｓｉｇｎｅｄ）され得る。コアアーキテクチャおよび設計技法は、同時（または対称）マルチスレッディング（ＳＭＴ）として知られる種類のアプローチのいずれか、または任意の他の手法にしたがって、複数のスレッドの同時実行を提供および／またはサポートすることができる。

【0111】

さらに、上述し、より詳しく後述するように、本開示の実施形態は、汎用プロセッサ、サーバプロセッサもしくはサーバ環境で使用するための処理要素、コプロセッサ（例えば、セキュリティコプロセッサ）、高スループットＭＩＣプロセッサ、ＧＰＧＰＵ、アクセラレータ（例えば、グラフィックアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワーキングアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサもしくは処理装置を含む任意の種類のプロセッサまたは処理要素に適用され得る。１または複数のプロセッサは、１または複数のチップ上に実装されてよい。１または複数のプロセッサは、例えば、ＢｉＣＭＯＳ、ＣＭＯＳまたはＮＭＯＳなど、多数の処理技術のいずれかを用いる１または複数の基板の一部であってよく、および／または当該基板上に実装されてよい。上に列挙され本明細書で説明されるプロセッサおよび処理装置は例示的なものであり、本明細書で説明するように、本開示は、任意のプロセッサまたは処理装置に適用可能である。

【0112】

さらに、上述し、より詳しく後述するように、本開示の実施形態は、例えば、ｘ８６命令セット（場合により、新しいバージョンで追加された拡張を含む）、カリフォルニア州サニーベールのＭＩＰＳ ＴｅｃｈｎｏｌｏｇｉｅｓのＭＩＰＳ命令セット、カリフォルニア州サニーベールのＡＲＭ ＨｏｌｄｉｎｇｓのＡＲＭ命令セット（ＮＥＯＮなどの任意の追加の拡張を伴う）、ＩＢＭの「Ｐｏｗｅｒ」命令セット、またはＲＩＳＣおよびＣＩＳＣの両方の命令セットを含む他の任意の命令セットを含む、多種多様な命令セットおよび命令セットアーキテクチャを使用して、プロセッサまたは処理要素に適用できる。上に列挙され本明細書で説明される命令セットおよび命令セットアーキテクチャは例示的なものであり、本明細書で説明するように、本開示は、任意の命令セットおよび命令セットアーキテクチャに適用可能である。
［例示的なコアアーキテクチャ］

【0113】

図１２Ａは、本発明の実施形態による、例示的なインオーダパイプライン、および例示的なレジスタリネーム、アウトオブオーダ発行／実行パイプラインの双方を図示するブロック図である。図１２Ｂは、本発明の実施形態による、プロセッサに含まれるべきインオーダアーキテクチャコアの例示的な実施形態と、例示的なレジスタリネーミング、アウトオブオーダ発行／実行アーキテクチャコアの両方を示すブロック図である。図１２Ａ～図１２Ｂの実線のボックスはインオーダパイプラインおよびインオーダコアを示し、破線のボックスのオプションの追加は、レジスタリネーミング、アウトオブオーダ発行／実行パイプラインおよびコアを示す。インオーダの態様がアウトオブオーダの態様のサブセットであると仮定して、アウトオブオーダの態様が説明される。

【0114】

図１２Ａにおいて、プロセッサパイプライン１２００は、フェッチステージ１２０２と、長さ復号ステージ１２０４と、復号ステージ１２０６と、割り当てステージ１２０８と、リネームステージ１２１０と、スケジューリング（ディスパッチまたは発行としても知られる）ステージ１２１２と、レジスタ読み出し／メモリ読み出しステージ１２１４と、実行ステージ１２１６と、ライトバック／メモリ書き込みステージ１２１８と、例外処理ステージ１２２２と、およびコミットステージ１２４とを含む。

【0115】

図１２Ｂは、実行エンジンユニット１２５０に接続されているフロントエンドユニット１２３０を含むプロセッサコア１２９０を示す図であり、フロントエンドユニット１２３０および実行エンジンユニット１２５０の両方はメモリユニット１２７０に接続されている。コア１２９０は、縮小命令セットコンピューティング（ＲＩＳＣ）コア、複合命令セットコンピューティング（ＣＩＳＣ）コア、超長命令語（ＶＬＩＷ）コア、またはハイブリッドもしくは代替的なコアタイプであってよい。さらに別の選択肢として、コア１２９０は、例えば、ネットワークまたは通信コア、圧縮エンジン、コプロセッサコア、汎用コンピューティンググラフィックス処理装置（ＧＰＧＰＵ）コア、グラフィックスコアなどの専用コアであってよい。例えば、上述のように、コア１２９０は汎用プロセッサ、サーバプロセッサもしくはサーバ環境で使用するための処理要素、コプロセッサ（例えば、セキュリティコプロセッサ）、高スループットＭＩＣプロセッサ、ＧＰＧＰＵ、アクセラレータ（例えば、グラフィックアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワーキングアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサもしくは処理装置を含むセットの任意の部材であり得る。

【0116】

フロントエンドユニット１２３０は、マイクロоｐキャッシュ１２３３に接続されている分岐予測ユニット１２３２を含む。命令キャッシュユニット１２３４は、命令トランスレーションルックアサイドバッファ（ＴＬＢ）１２３６に接続されている。命令ＴＬＢ１２３６は、命令フェッチユニット１２３８に接続されている。命令フェッチユニット１２３８は、復号ユニット１２４０に接続されている。復号ユニット１２４０（またはデコーダ）は、命令を復号し、元の命令から復号され、またはこれらを反映し、またはこれらから導出された１または複数のマイクロオペレーション、マイクロコードエントリポイント、マイクロ命令、他の命令、または他の制御信号を、出力として生成してよい。マイクロオペレーション、マイクロコードエントリポイント、マイクロ命令などは、少なくともマイクロｏｐキャッシュ１２３３に格納され得る。復号ユニット１２４０は、様々な異なる機構を用いて実装されてよい。適切な機構の例には、ルックアップテーブル、ハードウェア実装、プログラマブルロジックアレイ（ＰＬＡ）、マイクロコード読み取り専用メモリ（ＲＯＭ）などが含まれるが、それらに限定されない。一実施形態において、コア１２９０は、マイクロコードＲＯＭ、または特定のマクロ命令のためのマイクロコードを（例えば、復号ユニット１２４０にまたはそうでなければフロントエンドユニット１２３０内に）格納する他の媒体を含む。マイクロｏｐキャッシュ１２３３および復号ユニット１２４０は、実行エンジンユニット１２５０内のリネーム／アロケータユニット１２５２に接続される。様々な実施形態において、１２３３などのマイクロｏｐキャッシュは、追加的または代替的に、ｏｐキャッシュ、ｕ－ｏｐキャッシュ、ｕｏｐキャッシュ、またはμｏｐキャッシュと呼ばれ得、マイクロオペレーションは、マイクロｏｐ、ｕ－ｏｐ、ｕｏｐ、およびμｏｐと呼ばれ得る。

【0117】

実行エンジンユニット１２５０は、リタイアメントユニット１２５４および１または複数のスケジューラユニット１２５６のセットに接続されたリネーム／アロケータユニット１２５２を含む。スケジューラユニット１２５６は任意の数の異なるスケジューラを表し、リザベーションステーション、中央命令ウィンドウなどを含む。スケジューラユニット（複数可）１２５６は、物理レジスタファイル（複数可）ユニット（複数可）１２５８に接続される。物理的レジスタファイル（複数可）ユニット１２５８の各々は、１または複数の物理的レジスタファイルを表し、それらの異なるいくつかが、スカラ整数、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点、ステータス（例えば、実行される次の命令のアドレスである命令ポインタ）等のような、１または複数の異なるデータタイプを格納する。一実施形態において、物理レジスタファイル（複数可）ユニット１２５８は、ベクトルレジスタユニット、ライトマスクレジスタユニット、およびスカラレジスタユニットを備える。これらのレジスタユニットは、アーキテクチャベクトルレジスタ、ベクトルマスクレジスタ、および汎用レジスタを提供することができる。物理レジスタファイル（複数可）ユニット（複数可）１２５８は、レジスタリネーミングおよびアウトオブオーダ実行が（例えば、リオーダバッファ（複数可）およびリタイアメントレジスタファイル（複数可）を使用すること、将来ファイル（複数可）、履歴バッファ（複数可）、およびリタイアメントレジスタファイル（複数可）を使用すること、レジスタマップおよびレジスタのプールを使用することなどで）実装され得る様々な方法を示すために、リタイアメントユニット１２５４と重なっている。リタイアメントユニット１２５４および物理レジスタファイル（複数可）ユニット（複数可）１２５８は、実行クラスタ（複数可）１２６０に接続される。実行クラスタ（複数可）１２６０には、１または複数の実行ユニット１２６２のセットおよび１または複数のメモリアクセスユニット１２６４のセットが含まれる。実行ユニット１２６２は、様々な演算（例えば、シフト、加算、減算、乗算）を様々な種類のデータ（例えば、スカラ浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点）に実行してよい。いくつかの実施形態は、特定の機能または機能のセットに専用のいくつかの実行ユニットを含んでもよいが、他の実施形態は、ただ１つの実行ユニットまたはすべてがすべての機能を実行する複数の実行ユニットを含んでもよい。スケジューラユニット（複数可）１２５６、物理レジスタファイル（複数可）ユニット（複数可）１２５８、および実行クラスタ（複数可）１２６０は、特定の実施形態が特定の種類のデータ／演算用の別々のパイプライン（例えばスカラ整数パイプライン、スカラ浮動小数点／パックド整数／パックド浮動小数点／ベクトル整数／ベクトル浮動小数点パイプライン、および／または各々が独自のスケジューラユニット、物理レジスタファイル（複数可）ユニット、および／もしくは実行クラスタを有するメモリアクセスパイプライン－別個のメモリアクセスパイプラインの場合、このパイプラインの実行クラスタのみがメモリアクセスユニット（複数可）１２６４を有する特定の実施形態が実装される）を作成するので、場合によっては複数であるように示されている。別個のパイプラインが使用される場合、これらのパイプラインのうちの１または複数がアウトオブオーダ発行／実行であり、残りがインオーダであってよいことも理解されたい。

【0118】

メモリアクセスユニット１２６４のセットは、メモリユニット１２７０に接続される。メモリユニット１２７０は、データＴＬＢユニット１２７２を含む。データＴＬＢユニット１２７２は、データキャッシュユニット１２７４に接続される。データキャッシュユニット１２７４は、レベル２（Ｌ２）キャッシュユニット１２７６に接続される。１つの例示的な実施形態において、メモリアクセスユニット１２６４は、ロードユニット、ストアアドレスユニット、ストアデータユニットを含むことができ、それぞれがメモリユニット１２７０内のデータＴＬＢユニット１２７２に接続される。命令キャッシュユニット１２３４はさらに、メモリユニット１２７０内のレベル２（Ｌ２）キャッシュユニット１２７６に接続される。Ｌ２キャッシュユニット１２７６は、１または複数の他のレベルのキャッシュに接続され、最終的にメインメモリに接続される。

【0119】

例として、例示的なレジスタリネーム、アウトオブオーダ発行／実行コアアーキテクチャは、パイプライン１２００を以下のように実装し得る。１）命令フェッチ１２３８は、フェッチステージ１２０２および長さ復号ステージ１２０４を実行する。２）復号ユニット１２４０は、復号ステージ１２０６を実行する。３）リネーム／アロケータユニット１２５２は、割り当てステージ１２０８およびリネームステージ１２１０を実行する。４）スケジューラユニット１２５６は、スケジューリングステージ１２１２を実行する。５）物理レジスタファイルユニット１２５８およびメモリユニット１２７０は、レジスタ読み出し／メモリ読み出しステージ１２１４を実行し、実行クラスタ１２６０は、実行ステージ１２１６を実行する。６）メモリユニット１２７０および物理レジスタファイルユニット１２５８は、ライトバック／メモリ書き込みステージ１２１８を実行する。７）様々なユニットは、例外処理ステージ１２２２に関係し得る。８）リタイアメントユニット１２５４および物理レジスタファイルユニット１２５８は、コミットステージ１２２４を実行する。

【0120】

コア１２９０は、本明細書において説明される命令（複数可）を含む１または複数の命令セット（例えば、ｘ８６命令セット（新しいバージョンで追加された、いくつかの拡張を含む）、カリフォルニア州サニーベールのＭＩＰＳ ＴｅｃｈｎｏｌｏｇｉｅｓのＭＩＰＳ命令セット、カリフォルニア州サニーベールのＡＲＭ ＨｏｌｄｉｎｇｓのＡＲＭ命令セット（ＮＥＯＮなどの任意の追加の拡張を伴う）、ＩＢＭの「Ｐｏｗｅｒ」命令セット、またはＲＩＳＣおよびＣＩＳＣの両方の命令セットを含む他の任意の命令セット）をサポートしてよい。一実施形態において、コア１２９０は、パックドデータ命令セット拡張（例えば、ＡＶＸ、ＡＶＸ２、ＡＶＸ－５１２）をサポートするロジックを含み、これにより、多くのマルチメディアアプリケーションにより用いられるオペレーションがパックドデータを用いて実行されることを可能にする。

【0121】

コアはマルチスレッディング（オペレーションまたはスレッドの２以上の並列なセットを実行すること）をサポートし得、タイムスライスマルチスレッディング、ＳＭＴ（例えば、物理コアが同時にマルチスレッディングしているスレッドの各々に対して、単一の物理コアがロジックコアを提供する）、またはそれらの組合せ（例えば、タイムスライスフェッチおよび復号ならびにその後のＩｎｔｅｌ（登録商標）ハイパースレッディング技術におけるものなどのＳＭＴ）を含む様々な態様でサポートしてよいことを理解されたい。

【0122】

レジスタリネームは、アウトオブオーダ実行の文脈で説明されるが、レジスタリネームは、インオーダアーキテクチャで用いられ得ることを理解されたい。図示されたプロセッサの実施形態はまた、別個の命令キャッシュユニット１２３４およびデータキャッシュユニット１２７４ならびに共有Ｌ２キャッシュユニット１２７６を含むが、代替の実施形態は、例えば、レベル１（Ｌ１）内部キャッシュまたは複数レベルの内部キャッシュなどの、命令とデータとの両方のための単一の内部キャッシュを有してよい。いくつかの実施形態では、システムは、内部キャッシュと、コアおよび／またはプロセッサの外部にある外部キャッシュとの組合せを含んでもよい。あるいは、全てのキャッシュ（複数可）がコアおよび／またはプロセッサの外部にあってよい。
［例示的コアアーキテクチャ］

【0123】

図１３は、本発明の実施形態による、プロセッサに含まれ得る例示的なアウトオブオーダ発行／実行プロセッサコアのブロック図である。図１３では、プロセッサコア１３００は、フロントエンドユニット１３１０と、整数ユニット１３２０と、ＦＰユニット１３３０と、ロードストアユニット１３４０と、レベル２（Ｌ２）キャッシュユニット１３５０と、を含む。図１３は、例示の目的で提示したものであり、そのため、本発明の実施形態により可能となる多くのアプローチのうちの１つにしたがって構成および命名された様々なユニットを示す。

【0124】

図１３では、フロントエンドユニット１３１０は、分岐予測ユニット１３１１と、マイクロオペレーションキャッシュ（ｏｐキャッシュ）ユニット１３１２と、命令キャッシュ（ｉキャッシュ）ユニット１３１３と、復号ユニット１３１４と、マイクロオペレーション（マイクロｏｐ）キューユニット１３１５と、を含む。分岐予測ユニット１３１１は、平均分岐遅延を低減するために、分岐ターゲットバッファ（ＢＴＢ）などの分岐予測回路を含み、ｏｐキャッシュユニット１３１２およびｉキャッシュユニット１３１３に接続されている。ｏｐキャッシュユニット１３１２は、命令に関連するマイクロｏｐをキャッシュするｏｐキャッシュを含む。ｉキャッシュ１３１３ユニットは、一実施形態では６４Ｋ、４ウェイのｉキャッシュであり得る、命令をキャッシュするためのｉキャッシュを含む。ｉキャッシュユニット１３１３は、復号対象のキャッシュされた命令を提供するために復号ユニット１３１４に接続される。復号ユニット１３１４は、命令デコーダなどの、命令を復号するための復号回路を含む。一実施形態では、１クロックサイクルにつき最大４つの命令が、フロントエンドユニット１３１０によってフェッチされ得、復号ユニット１３１４によって復号され得る。ｏｐキャッシュユニット１３１２および復号ユニット１３１４は、マイクロｏｐキューユニット１３１５にそれぞれ接続されて、マイクロｏｐをマイクロｏｐキューユニット１３１５にロードするための２つの経路を提供する。マイクロｏｐキュー１３１５はマイクロｏｐキューを含み、マイクロｏｐキューは、一実施形態では、１サイクル当たり６つのマイクロｏｐを１または複数の実行ユニットにディスパッチすることができる。

【0125】

また図１３において、整数ユニット１３２０は、整数リネーミングユニット１３２１と、整数スケジューラユニット１３２２Ａ、１３２２Ｂ、１３２２Ｃ、１３２２Ｄ、１３２２Ｅ、および１３２２Ｆ（まとめて、整数スケジューラユニット１３２２）と、整数物理レジスタファイル１３２３と、算術論理ユニット（ＡＬＵ）１３２４Ａ、１３２４Ｂ、１３２４Ｃ、および１３２４Ｄ（まとめてＡＬＵ１３２４）と、アドレス生成ユニット（ＡＧＵ）１３２５Ａおよび１３２５Ｂ（まとめて、ＡＧＵ１３２５）と、を含む。整数リネーミングユニット１３２１は、マイクロｏｐキューユニット１３１５に接続されて、ＡＬＵ１３２４および／またはＡＧＵ１３２５のうちの１または複数によって全体的または部分的に実行される１または複数のマイクロｏｐを受信する。整数リネーミングユニット１３２１はレジスタリネーミング回路を含み、整数スケジューラユニット１３２２にも接続され、整数スケジューラユニット１３２２は整数物理レジスタファイル１３２３に接続されて、整数レジスタリネーミングを提供する。整数スケジューラユニット１３２２は、ＡＬＵ１３２４および／またはＡＧＵ１３２５のうちの１または複数によって全体的にまたは部分的に実行されるマイクロｏｐをスケジューリングするためのスケジューリング回路を含む。整数物理レジスタファイル１３２３は、実施形態において１６８個の物理整数レジスタを含み得る物理整数レジスタのファイルを含む。ＡＬＵ１３２４およびＡＧＵ１３２５のそれぞれが、マイクロｏｐの実行において入力として使用される値を受信する、および／またはマイクロｏｐの実行の出力としての値を提供するために、物理レジスタファイル１３２３に接続される。

【0126】

また図１３において、ＦＰユニット１３３０は、ＦＰリネーミングユニット１３３１と、ＦＰスケジューラユニット１３３２と、ＦＰレジスタファイル１３３３と、ＦＰ乗算器１３３４Ａおよび１３３４Ｂ（まとめて、ＦＰ乗算器１３３４）と、ＦＰ加算器１３３５Ａおよび１３３５Ｂ（まとめて、ＦＰ加算器１３３５）と、を含む。ＦＰリネーミングユニット１３３１は、マイクロｏｐキューユニット１３１５に接続されて、ＦＰ乗算器１３３４および／またはＦＰ加算器１３３５のうちの１または複数によって全体的または部分的に実行される１または複数のマイクロｏｐを受信する。ＦＰリネーミングユニット１３３１はレジスタリネーミング回路を含み、ＦＰスケジューラユニット１３３２にも接続され、ＦＰスケジューラユニット１３３２はＦＰレジスタファイル１３３３に接続されて、ＦＰレジスタリネーミングを提供する。ＦＰスケジューラユニット１３３２は、ＦＰ乗算器１３３４および／またはＦＰ加算器１３３５のうちの１または複数によって全体的にまたは部分的に実行されるマイクロｏｐをスケジューリングするためのスケジューリング回路を含む。ＦＰ乗算器１３３４およびＦＰ加算器１３３５のそれぞれが、マイクロｏｐの実行において入力として使用される値を受信する、および／またはマイクロｏｐの実行の出力としての値を提供するために、ＦＰレジスタファイル１３３３に接続される。

【0127】

また図１３において、ロードストアユニット１３４０は、ロードストアキューユニット１３４１と、データキャッシュ（ｄキャッシュ）ユニット１３４２と、を含む。ロードストアキューユニット１３４１は、１クロックサイクル当たり２回のロードおよび１回のストアを提供する一実施形態では、ロードオペレーションおよび／またはストアオペレーションのためのメモリアドレスを受信するためにＡＧＵ１３２５に接続された、任意の数のロードキューおよび／またはストアキューを含むことができる。ｄキャッシュユニット１３４２は、一実施形態において、マイクロｏｐの実行によって生成され、マイクロｏｐの実行に使用されるデータを受信して提供するために、整数物理レジスタファイル１３２３、ＦＰレジスタファイル１３３３、およびロードストアキューユニット１３４１に接続された、一実施形態では３２Ｋ、８ウェイのレベル１（Ｌ１）ｄキャッシュであり得る、データをキャッシュするためのｄキャッシュを含む。

【0128】

また図１３において、Ｌ２キャッシュユニット１３５０は、一実施形態では５１２Ｋ、８ウェイのキャッシュであり得る、命令およびデータをキャッシュするためのＬ２キャッシュを含む。
［例示的プロセッサアーキテクチャ］

【0129】

図１４は、本発明の実施形態による、複数のコアを有することができ、統合メモリコントローラを有することができ、統合グラフィックを有することができる、プロセッサ１４００のブロック図である。図１４の実線のボックスは、シングルコア１４０２Ａ、システムエージェント１４１０、１または複数のバスコントローラユニット１４１６のセットを有するプロセッサ１４００を示すが、任意の追加される破線のボックスは、複数のコア１４０２Ａ～Ｎ、システムエージェントユニット１４１０における１または複数の統合メモリコントローラユニット（複数可）１４１４のセット、および専用ロジック１４０８を有する代替的なプロセッサ１４００を示す。

【0130】

このように、プロセッサ１４００の複数の異なる実施例は、１）統合グラフィクスおよび／または科学（スループット）ロジック（１または複数のコアを含むとしてよい）である特定用途向けロジック１４０８と、１以上の汎用コア（例えば、汎用インオーダコア、汎用アウトオブオーダコア、これら２つの組み合わせ）であるコア１４０２Ａ～Ｎとを有するＣＰＵ、２）コア１４０２Ａ～Ｎが、主にグラフィクスおよび／または科学（スループット）を目的とした多数の特定用途向けコアであるコプロセッサ、および３）コア１４０２Ａ～Ｎが多数の汎用インオーダコアであるコプロセッサ、４）別個の入／出力（Ｉ／Ｏ）ブロックを有する任意の数の分散コアをあらわすコア１４０２Ａ～Ｎを含むとしてよい。したがって、プロセッサ１４００は、汎用プロセッサ、サーバプロセッサもしくはサーバ環境で使用するための処理要素、コプロセッサ（例えば、セキュリティコプロセッサ）、高スループットＭＩＣプロセッサ、ＧＰＧＰＵ、アクセラレータ（例えば、グラフィックアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワーキングアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサもしくは処理装置であり得る。プロセッサは、１または複数のチップ上に実装されてよい。プロセッサ１４００は、例えば、ＢｉＣＭＯＳ、ＣＭＯＳ、またはＮＭＯＳなどの多数のプロセス技術のいずれかを用いる１または複数の基板の一部であり得、および／または当該基板上に実装されてよい。

【0131】

メモリ階層は、コア内における１または複数のレベルのキャッシュと、１セットまたは１または複数の共有キャッシュユニット１４０６と、統合メモリコントローラユニット１４１４のセットに接続された外部メモリ（不図示）とを含む。共有キャッシュユニット１４０６のセットは、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）、または他のレベルのキャッシュなど、１または複数の中間レベルのキャッシュ、または他のレベルのキャッシュ、ラストレベルキャッシュ（ＬＬＣ）、および／またはこれらの組合せを含んでよい。一実施形態において、リングベース相互接続ユニット１４１２は統合グラフィックスロジック１４０８（統合グラフィックスロジック１４０８は特定用途向けロジックの一例であり、本明細書でそのようにも呼ばれる）、共有キャッシュユニット１４０６のセットおよびシステムエージェントユニット１４１０／統合メモリコントローラユニット（複数可）１４１４を相互接続するが、代替的な実施形態は、そのようなユニットを相互接続するためのよく知られている任意の数の技術を用い得る。一実施形態において、１または複数のキャッシュユニット１４０６と、コア１４０２Ａ～Ｎとの間で一貫性が維持される。

【0132】

いくつかの実施形態において、コア１４０２Ａ～Ｎのうちの１または複数は、マルチスレッディングができる。システムエージェント１４１０は、コア１４０２Ａ～Ｎを調整し動作させるこうしたコンポーネントを含む。システムエージェントユニット１４１０は、例えば、電力制御ユニット（ＰＣＵ）およびディスプレイユニットを含んでよい。ＰＣＵは、コア１４０２Ａ～Ｎおよび統合グラフィックスロジック１４０８の電力状態を管理するのに必要なロジックおよびコンポーネントであってよく、または当該ロジックおよび当該コンポーネントを含んでもよい。ディスプレイユニットは、外部接続された１または複数のディスプレイを駆動するためのものである。

【0133】

複数のコア１４０２Ａ～Ｎは、アーキテクチャ命令セットの面で同種または異種であってよい。即ち、コア１４０２Ａ～Ｎのうちの２またはそれよりも多いコアは、同一の命令セットを実行し得るが、他のものは、その命令セットまたは異なる命令セットのサブセットのみを実行し得る。

【0134】

図１５は、本発明の実施形態による、プロセッサに含まれ得る例示的な中央処理装置（ＣＰＵ）複合体のブロック図である。一実施形態では、Ｌ３キャッシュは、４コアモジュール（ＣＰＵ複合体またはＣＣＸと呼ばれる）上に分割された８ＭＢの１６ウェイキャッシュであり、コア当たり２ＭＢの「スライス」のＬ３キャッシュを提供する。しかしながら、ＣＣＸにおけるＬ３キャッシュスライスは、Ｌ３キャッシュが共有キャッシュになるように実装されている。複数のＣＣＸを単一のプロセッサに含めることができる（例えば、２つのＣＣＸが１６ＭＢのＬ３キャッシュを形成する）。各ＣＣＸの８ＭＢキャッシュは別々のものであるため、データが必要か否かを判定するために他のＬ３キャッシュへの適切なフックと共に４コアモジュールごとの最終レベルのキャッシュとして機能する（Ｌ３キャッシュ設計に含まれるプロトコルにより、各コアが他の各コアのＬ３キャッシュにアクセスできる）。したがって、これらのＬ１、Ｌ２、およびＬ３キャッシュはコヒーレントキャッシュであり、ＣＣＸ内およびＣＣＸ間のＬ３キャッシュスライスはキャッシュコヒーレントインターコネクト（キャッシュコヒーレントファブリックとも呼ばれる）によって接続されている。

【0135】

図１６は、本発明の実施形態による、プロセッサに含まれ得る例示的なキャッシュ階層のブロック図である。図１６では、キャッシュ階層１６００は、Ｌ１ ｉキャッシュ１６１０ＡおよびＬ１ ｄキャッシュ１６１０Ｂ（まとめてＬ１キャッシュ１６１０）と、Ｌ２命令およびデータキャッシュ１６２０と、レベル３（Ｌ３）の命令およびデータキャッシュ１６３０と、を含む。一実施形態では、Ｌ１キャッシュ１６１０とＬ２キャッシュ１６２０との両方がプライベート／ローカルライトバックキャッシュである一方、Ｌ３キャッシュ１６３０は犠牲キャッシュである。一実施形態では、Ｌ１ ｉキャッシュ１６１０Ａは６４ＫＢの４ウェイキャッシュであり、Ｌ１ ｄキャッシュ１６１０Ｂは３２ＫＢの８ウェイキャッシュであり、Ｌ２キャッシュ１６２０は５１２ＫＢの８ウェイキャッシュであり、レベル３（Ｌ３）キャッシュ１６３０は、８ＭＢの１６ウェイキャッシュである。
［例示的なコンピュータアーキテクチャ］

【0136】

図１７～２１は、例示的なコンピュータアーキテクチャのブロック図である。ノートパソコン、デスクトップ、ハンドヘルドＰＣ、パーソナルデジタルアシスタント、エンジニアリングワークステーション、サーバ、ネットワークデバイス、ネットワークハブ、スイッチ、組み込みプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、汎用プロセッサ、サーバ環境で使用するためのサーバプロセッサまたは処理要素、コプロセッサ（例えば、セキュリティコプロセッサ）ハイスループットＭＩＣプロセッサ、ＧＰＧＰＵ、アクセラレータ（例えば、グラフィックスアクセラレータ、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワークアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または他の任意のプロセッサまたは処理装置、グラフィック装置、ビデオゲーム装置、セットトップボックス、マイクロコントローラ、携帯電話、携帯型メディアプレーヤ、ハンドヘルド装置、および他の様々な電子デバイスなどの当技術分野で知られている他のシステム設計および構成も適している。一般に、本明細書で開示されたプロセッサおよび／または他の実行ロジックを組み込むことが可能な多様なシステムまたは電子装置が一般的に適している。

【0137】

ここで図１７を参照すると、本発明の一実施形態によるシステム１７００のブロック図が示されている。システム１７００は、１または複数のプロセッサ１７１０、１７１５を含み得、これらはコントローラハブ１７２０に接続されている。一実施形態において、コントローラハブ１７２０は、グラフィクスメモリコントローラハブ（ＧＭＣＨ）１７９０および入出力ハブ（ＩＯＨ）１７５０（別のチップ上にあるとしてよい）を含む。ＧＭＣＨ１７９０は、メモリ１７４０およびコプロセッサ１７４５が接続されているメモリおよびグラフィクスコントローラを含む。ＩＯＨ１７５０は、入出力（Ｉ／Ｏ）デバイス１７６０をＧＭＣＨ１７９０に接続する。あるいは、メモリおよびグラフィックスコントローラの一方または両方が、（本明細書で説明されるように）プロセッサ内に統合され、メモリ１７４０およびコプロセッサ１７４５は、プロセッサ１７１０と、ＩＯＨ１７５０と共に単一チップに入ったコントローラハブ１７２０とに直接接続される。

【0138】

追加のプロセッサ１７１５の任意選択の性質は、図１７において破線で示される。各プロセッサ１７１０、１７１５は、本明細書で説明される処理コアのうち１または複数を含んでよく、何らかのバージョンのプロセッサ１４００であってよい。

【0139】

メモリ１７４０は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、相変化メモリ（ＰＣＭ）、または、これら２つの組合せであってよい。少なくとも一の実施形態について、コントローラハブ１７２０は、フロントサイドバス（ＦＳＢ）等のマルチドロップバス、ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＱＰＩ）等のポイントツーポイントインタフェース、または、同様の接続１７９５を介して、プロセッサ（複数可）１７１０、１７１５と通信する。

【0140】

一実施形態において、コプロセッサ１７４５は特定用途プロセッサである（例えば、汎用プロセッサ、サーバプロセッサもしくはサーバ環境で使用するための処理要素、コプロセッサ（例えば、セキュリティコプロセッサ）、高スループットＭＩＣプロセッサ、ＧＰＧＰＵ、アクセラレータ（例えば、グラフィックアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワーキングアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサもしくは処理装置を含む）。一実施形態において、コントローラハブ１７２０は統合グラフィックスアクセラレータを含んでよい。

【0141】

物理リソース１７１０と物理リソース１７１５との間には、アーキテクチャ、マイクロアーキテクチャ、熱、電力消費の特徴等を含む幅広い価値基準に関して様々な違いが存在し得る。

【0142】

一実施形態において、プロセッサ１７１０は、一般的な種類のデータ処理オペレーションを制御する命令を実行する。命令に組み込まれているのはコプロセッサ命令であってよい。プロセッサ１７１０は、これらのコプロセッサ命令を、付属のコプロセッサ１７４５が実行すべき種類の命令であると認識する。したがって、プロセッサ１７１０は、これらのコプロセッサ命令（またはコプロセッサ命令を表す制御信号）をコプロセッサバスまたは他の相互接続を使ってコプロセッサ１７４５に発行する。コプロセッサ１７４５は、受信したコプロセッサ命令を受け付けて実行する。

【0143】

ここで図１８を参照すると、本発明の実施形態による、第１のより具体的な例示的システム１８００のブロック図が示されている。図１８に示されるように、マルチプロセッサシステム１８００はポイントツーポイント相互接続システムであり、ポイントツーポイント相互接続１８５０を介して接続される第１プロセッサ１８７０と、第２プロセッサ１８８０とを含む。プロセッサ１８７０および１８８０の各々は、何らかのバージョンのプロセッサ１４００であってよい。本発明の一実施形態において、プロセッサ１８７０および１８８０はそれぞれ、プロセッサ１７１０および１７１５であり、コプロセッサ１８３８はコプロセッサ１７４５である。別の実施形態において、プロセッサ１８７０および１８８０はそれぞれ、プロセッサ１７１０、コプロセッサ１７４５である。

【0144】

統合メモリコントローラ（ＩＭＣ）ユニット１８７２および１８８２を各々含むプロセッサ１８７０および１８８０が示される。プロセッサ１８７０はさらに、自身のバスコントローラユニットの一部として、ポイントツーポイント（Ｐ－Ｐ）インタフェース１８７６および１８７８を含み、同様に、第２プロセッサ１８８０は、Ｐ－Ｐインタフェース１８８６および１８８８を含む。プロセッサ１８７０、１８８０は、ポイントツーポイント（Ｐ－Ｐ）インタフェース１８５０を介し、Ｐ－Ｐインタフェース回路１８７８、１８８８を用いて情報を交換してよい。図１８に示されるように、ＩＭＣ１８７２および１８８２は、プロセッサをそれぞれのメモリ、即ちメモリ１８３２およびメモリ１８３４に接続する。これらのメモリは、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部であってよい。

【0145】

プロセッサ１８７０、１８８０は各々、ポイントツーポイントインタフェース回路１８７６、１８９４、１８８６、１８９８を用い、個々のＰ－Ｐインタフェース１８５２、１８５４を介してチップセット１８９０と情報を交換し得る。チップセット１８９０は、高性能インタフェース１８９２を介してコプロセッサ１８３８と任意に情報を交換してよい。一実施形態において、コプロセッサ１８３８は、例えば、ハイスループットＭＩＣプロセッサ、ネットワークプロセッサまたは通信プロセッサ、圧縮エンジン、グラフィックスプロセッサ、ＧＰＧＰＵ、組み込みプロセッサなどの特定用途向けプロセッサである。

【0146】

共有キャッシュ（不図示）は、いずれかのプロセッサに含まれ、または両方のプロセッサの外部にあり得るが、プロセッサが低電力モードにされると、どちらかまたは両方のプロセッサのローカルキャッシュ情報が共有キャッシュに格納され得るように、Ｐ－Ｐ相互接続を介してプロセッサとなおも接続され得る。

【0147】

チップセット１８９０は、インタフェース１８９６を介して第１バス１８１６に接続され得る。一実施形態において、第１バス１８１６は、周辺構成要素相互接続（ＰＣＩ）バス、またはＰＣＩ Ｅｘｐｒｅｓｓバス等のバス、または別の第３世代Ｉ／Ｏ相互接続バスであり得るが、本発明の範囲はそのように限定されない。

【0148】

図１８に示されるように、様々なＩ／Ｏデバイス１８１４が、第１バス１８１６を第２バス１８２０に接続するバスブリッジ１８１８と共に、第１バス１８１６に接続され得る。一実施形態において、汎用プロセッサ、サーバプロセッサもしくはサーバ環境で使用するための処理要素、コプロセッサ（例えば、セキュリティコプロセッサな）、高スループットＭＩＣプロセッサ、ＧＰＧＰＵのコプロセッサ、アクセラレータ（例えば、グラフィックアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワークアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサもしくは処理装置などの、１または複数の追加のプロセッサ（複数可）１８１５が、第１バス１８１６に接続されている。一実施形態において、第２バス１８２０はローピンカウント（ＬＰＣ）バスであってよい。様々なデバイスが第２バス１８２０に接続され得、一実施形態において、そのようなデバイスには例えば、キーボードおよび／またはマウス１８２２、通信デバイス１８２７、およびストレージユニット１８２８が含まれ、ストレージユニットには、命令／コードおよびデータ１８３０を含み得るディスクドライブまたは他の大容量ストレージデバイスなどがある。さらに、オーディオＩ／Ｏ１８２４が第２バス１８２０に接続されてよい。他のアーキテクチャも可能であることに留意されたい。例えば、図１８のポイントツーポイントアーキテクチャの代わりに、システムがマルチドロップバスアーキテクチャまたは他のそのようなアーキテクチャを実装してよい。

【0149】

ここで図１９を参照すると、本発明の実施形態による、第２のより具体的な例示的システム１９００のブロック図が示されている。図１８および図１９内の同様の要素は同様の参照番号を有しており、図１８の特定の態様が、図１９の他の態様をあいまいにしないように、図１９から省略されている。

【0150】

図１９は、プロセッサ１８７０、１８８０が統合メモリおよびＩ／Ｏ制御ロジック（「ＣＬ」）１８７２および１８８２を各々含み得ることを示す。したがって、ＣＬ１８７２、１８８２は、統合メモリコントローラユニットを含み、Ｉ／Ｏ制御ロジックを含む。図１９は、メモリ１８３２、１８３４だけがＣＬ１８７２、１８８２に接続されているのでなく、Ｉ／Ｏデバイス１９１４もまた、制御ロジック１８７２、１８８２に接続されていることをも示している。レガシＩ／Ｏデバイス１９１５がチップセット１８９０に接続されている。

【0151】

ここで図２０を参照すると、本発明の実施形態によるＳｏＣ２０００のブロック図が示されている。図１４の同種の要素は、同様の参照番号を有している。また、破線枠は、より高度なＳｏＣ上の任意選択的な特徴である。図２０において、相互接続ユニット（複数可）２００２は、キャッシュユニット１４０４Ａ～Ｎを含む１または複数のコア１４０２Ａ～Ｎのセットおよび共有キャッシュユニット（複数可）１４０６を含むアプリケーションプロセッサ２０１０と、システムエージェントユニット１４１０と、バスコントローラユニット（複数可）１４１６と、統合メモリコントローラユニット（複数可）１４１４と、統合グラフィックロジック、画像プロセッサ、オーディオプロセッサ、およびビデオプロセッサ、汎用プロセッサ、サーバプロセッサもしくはサーバ環境で使用するための処理要素、セキュリティコプロセッサ、高スループットＭＩＣプロセッサ、ＧＰＧＰＵのコプロセッサ、アクセラレータ（例えば、グラフィックアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワークアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサもしくは処理装置を含み得る１または複数のコプロセッサ２０２０のセットと、スタティックランダムアクセスメモリ（ＳＲＡＭ）ユニット２０３０と、ダイレクトメモリアクセス（ＤＭＡ）ユニット２０３２と、１または複数の外部ディスプレイに接続するためのディスプレイユニット２０４０と、に接続される。一実施形態において、コプロセッサ（複数可）２０２０は特定用途向けプロセッサを含み、例えば、ネットワークプロセッサまたは通信プロセッサ、圧縮エンジン、ＧＰＧＰＵ、ハイスループットＭＩＣプロセッサ、組み込みプロセッサなどがある。

【0152】

ここで図２１を参照すると、本発明の実施形態による、ＳｏＣ２０００のブロック図が示される。
［結論］

【0153】

本明細書に開示されるメカニズムの実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはそのような実装アプローチの組合せで実装され得る。本発明の実施形態は、例えば、汎用プロセッサ、サーバプロセッサもしくはサーバ環境で使用するための処理要素、コプロセッサ（例えば、セキュリティコプロセッサ）、高スループットＭＩＣプロセッサ、ＧＰＧＰＵ、アクセラレータ（例えば、グラフィックアクセラレータまたはデジタル信号処理（ＤＳＰ）ユニット、暗号化アクセラレータ、固定機能アクセラレータ、機械学習アクセラレータ、ネットワーキングアクセラレータ、またはコンピュータビジョンアクセラレータなど）、フィールドプログラマブルゲートアレイ、または任意の他のプロセッサもしくは処理装置を含む少なくとも１つのプロセッサと、ストレージシステム（揮発性および不揮発性メモリ、および／またはストレージ要素を含む）と、少なくとも１つの入力デバイスと、少なくとも１つの出力デバイスと、を備える、プログラマブルシステム上で実行するコンピュータプログラムまたはプログラムコードとして実装され得る。

【0154】

図１８に示されるコード１８３０等のプログラムコードは、本明細書に説明される機能を実行して出力情報を生成するべく、入力命令に適用され得る。出力情報は、既知の方式で１または複数の出力装置に適用されてよい。本出願の目的のため、処理システムは、例えば、デジタル信号プロセッサ（ＤＳＰ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、またはマイクロプロセッサのようなプロセッサを有する、任意のシステムを含む。

【0155】

プログラムコードは、高レベル手続き型プログラミング言語またはオブジェクト指向プログラミング言語で実装され、処理システムと通信し得る。プログラムコードはまた、必要な場合、アセンブリ言語または機械語で実装されてもよい。実際、本明細書に記載される機構は、いかなる特定のプログラミング言語にも範囲を限定されない。いずれにせよ、言語は、コンパイラ言語またはインタプリタ言語であり得る。

【0156】

少なくとも一実施形態の１または複数の態様は、プロセッサ内の様々なロジックを表す、機械可読媒体上に格納された代表的な命令により実装され得、命令は、機械により読み出されると、当該機械に本明細書に説明される技術を実行させるためのロジックを生成させる。「ＩＰコア」として知られるこのような表現は、有形の機械可読媒体上に格納され、実際にロジックまたはプロセッサを製造する製造機械にロードするために、様々な顧客または製造施設に供給され得る。

【0157】

このような機械可読格納媒体は、これらに限定されないが、機械またはデバイスで製造または形成される、非一時的で有形の物品の配列を含むとしてよい。ハードディスク、任意のその他の種類のディスク、例えば、フロッピー（登録商標）ディスク、光ディスク、コンパクトディスクリードオンリーメモリ（ＣＤ－ＲＯＭ）、コンパクトディスクリライタブル（ＣＤ－ＲＷ）および光磁気ディスク、リードオンリーメモリ（ＲＯＭ）等の半導体デバイス、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、消去可能プログラミング可能リードオンリーメモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能プログラミング可能リードオンリーメモリ（ＥＥＰＲＯＭ）、相変化メモリ（ＰＣＭ）、磁気カードもしくは光カード、または、電子命令を格納するのに適した任意のその他の種類の媒体等の格納媒体を含む。

【0158】

したがって、本発明の実施形態は、本明細書に説明される構造体、回路、装置、プロセッサ、および／またはシステム機能を定義するハードウェア記述言語（ＨＤＬ）等の命令を含むか、または設計データを含む非一時的有形機械可読媒体も含む。そのような実施形態はまた、プログラム製品と呼ばれ得る。

【0159】

本発明の実施形態によるプロセッサコアによって実行される命令は、以下に詳述する「汎用ベクトルフレンドリ命令形式」で実施され得る。他の実施形態では、そのような形式は利用されず、別の命令形式が使用されるが、書き込みマスクレジスタ、様々なデータ変換（スウィズル、ブロードキャストなど）、アドレッシングなどの以下の説明は、一般に上記の命令（複数可）の実施形態の説明に適用され得る。さらに、例示的なシステム、アーキテクチャ、およびパイプラインが下記で詳述される。命令は、そのようなシステム、アーキテクチャ、およびパイプライン上で実行することができるが、詳述されるものに限定されない。

【0160】

いくつかの場合に、命令コンバータは、ソース命令セットからターゲット命令セットへと命令を変換するべく用いられ得る。例えば、命令コンバータは、命令をコアによって処理されるべき１または複数の他の命令に、（例えば、静的バイナリ変換、動的コンパイルを含む動的バイナリ変換を使用して）解釈し、モーフィングし、エミュレートし、または場合によっては変換することができる。命令コンバータは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの組合せとして実装され得る。命令コンバータは、プロセッサ上にあっても、プロセッサ外にあっても、または部分的にプロセッサ上で部分的にプロセッサ外にあってよい。

【0161】

図２２は、本発明の実施形態による、ソース命令セットのバイナリ命令を、ターゲット命令セットのバイナリ命令に変換するソフトウェア命令コンバータの使用と対比するブロック図である。図示された実施形態では、命令コンバータはソフトウェア命令コンバータであるが、代替として、命令コンバータはソフトウェア、ファームウェア、ハードウェア、またはそれらの様々な組合せに実装され得る。図２２は、ｘ８６コンパイラ２２０４を用いてコンパイルされ、少なくとも１つのｘ８６命令セットコアを持つプロセッサ２２１６によりネイティブに実行され得るｘ８６バイナリコード２２０６を生成し得る、ハイレベル言語２２０２のプログラムを示す。少なくとも１つのｘ８６命令セットコアを持つプロセッサ２２１６は、少なくとも１つのｘ８６命令セットコアを有するインテルプロセッサと実質的に同じ結果を達成するために、（１）インテルｘ８６命令セットコアの命令セットの大部分、または（２）少なくとも１つのｘ８６命令セットコアを有するインテルプロセッサ上で実行することを目的とするアプリケーションまたは他のソフトウェアのオブジェクトコードバージョンを、互換性を有するように実行するまたは、そうでなければ、処理することにより、少なくとも１つのｘ８６命令セットコアを有するインテルプロセッサと実質的に同じ機能を実行することができる任意のプロセッサを表す。ｘ８６コンパイラ２２０４は、追加のリンク処理の有無にかかわらず、少なくとも１つのｘ８６命令セットコアを持つプロセッサ２２１６上で実行可能なｘ８６バイナリコード２２０６（例えば、オブジェクトコード）を生成するように動作可能なコンパイラを表す。同様に、図２２は、高レベル言語２２０２のプログラムが代替の命令セットコンパイラ２２０８を使用してコンパイルされることによって、少なくとも１つのｘ８６命令セットコアを持たないプロセッサ２２１４（例えば、カリフォルニア州サニーベールのＭＩＰＳ ＴｅｃｈｎｏｌｏｇｉｅｓのＭＩＰＳ命令セットを実行する、および／またはカリフォルニア州サニーベールのＡＲＭ ＨｏｌｄｉｎｇｓのＡＲＭ命令セットを実行する複数のコアを有するプロセッサ）によってネイティブに実行され得る代替の命令セットバイナリコード２２１０が生成され得ることを示す。命令コンバータ２２１２は、ｘ８６バイナリコード２２０６を、ｘ８６命令セットコアを持たないプロセッサ２２１４によってネイティブに実行され得るコードに変換するために用いられる。この変換されたコードは、代替的な命令セットバイナリコード２２１０と同じになる可能性は低い。なぜなら、これが実現できる命令コンバータを作るのは難しいからである。しかしながら、変換されたコードは一般的なオペレーションを実現し、代替的な命令セットの命令で構成される。したがって、命令コンバータ２２１２は、エミュレーション、シミュレーション、または任意の他のプロセスを介して、ｘ８６命令セットプロセッサまたはコアをもたないプロセッサまたは他の電子デバイスがｘ８６バイナリコード２２０６を実行することを可能にする、ソフトウェア、ファームウェア、ハードウェア、またはそれらの組合せを表す。

【0162】

フロー図におけるオペレーションは、他の図の例示的な実施形態を参照して説明されている場合がある。しかしながら、フロー図のオペレーションは、他の図を参照して説明された以外の本発明の実施形態により実行可能であり得、他の図を参照して説明される本発明の実施形態は、フロー図を参照して説明されたものとは異なるオペレーションを実行可能であり得ることを理解されたい。さらに、図中のフロー図は、本発明の特定の実施形態によって実行される特定のオペレーション順序を示しているが、そのような順序は例示であることを理解されたい（例えば代替的な実施形態は異なる順序でオペレーションを実行したり、特定のオペレーションを組み合わせたり、特定のオペレーションを重複して実行したりできる）。

【0163】

本発明の実施形態の１または複数の部分は、ソフトウェア、ファームウェア、および／またはハードウェアの異なる組合せを使用して実施することができる。実施形態は、機械可読記憶媒体（例えば、磁気ディスク、光ディスク、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ装置、相変化メモリ）および機械可読伝送媒体（搬送波とも呼ばれる）など（例えば、電気、光、無線、音響、または搬送波、赤外線信号などの他の形式の伝播信号）の機械可読媒体（コンピュータ可読媒体とも呼ばれる）を用いて、（ソフトウェア命令で構成され、コンピュータプログラムコードまたはコンピュータプログラムと呼ばれることもある）コードおよび／またはデータを（内部的におよび／またはネットワークを介して他の電子デバイスと共に）格納および伝送する電子デバイスを使用して実装され得る。よって、電子デバイス（例えば、コンピュータ）は、プロセッサのセット上で実行するためのコードを格納する、および／またはデータを格納するために、１または複数の機械可読記憶媒体に接続された１または複数のプロセッサのセットなどのハードウェアおよびソフトウェアを含むことができる。例えば、電子デバイスは、不揮発性メモリは、電子デバイスがオフにされたとき（電源が切られたとき）でもコード／データを持続させることができるため、コードを含む不揮発性メモリを含むことができ、電子デバイスがオンにされている間、その電子デバイスのプロセッサ（複数可）によって実行されるコードの一部は、典型的には、電子デバイスの低速の不揮発性メモリから揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ））にコピーされる。典型的な電子デバイスはまた、（伝播信号を使用してコードおよび／またはデータを送信および／または受信するために）他の電子デバイスとのネットワーク接続を確立するための１または複数の物理ネットワークインタフェース（複数可）のセットを含む。

【0164】

本発明は、いくつかの実施形態に関して説明されているが、当業者は、本発明が説明される実施形態に限定されず、添付の特許請求の範囲の趣旨および範囲内で修正および変更を実施し得ることを理解するであろう。したがって、詳細な説明は、限定的ではなく、例示的なものとしてみなされるべきである。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】