特許 7500208 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-07

(45)【発行日】2024-06-17

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20240610BHJP

   H01L 21/768 20060101ALI20240610BHJP

   H01L 23/522 20060101ALI20240610BHJP

   H01L 23/532 20060101ALI20240610BHJP

   H01L 23/12 20060101ALI20240610BHJP

【ＦＩ】

H01L21/88 T

H01L21/88 A

H01L21/90 N

H01L23/12 501P

【請求項の数】 5

(21)【出願番号】P 2020017209

(22)【出願日】2020-02-04

(65)【公開番号】P2021125526

(43)【公開日】2021-08-30

【審査請求日】2022-09-07

【前置審査】

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】進藤 正典

【審査官】早川 朋一

(56)【参考文献】

【文献】特開２００９－１１１０７３（ＪＰ，Ａ）

【文献】特開２００５－０２６６７８（ＪＰ，Ａ）

【文献】特開２００１－３５１９７２（ＪＰ，Ａ）

【文献】特開２０００－１８３２１４（ＪＰ，Ａ）

【文献】特開２０００－３５３７１６（ＪＰ，Ａ）

【文献】特開２００６－２４５１５９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５－２１／３２１５

Ｈ０１Ｌ ２１／６０－２１／６０７

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２３／４８－２３／５０

Ｈ０１Ｌ ２３／５２－２３／５３８

(57)【特許請求の範囲】

【請求項1】

絶縁膜を介して半導体基板の表面に延在する導電体で形成された配線と、
前記配線を含む前記半導体基板の表面を被覆する絶縁層と、を含む半導体装置において、
前記配線の上面から前記半導体基板の表面まで至る空隙を設け、
前記空隙の内部には気体が充填されており、
前記空隙が、直径１０マイクロメートル以下の円形形状および１辺が１０マイクロメートル以下の正方形形状のいずれかの形状である
半導体装置。

【請求項2】

前記半導体基板の前記表面の側に回路素子が形成された
請求項１に記載の半導体装置。

【請求項3】

前記空隙が前記回路素子の上部に設けられた
請求項２に記載の半導体装置。

【請求項4】

前記配線上の前記絶縁層に形成された開口部と、
前記開口部に形成されるとともに前記配線に接続された柱状端子と、をさらに含み、
前記柱状端子の下部に前記空隙が設けられていない
請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

複数の前記空隙を含み、
複数の前記空隙がアレイ状に設けられた
請求項１から請求項４のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、特に配線に発生した熱応力に起因する不具合が抑制された半導体装置に関する。

【背景技術】

【0002】

従来、配線に生ずる応力（ストレス）を問題とした文献として、例えば特許文献１が知られている。特許文献１では、チップサイズパッケージ（以下、「ＣＳＰ」。ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）において、Ｃｕ配線は、ＣＳＰ実装時の温度サイクルテスト等の環境下で、メタル・ポストと相乗して、その直下にあるＬＳＩのトランジスタに大きなストレスを与え、トランジスタ特性を劣化させる懸念があるとしている。そして、特許文献１に係るチップサイズパッケージは、金属電極パッドに接続され、チップ表面に延在するＣｕから成る配線層と、この配線層を含むチップ表面を被覆する絶縁層と、配線層上の絶縁層に形成された開口部と、この開口部に形成された柱状端子とを具備するチップサイズパッケージにおいて、配線層に複数のスリットを設けたことを特徴としている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０００－１８３２１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図５は、従来技術に係るＣＳＰにおいて一般的に用いられている上記柱状端子、およびその周辺の構成を示している。図５に示すように、従来技術に係るＣＳＰでは、半導体基板（図示省略）上に形成された回路素子領域１１を備え、回路素子領域１１上に形成されたパッド１５、パッシベーション膜１９、パッシベーション膜１９上に形成された絶縁膜１２、絶縁膜１２上に形成された再配線としての配線１３、および配線１３上に形成されたモールド樹脂１４を備えている。配線１３は、例えば銅（Ｃｕ）等の導電体を用いて形成される。パッシベーション膜１９のパッド１５の位置には開口が設けられ、パッド１５は該開口から露出している。

【0005】

配線１３は一端がパッド１５に接続され、予め定められた方向に延伸させて形成されている。配線１３の他端には上記柱状端子に相当する柱状体２０が形成され、柱状体２０は、端子１７、およびはんだバンプ２１を含んで構成されている。柱状体２０は外部に開放され、はんだバンプ２１によって例えばプリント板上に実装される。つまり、配線１３は、回路素子領域１１と図示を省略する配線によって接続されたパッド１５と、柱状体２０とを中継し、この中継によって回路素子領域１１が外部と接続される。

【0006】

ところで、ＣＳＰに限らず、半導体装置一般の信頼性試験の一つとして、温度サイクル試験がある。温度サイクル試験とは、ＣＳＰ等を実装したプリント板を恒温槽に入れ、例えば－４０℃～＋８５℃の範囲の環境温度に晒したのち、特性試験を行って、不良の有無を確認する試験である。従来、ＣＳＰを搭載したプリント板に温度サイクル試験を実施すると、電気的特性不良が発生する場合があった。これは、回路素子領域１１上に形成された、パッシベーション膜１９、絶縁膜１２、配線１３、モールド樹脂１４等の積層体において、熱膨張係数の差に起因する熱応力が発生し、当該熱応力が回路素子領域１１にまで印加され、回路素子領域１１に形成された回路素子の特性を変動させるためである。

【0007】

上記のような熱応力は、特に図５に示す領域Ｘ、すなわち、パッド１５から端子１７に至る領域で発生しやすい。従って、従来技術では、例えば、再配線としての配線１３の下部には回路素子領域１１を設けない等の工夫によって特性不良の発生を抑制していた。しかしながら、このような配線ルールも対策として十分なものではなく、該対策によっても特性変動が発生する場合があった。さらに、このような配線ルールはＣＳＰの設計おいてレイアウト上の大きな制約となり、特に集積度が上昇している昨今のＣＳＰにおいては、上記熱応力の問題の根本的な解決が望まれていた。

【0008】

本発明は、上記の事情を踏まえ、回路素子上に形成された配線層を有する半導体装置において、熱応力の発生に起因する不具合が抑制された半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記課題を解決するため、本発明に係る半導体装置は、絶縁膜を介して半導体基板の表面に延在する導電体で形成された配線と、前記配線を含む前記半導体基板の表面を被覆する絶縁層と、を含む半導体装置において、前記配線の上面から前記半導体基板の表面まで至る空隙を設け、前記空隙の内部には気体が充填されており、前記空隙が、直径１０マイクロメートル以下の円形形状および１辺が１０マイクロメートル以下の正方形形状のいずれかの形状である。

【発明の効果】

【0011】

本発明によれば、回路素子上に形成された配線層を有する半導体装置において、熱応力の発生に起因する不具合が抑制された半導体装置を提供することが可能となる、という効果を奏する。

【図面の簡単な説明】

【0012】

【図1】実施の形態に係る半導体装置の構成の一例を示す裏面平面図である。

【図2】実施の形態に係る半導体装置の接続構造を示す、（ａ）は平面図、（ｂ）は断面図である。

【図3】比較例に係る半導体装置の接続構造を示す、（ａ）は平面図、（ｂ）は断面図である。

【図4】比較例に係る半導体装置の平面図である。

【図5】従来技術に係る半導体装置の柱状体、および該柱状体の周辺の構成を示す断面図である。

【発明を実施するための形態】

【0013】

以下、図面を参照し、本発明の実施の形態について詳細に説明する。なお、以下に説明では、本発明に係る半導体装置をＣＳＰに適用した形態を例示して説明する。また、再配線の構成は図５に示す従来技術と同様なので、必要な場合は図５を参照することとして、詳細な説明を省略する。

【0014】

図１は、ＣＳＰとしての半導体装置１０の裏面の平面図を示している。図１に示すように、半導体装置１０は、回路素子領域１１、パッド１５、端子１７、およびパッド１５と端子１７とを接続する配線１３を含んで構成されている。ただし、図１では、後述する空隙１８の図示を省略している。

【0015】

回路素子領域１１は、半導体装置１０の目的とする機能を実現するためのトランジスタ、ダイオード等の能動デバイスや、抵抗、コンデンサ等の受動デバイスが配置された領域である。

【0016】

パッド１５は、導電体で形成された外部との接続領域であり、導電体で形成された図示を省略する配線によって回路素子領域１１に接続されている。配線１３は、導電体で形成されたいわゆる再配線であり、パッド１５と図示を省略する外部との接続用の端子１７に接続されている。図１に示す例では、符号「Ａ」が付された回路素子領域１１ａが図示を省略する配線によってパッド１５まで引き出され、配線１３を介して符号「Ａ」が付された端子１７まで延伸され、端子１７を介して回路素子領域１１ａが外部と接続される。その際、配線１３を回路素子領域１１の上部に配置させることができる点が、本実施の形態に係る半導体装置１０の一つの特徴であるが、その詳細については後述する。

【0017】

本実施の形態に係る端子１７は、一例といて断面が略円形の柱状体とされ、端子１７の上面には、半導体装置１０をプリント板等に実装する場合の溶着部材であるはんだバンプ（図示省略）設ける場合もある。つまり、本実施の形態に係る半導体装置１０として、端子１７の上面にはんだバンプを形成する形態と、形成しない形態の２つの形態があり得る。

【0018】

ここで、プロセス処理を終えたウエハの半導体回路表面のパッド（パッド１５に相当）は、パッシベーション層（図５に示すパッシベーション膜１９に相当）の開口部を通して開放されている。通常のパッケージでは、ウエハをダイシングして取得したベアチップを、プリント板等の搭載面にボンディング等によって接続する。一方、ＣＳＰではダイシング前に接続構造がチップの上に構築される。本実施の形態において、「接続構造」とは、再配線によってパッドから端子まで接続された構造を意味する。該接続構造では、半導体回路表面のパッドに導電体の再配線層（配線１３に相当）を形成し、再配線層上の接続部（端子１７に相当）を残して封止樹脂で表面を封止する。必要に応じ、接続部に半球状のはんだバンプ等を形成する。

【0019】

ここで、上述したように、ＣＳＰの場合、特に柱状形状の端子を含む接続構造を構成する積層構造において熱応力が発生し、当該熱応力によって回路素子領域１１内の回路素子にダメージを与え、回路素子領域１１の特性を変化させる場合があった。そこで本実施の形態では、半導体装置１０の回路素子領域１１が形成された回路面上の再配線に、回路面まで到達する空隙（エアギャップ）を設けることとした。当該空隙は、再配線の下部に形成された絶縁膜を貫通する。このことにより、接続構造を構成する積層構造において発生する応力が分散されるので、本実施の形態に係る半導体装置１０によれば、回路素子上に形成された配線層を有する半導体装置において、熱応力の発生に起因する不具合が抑制された半導体装置、および半導体装置の製造方法を提供することが可能となる。

【0020】

図２を参照して、本実施の形態に係る半導体装置１０における接続構造について説明する。図２（ａ）は半導体装置１０の接続構造の平面図を示しており、パッド１５と端子１７とが配線１３によって接続されている。ただし、図２（ａ）ではモールド樹脂１４の図示を省略している。図２（ａ）に示すように、半導体装置１０では、配線１３が形成された領域の一部に、空隙１８－１、１８－２、１８－３、および１８－４（以下、総称する場合は「空隙１８」）を設けられている。図２（ｂ）は、空隙１８の断面を示しており、図２（ｂ）に示すように、空隙１８は配線１３の上面から絶縁膜１２の下部まで、配線１３および絶縁膜１２を貫通して設けられている。本実施の形態に係る空隙１８の内部には空気が充填されている。つまり、空隙１８の内部には固体の物質を充填しないことが好ましい。一方、気体であれば差し支えないので、例えば窒素等を封入してもよい。

【0021】

図２（ｂ）に示す符号「Ｓ１」、「Ｓ２」、および「Ｓ３」は、接続構造を構成する積層構造において発生した熱応力が印加される可能性のある応力印加領域を示している。図２（ｂ）に示すように、空隙１８の存在によって、従来技術に係る接続構造を構成する積層構造の全体に近い領域で一様に発生する応力印加領域を分散するころができるので、本実施の形態に係る半導体装置１０によれば、応力の回路素子領域１１に及ぼす影響を緩和することができる。

【0022】

図３は、比較例に係る接続構造を示している。図３（ａ）は当該接続構造の平面図であり、図３（ｂ）は断面図である。図３（ａ）は、図２（ａ）に示す本実施の形態に係る接続構造から空隙１８を除いたものである。図３（ｂ）に示すように、比較例に係る接続構造は空隙１８を備えていないので、応力印加領域Ｓ０が、配線１３の下部全体となっている。従って、熱応力が回路素子領域１１に及ぼす影響が、本実施の形態に係る接続構造と比較して大きい。

【0023】

ここで、本実施の形態に係る半導体装置１０の特徴の一つとして、図１に示すように、配線１３を回路素子領域１１の上部に配置させることができる点が挙げられる。図１では省略しているが、図１に示す配線１３の領域の一部には空隙が形成されている。従って、接続構造を構成する積層構造における熱応力が緩和されているので、配線１３を回路素子領域１１の上部に（回路素子領域１１を跨いで）配置させることができる。半導体装置１０ではこのように配線１３を形成することができるので、比較例に係る半導体装置に比較して、配線のレイアウトの自由度が増す。

【0024】

ここで、パッド１５は、通常半導体装置１０の周辺の回路素子が形成されない領域に配置される。例えば図１に示す例の場合、回路素子領域１１ａと接続されたパッド１５は、半導体装置１０の辺に沿う領域に配置される。この際、ＣＳＰのピン配置の都合上、端子１７は辺Ｌ２に沿う領域に配置させたい場合がある。このような状況下においても、半導体装置１０では、図１に示すように、辺Ｌ１に沿う位置に配置されたパッド１５に配線１３を接続し、回路素子領域１１を跨いで延伸させて、辺Ｌ２に沿う位置に配置された端子１７と接続することができる。このように、本実施の形態に係る半導体装置１０によれば、比較例に係る半導体装置と比較して、配線の自由度が格段に向上する。

【0025】

図４は、比較例に係る半導体装置１００の裏面の平面図を示している。図４に示す平面図では、回路素子領域１１、およびパッド１５が、図１に示す半導体装置１０と同じ位置に配置されている。パッド１５は配線２２によって回路素子領域１１ａに接続されている。ここで、半導体装置１００は空隙１８を備えていないので、回路素子領域１１を跨いで配線１３を配置させることができない。そのため、端子１７は辺Ｌ１に沿った領域に配置させざるを得ず、辺Ｌ２に沿った領域（図４で点線円で示された部分）に配置させることができない。この場合、例えば、半導体装置１００を実装するプリント板のパターン等で対応せざるを得ず、半導体装置１００のピン配置上大きな制約となる。

【0026】

なお、図２（ａ）では、配線１３の領域に４個の空隙１８を設ける形態を例示して説明したが、空隙１８の数には特に制限はない。ただし、空隙１８の数を多くするほど配線１３の抵抗が増加するので、半導体装置１０の電気的特性に与える影響（端子１７を通過する信号の振幅等への影響）を勘案して空隙１８の個数を設定してもよい。換言すれば、電気的特性に影響を与えない範囲で、正方形形状の空隙１８をできる限り多く配置させるのがより好ましい。この際、空隙１８をアレイ状、あるいは千鳥状に配置させてもよい。

【0027】

一方、空隙１８の大きさは、平面視における形状が正方形形状の場合、１辺の長さを１０μｍ以下、平面視における形状が円形形状の場合、直径を１０μｍ以下とするのが好ましい。空隙１８の大きさをこの程度の大きさとすることにより、半導体装置１０の製造工程において、モールド樹脂１４が空隙１８の内部に充填されることが抑制されるので、好ましい。一方、空隙１８の大きさの下限については、熱応力の効率的な分散、製造プロセス上の制約等を勘案して設定してよいが、上記１辺の長さまたは直径を例えば５μｍ以上とすることができる。

【0028】

半導体装置１０において形成される、空隙１８を有する配線１３の幅について説明する。半導体装置１０の用途によっても異なるが、特に熱応力が問題となる場合（例えば、電源系の半導体装置の場合）には、配線１３の幅は例えば端子１７の台座と同程度の幅とされる。一例として、端子１７の直径が２００μｍ程度の場合、台座の直径は２２０μｍ程度となるので、空隙１８を除いた配線幅として約２２０μｍ確保できるように設定する。
一方、配線幅の最小値については、例えば配線１３とパッド１５の接続部で最小となるので、一例として空隙１８を除いた配線幅として約４０μｍ程度の幅が必要となる。また、空隙１８と空隙１８との間隔（すなわち、空隙１８の密度）については、半導体装置１０の用途によって異なるが、例えば端子１７を通過する駆動電圧に対して最適な配線面積が確保できるようシミュレーション等を用いて設定する。

【0029】

次に、本実施の形態に係る半導体装置１０の製造方法について説明する。なお、以下の説明においては、半導体基板（図示省略）の回路面において、パッド１５、パッシベーション膜１９の形成まで完了している、すなわち、ウエハに対するプロセス処理が完了し、再配線工程前の段階にあるものとする。

【0030】

まず、絶縁膜１２（下層絶縁膜）を形成する。すなわち、絶縁膜となる、例えば熱硬化性の材料を回路面に形成し、フォトリソグラフィによってパターニングする。その後熱硬化を実行する。本工程に係るパターニング工程では、パッシベーション膜１９、絶縁膜１２に空隙を形成するパターニングも行う。

【0031】

次に、絶縁膜１２の上部に、再配線である配線１３を形成する。すなわち、シード層となる導体を回路面に形成し（図示省略）、フォトリソグラフィによってパターニングする。その後、回路面にレジストを塗布してマスクを形成し、Ｃｕによるメッキを行って配線１３を形成する。その後、用いたレジストを除去する。本工程に係るパターニング工程では、配線１３に空隙を形成するパターニングも行う。

【0032】

次に、端子１７を形成する。すなわち、フォトリソグラフィによりＣｕメッキを施して、配線１３上に端子１７を形成する。その後、マスクに用いたレジストを除去する。

【0033】

次に、モールド樹脂１４を形成する。すなわち、モールド樹脂１４となる、例えば熱硬化性の樹脂を回路面に形成し、その後熱硬化を実行する。

【0034】

次に、はんだバンプ２１を形成する。すなわち、回路面にはんだを印刷してリフローを行う。なお、はんだバンプ２１を用いず端子１７を直接開放する形態の半導体装置１０では、本工程を省略する。

【0035】

ここで、従来技術に係る半導体装置の製造方法と、本実施の形態に係る半導体装置１０の製造方法の違いは、本実施の形態に係る半導体装置１０の製造方法においては、下層絶縁膜（絶縁膜１２）、再配線（配線１３）を形成する工程において、同時に空隙１８を形成する点である。このことにより、従来技術に係る半導体装置の製造方法の工程数を増やすことなく、空隙１８を形成することができる。

【0036】

なお、上記実施の形態では、空隙１８の平面視での形状を、正方形形状、円形形状とする形態を例示して説明したが、熱応力分散の効率等を勘案して、長方形形状、楕円形形状等、適宜な形状を採用することができる。

【符号の説明】

【0037】

１０、１００ 半導体装置
１１、１１ａ 回路素子領域
１２ 絶縁膜
１３ 配線
１４ モールド樹脂
１５ パッド
１７ 端子
１８、１８－１、１８－２、１８－３、１８－４ 空隙
１９ パッシベーション膜
２０ 柱状体
２１ はんだバンプ
２２ 配線
Ｌ１、Ｌ２ 辺
Ｓ０、Ｓ１、Ｓ２、Ｓ３ 応力印加領域
Ｘ 領域

【図1】

【図2】

【図3】

【図4】

【図5】