特許 7504578 低バンディングノイズのための比較装置及びそれによるＣＭＯＳイメージセンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-14

(45)【発行日】2024-06-24

(54)【発明の名称】低バンディングノイズのための比較装置及びそれによるＣＭＯＳイメージセンサ

(51)【国際特許分類】

   H03K 5/08 20060101AFI20240617BHJP

   H04N 25/78 20230101ALI20240617BHJP

   H03M 1/08 20060101ALI20240617BHJP

   H03M 1/56 20060101ALI20240617BHJP

   H03M 1/12 20060101ALI20240617BHJP

【ＦＩ】

H03K5/08 E

H04N25/78

H03M1/08 A

H03M1/56

H03M1/12 A

【請求項の数】 19

(21)【出願番号】P 2019205966

(22)【出願日】2019-11-14

(65)【公開番号】P2020088858

(43)【公開日】2020-06-04

【審査請求日】2022-10-17

(31)【優先権主張番号】10-2018-0140763

(32)【優先日】2018-11-15

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】金賢俊

【審査官】竹内 亨

(56)【参考文献】

【文献】特開２０１３－１２１１１９（ＪＰ，Ａ）

【文献】特開昭６０－２１３１１８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ５／００－５／２６

Ｈ０３Ｍ １／００－１／８８

Ｈ０４Ｎ ２５／７８

(57)【特許請求の範囲】

【請求項1】

ランプ信号とピクセル信号とを比較して比較信号を出力するための比較回路と、
クランピング電圧を調整するための電圧調整回路と、
前記比較回路及び前記電圧調整回路と連結され、前記電圧調整回路からのクランピング電圧に基づいて、前記比較回路の出力電圧スイングを制御するための出力電圧スイング制御回路と、
前記電圧調整回路からのクランピング電圧をサンプリングして、サンプリングされた電圧を前記出力電圧スイング制御回路に伝達するためのサンプリング回路と、
を備える比較装置。

【請求項2】

前記サンプリング回路は、
前記電圧調整回路と連結され、前記電圧調整回路からの第１のクランピング電圧をサンプリングして、サンプリングされた電圧を前記出力電圧スイング制御回路に印加するための第１のサンプリング回路と、
前記電圧調整回路と連結され、前記電圧調整回路からの第２のクランピング電圧をサンプリングして、サンプリングされた電圧を前記出力電圧スイング制御回路に印加するための第２のサンプリング回路と、
を備える請求項１に記載の比較装置。

【請求項3】

前記サンプリング回路は、
各コラム毎に備えられる請求項１に記載の比較装置。

【請求項4】

前記電圧調整回路は、
第１のクランピング電圧と第２のクランピング電圧との各々を予め決められたレベルに調整する請求項１に記載の比較装置。

【請求項5】

前記電圧調整回路は、
第１のクランピング電圧と第２のクランピング電圧との各々を予め決められたレベルに調整して、各コラムの前記出力電圧スイング制御回路に共通に印加するためのグローバルデジタル－アナログ変換回路を備える請求項１に記載の比較装置。

【請求項6】

前記出力電圧スイング制御回路は、
前記電圧調整回路からのクランピング電圧によって前記比較回路の出力電圧をクランピングするためのクランピング回路を備える請求項１に記載の比較装置。

【請求項7】

前記出力電圧スイング制御回路は、
前記電圧調整回路からの第１のクランピング電圧によって前記比較回路の出力電圧の上位レベルを制限するための第１のトランジスタと、
前記電圧調整回路からの第２のクランピング電圧によって前記比較回路の出力電圧の下位レベルを制限するための第２のトランジスタと、
を備える請求項１に記載の比較装置。

【請求項8】

前記出力電圧スイング制御回路は、
第１の出力ノードと第２の出力ノードとの間に備えられた請求項１に記載の比較装置。

【請求項9】

前記出力電圧スイング制御回路は、
ソース端子が第１の出力ノードに連結され、ゲート端子が前記電圧調整回路に連結され、ドレイン端子が第２の出力ノードに連結されたＰＭＯＳトランジスタと、
ソース端子が前記第１の出力ノードに連結され、ゲート端子が前記電圧調整回路に連結され、ドレイン端子が前記第２の出力ノードに連結されたＮＭＯＳトランジスタと、
を備える請求項１に記載の比較装置。

【請求項10】

正の供給電圧を伝達する１つ以上のプルアップ（ｐｕｌｌ－ｕｐ）トランジスタ及び負の供給電圧を伝達する１つ以上のプルダウン（ｐｕｌｌ－ｄｏｗｎ）トランジスタに連結された出力ノードと、
前記出力ノードの電圧が第１の閾値レベル上に上昇すれば、前記正の供給電圧より低い第１の制御電圧を生成し、前記出力ノードの電圧が第２の閾値レベル下に下降すれば、前記負の供給電圧より高い第２の制御電圧を生成するクランプ制御回路と、
前記出力ノードに連結され、前記第１及び第２の制御電圧に基づいて、前記第１の閾値電圧と前記第２の閾値電圧との間の電圧範囲内で前記出力ノードの電圧レベルを維持するためのクランプ回路と、
を備える比較器。

【請求項11】

前記クランプ回路は、
電流経路に流れる電流に基づいて、前記出力ノードの電圧を調整するために、前記出力ノードに前記電流経路を提供するための１つ以上のトランジスタを備える請求項１０に記載の比較器。

【請求項12】

前記１つ以上のトランジスタは、
前記出力ノードに並列に連結されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲート端子は、前記クランプ制御回路に連結される請求項１１に記載の比較器。

【請求項13】

前記クランプ制御回路と前記クランプ回路との間に連結され、前記クランプ回路に印加される前記第１及び第２の制御電圧を維持するためのローカルサンプル及びホールド回路をさらに備える請求項１０に記載の比較器。

【請求項14】

前記ローカルサンプル及びホールド回路は、
前記第１及び第２の制御電圧の各々を維持するための第１及び第２のキャパシタを備える請求項１３に記載の比較器。

【請求項15】

少なくとも２つの入力ノードと、
少なくとも１つの出力ノードと、
前記少なくとも１つの出力ノードと連結され、正の供給電圧を受信し、前記正の供給電圧に向けて比較器の出力ノードの電圧レベルを増加させる１つ以上のプルアップ（ｐｕｌｌ－ｕｐ）トランジスタと、
前記少なくとも１つの出力ノードと連結され、負の供給電圧を受信し、前記正の供給電圧に向けて比較器の出力ノードの電圧レベルを減少させる１つ以上のプルダウン（ｐｕｌｌ－ｄｏｗｎ）トランジスタと、
前記出力ノードの電圧が第１の閾値レベル上に上昇すれば、第１の制御電圧を生成し、前記出力ノードの電圧が第２の閾値レベル下に下降すれば、第２の制御電圧を生成するクランプ制御回路と、
前記第１の制御電圧を受信する第１の制御端子を備え、前記出力ノードに連結されて、前記出力ノードの電圧レベルをクランピングするために、前記第１の制御電圧に基づいて、前記出力ノードに第１の電流経路を提供する第１のクランプ回路と、
前記第２の制御電圧を受信する第２の制御端子を備え、前記出力ノードに連結されて、前記出力ノードの電圧レベルをクランピングするために、前記第２の制御電圧に基づいて、前記出力ノードに第２の電流経路を提供する第２のクランプ回路と、
を備える比較器。

【請求項16】

前記第１のクランプ回路は、
前記出力ノードに連結され、前記第１の制御電圧を受信するために、前記クランプ制御回路と連結されたゲート端子を備えるＰＭＯＳトランジスタを備える請求項１５に記載の比較器。

【請求項17】

前記第２のクランプ回路は、
前記出力ノードに連結され、前記第２の制御電圧を受信するために、前記クランプ制御回路と連結されたゲート端子を備えるＮＭＯＳトランジスタを備える請求項１５に記載の比較器。

【請求項18】

前記クランプ制御回路と前記第１及び第２のクランプ回路との間に連結され、前記クランプ回路に印加される前記第１及び第２の制御電圧を維持するためのローカルサンプル及びホールド回路をさらに備える請求項１５に記載の比較器。

【請求項19】

前記ローカルサンプル及びホールド回路は、
前記第１及び第２の制御電圧の各々を維持するための第１及び第２のキャパシタを備える請求項１８に記載の比較器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、アナログ－デジタル変換回路（ＡＤＣ）及びアナログ－デジタル変換回路（ＡＤＣ）を含むイメージセンサに関する。

【背景技術】

【0002】

ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）またはＣＭＯＳイメージセンサ（ＣＩＳ）のようなイメージセンサは、光子を電子に変換するための複数のイメージセンサピクセルを含む。各ピクセルは、センサピクセルにより感知された光子の数に比例する電荷を蓄積する。

【0003】

ほとんどのイメージセンサにおいて、アナログ－デジタル変換回路（ＡＤＣ）は、センサピクセルにより蓄積された電荷に対応するアナログピクセル出力に基づいてデジタル出力を生成するために使用される。アナログピクセル出力に対するアナログからデジタルへの変換は、イメージセンサの性能に影響を及ぼす極めて重要なプロセスであるから、与えられた状況で他の接近方式が使用され得る。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、改善された性能特性を有するイメージ感知装置に関するものである。一部の実施形態において、イメージ感知装置は、出力電圧スイング制御ブロックを使用して出力電圧スイングを制限するための比較器及びこれを含むＣＭＯＳイメージセンサ（ＣＩＳ）を含む。

【課題を解決するための手段】

【0005】

本発明の一実施形態に係る比較装置は、ランプ信号とピクセル信号とを比較して比較信号を出力するための比較回路と、クランピング電圧を調整するための電圧調整回路と、前記比較回路及び前記電圧調整回路と連結され、前記電圧調整回路からのクランピング電圧に基づいて、前記比較回路の出力電圧スイングを制御するための出力電圧スイング制御回路とを備えることができる。

【0006】

このような本発明の一実施形態に係る比較装置は、前記電圧調整回路からのクランピング電圧をサンプリングして、サンプリングされた電圧を前記出力電圧スイング制御回路に伝達するためのサンプリング回路をさらに備えることができる。

【0007】

本発明の他の実施形態に係る比較器は、正の供給電圧を伝達する１つ以上のプルアップ（ｐｕｌｌ－ｕｐ）トランジスタ及び負の供給電圧を伝達する１つ以上のプルダウン（ｐｕｌｌ－ｄｏｗｎ）トランジスタに連結された出力ノードと、前記出力ノードの電圧が第１の閾値レベル上に上昇することを検出すれば、前記正の供給電圧より低い第１の制御電圧を生成し、前記出力ノードの電圧が第２の閾値レベル下に下降することを検出すれば、前記負の供給電圧より高い第２の制御電圧を生成するクランプ制御回路と、前記出力ノードに連結され、前記第１及び第２の制御電圧に基づいて、前記第１の閾値電圧と前記第２の閾値電圧との間の電圧範囲内で前記出力ノードの電圧レベルを維持するためのクランプ回路とを備えることができる。

【0008】

本発明の他の実施形態に係る比較器は、少なくとも２つの入力ノードと、少なくとも１つの出力ノードと、前記少なくとも１つの出力ノードと連結され、正の供給電圧を受信し、前記正の供給電圧に向けて比較器の出力ノードの電圧レベルを増加させる１つ以上のプルアップ（ｐｕｌｌ－ｕｐ）トランジスタと、前記少なくとも１つの出力ノードと連結され、負の供給電圧を受信し、前記正の供給電圧に向けて比較器の出力ノードの電圧レベルを減少させる１つ以上のプルダウン（ｐｕｌｌ－ｄｏｗｎ）トランジスタと、前記出力ノードの電圧が第１の閾値レベル上に上昇することを検出すれば、第１の制御電圧を生成し、前記出力ノードの電圧が第２の閾値レベル下に下降することを検出すれば、第２の制御電圧を生成するクランプ制御回路と、前記第１の制御電圧を受信する第１の制御端子を備え、前記出力ノードに連結されて、前記出力ノードの電圧レベルをクランピングするために、前記第１の制御電圧に基づいて、前記出力ノードに第１の電流経路を提供する第１のクランプ回路と、前記第２の制御電圧を受信する第２の制御端子を備え、前記出力ノードに連結されて、前記出力ノードの電圧レベルをクランピングするために、前記第２の制御電圧に基づいて、前記出力ノードに第２の電流経路を提供する第２のクランプ回路とを備えることができる。

【0009】

本発明の他の実施形態に係るＣＭＯＳイメージセンサ（ＣＩＳ）は、入射光に対応するピクセル信号を出力するためのピクセルアレイと、前記ピクセルアレイ内のピクセルをローライン別に選択して制御するためのローデコーダと、ランプ信号を発生するためのランプ信号発生装置と、前記ランプ信号発生装置から印加されるランプ信号と前記ピクセルアレイからの各ピクセル信号とを比較するための比較回路と、クランピング電圧を調整するための電圧調整回路と、前記電圧調整回路からのクランピング電圧によって前記比較回路の出力電圧スイングを制御するための出力電圧スイング制御回路と、前記比較回路からの各出力信号に応じてクロックをカウンティングするためのカウンティング回路と、前記カウンティング回路からのカウンティング情報を各々格納するためのメモリ回路と、前記ローデコーダと前記ランプ信号発生装置と前記比較回路と前記カウンティング回路と前記メモリ回路との動作を制御するための制御回路と、前記メモリ回路のデータを前記制御回路の制御によって出力するためのコラム読み出し回路とを備えることができる。

【0010】

このような本発明の実施形態に係るＣＭＯＳイメージセンサ（ＣＩＳ）は、前記電圧調整回路からのクランピング電圧をサンプリングして、前記出力電圧スイング制御回路に伝達するためのサンプリング回路をさらに備えることができる。

【発明の効果】

【0011】

本発明の実施形態によれば、出力電圧スイング制御回路を用いて比較器の出力電圧スイングを制限することで、バンディングノイズが発生することを緩和させることができるだけでなく、相互相関二重サンプリング（ＣＤＳ）動作性能が影響を受けることを減らすか、避けることができるという効果がある。

【0012】

また、本発明の実施形態によれば、バッファを使用しないので、必要とする面積及びパワーを減少させることができ、入力電圧スイングがバッファのゲインエラーのために減少されるという問題を解決できる。

【図面の簡単な説明】

【0013】

【図1A】ＣＭＯＳイメージセンサ（ＣＩＳ）の例を説明する。

【図1B】図１Ａに示されたＣＭＯＳイメージセンサにおけるアナログ－デジタル変換タイミング図の例である。

【図2A】図１Ａに示された比較器の一例示図である。

【図2B】図１Ａに示された比較器の他の例示図である。

【図3】ＣＭＯＳイメージセンサ（ＣＩＳ）の他の例を説明する。

【図4】本発明の一実施形態によって実現された比較器の例を説明する。

【図5】本発明の一実施形態によって実現された比較器の出力電圧の波形を説明する。

【図6】本発明の他の実施形態によって実現された比較器の例を説明する構成図である。

【図7】本発明の他の実施形態によって実現された比較器の動作タイミングを説明する。

【図8】本発明の一実施形態によって実現されたＣＭＯＳイメージセンサ（ＣＩＳ）の構成図である。

【発明を実施するための形態】

【0014】

本発明を説明するのにおいて、本発明と関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合に、その詳細な説明を省略する。以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。

【0015】

そして、明細書全体において、ある部分が他の部分と「連結」されているとするとき、これは、「直接的に連結」されている場合のみならず、その中間に他の素子を挟んで「電気的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」または「備える」とするとき、これは、特に反対される記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むか、具備できるということを意味する。また、明細書全体の記載において一部の構成要素を単数型で記載したとして、本発明がそれに限定されるものではなく、当該構成要素が複数個からなり得ることが分かるであろう。

【0016】

ＣＭＯＳイメージセンサ（ＣＩＳ）のようなイメージセンサは、イメージセンサのイメージセンサピクセルにより蓄積された電荷に対応するアナログピクセル出力に基づいてデジタル出力を生成するためのアナログ－デジタル変換回路（ＡＤＣ）を備えることができる。既存の接近法は、イメージセンサ当たり、単一ＡＤＣを使用してピクセル出力を時間多重化してグローバルＡＤＣに入力してデジタル出力を生成することである。高解像度及び高いフレームレートに対する要求が増加するにつれて、このような伝統的な接近方式は、実用的でなくなり、したがって、ピクセルアレイ列毎に１つのＡＤＣを配置することによって実現される列並列ＡＤＣは、伝統的な接近方式の代案として浮上している。しかし、このようなコラム並列ＡＤＣでも、各ランプ発生器は、数十から数千個の比較器に連結されてランプ信号を比較器に印加する。グローバルランプ発生器の側面で全体負荷は、全ての寄生静電容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅｓ）及び比較器と連関した抵抗値（ｒｅｓｉｓｔａｎｃｅｓ）を含むので、一部の比較器等の静電容量と抵抗値の変化は、連関した他の比較器等の電流の範囲及び／又は電圧条件に影響を与える可能性があり、これは、アナログからデジタルへの変換に不正確性を引き起こす恐れがある。

【0017】

アナログ－デジタル変換回路（ＡＤＣ）は、アナログピクセル出力をサンプリングするための基準信号として単一スロープランプ信号を使用できる。カウンタがカウンティングする間、ランプ信号とアナログピクセル出力とが比較器に印加される。ランプ信号の電圧がアナログピクセル出力の電圧と同じであれば、カウンタ値が格納されてデジタル出力を生成する。アナログ－デジタル変換回路（ＡＤＣ）の一部の実現において、複数の比較器が複数のランプ信号を受信するために、共通的にグローバルランプ発生器と連結される。

【0018】

一実施形態において、比較器は、差動入力電圧をトランスコンダクタンス（すなわち、入力電圧に対する出力電流の比、ゲイン）に比例して出力電流で出力することができる演算トランスコンダクタンス増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ、ＯＴＡ）を使用して実現されることができる。演算トランスコンダクタンス増幅器（ＯＴＡ）の出力電圧は、増幅器の負荷抵抗に基づいて決定されることができる。例えば、増幅器の出力電圧は、出力電流と負荷抵抗との積である。他の実施形態において、比較器は、１つ以上のインバータ（例えば、カスケード（ｃａｓｃａｄｅｄ）ＣＭＯＳインバータ）を使用して実現されることができる。

【0019】

一部の実現例において、比較器は、ランプ信号及びアナログピクセル出力を受信するためのトランジスタを含む複数の入力ノード及び出力ノードを正の供給電圧（例えば、電源（Ｖｄｄ）電圧）または負の供給電圧（例えば、接地電圧）に「プルアップ（ｐｕｌｌｕｐ）」または「プルダウン（ｐｕｌｌｄｏｗｎ）」するための複数のトランジスタを備える複数の出力ノードを備えることができる。出力ノードの電圧が正の供給電圧と負の供給電圧との間で変動すれば、「キックバック（ｋｉｃｋ－ｂａｃｋ）」効果のため、グローバルランプ生成器で見ることができる入力ノードの寄生静電容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅｓ）の変化が引き起こされる可能性がある。数千個の比較器の入力ノードで負荷静電容量（ｃａｐａｃｉｔａｎｃｅ）の変化は、アナログ－デジタル変換回路（ＡＤＣ）の動作で非線形性を誘発する可能性がある。

【0020】

前述したように、ＣＭＯＳイメージセンサ（ＣＩＳ）は、固体撮像素子とは異なり、ピクセルアレイから出力されるアナログ形態の信号（ピクセル信号）をデジタル形態の信号に変換する。アナログ信号からデジタル信号への変換のために、ＣＭＯＳイメージセンサ（ＣＩＳ）は、高解像度のアナログ－デジタル変換回路（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）を使用する。

【0021】

アナログ－デジタル変換回路（ＡＤＣ）の例等は、アナログ－デジタル変換回路の実現方式によってシングルアナログ－デジタル変換回路（Ｓｉｎｇｌｅ ＡＤＣ）を使用する方式とコラムアナログ－デジタル変換回路（Ｃｏｌｕｍｎ ＡＤＣ）を使用する方式とを含む。

【0022】

シングルアナログ－デジタル変換方式は、高速で動作する１つのアナログ－デジタル変換回路を使用して所定の決まった時間内に全てのコラムのピクセルアレイから出力されるアナログ信号をデジタル信号に変換する方式であって、ＣＭＯＳイメージセンサのチップ面積を減らすことができるという長所があるが、アナログ－デジタル変換回路が高速で動作しなければならないので、電力消費が大きいという短所がある。

【0023】

これに対し、コラムアナログ－デジタル変換方式は、簡単な構造のアナログ－デジタル変換回路（例、シングル－スロップアナログ－デジタル変換回路）を各コラム毎に配置して実現する方式であって、ＣＭＯＳイメージセンサのチップ面積が増加されるという短所があるが、シングルアナログ－デジタル変換回路（Ｓｉｎｇｌｅ ＡＤＣ）と比較するとき、各アナログ－デジタル変換回路が低速で動作しても良いので、電力消費が少ないという長所がある。

【0024】

このようなコラムアナログ－デジタル変換方式は、ピクセルアレイの出力信号であるアナログ出力電圧に対して相互相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ、ＣＤＳ）を行った結果に応じる電圧を格納し、ランプ信号発生装置で生成された予め設定されたランプ信号と相互相関二重サンプリング動作で格納された電圧とを比較することによってデジタルコード生成のための比較信号を提供する。

【0025】

シングル－スロップアナログ－デジタル変換回路は、複数のトランジスタ（例えば、５個以上のトランジスタ）を使用する演算トランスコンダクタンス増幅器（ＯＴＡ）或いは２個以上のトランジスタを使用するインバータ形態の比較器を使用する。実現方式によって、シングル－スロップアナログ－デジタル変換回路は、複数のカスケード（ｃａｓｃａｄｅｄ）比較器（例、３個のカスケード（ｃａｓｃａｄｅｄ）比較器）を使用できる。例えば、複数のカスケード（ｃａｓｃａｄｅｄ）比較器は、複数の比較器が多段（ｍｕｌｔｉ－ｓｔａｇｅ）で駆動できるように連結されることができる。

【0026】

シングル－スロップアナログ－デジタル変換回路の第１段（ｆｉｒｓｔ ｓｔａｇｅ）に位置した比較器は、２つの入力トランジスタのうち１つの入力トランジスタでランプ信号を受信し、他の１つの入力トランジスタではピクセル信号を受信する。そして、比較器の入力トランジスタにおいて、トランジスタの動作領域での変化は、ゲートとソースとの間の寄生キャパシタＣｇｓとドレインとソースとの間の寄生キャパシタ（Ｃｄｓ）の静電容量の変化を引き起こす。

【0027】

ここで、ランプ信号発生装置は、シングル－スロップアナログ－デジタル変換回路の数十ないし数千個の比較器の入力端（寄生キャパシタ（Ｐａｒａｓｉｔｉｃ Ｃａｐａｃｉｔｏｒ）＝Ｃｇｓ＋Ｃｄｓ）を負荷（Ｌｏａｄ）で眺めている。実施形態において、ランプ信号発生装置は、動作中、ランプ信号電圧を減少させたり、増加させる。

【0028】

動作中、ランプ信号電圧が減少したり、増加すれば、ランプ信号を受信する入力トランジスタのゲート電圧が増加したり、減少する。ゲート電圧（ランプ信号）がピクセル信号を受信する他の入力トランジスタのゲート電圧（ピクセル信号）と同一になると、比較器は、比較信号を出力する。ランプ信号がピクセル信号と同一になるまで、カウンタがクロックパルスの数をカウントし、メモリがカウンタの出力値を格納する。

【0029】

しかし、比較器が比較信号を出力しても、ランプ信号が予め設定された値に到達するまでランプ信号は増加したり、減少する。したがって、ランプ信号を受信する入力トランジスタのゲート電圧は、続けて下降したり、上昇する。

【0030】

したがって、ピクセル信号を受信する入力トランジスタの出力ノードの電圧が続けて下降したり、増加すれば、ピクセル信号を受信する入力トランジスタの動作領域がサチュレーション（Ｓａｔｕｒａｔｉｏｎ）領域からトライオード（Ｔｒｉｏｄｅ）領域またはリニア（Ｌｉｎｅａｒ）領域に変更されるようになる。すなわち、ピクセル信号を受信する入力トランジスタのドレインとソースとの間の電圧（Ｖｄｓ）減少のため、ピクセル信号を受信する入力トランジスタがランプ信号発生装置の側面で抵抗のように見える。

【0031】

このような理由から、ランプ信号を受信する入力トランジスタとピクセル信号を受信する入力トランジスタとの共通電圧Ｖｃｍが大きく変更されて、ランプ信号を受信する入力トランジスタのゲートとソースとの間の寄生キャパシタＣｇｓが大きく変更される結果が発生する。

【0032】

比較器内のトランジスタ等の動作領域の変化によってランプ信号発生装置の負荷（Ｌｏａｄ）の変化をもたらす。アナログ－デジタル変換回路（ＡＤＣ）がＣＭＯＳイメージセンサ（ＣＩＳ）に使用されれば、ランプ信号発生装置の負荷の変更がバンディングノイズ（ｂａｎｄｉｎｇ ｎｏｉｓｅ）を引き起こす可能性がある。また、既存の動作ポイントが全て変更されて、相互相関二重サンプリング（ＣＤＳ）動作性能に影響を与える。

【0033】

このようなバンディングノイズを緩和させるために、追加されたバッファ等がランプ信号発生装置の出力端とそれぞれの比較器の入力端との間をアイソレーション（Ｉｓｏｌａｔｉｏｎ）し、ランプ信号を、バッファを介してそれぞれの比較器に入力することにより、バンディングノイズを減らすことができる。

【0034】

しかし、バンディングノイズが発生することを緩和させるために、このようなバッファを追加すれば、バッファを使用するのに伴って必要とする面積及びパワーが増加する可能性があり、入力電圧スイングがバッファのゲインエラー（ｇａｉｎ ｅｒｒｏｒ）のため、減少される可能性がある。

【0035】

図１Ａは、シングル－スロップアナログ－デジタル変換回路（Ｓｉｎｇｌｅ－Ｓｌｏｐｅ Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）のように、ランプ信号発生装置からランプ信号を受信するコラムパラレル（Ｃｏｌｕｍｎ Ｐａｒａｌｌｅｌ）アナログ－デジタル変換回路を搭載したＣＭＯＳイメージセンサの例を説明する。図１Ｂは、図１Ａに示されたＣＭＯＳイメージセンサにおけるアナログ－デジタル変換タイミング図の例である。

【0036】

図１Ａに示されたように、本発明の一実施形態に基づいたＣＭＯＳイメージセンサは、ピクセルアレイ１０、ローデコーダ２０、ランプ信号発生装置３０、比較回路４０、カウンティング回路５０、メモリ回路６０、制御回路７０、及びコラム読み出し回路７０を備えることができる。ピクセルアレイ１０は、入射光に対応するピクセル信号を出力できる。ローデコーダ２０は、制御回路８０の制御によってピクセルアレイ１０内のピクセルをローライン別に各々選択してその動作を制御できる。ランプ信号発生装置３０は、制御回路８０の制御によってランプ信号を生成できる。比較回路４０は、ランプ信号発生装置３０から印加されるランプ信号の値とピクセルアレイ１０から出力される各ピクセル信号の値とを制御回路８０の制御によって比較することができる。カウンティング回路５０は、比較回路４０の出力信号に応じて制御回路８０から印加されたクロックをカウンティングできる。メモリ回路６０は、制御回路８０の制御によってカウンティング回路５０で生成されたカウンタ出力を格納できる。制御回路８０は、ローデコーダ２０、ランプ信号発生装置３０、比較回路４０、カウンティング回路５０、メモリ回路６０、及びコラム読み出し回路７０の動作を制御できる。コラム読み出し回路７０は、メモリ回路６０のデータを制御回路８０の制御によってピクセルデータ（ＰＸＤＡＴＡ）として順次出力することができる。

【0037】

各ピクセルのオフセット（Ｏｆｆｓｅｔ）値を除去するために、ＣＭＯＳイメージセンサ（ＣＩＳ）は、光信号が入射される前と後のピクセル信号（ピクセル出力電圧）を比較して、入射光によるピクセル信号のみを実際に測定することができる。このような技法を相互相関二重サンプリング（ＣＤＳ）という。一部の実現において、相互相関二重サンプリング（ＣＤＳ）は、比較回路４０により行われることができる。イメージセンサの相関二重サンプリング（ＣＤＳ）は、リセットサンプリングノイズ（例えば、リセットトランジスタにより生成されたノイズ）の影響を減少させるために使用されることができる。一部の実現において、相互相関二重サンプリング（ＣＤＳ）は、１つのピクセルから２個の信号サンプルを取り、リセットサンプリングノイズを除去するために、２番目から１番目を引くことができる。例えば、相関二重サンプリング（ＣＤＳ）は、リセット電圧値のサンプル及び信号電圧値のサンプルをピクセルから取り、信号電圧値からリセット電圧値を減算してリセットサンプリングノイズを除去できる。

【0038】

比較回路４０は、複数の比較器を備え、カウンティング回路５０は、複数のカウンタを備え、メモリ回路６０は、複数のメモリを備えることができる。一部の実現において、ピクセルアレイのコラム毎に１つの比較器、１つのカウンタと１つのメモリが連結され得る。

【0039】

図１Ａ及び図１Ｂを参照して、１つの比較器、１つのカウンタと１つのメモリの動作を例に挙げて説明する。

【0040】

まず、第１の比較器４１は、ピクセルアレイ１０の第１のコラムから出力されるピクセル信号を一側端子を介して受信し、ランプ信号発生装置３０から印加されるランプ信号を他側端子を介して受信し、制御回路８０からの制御信号に応じて２つの信号の値を比較して比較信号を出力する。

【0041】

一実施形態において、ランプ信号Ｖ_Rampは、リセット動作後に電圧レベルが予め設定された一定の大きさに到達するまで線形的に減少または増加する電圧レベルを有する（例、シングル－スロップランプ信号）。ランプ信号は、特定時点で第１のカウンタ５１と同期して活性化されることができる。第１の比較器４１がピクセル信号とランプ信号とを比較する間、第１のカウンタ５１は、ランプ信号Ｖ_Rampの電圧がピクセル信号の電圧と同じになるまでカウントする。

【0042】

実現によって、第１の比較器４１は、ピクセル信号とランプ信号とを比較して得られた比較信号を出力し、比較器の各々から出力された比較信号の値は、ランプ信号Ｖ_Rampの電圧がピクセル信号の電圧と同じになるときに反転される。

【0043】

第１の比較器４１から出力される比較信号が反転される瞬間まで、第１のカウンタ５１は、制御回路８０から提供されたクロックをカウンティングし、カウントされたクロックの数をカウンタ出力として出力する。ここで、それぞれのカウンタは、制御回路８０から提供されるリセット制御信号に応じて初期化されることができる。

【0044】

その後、第１のメモリ６１は、第１のカウンタ５１で発生したカウンタ出力を格納することができ、カウンタ出力は、コラム読み出し回路７０から出力される。

【0045】

一部の実現において、図１Ｂに示されたように、ＣＭＯＳイメージセンサ（ＣＩＳ）では、リセット信号（リセット電圧）に対して１次カウンティングを行い、映像信号（シグナル電圧）に対して２次カウンティングを行うことができる。

【0046】

図２Ａは、図１Ａに示された比較器の一例示図であり、図２Ｂは、図１Ａに示された比較器の他の例示図である。

【0047】

図２Ａに示されたように、一例として、比較器は、ソース端子が第１の供給電圧Ｖ_DDに連結され、ゲート端子とドレイン端子とが連結されたダイオードコネクション（Ｄｉｏｄｅ－Ｃｏｎｎｅｃｔｉｏｎ）構造のＰＭＯＳトランジスタＰＭ₁₁、ソース端子が第１の供給電圧Ｖ_DDに連結され、ゲート端子がＰＭＯＳトランジスタＰＭ₁₁のゲート端子に連結され、ドレイン端子が第１の出力ノードＶ_outpに連結されたＰＭＯＳトランジスタＰＭ₁₂、一側端子にランプ信号（Ｖｒａｍｐ、すなわち、ランプ電圧）が受信され、他側端子がＮＭＯＳトランジスタＮＭ₁₁のゲート端子に連結されたキャパシタＣ₁₁、一側端子にピクセル信号（Ｖｐｉｘｅｌ、すなわち、ピクセル電圧）が受信され、他側端子がＮＭＯＳトランジスタＮＭ₁₂のゲート端子に連結されたキャパシタＣ₁₂、ドレイン端子がＰＭＯＳトランジスタＰＭ₁₁のドレイン端子（すなわち、第２の出力ノードＶ_outn）に連結され、ゲート端子がキャパシタＣ₁₁の他側端子に連結され、ソース端子が電流源Ｉ_Tailを介して第２の供給電圧ＶＧＮＤに連結されたＮＭＯＳトランジスタＮＭ₁₁、ドレイン端子が第１の出力ノードＶ_outpに連結され、ゲート端子がキャパシタＣ₁₂の他側端子に連結され、ソース端子が電流源Ｉ_Tailを介して第２の供給電圧Ｖ_GNDに連結されたＮＭＯＳトランジスタＮＭ₁₂、第２の出力ノードＶ_outnとＮＭＯＳトランジスタＮＭ₁₁のゲート端子との間に連結されたスイッチＳＷ₁₁、及び第１の出力ノードＶ_outpとＮＭＯＳトランジスタＮＭ₁₂のゲート端子との間に連結されたスイッチＳＷ₁₂を備える。

【0048】

ピクセル信号Ｖｐｉｘｅｌに対して相互相関二重サンプリング（ＣＤＳ）を行うために、まず、ピクセル信号（リセット電圧＋シグナル電圧）のうち、リセット電圧Ｖｒｅｓｅｔをサンプリングするために、スイッチＳＷ₁₁とスイッチＳＷ₁₂とをオン（ＯＮ）させる。

【0049】

それにより、ＮＭＯＳトランジスタＮＭ₁₁とＮＭＯＳトランジスタＮＭ₁₂とのゲート端子とドレイン端子との電圧レベルが同一になり、ＰＭＯＳトランジスタＰＭ₁₁とＰＭＯＳトランジスタＰＭ₁₂とのドレイン電圧が同一になる。

【0050】

そして、図２Ａに示された比較器（Ｃｏｍｐａｒａｔｏｒ）では、構造的に発生するオフセット（Ｏｆｆｓｅｔ）信号を基準にランプ信号Ｖ_Rampのコモン電圧がキャパシタＣ₁₁にサンプリングされ、また、オフセット信号を基準にピクセル信号のうち、リセット電圧がキャパシタＣ₁₂にサンプリングされる。

【0051】

このように、比較器に入力されるランプ信号のコモン電圧とピクセル信号のうち、リセット電圧とをＮＭＯＳトランジスタＮＭ₁₁とＮＭＯＳトランジスタＮＭ₁₂とのゲート端子に保持し、ランプ信号やピクセル信号の変化量をキャパシタＣ₁₁とキャパシタＣ₁₂とを介しての交流－カップリング（ＡＣ－Ｃｏｕｐｌｉｎｇ）形態で感知する。

【0052】

そして、ピクセル信号（リセット電圧＋シグナル電圧）のうち、シグナル電圧（Ｖｓｉｇｎａｌ）をサンプリングするために、スイッチＳＷ₁₁とスイッチＳＷ₁₂とをオフ（ＯＦＦ）させる。

【0053】

このとき、瞬間的なスイッチングによるスイッチングノイズ信号がキャパシタＣ₁₁とキャパシタＣ₁₂とに格納される。ところが、スイッチＳＷ₁₁とスイッチＳＷ₁₂とのオフの際、各スイッチの両端の信号値が常に一定であるため、オフセット信号と見なされることができ、ＮＭＯＳトランジスタＮＭ₁₁とＮＭＯＳトランジスタＮＭ₁₂とがディファレンシャル（Ｄｉｆｆｅｒｅｎｔｉａｌ）構造であるため、相対的に相殺されて、理想的には「０」の値と見なされることができる。しかし、実際回路では、「０」の値でないので、このときに発生するスイッチングノイズがイメージの解像度低下を誘発する。したがって、リセット電圧をサンプリングした後のコード値とシグナル電圧をサンプリングした後のコード値との差を介してこのようなスイッチングノイズなどを相殺させるＤＤＳ（Ｄｉｇｉｔａｌ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）動作を介してイメージの解像度低下を最小化することもできる。

【0054】

上記のように、スイッチＳＷ₁₁とスイッチＳＷ₁₂とがオフされ、ピクセルからのシグナル電圧がキャパシタＣ₁₂を介して交流－カップリングされて、ＮＭＯＳトランジスタＮＭ₁₂のゲート端子に印加されれば、結果的に、ＮＭＯＳトランジスタＮＭ₁₂のゲート端子には、「リセット電圧－シグナル電圧」の電圧レベルがサンプリングされる。

【0055】

その後、ランプ信号Ｖ_RampがキャパシタＣ₁₁を介して交流－カップリングされて、ＮＭＯＳトランジスタＮＭ₁₁のゲート端子に印加される。ランプ信号の電圧レベルが下降または上昇することにより、ＮＭＯＳトランジスタＮＭ₁₁とＮＭＯＳトランジスタＮＭ₁₂とのゲート電圧値が一致する地点が生じるようになる。

【0056】

このように、ランプ信号が印加されるＮＭＯＳトランジスタＮＭ₁₁のゲート電圧がピクセル信号の相互相関二重サンプリング（ＣＤＳ）値（リセット電圧－シグナル電圧）が印加されたＮＭＯＳトランジスタＮＭ₁₂のゲート電圧をクロッシングするようになると、第１の出力ノードＶ_outpの出力電圧値が「ＮＭＯＳトランジスタＮＭ₁₁とＮＭＯＳトランジスタＮＭ₁₂との電圧差×ゲイン」の分だけ下降または上昇するようになる。

【0057】

このとき、出力電圧の変化量の大きさがＮＭＯＳトランジスタＮＭ₁₂のゲート端子にハードウェア的に発生するようになる寄生キャパシタに影響を与えるキック－バック（Ｋｉｃｋ－Ｂａｃｋ）効果が発生するようになり、これは、イメージの解像度低下を誘発するようになる。

【0058】

したがって、図２Ｂに示された他の例のように比較器を実現することにより、出力電圧の変化量がＮＭＯＳトランジスタＮＭ₁₂のゲート端子に発生される寄生キャパシタに影響を及ぼすことを最小化できる。

【0059】

ここで、図２Ｂに示されたように、他の例の比較器は、図２Ａの比較器の構成要素に、ドレイン端子が第２の出力ノードＶ_outnに連結され、ゲート端子が第１の供給電圧Ｖ_DDに連結され、ソース端子がＮＭＯＳトランジスタＮＭ₁₁のドレイン端子に連結されたＮＭＯＳトランジスタＮＭ₁₃及びドレイン端子が第１の出力ノードＶ_outpに連結され、ゲート端子が第１の供給電圧Ｖ_DDに連結され、ソース端子がＮＭＯＳトランジスタＮＭ₁₂のドレイン端子に連結されたＮＭＯＳトランジスタＮＭ₁₄をさらに備える。

【0060】

このように、図２Ｂに示された他の例の比較器のように、ＮＭＯＳトランジスタＮＭ₁₃とＮＭＯＳトランジスタＮＭ₁₄とをさらに備えることにより、キック－バックエラー（キック－バックノイズ）の発生を最小化できる。

【0061】

一方、ＮＭＯＳトランジスタＮＭ₁₁のゲート電圧がＮＭＯＳトランジスタＮＭ₁₂のゲート電圧をクロッシングするようになった後にも、ランプ信号が１ステップずつ下降または上昇しつつ、予め設定された下限あるいは上限の電圧レベル（Ｖｏｌｔａｇｅ Ｌｅｖｅｌ）まで下降または上昇するので、ＮＭＯＳトランジスタＮＭ₁₁のゲート電圧が続けて下降または上昇するようになり、それにより、第１の出力ノードＶ_outpの出力電圧値が「ＮＭＯＳトランジスタＮＭ₁₁とＮＭＯＳトランジスタＮＭ₁₂との電圧差×ゲイン」の分だけ下降または上昇するようになり、瞬間的にＮＭＯＳトランジスタＮＭ₁₂の動作領域がサチュレーション領域からトライオード領域またはリニア領域に変更されるようになる。

【0062】

これにより、ＮＭＯＳトランジスタＮＭ₁₁とＮＭＯＳトランジスタＮＭ₁₂とのコモン電圧Ｖ_cmが大きく変更されて、ＮＭＯＳトランジスタＮＭ₁₁のゲートとソースとの間の寄生キャパシタＣｇｓが大きく変更される。

【0063】

また、ランプ信号が上昇または下降する区間で第１の出力ノードＶ_outpの出力値が大きく変化するようになるが、このように、第１の出力ノードＶ_outpの出力値が大きく変化する区間でＰＭＯＳトランジスタＰＭ₁₂とＮＭＯＳトランジスタＮＭ₁₂とが各々動作点から外れてオフされるようになり、それにより、比較器の全体的な動作点に大きい変化が発生するようになる。

【0064】

ところが、第１の出力ノードＶ_outpの出力値が大きく変化する区間の位置が各コラム毎に異なるので、各コラムの比較器毎に動作点に大きい変化が生じるタイミングが異なるようになる。それにより、共通に入力されるランプ信号のラインや隣接したコラム間のカップリングキャパシタンスにより、各コラム間にクロストーク（Ｃｒｏｓｓ Ｔａｌｋ）が発生するようになり、このため、バンディングノイズが発生するようになる。

【0065】

このように、コモン電圧の変化量がキャパシタＣ₁₁を介してランプ信号に影響を与えるようになるか、各比較器の動作状態に応じてランプ信号発生装置の負荷（Ｌｏａｄ）が変更されることにより、周辺にある比較器のアナログ－デジタル変換過程に瞬間的に影響を与えるようになり、これは、バンディングノイズと表れるようになり、このようなバンディングノイズは、イメージの解像度低下を誘発するようになる。

【0066】

比較器等の入力ノードにバッファを含めてこのようなバンディングノイズを抑制できる。

【0067】

図３に示されたように、本発明の一実施形態に係るＣＭＯＳイメージセンサ（ＣＩＳ）は、図１ＡのＣＭＯＳイメージセンサ構成要素にバッファリング回路９０を備えることができる。バッファリング回路９０は、ランプ信号発生装置３０から印加されるランプ信号をバッファリングでき、バッファリングされた信号を比較回路４０に出力することができる。

【0068】

ここで、バッファリング回路９０は、複数のバッファを備えることができる。すなわち、バッファ等は、各コラム別に備えられることができる。

【0069】

第１のバッファ９１は、ランプ信号発生装置３０から印加されるランプ信号を受信して、受信した信号をバッファリングし、バッファリングされた信号を比較器４１に出力することができる。

【0070】

バンディングノイズを避けるためのアイソレーション（Ｉｓｏｌａｔｉｏｎ）構造のために、第１のバッファ９１は、ランプ信号発生装置３０の出力端と各比較器４１の入力端との間にさらに備えられることができ、ランプ信号が第１のバッファ９１を介して各比較器４１に入力されるようにして、バンディングノイズが発生することを緩和させることができる。

【0071】

ところが、このようなバッファ追加方式は、バンディングノイズが発生することを緩和させるためにバッファを使用することにより、必要とする面積及びパワーが増加する可能性があり、入力電圧スイングがバッファのゲインエラーのため、減少する可能性がある。

【0072】

本発明の実施形態では、出力電圧スイング制御ブロックを用いて比較器の出力電圧スイングを制限することにより、バンディングノイズが発生することを緩和させ得るだけでなく、相互相関二重サンプリング（ＣＤＳ）動作性能においてバンディングノイズの影響を防止できる。また、バッファを使用しないので、面積及びパワーを減少させることができ、入力電圧スイングがバッファのゲインエラーのために減少されることを防止できる。本発明の実施形態を図４～図８を参照して詳細に説明する。

【0073】

図４は、本発明の一実施形態によって実現された比較装置の例を説明する構成図であり、図５は、本発明の一実施形態によって実現された比較装置の出力電圧の波形を説明する。

【0074】

図４に示されたように、比較装置は、比較ブロック４１０、電圧調整ブロック４２０、及び出力電圧スイング制御ブロック４３０を備えることができる。比較ブロック４１０は、ランプ信号とピクセル信号とを比較して比較信号を出力できる。電圧調整ブロック４２０は、クランピング電圧を調整できる。出力電圧スイング制御ブロック４３０は、電圧調整ブロック４２０からのクランピング電圧によって比較ブロック４１０の出力電圧スイングの上限と下限を設定できる。

【0075】

このとき、比較ブロック４１０は、一例として、前述した図２Ｂのように実現されることができる。

【0076】

電圧調整ブロック４２０は、第１のクランピング電圧Ｖ_CV1と第２のクランピング電圧Ｖ_CV2とを生成できる。電圧調整ブロック４２０は、第１のクランピング電圧Ｖ_CV1と第２のクランピング電圧Ｖ_CV2との電圧レベルを予め決められたレベルに調整（制御）して出力電圧スイング制御ブロック４３０に調整された電圧を印加する。電圧調整ブロック４２０は、第１のクランピング電圧Ｖ_CV1と第２のクランピング電圧Ｖ_CV2とを予め決められたレベルに調整して、各コラムの出力電圧スイング制御ブロック４３０にグローバルに印加するためのグローバルデジタル－アナログ変換回路（Ｇｌｏｂａｌ ＤＡＣ）を備えることができる。

【0077】

出力電圧スイング制御ブロック４３０は、電圧調整ブロック４２０からのクランピング電圧によって比較ブロック４１０の出力電圧をクランピング（Ｃｌａｍｐｉｎｇ）するためのクランピング回路を備えることができる。

【0078】

出力電圧スイング制御ブロック４３０は、ＰＭＯＳトランジスタＰＭ₁₃とＮＭＯＳトランジスタＮＭ₁₅とを備えることができる、ＰＭＯＳトランジスタＰＭ₁₃は、電圧調整ブロック４２０からの第１のクランピング電圧Ｖ_CV1によって比較ブロック４１０の出力電圧の上限を設定するために使用されることができ、ＮＭＯＳトランジスタＮＭ₁₅は、電圧調整ブロック４２０からの第２のクランピング電圧Ｖ_CV2によって比較ブロック４１０の出力電圧の下限を設定するために使用されることができる。

【0079】

出力電圧スイング制御ブロック４３０は、第１の出力ノードＶ_outpと第２の出力ノードＶ_outnとの間に連結されることができる。

【0080】

出力電圧スイング制御ブロック４３０は、ソース端子が第１の出力ノードＶ_outpに連結され、ゲート端子が電圧調整ブロック４２０に連結され、ドレイン端子が第２の出力ノードＶ_outnに連結されたＰＭＯＳトランジスタＰＭ₁₃と、ソース端子が第１の出力ノードＶ_outpに連結され、ゲート端子が電圧調整ブロック４２０に連結され、ドレイン端子が第２の出力ノードＶ_outnに連結されたＮＭＯＳトランジスタＮＭ₁₅とを備える。

【0081】

本発明の一実施形態によって実現された比較装置の動作を説明すれば、次のとおりである。

【0082】

相互相関二重サンプリング（ＣＤＳ）動作の際に発生できるバンディングノイズを減少させるために、ピクセル信号をゲート端子により受信するＮＭＯＳトランジスタＮＭ₁₂の動作領域（すなわち、サチュレーション領域）とロードトランジスタであるＰＭＯＳトランジスタＰＭ₁₂の動作領域とが確保されなければならない。

【0083】

本発明の一実施形態によって実現された比較装置では、ＰＭＯＳトランジスタＰＭ₁₃とＮＭＯＳトランジスタＮＭ₁₅とを用いてクランプ回路を実現し、比較ブロック４１０の出力電圧スイングの上限と下限を設定する。

【0084】

具体的に、相互相関二重サンプリング動作中、リセット電圧をサンプリングするためのランプ信号が入力される区間で第１の出力ノードＶ_outpの出力電圧の波形が激しく揺れる。クランピング回路は、下記の［数式１］の条件を満たすので、クランピング回路のＰＭＯＳトランジスタＰＭ₁₃がターンオンされ、出力波形（出力電圧スイング）の上限レベルがクランピングされる。

【0085】

【数1】

【0086】

ここで、Ｖ_THPは、ＰＭＯＳトランジスタＰＭ₁₃の閾値電圧であり、Ｖ_THNは、ＮＭＯＳトランジスタＮＭ₁₅の閾値電圧である。

【0087】

図５は、本発明の一実施形態によって実現された比較ブロック４１０の出力電圧の波形がＰＭＯＳトランジスタＰＭ₁₂の動作マージンが確保される電圧レベルで上限及び下限を有することを説明する。

【0088】

このために、グローバルデジタル－アナログ変換回路（Ｇｌｏｂａｌ ＤＡＣ）が第１のクランピング電圧Ｖ_CV1を２ビットまたは３ビットのレベルに調整することにより、ＰＭＯＳトランジスタＰＭ₁₂の動作マージンを制御できる。

【0089】

相互相関二重サンプリング動作中、シグナル電圧をサンプリングするためのランプ信号が入力される区間で第１の出力ノードＶ_outpの出力値の波形が大きい範囲で激しく揺れる。クランピング回路は、下記の［数式２］の条件を満たすので、クランピング回路のＮＭＯＳトランジスタＮＭ₁₅がターンオンされ、出力波形の下限レベルがクランピングされる。

【0090】

【数2】

【0091】

図５は、本発明の一実施形態によって実現された比較ブロック４１０の出力電圧の波形がＮＭＯＳトランジスタＮＭ₁₂の動作マージンが確保される電圧レベルで上限及び下限を有することを説明する。

【0092】

このために、グローバルデジタル－アナログ変換回路（Ｇｌｏｂａｌ ＤＡＣ）が第２のクランピング電圧Ｖ_CV2を２ビットまたは３ビットのレベルに調整することにより、ＮＭＯＳトランジスタＮＭ₁₂の動作マージンを制御できる。

【0093】

そして、図５の出力波形の図面においてＸ軸は、動作時間（または、タイミング）であり、Ｙ軸は、比較ブロック４１０の第１の出力ノードＶ_outpから出力される電圧を示す。

【0094】

図５は、出力電圧スイング制御ブロック４３０なしに実現された比較器の出力電圧が第１の供給電圧Ｖ_DDまで接近するが、第１のクランピング電圧Ｖ_CV1の設定値に応じて出力波形の上位レベルがクランピングされ、第２のクランピング電圧Ｖ_CV2の設定値に応じて出力波形の下位レベルがクランピングされることを説明する。

【0095】

本発明の一実施形態において、ＮＭＯＳトランジスタＮＭ₁₂とＰＭＯＳトランジスタＰＭ₁₂との動作領域を維持できるので、バンディングノイズを緩和させることができ、また、出力ノードの出力電圧値の変化量がＮＭＯＳトランジスタＮＭ₁₂のゲート端子に発生される寄生キャパシタに影響を及ぼすことを最小化でき、キック－バックエラー（キック－バックノイズ）の発生を緩和させることができ、既存のバッファを介してランプ信号を印加する形態によって発生する面積やパワーの問題を最小化できる。

【0096】

図６は、本発明の他の実施形態によって実現された比較装置の例についての図であり、図７は、本発明の他の実施形態によって実現された比較装置の動作タイミングを説明する。

【0097】

前述した図４の本発明の一実施形態のように比較装置を実現する場合、電圧調整ブロック４２０の第１のクランピング電圧Ｖ_CV1と第２のクランピング電圧Ｖ_CV2とを各コラムの比較ブロック４１０が共通に印加するようになるので、バンディングノイズが発生する可能性がある。

【0098】

したがって、本発明の他の実施形態において、比較装置は、電圧調整ブロック４２０からのクランピング電圧をサンプリング（Ｓａｍｐｌｉｎｇ）して、サンプリングされた電圧を出力電圧スイング制御ブロック４３０に伝達するためのサンプリングブロック４４０をさらに備えることができる。

【0099】

サンプリングブロック４４０は、第１のサンプリング回路４４１及び第２のサンプリング回路４４２を備えることができる。第１のサンプリング回路４４１は、電圧調整ブロック４２０からの第１のクランピング電圧Ｖ_CV1をサンプリングして、出力電圧スイング制御ブロック４３０のＰＭＯＳトランジスタＰＭ₁₃のゲート端子に印加することができる。第２のサンプリング回路４４２は、電圧調整ブロック４２０からの第２のクランピング電圧Ｖ_CV2をサンプリングして、出力電圧スイング制御ブロック４３０のＮＭＯＳトランジスタＮＭ₁₅のゲート端子に印加することができる。

【0100】

サンプリングブロック４４０は、各コラム毎に備えられることができ、それにより、第１のクランピング電圧Ｖ_CV1と第２のクランピング電圧Ｖ_CV2とが各コラムの比較ブロック４１０に共通に入力される信号ラインをなくすことができる。そして、各サンプリング回路４４１、４４２は、ＭＯＳキャパシタＣ₁₃、Ｃ₁₄とＭＯＳスイッチＳＷ_L、ＳＷ_Lbとを用いて実現することができる。

【0101】

図７に示されたように、比較ブロック４１０のオートゼロイング（ＡｕｔｏＺｅｒｏｉｎｇ）動作区間であるＶ_OZタイミングと同じタイミングを有するＶ_SWタイミングにサンプリングブロック４４０がサンプリング動作を行うように実現することができ、または、相互相関二重サンプリング動作前の任意のタイミングにサンプリングブロック４４０がサンプリング動作を行うように実現することもできる。

【0102】

ここで、Ｖ_SW信号は、第１のクランピング電圧Ｖ_CV1と第２のクランピング電圧Ｖ_CV2とをサンプリングするために、ＭＯＳスイッチのオン／オフを制御するための信号であって、外部制御回路（例えば、タイミングジェネレータ）から印加されることができる。

【0103】

図８は、本発明の実施形態によって実現されたＣＭＯＳイメージセンサ（ＣＩＳ）の図である。

【0104】

図８に示されたように、本発明の実施形態によって実現されたＣＭＯＳイメージセンサは、ピクセルアレイ１０、ローデコーダ２０、ランプ信号発生装置３０、比較回路４０、カウンティング回路５０、メモリ回路６０、制御回路７０、及びコラム読み出し回路７０を備えることができる。ピクセルアレイ１０は、入射光に対応するピクセル信号を出力するものでありうる。ローデコーダ２０は、制御回路８０の制御によってピクセルアレイ１０内のピクセルをローライン別に各々選択してその動作を制御できる。ランプ信号発生装置３０は、制御回路８０の制御によってランプ信号を生成できる。比較回路４０は、ランプ信号発生装置３０から印加されるランプ信号の値とピクセルアレイ１０から出力される各ピクセル信号の値とを制御回路８０の制御によって比較することができる。カウンティング回路５０は、比較回路４０からの各出力信号に応じて制御回路８０からのクロックをカウンティングすることができる。メモリ回路６０は、制御回路８０の制御によってカウンティング回路５０からのカウンティング情報を各々格納することができる。制御回路８０は、ローデコーダ２０、ランプ信号発生装置３０、比較回路４０、カウンティング回路５０、メモリ回路６０、及びコラム読み出し回路７０の動作を制御できる。コラム読み出し回路７０は、メモリ回路６０のデータを制御回路８０の制御によって順次ピクセルデータ（ＰＸＤＡＴＡ）で出力することができる。本発明の一実施形態によって実現された比較回路４０は、各コラム別に比較器４２を備えることができる。

【0105】

本発明の一部の実施形態において、比較器は、正の供給電圧（ｐｏｓｉｔｉｖｅ ｓｕｐｐｌｙ ｖｏｌｔａｇｅ）を伝達する１つ以上のプルアップ（ｐｕｌｌ－ｕｐ）トランジスタ及び負の供給電圧（ｎｅｇａｔｉｖｅ ｓｕｐｐｌｙ ｖｏｌｔａｇｅ）を伝達する１つ以上のプルダウン（ｐｕｌｌ－ｄｏｗｎ）トランジスタに連結された出力ノードと、出力ノードの電圧が第１の閾値レベル上に上昇するとき、正の供給電圧より低い第１の制御電圧（例、第１のクランピング電圧Ｖ_CV1）を生成し、出力ノードの電圧が第２の閾値レベル下に下降するとき、負の供給電圧より高い第２の制御電圧（例、第２のクランピング電圧Ｖ_CV2）を生成するクランプ制御回路（例、電圧調整ブロック４２０）、及び出力ノードに連結され、第１及び第２の制御電圧に基づいて第１の閾値電圧と第２の閾値電圧との間の電圧範囲内で出力ノードの電圧レベルを維持するためのクランプ回路を備える。

【0106】

クランプ回路は、電流経路に流れる電流に基づいて出力ノードの電圧を調整するために、前記出力ノードに電流経路を提供するための１つ以上のトランジスタを備える。例えば、１つ以上のトランジスタは、出力ノードに並列に連結されたＰＭＯＳトランジスタ（例、ＰＭ₁₃）及びＮＭＯＳトランジスタ（例、ＮＭ₁₅）を備え、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子は、前記クランプ制御回路に連結される。

【0107】

実施形態によって、比較器は、クランプ制御回路とクランプ回路との間に連結され、クランプ回路に印加される第１及び第２の制御電圧を維持するためのローカルサンプル及びホールド回路（例、サンプリングブロック４４０）をさらに備えることができる。ローカルサンプル及びホールド回路は、第１及び第２の制御電圧の各々を維持するための第１及び第２のキャパシタを備える。

【0108】

本発明の一部の実施形態において、比較器は、少なくとも２つの入力ノード（例、Ｖ_Ramp、Ｖ_Pixel）、少なくとも１つの出力ノード（例、Ｖ_outp）、少なくとも１つの出力ノードと連結され、正の供給電圧（例、Ｖ_DD）を受信し、正の供給電圧に向けて比較器の出力ノードの電圧レベルを増加させる１つ以上のプルアップ（ｐｕｌｌ－ｕｐ）トランジスタ（例、ＰＭ₁₂）、少なくとも１つの出力ノードと連結され、負の供給電圧（例、Ｖ_GND）を受信し、負の供給電圧に向けて比較器の出力ノードの電圧レベルを減少させる１つ以上のプルダウン（ｐｕｌｌ－ｄｏｗｎ）トランジスタ（例、ＮＭ₁₄）、出力ノードの電圧が第１の閾値レベル上に上昇することを検出すれば、第１の制御電圧（例、第１のクランピング電圧Ｖ_CV1）を生成し、出力ノードの電圧が第２の閾値レベル下に下降することを検出すれば、第２の制御電圧（例、第２のクランピング電圧Ｖ_CV2）を生成するクランプ制御回路（例、電圧調整ブロック４２０）、第１の制御電圧を受信する第１の制御端子を備え、出力ノードに連結されて出力ノードの電圧レベルをクランピングするために、第１の制御電圧に基づいて出力ノードに第１の電流経路を提供する第１のクランプ回路（例、ＰＭ₁₃）、及び第２の制御電圧を受信する第２の制御端子を備え、出力ノードに連結されて出力ノードの電圧レベルをクランピングするために、第２の制御電圧に基づいて出力ノードに第２の電流経路を提供する第２のクランプ回路（例、ＮＭ₁₅）を備える。

【0109】

第１のクランプ回路は、出力ノードに連結され、第１の制御電圧を受信するために、クランプ制御回路と連結されたゲート端子を備えるＰＭＯＳトランジスタを備えることができる。第２のクランプ回路は、出力ノードに連結され、第２の制御電圧を受信するために、クランプ制御回路と連結されたゲート端子を備えるＮＭＯＳトランジスタを備えることができる。

【0110】

実施形態によって、比較器は、クランプ制御回路と第１及び第２のクランプ回路との間に連結され、クランプ回路に印加される第１及び第２の制御電圧を維持するためのローカルサンプル及びホールド回路をさらに備えることができる。ローカルサンプル及びホールド回路は、第１及び第２の制御電圧の各々を維持するための第１及び第２のキャパシタ（例、４４１、４４２）を備える。

【0111】

本発明の一部の実施形態において、イメージセンサは、入射光に応答してピクセル信号を生成するために、行と列とに配列された複数のイメージングピクセルを含むピクセルアレイ、ランプ信号を生成するためのランプ信号生成器、及びピクセル信号をランプ信号と比較するために、ピクセルアレイ及びランプ信号生成器に連結された比較器を備える。比較器は、正の供給電圧を受信するように構成された１つ以上のプルアップトランジスタ及び負の供給電圧を受信するように構成された１つ以上のプルダウントランジスタに連結された出力ノード、出力ノードの電圧が第１の閾値レベル以上に上昇するときに第１の制御電圧を生成し、出力ノードの電圧が第２の閾値レベル以下に下降するときに第２の制御電圧を生成するように構成されたクランプ制御回路を備える。ここで、第１の制御電圧は、正の供給電圧より低く、第２の制御電圧は、負のものより高い。比較器は、第１及び第２の制御電圧に基づいて出力ノードの電圧値を第１の閾値電圧と第２の閾値電圧との間の電圧範囲にクランピングするために、出力ノードに連結されたクランプ回路を備える。

【0112】

クランプ回路は、電流経路を介して流れる電流に基づいて、出力ノードで電圧を調整するために出力ノードに電流経路を提供する１つ以上のトランジスタを備える。１つ以上のトランジスタは、第１の制御電圧を受信するための第１の制御端子を備える第１のクランプ回路を備えることができ、第１のクランプ回路は、出力ノードに連結されて、出力ノードの電圧値をクランプするために、第１の制御電圧に基づいて出力ノードに第１の電流経路を提供する。例えば、第１のクランプ回路は、出力ノードに連結され、第１の制御電圧を受信するためにクランプ制御回路に連結されたゲート端子を備えるＰＭＯＳトランジスタを備える。

【0113】

１つ以上のトランジスタは、第２の制御電圧を受信する第２の制御端子を備え、出力ノードに連結され、出力ノードの電圧値をクランプする第２の制御電圧に基づいて出力ノードに第２の電流経路を提供する第２のクランプ回路を備えることができる。第２のクランプ回路は、出力ノードに連結され、第２の制御電圧を受信するためにクランプ制御回路に連結されたゲート端子を備えるＮＭＯＳトランジスタを備える。

【0114】

クランプ回路は、クランプ制御回路とクランプ回路との間に連結され、クランプ回路に印加される第１及び第２の制御電圧を維持するためのローカルサンプル及びホールド回路を備えることができる。ローカルサンプル及びホールド回路は、第１及び第２の制御電圧の各々を維持するための第１及び第２のキャパシタを備える。

【0115】

以上のように、本発明は、例え、限定された実施形態と図面によって説明されたが、本発明は、上記の実施形態に限定されるものではなく、本発明の属する技術分野における通常の知識を有する者であれば、このような記載から本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能である。したがって、本発明の範囲は、説明された実施形態に限定されて決められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものなどにより決められるべきである。

【符号の説明】

【0116】

４１０ 比較ブロック
４２０ 電圧調整ブロック
４３０ 出力スイング制御ブロック
４４０ サンプリングブロック

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】