特許7504592IP Force 特許公報全文掲載

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この発明は、試験測定システムに関連したシステム及び方法に関し、特に、固定サンプル・レートの信号源のための波形を合成する処理

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかし、サンプリング周波数がフル・オクターブ変化する高速ＤＡＣと信号源を使用した同期波形生成の設計は、困難な場合がある。また、いくつかの異なるボー・レート間の切り替えを必要とする試験及び測定アプリケーションのために、複数の異なるボー・レートをサポートするようにＤＡＣのサンプリング周波数を変更すると、ＤＡＣの障害の多くは、サンプル・レートに影響を受けやすいので、時間のかかる再校正を行う必要がある。

課題を解決するための手段[発明の詳細な説明]から抜粋

目的とする波形のボー・レートに比較してオーバー・サンプリングされた非同期の固定レートＤＡＣ（又は狭い範囲でレート調整可能なＤＡＣ）を使い、デジタル信号処理（ＤＳＰ）を用いて波形を合成することにより、従来の在来技術の課題を解決できる。以下で詳しく説明するように、ＤＳＰでの非整数（fractional）複製／補間技術によって、任意の波形ボー・レートをサポー・・・　続きを知財ポータルサイト IP Force にログインして見る

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 図１は、本発明のいくつかの実施形態による波形合成部（シンセサイザ）を有する試験測定装置のブロック図である。
【図2】 図２は、本発明のいくつかの実施形態によるファロー・リサンプリング・フィルタの一例である。
【図3】 図３は、本発明の他の実施形態による別の波形合成部を有する試験測定装置の一例である。
【図4】 図４は、本発明の実施形態による線形エッジ補間の結果グラフである。
【図5】 図５は、本発明の実施形態に従って行われる線形エッジ補間の結果グラフである。
【図6】 図６は、本発明の他の実施形態による波形合成部を有する試験測定装置のブロック図である。

代表図 図1本件の代表的な図

１００ 試験測定装置 １０２ 入力波形 １０４ 波形合成部（シンセサイザ） １０６ ローパス・フィルタ １０８ ダウン・サンプラ １１２ ＤＡＣ １１４ 基準クロック １１６ ローパス・フィルタ １１８ 出力ポート ２００ ファロー・リサンプリング・フィルタ ３００ 試験測定装置械 ３０２ 波形シンボル・クロック発生部 ３０４ ＤＡＣ基準クロック ３０６ 波形シンボル・クロック変調信号 ３０８ シンボル遷移イベント ３１０ シンボル遷移サブ・サンプル位相 ３１２ 波形合成エッジ補間部 ６００ 試験測定装置 ６０２ 波形合成エッジ補間ルックアップ・テーブル ６０４ 波形シンボル複製部 ６０６ マルチプレクサ

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