特許 7506277 マルチランクメモリコントローラにおける効率的なランク切り替え

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-06-17

(45)【発行日】2024-06-25

(54)【発明の名称】マルチランクメモリコントローラにおける効率的なランク切り替え

(51)【国際特許分類】

   G06F 12/06 20060101AFI20240618BHJP

   G06F 12/02 20060101ALI20240618BHJP

【ＦＩ】

G06F12/06 550A

G06F12/02 580J

【請求項の数】 20

(21)【出願番号】P 2023576438

(86)(22)【出願日】2022-05-31

(86)【国際出願番号】 US2022031558

(87)【国際公開番号】W WO2022271419

(87)【国際公開日】2022-12-29

【審査請求日】2024-01-18

(31)【優先権主張番号】17/357,007

(32)【優先日】2021-06-24

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ガンハオ シェン

(72)【発明者】

【氏名】ラビンドラ ナス バルガバ

【審査官】豊田 真弓

(56)【参考文献】

【文献】米国特許出願公開第２０１８／００１８１０５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０１８１３２９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／００１８１３３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０３０３０３９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０１９６９８７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０２１６９３９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０１９２５８３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／００２３３６３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１０／０３１８７５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０３４５４８２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０３７２７１１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０２３８９４１（ＵＳ，Ａ１）

【文献】韓国公開特許第１０－２００９－００９２００６（ＫＲ，Ａ）

【文献】米国特許出願公開第２０１７／０２６９８６１（ＵＳ，Ａ１）

【文献】特開２０１４－２２９１９１（ＪＰ，Ａ）

【文献】特開２００３－２７１４４５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／０２

Ｇ０６Ｆ １２／０６

(57)【特許請求の範囲】

【請求項1】

メモリコントローラが、複数のランクを有するメモリチャネルに提供されるメモリアクセス要求を選択するための方法であって、
書き込みアクセスのバーストを開始することと、
現在のランクへの書き込みアクセスを実行することと、
前記メモリコントローラが前記書き込みアクセスのバーストの終了の近くにあるかどうかを判定することと、
前記メモリコントローラが前記書き込みアクセスのバーストの終了の近くにないことに応じて、
前記現在のランクを選択的に切り替えることと、
前記実行すること及び前記判定することを繰り返すことと、
前記メモリコントローラが前記書き込みアクセスのバーストの終了の近くにあることに応じて、
前記現在のランクへの前記書き込みアクセスのバーストを所定の回数だけ継続することと、
書き込みから読み取りへのターンアラウンドタイムを待つことと、
読み取りアクセスがタイミング適格になった場合に、読み取りバーストを開始することと、を含む、
方法。

【請求項2】

前記メモリコントローラが前記書き込みアクセスのバーストの終了の近くにあるかどうかを判定することは、
前記メモリコントローラのコマンドキューにおける書き込みアクセスの総数が所定の数未満であるかどうかを判定することを含む、
請求項１の方法。

【請求項3】

前記メモリコントローラが前記書き込みアクセスのバーストの終了の近くにあるかどうかを判定することは、
前記現在のランクへの前記メモリコントローラのコマンドキュー内の書き込みアクセスの数が、同じバンクの書き込みから読み取りへのターンアラウンドタイムのオーバーヘッドを隠すのに十分であるかどうかを判定することを含む、
請求項１の方法。

【請求項4】

前記書き込みから読み取りへのターンアラウンドタイムを待つことは、
列アドレスストローブ（ＣＡＳ）書き込み待ち時間と、バースト長と、異なるランクの書き込みから読み取りへのターンアラウンドタイムと、に従って待つことを含む、
請求項１の方法。

【請求項5】

メモリアクセスをステージングバッファに記憶することと、
前記書き込みメモリアクセスが前記現在のランクからのメモリアクセスであるか別のランクからのメモリアクセスであるかに基づいて、前記ステージングバッファから書き込みメモリアクセスを選択し、前記書き込みメモリアクセスを前記メモリコントローラのコマンドキューに記憶することと、を含み、
前記現在のランクへの書き込みアクセスを実行することは、前記現在のランク及び別のランクのうち何れかへの書き込みアクセスを実行することを含む、
請求項１の方法。

【請求項6】

データプロセッサであって、
１つ以上の第１のメモリアクセス要求を受信して記憶するためのステージングバッファと、
１つ以上の第２のメモリアクセス要求を記憶するためのコマンドキューであって、前記１つ以上の第２のメモリアクセス要求の各々は、メモリシステムの複数のランクのうち何れかを示す、コマンドキューと、
前記ステージングバッファ内の前記１つ以上の第１のメモリアクセス要求の中から第１のメモリアクセス要求を選択し、前記１つ以上の第１のメモリアクセス要求のうち選択された第１のメモリアクセス要求を前記コマンドキューに提供するためのピッカと、
前記メモリシステムの現在のランクへのアクセスに対する優先度に少なくとも基づいて、前記コマンドキューの前記１つ以上の第２のメモリアクセス要求の中から第２のメモリアクセス要求を選択するためのアービタと、を備え、
前記ピッカは、前記ステージングバッファの前記１つ以上の第１のメモリアクセス要求の中から前記現在のランクへのアクセスを選択し、前記１つ以上の第１のメモリアクセス要求のうち前記選択された第１のメモリアクセス要求を前記コマンドキューに提供する、
データプロセッサ。

【請求項7】

前記ステージングバッファは、前記コマンドキューよりも多くのメモリアクセス要求を記憶する、
請求項６のデータプロセッサ。

【請求項8】

メモリアクセスエージェントからメモリアクセス要求を受信するための入力と、前記ステージングバッファの入力に結合された出力と、を有するアドレス生成器であって、各メモリアクセス要求を少なくともランクに復号するアドレス生成器を備える、
請求項６のデータプロセッサ。

【請求項9】

前記アービタの複数の基準のうち何れかの基準は、読み取り要求と書き込み要求との間の切り替えよりもランクを切り替えるための優先度を含む、
請求項６のデータプロセッサ。

【請求項10】

前記アービタは、書き込みから読み取りへのターンアラウンドを実行するという決定に応じて、第１のランクへの書き込みアクセスのバーストと前記第１のランクへの読み取りアクセスの後続のバーストとの間で、第２のランクへの書き込みアクセスのバーストを選択するように動作可能である、
請求項９のデータプロセッサ。

【請求項11】

前記アービタは、前記第１のランクへの読み取りアクセスの後続のバーストが、前記第２のランクへの書き込みアクセスのバーストよりも高い優先度を有する場合に、前記第２のランクへの書き込みアクセスのバーストを挿入するように動作可能である、
請求項１０のデータプロセッサ。

【請求項12】

前記ピッカは、前記ステージングバッファの前記第１のメモリアクセス要求の中から、前記現在のランク及び前記第２のランクへのアクセスを選択する、
請求項１０のデータプロセッサ。

【請求項13】

前記ステージングバッファが、前記第１のメモリアクセス要求の中から、前記現在のランク及び前記第２のランクのうち少なくとも１つへのアクセスをそれ以上記憶しない場合に、前記アービタは、前記ピッカに、第３のランクからのアクセスを選択させるように動作可能であり、前記第３のランクは、前記ステージングバッファ内の他のランクのアクセス数以上のアクセス数を有する、
請求項１２のデータプロセッサ。

【請求項14】

前記ステージングバッファと、前記コマンドキューと、前記ピッカと、前記アービタと、を含むメモリコントローラと、
前記第１のメモリアクセス要求及び前記第２のメモリアクセス要求を生成するために前記メモリコントローラに結合された複数のメモリアクセスエージェントと、を備える、
請求項６のデータプロセッサ。

【請求項15】

前記メモリコントローラに結合され、ダブルデータレート（ＤＤＲ）ダイナミックランダムアクセスメモリチャネルの複数のランクにアクセスするように動作可能な物理インターフェース回路を備える、
請求項１４のデータプロセッサ。

【請求項16】

データプロセッサであって、
復号された１つ以上のメモリコマンドを受信して記憶するためのコマンドキューであって、前記復号された１つ以上のメモリコマンドの各々はタイプ及びランクを示す情報を含み、前記タイプは読み取り及び書き込みのうち何れかを示す、コマンドキューと、
複数の基準に基づいてメモリチャネルに提供するために、前記コマンドキューの前記復号された１つ以上のメモリコマンドの中からメモリコマンドを選択するための、前記コマンドキューに結合されたアービタであって、前記アービタは、書き込みアクセスのバーストの終了の近くにあるかどうかを判定し、前記アービタが前記書き込みアクセスのバーストの終了に近くにある場合、読み取りバーストを開始する前に、現在のランクへの前記書き込みアクセスのバーストを所定の回数だけ継続するように動作可能である、アービタと、を備える、
データプロセッサ。

【請求項17】

前記アービタは、前記コマンドキュー内の書き込みアクセスの総数が所定の数未満であるかどうかに基づいて、前記アービタが前記書き込みアクセスのバーストの終了の近くにあると判定する、
請求項１６のデータプロセッサ。

【請求項18】

前記アービタは、前記現在のランクへの前記コマンドキュー内の書き込みアクセスの数が、同じバンクの書き込みから読み取りへのターンアラウンドタイムのオーバーヘッドを隠すのに十分であるかどうかに基づいて、前記アービタが前記書き込みアクセスのバーストの終了の近くにあると判定する、
請求項１６のデータプロセッサ。

【請求項19】

前記コマンドキュー及び前記アービタを含むメモリコントローラと、
メモリアクセス要求を生成するために前記メモリコントローラに結合された複数のメモリアクセスエージェントと、を備える、
請求項１６のデータプロセッサ。

【請求項20】

前記メモリコントローラに結合され、ダブルデータレート（ＤＤＲ）ダイナミックランダムアクセスメモリチャネルの複数のランクにアクセスするように動作可能な物理インターフェース回路を備える、
請求項１９のデータプロセッサ。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、一般に、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。ＤＤＲ ＤＲＡＭは、高性能及び低電力動作の両方を提供し、ＤＲＡＭ製造業者は、ますます高速なクロック速度で動作するＤＤＲ ＤＲＡＭを提供してきた。

【0002】

現代のＤＤＲメモリコントローラは、待ち状態のメモリアクセス要求を記憶するためのキューを維持し、効率を高めるために、待ち状態のメモリアクセス要求を順不同で選択することを可能にする。例えば、メモリコントローラは、現在の行（row）をプリチャージし、別の行をアクティブ化するオーバーヘッドを回避するために、キューからメモリの所定のランク内の同じ行への複数のメモリアクセス要求を順不同で取り出し、それらをメモリシステムに連続的に発行することができる。

【0003】

より高性能のＤＤＲメモリシステムは、単一のメモリチャネルに接続され、殆どのアドレス、データ及び制御信号を共有する複数のランクのメモリを提供する。これらのメモリシステムは、複雑なタイミング制約を生み出し、メモリコントローラがランク間で頻繁に切り替わる場合、メモリバス効率を低下させる可能性がある。しかしながら、高性能コンピューティングシステムにおけるランクの数は増え続けている。例えば、１つ以上の負荷低減デュアルインラインメモリモジュール（ＬＲＤＩＭＭｓ）に編成されたＤＤＲメモリは、４つの物理チップ選択／物理ランクを有することができ、各チップ選択／物理ランクは、３次元積層（３ＤＳ）パッケージにおいて８つの論理ランクを有することができる。更に、時間の経過とともに、ＤＤＲメモリは、ますます高速なメモリクロック信号を使用して動作するように指定されてきた。しかしながら、これらのより速いメモリクロック信号では、最小書き込み－読み取りタイミング等の特定のタイミングパラメータが比例して増加しており、これは、既知のメモリコントローラを使用するメモリコントローラ効率を低下させる。

【図面の簡単な説明】

【0004】

【図1】先行技術で知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。

【図2】先行技術における既知のメモリコントローラのブロック図である。

【図3】いくつかの実施形態による、図１のＡＰＵにおいて使用可能なメモリコントローラのブロック図である。

【図4】書き込みから読み取りへのターンアラウンドタイムの構成要素を示すタイミング図である。

【図5】先行技術において知られているメモリコントローラによって選択され得るメモリアクセスのタイムラインのセットを示す図である。

【図6】いくつかの実施形態による、図３のメモリコントローラの一部のブロック図である。

【図7】いくつかの実施形態による、図６のアービタによって選択されたメモリアクセスのタイムラインを示す図である。

【図8】いくつかの実施形態による、マルチランクシステムからアクセスを選択するための技術のフローチャートである。

【発明を実施するための形態】

【0005】

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記載は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。

【0006】

データプロセッサは、ステージングバッファと、コマンドキューと、ピッカ（picker）と、アービタと、を含む。ステージングバッファは、第１のメモリアクセス要求を受信及び記憶する。コマンドキューは、各々がメモリシステムの複数のランクのうち何れかを示す第２のメモリアクセス要求を記憶する。ピッカは、ステージングバッファ内の第１のメモリアクセス要求の中から選択し、第１のメモリアクセス要求のうち選択されたものをコマンドキューに提供する。アービタは、メモリシステムの現在のランクへのアクセスに対する優先度に少なくとも基づいて、コマンドキューからの第２のメモリアクセス要求の中から選択する。ピッカは、ステージングバッファの第１のメモリアクセス要求の中から現在のランクへのアクセスを選択し、第１のメモリアクセス要求のうち選択されたものをコマンドキューに提供する。

【0007】

データプロセッサは、コマンドキュー及びアービタを含む。コマンドキューは、復号されたメモリコマンドを受信及び記憶し、各復号されたメモリコマンドはタイプ及びランクを示す情報を含み、タイプは読み取り及び書き込みのうち何れかを示す。アービタは、複数の基準に基づいて、メモリチャネルに提供するために、コマンドキューからの復号されたメモリコマンドの中から選択するためにコマンドキューに結合される。アービタは、アービタが書き込みアクセスのバーストの終了の近くにあるかどうかを判定し、そうである場合、読み取りバーストを開始する前に、現在のランクへの書き込みアクセスのバーストを所定の回数だけ継続するように動作可能である。

【0008】

メモリコントローラが、複数のランクを有するメモリチャネルに提供するためのメモリアクセス要求を選択するための方法は、書き込みアクセスのバーストを開始することを含む。現在のランクへの書き込みアクセスが実行される。メモリコントローラが書き込みアクセスのバーストの終了の近くにあるかどうかが判定される。メモリコントローラが書き込みアクセスのバーストの終了の近くにない場合、現在のランクが選択的に切り替えられ、現在のランクへの書き込みアクセスを実行することと、メモリコントローラが書き込みアクセスのバーストの終了の近くにあるかどうかを判定することと、が繰り返される。メモリコントローラが書き込みアクセスのバーストの終了の近くにある場合、現在のランクへの書き込みアクセスのバーストが所定の回数だけ継続され、書き込みから読み取りへのターンアラウンドタイムを待ち、任意の読み取りアクセスがタイミング適格になった場合に、読み取りバーストを開始する。

【0009】

図１は、先行技術において知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、データ処理システムにおけるホストプロセッサとして用いるのに適した集積回路データプロセッサであり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、メモリ管理ハブ１４０と、データファブリック１２５と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。

【0010】

ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２及び１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）及びデータファブリック１２５に双方向に接続され、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２及び１１４の各々は、単体のコアであってもよいし、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。

【0011】

グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャーブレンディング等のグラフィックス動作を、高度に統合化された並列方式で実行することができる高性能グラフィックス処理ユニット（ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続され、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。

【0012】

ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの均一な変換のために共通のメモリ管理ハブ１４０に双方向で接続され、メモリ管理ハブ１４０は、そのようなメモリアクセスを生成してメモリシステムから戻される読み取りデータを受信するためにデータファブリック１２５に双方向で接続される。

【0013】

データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するために基本入出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、及び、各仮想接続のためのバッファも含む。

【0014】

周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらの各々は、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。

【0015】

周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらの各々は、入出力（input/output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続される。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。概して、ＢＩＯＳメモリは、ＰＣＩｅバスを介してアクセスされ、システムデータドライブは、ＳＡＴＡインターフェースを介してアクセスされる。

【0016】

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２及び１１４並びにグラフィックスコア１２０から測定された電力消費値を受信することができる。

【0017】

メモリ管理ハブ１４０並びにその関連する物理インターフェース（physical interface、ＰＨＹ）１５１及び１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１及び１４２と、パワーエンジン１４９と、を含む。メモリチャネル１４１は、ホストインターフェース１４５、メモリチャネルコントローラ１４３及び物理インターフェース１４７を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアルプレゼンス検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４及び物理インターフェース１４８を含む。ホストインターフェース１４６は、別のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、ＡＰＢを介してＰＨＹ１５１及び１５２に対して双方向で接続されるとともに、メモリチャネルコントローラ１４３及び１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、双方向接続メモリチャネル１３３を有する。

【0018】

メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１及び１４２のそれぞれは、ＤＤＲバージョン５（DDR version five、ＤＤＲ５）、ＤＤＲバージョン４（DDR version four、ＤＤＲ４）、低電力ＤＤＲ４（low power DDR4、ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（graphics DDR version five、ＧＤＤＲ５）、及び、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを提供するとともに、内蔵熱監視も行う。

【0019】

メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。

【0020】

ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。

【0021】

また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は、熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２及び１１４並びに／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になりすぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。

【0022】

図２は、先行技術における既知のメモリコントローラ２００のブロック図である。メモリコントローラ２００は、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インターフェース２１２、メモリインターフェースキュー２１４、コマンドキュー２２０、アドレス生成器２２２、コンテンツアドレサブルメモリ（content addressable memory、ＣＡＭ）２２４、リプレイキュー２３０、リフレッシュロジックブロック２３２、タイミングブロック２３４、ページテーブル２３６、アービタ２３８、エラー訂正コード（error correction code、ＥＣＣ）チェックブロック２４２、ＥＣＣ生成ブロック２４４、及び、データバッファ（ＤＢ）２４６を含む。

【0023】

インターフェース２１２は、外部バスを介したデータファブリック１２５に対する第１の双方向接続を有し、出力を有する。メモリコントローラ２００において、この外部バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースとなり得る。インターフェース２１２は、メモリアクセス要求を、ＦＣＬＫ（又はＭＥＭＣＬＫ）ドメインとして知られている第１のクロックドメインから、ＵＣＬＫドメインとして知られているメモリコントローラ２００の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられるＤＦＩＣＬＫドメインへのメモリアクセスを与える。

【0024】

アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリック１２５から受信されるメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化アドレスで表された物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列（cokumn）アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を判定し、アドレス生成器２２２に関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。コマンドキュー２２０は、ＣＰＵコア１１２、１１４及びグラフィックスコア１２０等のＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によって復号されたアドレスフィールド、並びに、アービタ２３８がアクセスタイプ及びサービス品質（quality of service、ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報を記憶する。ＣＡＭ２２４は、ライトアフターライト（write after write、ＷＡＷ）及びリードアフターライト（read after write、ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。

【0025】

リプレイキュー２３０は、アドレス及びコマンドパリティ応答、ＤＤＲ４ ＤＲＡＭに対する書き込み巡回冗長検査（ＣＲＣ）応答、又は、ＧＤＤＲ５ ＤＲＡＭに対する書き込み及び読み取りＣＲＣ応答等の応答を待っている、アービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。リプレイキュー２３０は、ＥＣＣチェックブロック２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを判定する。リプレイキュー２３０は、これらのサイクルの１つのパリティ又はＣＲＣエラーの場合に、アクセスが再生されることを可能にする。

【0026】

リフレッシュロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される様々なパワーダウン、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積キャパシタからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的に自動リフレッシュコマンドを生成する。更に、リフレッシュロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するためにＺＱを定期的に較正する。また、リフレッシュロジック２３２は、いつＤＲＡＭデバイスを異なるパワーダウンモードにするかを決定する。

【0027】

アービタ２３８は、コマンドキュー２２０に双方向に接続され、メモリチャネルコントローラ２１０の中心である。アービタ２３８は、メモリバスの使用を改善するためのアクセスのインテリジェントスケジューリングによって効率を改善する。アービタ２３８は、タイミングブロック２３４を使用して、コマンドキュー２２０内の特定のアクセスがＤＲＡＭタイミングパラメータに基づく発行に適格であるかどうかを判定することによって適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔ_ＲＣ」として知られる、同じバンクへのアクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を判定するカウンタのセットを維持し、リプレイキュー２３０に対して双方向で接続される。ページテーブル２３６は、アービタ２３８のためのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、リプレイキュー２３０に対して双方向で接続される。

【0028】

ＥＣＣ生成ブロック２４４は、インターフェース２１２から受信した書き込みメモリアクセス要求に応じて、書き込みデータに従ってＥＣＣを計算する。ＤＢ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファは、アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをメモリインターフェースキュー２１４に出力する。

【0029】

パワーコントローラ２５０は、アドバンスト拡張可能インターフェース、バージョン１（ＡＸＩ）へのインターフェース２５２、ＡＰＢインターフェース２５４、及び、パワーエンジン２６０を含む。インターフェース２５２は、図２に別々に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされたイベント信号を受信するための入力と、出力と、を含む、ＳＭＮへの第１の双方向接続を有する。ＡＰＢインターフェース２５４は、インターフェース２５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続するための出力と、を有する。パワーエンジン２６０は、インターフェース２５２の出力に接続された入力と、メモリインターフェースキュー２１４の入力に接続された出力と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（microcontroller、μＣ）２６４と、セルフリフレッシュコントローラ（self refresh controller、ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼性のある読み取り／書き込みトレーニングエンジン（read/write training engine、ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバスを介してプログラムされ、メモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。したがって、構成レジスタ２６２は、図２に詳細に示されないこれらのブロックに接続された出力を有する。セルフリフレッシュコントローラ２６６は、リフレッシュロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの自動生成を可能にするエンジンである。信頼性のある読み取り／書き込みトレーニングエンジン２６８は、ＤＤＲインターフェース読み取り待ち時間トレーニング及びループバック試験のような目的のために、メモリ又はＩ／Ｏデバイスへ連続的なメモリアクセスストリームを与える。

【0030】

メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためのメモリアクセスを選択することを可能にする回路を含む。所望のアービトレーション決定を行うために、アドレス生成器２２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス及びバンクグループを含むプリデコードされた情報に復号し、コマンドキュー２２０がプリデコードされた情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのように復号するかを判定するための構成情報を記憶する。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、ＱｏＳ要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにするように決定し得る。

【0031】

図３は、いくつかの実施形態による、図１のＡＰＵ１００において使用可能なメモリコントローラ３００のブロック図である。メモリコントローラ３００は、図２の要素に対応する符号を有する多くの要素を含む。それらは同じ又は類似の方法で機能するので、それらについては再び説明されない。

【0032】

しかしながら、メモリコントローラ３００は、図２のメモリコントローラ２００よりもマルチランクシステムにおいてより効率的に動作し、メモリコントローラ３００とメモリコントローラ２００との間の差異がここで説明される。図２のコマンドキュー２２０と同様に動作するコマンドキュー３２０に加えて、メモリコントローラ３００は、ステージングバッファ３２６及びピッカ３２８を含む。ステージングバッファ３２６は、アドレス生成器３２２の出力に接続された入力と、出力と、を有する。ピッカ３２８は、ステージングバッファ３２６に接続された入力、ページテーブル３３６の第２の出力に接続された制御入力、及び、コマンドキュー３２０の入力に接続された出力を有する。ページテーブル３３６は、図２のページテーブル２３６と同様であるが、現在選択されているランクについての追加情報を提供するように変更されており、いくつかの実施形態では、これから説明するように、追加ランク情報を提供するように変更されている。

【0033】

動作において、メモリコントローラ３００は、図２のメモリコントローラ２００よりもマルチランクメモリシステムとともにより効率的に動作する。逆に、メモリコントローラ３００は、マルチランクシステムにおいて一定のランク切り替え効率で動作するために、図２のメモリコントローラ２００よりも少ない回路面積を必要とする。

【0034】

メモリコントローラ３００は、ステージングバッファ３２６及びピッカ３２８を追加して、所定のサイズのコマンドキュー３２０に対してより高いランクヒット率を提供する。更に、以下で説明されるように、メモリコントローラ３００は、マルチランクメモリシステムにおける効率的な書き込みから読み取りへの切り替えを容易にする。アドレス生成器３２２は、メモリアクセスを少なくともランクに復号する。特定の一実施形態では、アドレス生成器３２２は、アクセスをランク、バンク、行及び列に復号する。ステージングバッファ３２６は、アドレス生成器３２２によって復号されたメモリアクセス要求を受信して記憶する。ステージングバッファ３２６は、他のアービトレーション基準に基づくのではなく、ランクに基づいてアクセスの中から選択するために使用されるだけであり、各エントリにおいて必要なフィールドがより少ない。したがって、ステージングバッファ３２６内の各エントリは、コマンドキュー３２０内の対応するエントリよりも少ない回路面積を必要とする。

【0035】

ピッカ３２８は、ステージングバッファ３２６に記憶されたメモリアクセス要求の中から選択し、選択されたアクセスをコマンドキュー３２０の入力に供給する。一実施形態では、ピッカ３２８は、任意の他のランクへのアクセスよりも、現在のランク及び第２のランクへのアクセスを選択する。この場合、ページテーブル３３６は、現在のランク及び第２のランク（又はその指標）を記憶し、それらをピッカ３２８に提供する。この場合、ページテーブル３３６は、アービタ３３８から現在のランク及び第２のランクを受け取り、バンク及びランクごとに現在のページに加えて現在のランク及び第２のランクを記憶し、現在のランクをピッカ３２８の入力に提供する。ピッカ３２８は、ステージングバッファ３２６から、現在のランク及び第２のランクの何れかからのアクセスを、他の何れかのランクへのアクセスよりも選択する。ピッカ３２８は、単一ランク４アクセスウィンドウ（ｔ_ＦＡＷ）及びアクティブ化－アクティブ化（ｔ_ＲＲＤ）タイミング制約を隠すために、ローテーション方式で２つのランクからほぼ同数のアクセスを選択しようと試みる。ステージングバッファ３２６内の現在のランク及び／又は第２のランクへの残りのアクセスがない場合、ピッカ３２８は、様々な方法でステージングバッファ３２６からアクセスを選択することができる。一実施形態によれば、アービタ３３８は、ステージングバッファ３２６内のランクごとのアクセス数のスコアボードを実装する。スコアボードは、ステージングバッファ３２６に記憶されたランクごとのアクセス数を追跡する。ピッカ３２８が１つのランク内の要求の選択を終了すると、アービタ３３８は、候補ランクの中で最も多くの要求を有することによって適格とされたランクとして次のランクを選択する。すなわち、ステージングバッファ３２６が現在のランク及び／又は第２のランクへのアクセスをそれ以上記憶しない場合、アービタ３３８は、ピッカ３２８に第３のランクからのアクセスを選択させるように動作可能であり、第３のランクは、ステージングバッファ３２６内の任意の他のランクのアクセス数以上のアクセス数を有する。このスコアボード技術を使用することによって、アービタ３３８は、より少ない全体的なランク切り替えを達成することができる。

【0036】

別の実施形態では、ピッカ３２８は、任意の他のランクへのアクセスよりも、アービタ３３８によって選択されている現在のランクへのアクセスを選択する。この場合、ページテーブル３３６は、アービタ３３８から現在のランク（又は現在のランクの指示）を受け取り、バンク及びランクごとに現在のページに加えてそれを記憶し、現在のランクをピッカ３２８の入力に提供する。ステージングバッファ３２６内に現在のランクへの残りのアクセスがない場合、ピッカ３２８は、受け取った順序でステージングバッファ３２６からアクセスを選択する。

【0037】

ステージングバッファ３２６及びピッカ３２８を含むことによって、メモリコントローラ３００は、ランク切り替えが必要になる前にコマンドキュー３２０から選択することができる同じランクのアクセスの平均数を増加させる。これは、コマンドキュー３２０の深さ及びステージングバッファ３２６の深さの両方に従って、メモリアクセスコマンドウィンドウサイズを増加させることによって行われる。この機構は、一連のアクセス中のランク切り替えの数を減少させる。更に、ステージングバッファ３２６内の各エントリは、コマンドキュー３２０内の対応するエントリよりも著しく小さく、したがって、メモリコントローラ３００は、追加の回路面積と改善されたランク切り替え効率との間のトレードオフを改善する。

【0038】

多数のランクを有するマルチランクシステムでは、ステージングバッファ３２６は、図２のメモリコントローラ２００と比較して、ランク切り替え効率を大幅に向上させる。例えば、コマンドキュー３２０は、３２ランクメモリシステムにおいて合計６４個のエントリを有してもよい。アクセスが複数のランクにわたって均等に分散された場合、平均して、コマンドキュー３２０は、各ランクからの２つのアクセスを記憶する。２つのメモリアクセス要求ごとにランクターンアラウンドを実行することは、はるかに少ない数のランクを有するシステムと比較して、著しく低い効率をもたらす。メモリコントローラ３００は、現在のランク及び第２のランクへのより多くのアクセスがコマンドキュー３２０内に配置され得るように、アービタ３３８に見えるアクセスのウィンドウを増加させるためにステージングバッファ３２６を追加する。同時に、コマンドキュー３２０のサイズ又はアービタ３３８の複雑さを増加させない。

【0039】

コマンドキュー３２０内のエントリは、ステージングバッファ３２６内のエントリよりも多くのフィールドを含む。ピッカ３２８は、コマンドキュー３２０に提供するランクに基づいてステージングバッファ３２６のエントリを選択するだけである。したがって、ピッカ３２８は、比較的単純な回路として実装することができる。更に、各エントリのサイズが小さいので、ステージングバッファ３２６は、コマンドキュー３２０よりも多くのエントリを含むことができる。この特徴は、多数の予想されるメモリランクを有するマルチランクシステムにおいて重要である。

【0040】

マルチランクシステムでは、同じバンクの書き込みから読み取りへのターンアラウンドに起因して、更なる効率問題が生じる。このメカニズムと、この問題を処理するための改良されたアービトレーションシステムと、を以下に説明する。

【0041】

図４は、書き込みから読み取りへのターンアラウンドタイムの構成要素を示すタイミング図４００を示す。図４において、横軸は時間をピコ秒（ｐｓ）で表し、縦軸は様々な対象信号の振幅をボルトで表す。タイミング図４００は、「ＣＫ」とラベル付けされたメモリコマンドクロック信号及び「ＣＫ＃」とラベル付けされたその補完の波形４１０と、「ＣＯＭＭＡＮＤ」とラベル付けされたコマンド信号の波形４２０と、「ＡＤＤＲＥＳＳ」とラベル付けされたアドレス信号の波形４３０と、「ＤＱＳ」とラベル付けされた真のデータストローブ信号及び「ＤＱＳ＃」とラベル付けされたその補完の波形４４０と、８ビット等のデータ信号の合成数を表す「ＤＱ」とラベル付けされたデータ信号の波形４５０と、を含む。

【0042】

ＣＫ及びＣＫ＃信号は、ＤＤＲメモリチップがコマンドを登録し、データの入力及び出力のタイミングをとるために使用する差動クロック信号を形成する。タイミング図４００は、「Ｔ０」から「Ｔ９」とラベル付けされた特定の遷移、及び、メモリ及びクロック速度によって決定されるＴ７後の時間量で生じる「Ｔｎ」とラベル付けされた遷移を示す。

【0043】

ＣＯＭＭＡＮＤは、ＣＫ信号のローからハイへの遷移及びＣＫ＃信号のハイからローへの遷移で登録される。タイミング図４００には、Ｔ０で発生する書き込みコマンドと、それに続くＴｎで発生する読み取りコマンドとが、ＣＯＭＭＡＮＤ信号上のノーオペレーション（ＮＯＰ）符号化によって分離されて示されている。ＣＯＭＭＡＮＤ信号は、メモリコントローラ３００が特定のタイプのコマンドを符号化するために使用する個々の信号のセットを含む。これらの信号及びその符号化は、対応するＤＤＲ規格によって規定されており、周知であることから、これ以上説明しない。

【0044】

タイミング図４００に示されるように、時間Ｔ０におけるＷＲＩＴＥサイクルは、「Ｂａｎｋ，Ｃｏｌ ｎ」とラベル付けされた所定のランク内の特定のバンク及び列に対するものであり、ＲＥＡＤサイクルは、「Ｂａｎｋ，Ｃｏｌ ｂ」とラベル付けされたＴｎにおける同じランクの異なるバンク及び列に対するものである。Ｔ０とＴｎとの間の最小時間量はターンアラウンドタイムとして知られており、この場合、同じランクの書き込みから読み取りへのターンアラウンドタイムである。同じランクの書き込みから読み取りへのターンアラウンドタイムは、タイミング図４００に示される特定のＷＲＩＴＥコマンドを参照してここで説明される３つの個々のタイミング構成要素によって決定される。

【0045】

ＷＲＩＴＥコマンドの発行から、書き込みデータがメモリチップに提供されるまでの時間量は、列書き込み待ち時間、すなわちｔ_ＣＷＬとして知られている。図５に示すように、ｔ_ＣＷＬは、Ｔ０からＴ５までの時間、すなわちこの例では５クロックサイクルである。

【0046】

Ｔ０へのＷＲＩＴＥコマンドによって開始された書き込みサイクルは、時間Ｔ５で始まるデータの書き込みを引き起こす。Ｔ５の前に、メモリコントローラは、ＤＱＳ及びＤＱＳ＃信号にプリアンブル期間を提供する。タイミング図４００は、ＤＤＲ４ ＳＤＲＡＭのタイミング図であり、プリアンブルは、第１のデータ要素をメモリに書き込ませるために、Ｔ４において半クロックサイクルの間ハイになり、次いで半クロックサイクルの間ローになり、次いでＴ５において再びハイになるＤＱＳからなる。タイミング図４００に示されるように、書き込みサイクルは、データが、ＤＱＳ及びＤＱＳ＃信号の４つの連続遷移によって定義される４つの半サイクル上で転送される、４つのバーストである。書き込みサイクルの間、メモリコントローラは、データストローブ信号ＤＱＳ及びＤＱＳ＃並びにデータ信号ＤＱの両方をドライブ（drives）する。ＤＱＳ信号及びＤＱＳ＃信号における遷移は、タイミング図４００において値「Ｄ_ＩＮ ｎ」、「Ｄ_ＩＮ ｎ＋１」、「Ｄ_ＩＮ ｎ＋２」、及び「Ｄ_ＩＮ ｎ＋３」として示される、メモリチップにおける各データ値に対する有効時間の中央で発生し、ここで、「ＩＮ」指示子は、メモリコントローラによって出力され、メモリに入力されるデータを表す。４のバーストの長さはｔ（ＢＬ／２）とラベル付けされ、ここでＢＬは書き込みバースト内のサイクル数に等しい。したがって、タイミング図４００では、ｔ（ＢＬ／２）は２クロックサイクルに等しい。メモリコントローラが最後のデータ要素を送信した後、メモリコントローラは、ＤＱＳ／ＤＱＳ＃信号内にポストアンブルを提供し、ここで、ＤＱＳは半クロックサイクルの間ロー（low）になり、ＤＱＳ＃は同じ半クロックサイクルの間ハイ（high）になる。

【0047】

ＤＱＳポストアンブルの終了から次のＲＥＡＤコマンドを受け入れることができるまでの時間量は、書き込み－読み取り時間、すなわちｔ_ＷＴＲとして知られている。それは、タイミング図４００において、Ｔ７とＴｎとの間に生じるものとして示され、クロック速度及びＤＤＲバージョンによって決定されるクロックサイクルの最小数である。

【0048】

全体の同じランクの書き込みから読み取りへのターンアラウンドタイムは、式［１］によって与えられる。
同じランクのターンアラウンドタイム＝ｔ_ＣＷＬ＋ｔ_{（ＢＬ／２）}＋ｔ_{ＷＴＲ＿Ｓ／Ｌ} ［１］
ここで、ｔ_{ＷＴＲ＿Ｓ}は、異なるバンクグループへのアクセスに対する同じランクの書き込みから読み取りへのターンアラウンドタイムであり、ｔ_{ＷＴＲ＿Ｌ}は、同じバンクグループへのアクセスに対する同じランクの書き込みから読み取りへのターンアラウンドタイムである。タイミング図４００は、ＤＤＲ４メモリの例を示す。この例では、クロック速度は１８６６メガヘルツ（ＭＨｚ）である。ｔ_ＣＷＬ＝５、ｔ（ＢＬ／２）＝２、ｔ_{ＷＴＲ＿Ｌ}＝１４であり、合計２１クロックである。６４００ＭＨｚのクロック速度を有するＤＤＲ５メモリでは、同じランクのターンアラウンドタイムは、７０クロックサイクルを超える可能性がある。

【0049】

図５は、先行技術において知られているメモリコントローラによって選択され得るメモリアクセスのタイムライン５００のセットを示す図である。タイムライン５００において、時間は左から右に進む。タイムライン５００は、第１のタイムライン５１０及び第２のタイムライン５２０を含む。第１のタイムライン５１０は、オーバーヘッド期間５１３によって分離された書き込みアクセス５１１のバースト及び読み取りアクセス５１２の後続のバーストを示す。図５及び他の場所で使用されるように、書き込み又は読み取りアクセスの「バースト」は、各々が複数のデータ転送を含む、個々のメモリアクセスコマンドの連続又はストリークを意味する。個々のデータ転送のセットは、従来、「バースト」とも呼ばれるが、本開示は、個々のデータ転送ではなく、メモリアクセスコマンドのバーストに関する。しかしながら、「バースト」の適切な意味は、その文脈から容易に明らかになるであろう。

【0050】

書き込みアクセス５１１のバーストにおいて、「Ｗ_０」とラベル付けされた書き込みアクセスは、ランク０への書き込みアクセスであり、「Ｗ_１」とラベル付けされた書き込みアクセスは、ランク１への書き込みアクセスである。メモリコントローラがバースト内でランク切り替えを実行する場合、比較的小さなオーバーヘッドペナルティ又は「バブル」を被る。書き込みから読み取りへのターンアラウンドタイムが比較的長いため、メモリコントローラは、書き込みアクセスタイプと読み取りアクセスタイプとの間の切り替えよりも、書き込みバーストを継続するためにランクを切り替えることを好む。したがって、第１のタイムライン５１０に示す例では、メモリコントローラは、ランク０への２つの書き込みアクセスを選択し、続いてランク１への２つの書き込みアクセスを選択し、続いてランク０への１つの書き込みアクセスを選択した後、書き込みから読み取りへのターンアラウンドを実行する。

【0051】

読み取りアクセス５１２のバーストにおいて、「Ｒ_０」とラベル付けされた読み取りアクセスは、ランク０への読み取りアクセスであり、「Ｒ_１」とラベル付けされた読み取りアクセスは、ランク１への読み取りアクセスである。メモリコントローラによって選択された読み取りアクセスを含む全てのアクセスは、上記の式［１］によって与えられる同じランクの書き込みから読み取りへのターンアラウンドタイムを含む全てのタイミング適格性仕様を満たさなければならない。第１のタイムライン５１０に示されている例では、ランク１への読み取りアクセスは、ランク１への書き込みから読み取りへのターンアラウンドタイムが満たされるまで利用可能ではないので、メモリコントローラは、ランク１へのそのアクセスで読み取りバーストを開始する。まさに次のサイクルで、ランク０への読み取りアクセスが発行可能になり、ランク０への書き込みから読み取りへのターンアラウンドタイムがそれまでに満足されているので、メモリコントローラは、次のアクセスとしてランク０への読み取りを選択する。

【0052】

オーバーヘッド期間５１３は、メモリアクセスが同じランクの書き込みから読み取りへのターンアラウンドタイムのために未だタイミング適格になっていないので、メモリコントローラがメモリアクセスを選択することができない期間を表す。この期間は比較的長く、システムの効率を著しく低下させる。

【0053】

第２のタイムライン５２０は、オーバーヘッド期間５２３によって分離された書き込みアクセス５２１のバースト及び読み取りアクセス５２２の後続のバーストを示す。第２のタイムライン５２０は、バンク１への最後のアクセスの後の同じバンクの書き込みから読み取りへのターンアラウンドタイムの満了時に利用可能な読み取りアクセスがないことを除いて、第１のタイムライン５１０と同様である。したがって、メモリコントローラは、バンク０への最後のアクセスの後、完全な同じバンクの書き込みから読み取りへのターンアラウンドタイムを待つ。その後、最初の読み取りアクセスの前に、ランク１への読み取りアクセスが利用可能になり、メモリコントローラは、ランク０へのアクセスの後の読み取りバーストにおいてそれを選択する。

【0054】

本発明者らは、書き込みバースト（例えば、書き込みアクセス５１１又は５２１のバースト）の終了の近くのランク切り替えが、長い同じバンクの書き込みから読み取りへのターンアラウンドタイムに起因して非効率性を増大させることを発見した。しかしながら、本明細書で開示される様々な実施形態によれば、データプロセッサ及び方法は、書き込みバーストの終了の近くでのランク切り替えを回避し、バブル（bubble）をはるかに小さい量に低減し、それによってメモリコントローラ効率を高める。

【0055】

この効率の問題を解決するために、本発明者らは、マルチランクシステムにおいて、通常では書き込みから読み取りへのターンアラウンドによって引き起こされる非効率性を低減する機会が存在することを発見し、この機会を利用して効率及びメモリバス利用を改善するアービタ３３８を有するデータプロセッサ及びメモリコントローラを開発した。

【0056】

図６は、いくつかの実施形態による、図３のメモリコントローラ３００の部分６００のブロック図である。部分６００は、アービタ２３８と、アービタ２３８の動作に関連する制御回路６６０のセットと、を含む。

【0057】

アービタ２３８は、サブアービタ６０５及び最終アービタ６５０のセットを含む。サブアービタ６０５は、サブアービタ６１０と、サブアービタ６２０と、サブアービタ６３０と、を含む。サブアービタ６１０は、「ＰＨ ＡＲＢ」とラベル付けされたページヒットアービタ６１２と、出力レジスタ６１４と、を含む。ページヒットアービタ６１２は、コマンドキュー２２０に接続された第１の入力、第２の入力、及び、出力を有する。レジスタ６１４は、ページヒットアービタ６１２の出力に接続されたデータ入力、ＵＣＬＫ信号を受信するためのクロック入力、及び、出力を有する。サブアービタ６２０は、「ＰＣ ＡＲＢ」とラベル付けされたページコンフリクトアービタ６２２と、出力レジスタ６２４と、を含む。ページコンフリクトアービタ６２２は、コマンドキュー２２０に接続された第１の入力と、第２の入力と、出力と、を有する。レジスタ６２４は、ページコンフリクトアービタ６２２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。サブアービタ６３０は、「ＰＭ ＡＲＢ」とラベル付けされたページミスアービタ６３２と、出力レジスタ６３４と、を含む。ページミスアービタ６３２は、コマンドキュー２２０に接続された第１の入力と、第２の入力と、出力と、を有する。レジスタ６３４は、ページミスアービタ６３２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。最終アービタ６５０は、リフレッシュロジック２３２の出力に接続された第１の入力と、ページ閉鎖予測器６６２からの第２の入力と、出力レジスタ６１４の出力に接続された第３の入力と、出力レジスタ６２４の出力に接続された第４の入力と、出力レジスタ６３４の出力に接続された第５の入力と、「ＣＭＤ」とラベル付けされたアービトレーションの勝者をメモリインターフェースキュー２１４に提供するための出力と、を有する。いくつかの実施形態では、最終アービタ６５０は、メモリコントローラクロックサイクルごとに２つのサブアービトレーションの勝者を選択することができる。

【0058】

制御回路６６０は、図２に関して上述したタイミングブロック２３４及びページテーブル２３６、並びに、ページ閉鎖予測器６６２、現在モードレジスタ６０２及びクロスモードイネーブルロジック６０４を含む。タイミングブロック２３４は、クロスモードイネーブルロジック６０４に接続される出力と、ページヒットアービタ６１２と、ページコンフリクトアービタ６２２と、ページミスアービタ６３２と、に接続される入力及び出力を有する。ページテーブル２３４は、リプレイキュー２３０の出力に接続された入力と、リプレイキュー２３０の入力に接続された出力と、コマンドキュー２２０の入力に接続された出力と、タイミングブロック２３４の入力に接続された出力と、ページ閉鎖予測器６６２の入力に接続された出力と、を有する。ページ閉鎖予測器６６２は、ページテーブル２３６の一方の出力に接続される入力と、出力レジスタ６１４の出力に接続される入力と、最終アービタ６５０の第２の入力に接続される出力と、を有する。クロスモードイネーブルロジック６０４は、現在モードレジスタ６０２に接続される入力と、コマンドキュー２２０に接続される入力と、最終アービタ６５０に接続される入力及び出力と、サブアービタ６１０、サブアービタ６２０、並びに、サブアービタ６３０に接続される入力及び出力と、を有する。

【0059】

動作中、アービタ３３８は、現在モード（読み取りストリーク又は書き込みストリークが進行中であるかどうかを示す）、各エントリのページ状態、各メモリアクセス要求の優先度、及び、要求間の依存関係を考慮に入れて、コマンドキュー２２０及びリフレッシュロジック２３２からメモリアクセスコマンドを選択する。優先度は、ＡＸＩ４バスから受信されてコマンドキュー２２０に記憶される要求のサービス品質すなわちＱｏＳに関連するが、メモリアクセスのタイプ及びアービタ２３８の動的動作に基づいて変更することができる。アービタ２３８は、既存の集積回路技術の処理限界と送信限界との間の不整合に対処するために並列に動作する３つのサブアービタを含む。それぞれのサブアービトレーションの勝者が最終アービタ６５０に提示される。最終アービタ６５０は、これらの３つのサブアービトレーションの勝者間、及び、リフレッシュロジック２３２からのリフレッシュ動作を選択し、ページ閉鎖予測器６６２によって判定されるように読み取り又は書き込みコマンドを読み取り又はオートプリチャージコマンドによる書き込みに更に変更することができる。

【0060】

クロスモードイネーブルロジック６０４は、メモリチャネルを介して読み取りコマンドのストリーク及び書き込みコマンドのストリークを引き起こし、管理するように動作する。何れかのタイプのコマンドの現在のストリーク中、クロスモードイネーブルロジック６０４は、メモリチャネルのデータバス効率のインジケータを監視する。データバス効率が定められた閾値未満であることを示すデータバス効率のインジケータに応じて、クロスモードイネーブルロジック３０４は、現在のストリークを停止し、他のタイプのストリークを開始し、現在モードレジスタ６０２内の現在モードを変更する。

【0061】

ページヒットアービタ６１２、ページコンフリクトアービタ６２２及びページミスアービタ６３２の各々は、これらのそれぞれのカテゴリに属するコマンドキュー２２０内のコマンドのタイミング適格性を判定するためにタイミングブロック２３４の出力に接続された入力を有する。タイミングブロック２３４は、各ランクにおけるそれぞれのバンクごとに特定の動作に関連する持続時間をカウントするバイナリカウンタのアレイを含む。状態を判定するために必要なタイマの数は、タイミングパラメータ、所定のメモリタイプのバンクの数、及び、所定のメモリチャネル上でシステムによってサポートされるランクの数に依存する。次に実装されるタイミングパラメータの数は、システムに実装されるメモリのタイプに依存する。例えば、ＧＤＤＲ５メモリは、他のＤＤＲｘメモリタイプよりも多くのタイミングパラメータに従うためにより多くのタイマを必要とする。バイナリカウンタとして実装された汎用タイマのアレイを含むことにより、タイミングブロック２３４は、異なるメモリタイプに関してスケーリングされて再利用され得る。クロスモードイネーブルロジック６０４信号からの入力は、何れのタイプのコマンドが読み取る又は書き込むかをサブアービタにシグナリングして、最終アービタ６５０の候補として提供する。

【0062】

ページヒットは、開いているページに対する読み取り又は書き込みサイクルである。ページヒットアービタ６１２は、ページを開くためにコマンドキュー２２０内のアクセス間を調停する。タイミングブロック２３４におけるタイマによって追跡されてページヒットアービタ６１２によってチェックされるタイミング適格パラメータは、例えば、行アドレスストローブ（row address strobe、ＲＡＳ）を列アドレスストローブ（column address strobe、ＣＡＳ）遅延時間（ｔ_ＲＣＤ）及びＣＡＳ待ち時間（ｔ_ＣＬ）に含む。例えば、ｔ_ＲＣＤは、ページがＲＡＳサイクルで開かれた後のページへの読み取り又は書き込みアクセスの前に経過しなければならない最小時間を指定する。ページヒットアービタ６１２は、割り当てられたアクセスの優先度に基づいてサブアービトレーションの勝者を選択する。一実施形態では、優先度が４ビット、１ホット（hot）値であり、したがって、これは４つの値の中の１つの優先度を示すが、この４レベルの優先度方式が単なる一例であることは明らかである。ページヒットアービタ６１２が同じ優先度レベルで２つ以上の要求を検出する場合、最も古いエントリが勝つ。

【0063】

ページコンフリクトは、バンク内の別の行が現在アクティブ化される場合のバンク内の１つの行へのアクセスである。ページコンフリクトアービタ６２２は、コマンドキュー２２０内のアクセスと、対応するバンク及びランクにおいて現在開いているページとコンフリクトするページとの間で調停する。ページコンフリクトアービタ６２２は、プリチャージコマンドを発行させるサブアービトレーションの勝者を選択する。タイミングブロック２３４のタイマによって追跡されてページコンフリクトアービタ６２２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔ_ＲＡＳ）を含む。ページコンフリクトアービタ６２２は、割り当てられたアクセスの優先度に基づいてサブアービトレーションの勝者を選択する。ページコンフリクトアービタ６２２が同じ優先度レベルの２つ以上の要求を検出する場合、最も古いエントリが勝つ。

【0064】

ページミスは、プリチャージ状態にあるバンクへのアクセスである。ページミスアービタ６３２は、コマンドキュー２２０内のアクセスとプリチャージされたメモリバンクとの間を調停する。タイミングブロック２３４のタイマによって追跡されてページミスアービタ６３２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔ_ＲＰ）を含む。同じ優先度レベルでページミスである２つ以上の要求がある場合、最も古いエントリが勝つ。

【0065】

各サブアービタは、それぞれのサブアービトレーション勝者のための優先度値を出力する。最終アービタ６５０は、ページヒットアービタ６１２、ページコンフリクトアービタ６２２、及び、ページミスアービタ６３２の各々からのサブアービトレーションの勝者の優先度値を比較する。最終アービタ６５０は、一度に２つのサブアービトレーションの勝者を考慮に入れた相対的な優先度比較のセットを実行することによって、サブアービトレーションの勝者間の相対的な優先度を判定する。サブアービタは、現在モードが変化する場合に利用可能な候補コマンドのセットがサブアービトレーション勝者として迅速に利用可能であるように、モード、読み取り及び書き込みごとにコマンドを調停するためのロジックのセットを含むことができる。

【0066】

最終アービタ６５０は、３つのサブアービトレーションの勝者の相対的な優先度を判定した後、サブアービトレーションの勝者がコンフリクトするかどうかを判定する（すなわち、それらの勝者が同じバンク及びランクに向けられているかどうか）。そのようなコンフリクトが存在しない場合、最終アービタ６５０は、最高の優先度を有する最大２つのサブアービトレーションの勝者を選択する。コンフリクトがある場合、最終アービタ６５０は以下のルールに従う。ページヒットアービタ６１２のサブアービトレーションの勝者の優先度値がページコンフリクトアービタ６２２の優先度値よりも高く、且つ、それらが両方とも同じバンク及びランクである場合、最終アービタ６５０は、ページヒットアービタ６１２によって示されるアクセスを選択する。ページコンフリクトアービタ６２２のサブアービトレーションの勝者の優先度値がページヒットアービタ６１２の優先度値よりも高く、且つ、それらが両方とも同じバンク及びランクである場合、最終アービタ６５０は、いくつかの更なる要因に基づいて勝者を選択する。場合によっては、ページ閉鎖予測器６６２は、オートプリチャージ属性を設定することにより、ページヒットアービタ６１２が示すアクセスの終了時にページを閉鎖させる。

【0067】

ページヒットアービタ６１２内で、優先度は、メモリアクセスエージェントからの要求優先度によって最初に設定されるが、アクセスのタイプ（読み取り又は書き込み）及びアクセスのシーケンスに基づいて動的に調整される。概して、ページヒットアービタ６１２は、読み取りに対してより高い暗黙の優先度を割り当てるが、書き込みが完了に向かって進行するようにするために優先度上昇メカニズムを実装する。

【0068】

ページヒットアービタ６１２が読み取り又は書き込みコマンドを選択するごとに、ページ閉鎖予測器６６２は、オートプリチャージ（auto-precharge、ＡＰ）属性を伴うコマンドを送信するかどうかを判定する。読み取り又は書き込みサイクル中、オートプリチャージ属性は、所定のアドレスビットを用いて設定され、オートプリチャージ属性は、読み取り又は書き込みサイクルが完了した後にＤＤＲデバイスにページを閉じさせ、これにより、メモリコントローラがそのバンクのための個別のプリチャージコマンドを後に送信する必要性を回避する。ページ閉鎖予測器６６２は、選択されたコマンドと同じバンクにアクセスするコマンドキュー２２０に既に存在する他の要求を考慮に入れる。ページ閉鎖予測器６６２がメモリアクセスをＡＰコマンドに変換する場合、そのページへの次のアクセスはページミスとなる。

【0069】

クロスモードイネーブルロジック６０４は、サブアービタ６０５を制御して書き込みバーストの終了の近くでのランク切り替えを回避することによって、同じランクの書き込みから読み取りへのターンアラウンドタイムによって引き起こされる非効率性を低減する。同じランクの書き込みから読み取りへのオーバーヘッドを完全に隠すために、書き込みバーストの終了時に利用可能な同じランクの書き込み要求の数Ｌが必要になる。
Ｌ＝（ｔ_ＣＷＬ＋ｔ_{（ＢＬ／２）}＋ｔ_{ＷＴＲ＿Ｓ／Ｌ}）／ｔ_ＣＣＤ ［２］
ここで、ｔ_ＣＣＤは、列アドレスストローブ（ＣＡＳ）からＣＡＳへの遅延である。

【0070】

一例では、クロスモードイネーブルロジック６０４は、コマンドキュー３２０内の書き込みの総数が固定閾値未満であると判定することによって、書き込みバーストの「終了に近い」と判定してもよい。別の例では、クロスモードイネーブルロジック６０４は、現在のランク以外のランクへのコマンドキュー３２０内の書き込みの数がＬ未満であると判定することによって、それが書き込みバーストの「終了の近く」であると判定してもよい。何れの場合も、クロスモードイネーブルロジック６０４が「終了の近く」条件を検出すると、書き込みバーストが他のランクに切り替わることを許可しない。これらの制約は、読み取りバーストに切り替える場合にバーストからいくつかの書き込みを残すことがある。

【0071】

図７は、いくつかの実施形態による、図６のアービタ３３８によって選択されたメモリアクセスのタイムライン７００を示す図である。タイムライン７００において、時間は左から右に進む。タイムライン７００は、オーバーヘッド期間７３０によって分離された書き込みアクセス７１０のバースト及び読み取りアクセス７２０の後続のバーストを示す。書き込みアクセス７１０のバーストは、ランク１への書き込みアクセスと、それに続くランク０への４回の書き込みアクセスと、を含む。読み取りアクセス７２０のバーストは、ランク１への４つの読み取りアクセスを含み、その後にランク０への読み取りアクセスが続く。タイムライン７００に示されるように、タイミング適格性は、ランク１への書き込みアクセスの終了からランク１への第１の読み取りアクセスまでの同じバンク書き込みから読み取りへのターンアラウンドタイムを含み、これは読み取りアクセス７２０のバーストの開始時に満たされる。同様に、ランク０への最後の書き込みアクセスの終了からランク０への読み取りアクセスまで、同じバンクの書き込みから読み取りへのターンアラウンドタイムがあり、これは、読み取りアクセス７２０のバースト内のランク０への読み取りアクセスの開始時に満たされる。

【0072】

更に、「ｔ_ＷＲＲＤ」とラベル付けされた異なるランクの書き込みから読み取りへのターンアラウンド待ち時間があり、その間、メモリコントローラはメモリバスを使用することができず、非効率を引き起こす。
ｔ_ＷＲＲＤはｔ_{ＷＴＲ＿Ｓ／Ｌ}よりも大幅に短い。更に、ｔ_ＷＲＲＤは、メモリクロック速度が増加するにつれて、ｔ_{ＷＴＲ＿Ｓ／Ｌ}よりも遅くスケールアップする。例えば、６４００ＭＨｚで動作する高レートＤＤＲ５ ＳＤＲＡＭの場合、ｔ_ＣＷＬは５４メモリクロックサイクルであり、ｔ_ＷＴＲは３０メモリクロックサイクルであるが、ｔ_ＷＲＲＤは１０から２０メモリクロックサイクルの間であり、ボード設計に依存して、同じランクのターンアラウンドと異なるランクのターンアラウンドとの間の差を約７０メモリクロックサイクルよりも大きくする。

【0073】

ステージングバッファ３２６は、ステージングバッファ３２６の使用によって支援され得る同じランクの書き込みから読み取りへのターンアラウンドタイムペナルティを回避する能力を強化することができる。コマンドキュー３２０が多くのランクからの要求を見ることができる場合、それは当然、より頻繁にランク切り替えを行う。コマンドキュー３２０があまりに多くのランクからの要求を見ることを回避するために、ピッカ３２８は、不要な要求をステージングバッファ３２６に一時的に残すことができる。このようにして、ステージングバッファ３２６及びピッカ３２８は、２つのアクティブランクのみから要求をピッキングすることによって、多ランクトラフィックを２ランクトラフィックに再整形することができる。

【0074】

例えば、コマンドキュー３２０が一度に２つのランクのみに焦点を合わせるように、５つのランクにわたって均等に分散され、読み取りと書き込みとの間で均等に分割された要求のシーケンスをステージングバッファ３２６から選択することができる。この技術は、大多数のコマンド要求が多くのランクではなく２つのランクのみからのものであることを確実にし、ＣＡＳコマンド間のランク切り替え時間が多すぎることを防止する。ピッカ３２８は、ステージングバッファからの要求が使い果たされるまで、２つの好ましいランクから要求を選択し、次いで、（第１のランクが第２のランクの前に使い果たされた場合）別のランクに移動するか、又は、（第１のランクと第２のランクの両方が同時に使い果たされた場合）２つの他のランクに移動する。

【0075】

図８は、いくつかの実施形態による、マルチランクシステムからアクセスを選択するための技術のフローチャート８００である。アクションボックス８１０において、メモリコントローラ３００は、書き込みバーストを開始する。アクションボックス８２０において、メモリコントローラ３００は、現在のランクへの書き込みアクセスを実行する。次に、決定ボックス８３０において、メモリコントローラ３００は、例えば、クロスモードイネーブルロジック６０４を介して、書き込みバーストの終了に近いかどうかを判定する。例えば、クロスモードイネーブルロジック６０４は、コマンドキュー３２０内の書き込みアクセスの総数が所定数未満であるかどうかを判定してもよい。別の例では、クロスモードイネーブルロジック６０４は、現在のランクへのコマンドキュー３２０内の書き込みアクセスの数が、同じバンクの書き込みから読み取りへのターンアラウンドタイムのオーバーヘッドを隠すのに十分であるかどうかを判定することができる。メモリコントローラ３００が書き込みバーストの終了の近くにない場合、アクションボックス８３１において、メモリコントローラ３００は、現在のランクを別のランクに選択的に切り替えるかどうかを判定する。この切り替えは、他の従来のメモリコントローラ選択基準に基づくことができる。現在のランクが選択的に切り替えられた後、フローはアクションボックス８２０に戻る。しかしながら、メモリコントローラ３００が書き込みバーストの終了の近くにある場合、アクションボックス８４０において、所定の回数だけ現在のランクへの書き込みバーストを継続する。この所定の数は、同じランクの書き込みから読み取りへのターンアラウンドタイムを隠すように選択される。アクションボックス８５０において、それは、上記の式［３］によって与えられるはるかに短いランク書き込みから読み取りへのターンアラウンドタイムｔ_ＷＲＲＤを待つ。次いで、メモリコントローラ３００は、決定ボックス８６０によって示されるように、何れかの読み取りアクセスがタイミング適格になった場合に読み取りバーストを開始し、メモリコントローラ３００は、全てのタイミング基準に基づいて何れかの読み取りアクセスがタイミング適格であるかどうかを判定する。読み取りアクセスが未だタイミング適格でない場合、方法は、タイミング適格性について読み取りアクセスをテストし続ける。読み取りアクセスがタイミング適格になると、フローはアクションボックス８７０に進み、メモリコントローラ３００が読み取りバーストを開始する。

【0076】

開示された技術は、異なるランクへの何らかの読み取りアクセスが利用可能であると仮定して、異なるバンクの書き込みから読み取りへのターンアラウンドタイムのオーバーヘッドのみを待つ代わりに、同じバンクの書き込みから読み取りへのターンアラウンドタイムを回避することによって、メモリアクセスの効率を高める。更に、通常のタイミング適格性基準に基づいて書き込みバーストの終了後にアービタが任意のタイミング適格読み取りアクセスを自然に選択することを可能にするために、既存のタイミング適格性チェックに依拠する。

【0077】

データプロセッサ１００又はメモリコントローラ３００等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態でコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能記憶媒体のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0078】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な変更が当業者には明らかである。例えば、メモリコントローラが書き込みバーストの終了の近くにある場合を決定する様々な技術が可能である。更に、書き込みから読み取りへのターンアラウンド技術は、ステージングバッファ及びピッカとは独立して又はそれとともに使用することができ、ステージングバッファ及びピッカは、マルチランクシステム内のコマンドキュー内に配置する所望のアクセスを選択するためのウィンドウを拡張するのによく適している。現在のランク及び第２のランクをステージングバッファから選択してコマンドキューに提供する例を説明したが、異なる数の追加のランクを選択することもできる。また、アービタの回路構造は、他の実施形態では異なっていてもよい。

【0079】

したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に入る開示された実施形態の全ての変更を網羅することを意図している。

【要約】

データプロセッサは、ステージングバッファと、コマンドキューと、ピッカと、アービタと、を含む。ステージングバッファは、第１のメモリアクセス要求を受信及び記憶する。コマンドキューは、各々がメモリシステムの複数のランクのうち何れかを示す第２のメモリアクセス要求を記憶する。ピッカは、ステージングバッファ内の第１のメモリアクセス要求の中から何れかを選択し、選択された第１のメモリアクセス要求をコマンドキューに提供する。アービタは、メモリシステムの現在のランクへのアクセスに対する優先度に少なくとも基づいて、コマンドキューの第２のメモリアクセス要求の中から何れかを選択する。ピッカは、ステージングバッファの第１のメモリアクセス要求の中から現在のランクへのアクセスを選択し、選択された第１のメモリアクセス要求をコマンドキューに提供する。
【選択図】図８

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】