知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-24
(45)【発行日】2024-07-02
(54)【発明の名称】半導体装置及びセルフテスト方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20240625BHJP
H01L 21/822 20060101ALI20240625BHJP
H01L 27/04 20060101ALI20240625BHJP
【ＦＩ】
G01R31/28 V
H01L27/04 T
【請求項の数】
6
(21)【出願番号】P 2020143889
(22)【出願日】2020-08-27
(65)【公開番号】P2022039071
(43)【公開日】2022-03-10
【審査請求日】2023-07-11
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】小笠原 健一
(72)【発明者】
【氏名】佐賀 崇史
【審査官】田口 孝明
(56)【参考文献】
【文献】特開２０１１－００２３７７（ＪＰ，Ａ）
【文献】特開平１０－２８５０１２（ＪＰ，Ａ）
【文献】特開２００９－１６２６３３（ＪＰ，Ａ）
【文献】特開２００５－２１６３５３（ＪＰ，Ａ）
【文献】特開２０１６－０９１５７６（ＪＰ，Ａ）
【文献】特開２０１０－０５４３６７（ＪＰ，Ａ）
【文献】特開２０２１－０６０３２８（ＪＰ，Ａ）
【文献】特開２０１７－１７４９８０（ＪＰ，Ａ）
【文献】特開２０１０－１９７３６４（ＪＰ，Ａ）
【文献】特開２０１２－２２２１７８（ＪＰ，Ａ）
【文献】特開２０００－０５５９８９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
ＩＰＣ Ｇ０１Ｒ ３１／２８－３１／３１９３、
Ｈ０１Ｌ ２７／０４、
(57)【特許請求の範囲】
【請求項1】
検査対象の回路と、
前記検査対象の回路に電気的に接続されたセルフテスト回路と、
を備え、
前記検査対象の回路は、
テスト対象回路と、
前記テスト対象回路と前記セルフテスト回路との間に電気的に接続され、駆動能力の異なる複数のスイッチを含みテストパターンを供給可能なスイッチ群と、
前記テスト対象回路と前記セルフテスト回路との間に電気的に接続された保持回路と、
を有し、
前記スイッチ群は、前記テスト対象回路に第１の駆動能力又は第２の駆動能力でテストパターンを供給可能であり、
前記保持回路は、前記テスト対象回路における伝送路のレベルに応じた値を保持し、
前記セルフテスト回路は、前記保持回路で保持された値を期待値と比較して判定し、
前記スイッチ群は、
前記第１の駆動能力で第１のレベルにプルアップ可能である第１のスイッチと、
前記第１の駆動能力で第２のレベルにプルダウン可能である第２のスイッチと、
前記第２の駆動能力で前記第１のレベルにプルアップ可能である第３のスイッチと、
前記第２の駆動能力で前記第２のレベルにプルダウン可能である第４のスイッチと、
を有し、
前記検査対象の回路は、出力回路であり、
前記テスト対象回路は、出力端子と出力バッファとを含み、
前記第３のスイッチ及び前記第４のスイッチのそれぞれの一端は、前記出力回路における前記出力バッファ及び出力端子の間の第１のノードに電気的に接続され、
前記第１のスイッチ及び前記第２のスイッチは、前記出力バッファの一部が兼用され、
前記保持回路のデータ入力ノードは、第２のノードに電気的に接続されている
半導体装置。
【請求項2】
前記検査対象の回路に近接して配された第２の検査対象の回路をさらに備え、前記第２の検査対象の回路は、
第２のテスト対象回路と、
前記第２のテスト対象回路と前記セルフテスト回路との間に電気的に接続され、駆動能力の異なる複数のスイッチを含む第２のスイッチ群と、
前記第２のテスト対象回路と前記セルフテスト回路との間に電気的に接続された第２の保持回路と、
を有する
請求項１に記載の半導体装置。
【請求項3】
前記スイッチ群は、前記テスト対象回路に第１の駆動能力又は第２の駆動能力でテストパターンを供給可能であり、前記保持回路は、前記テスト対象回路における伝送路のレベルに応じた値を保持し、
前記第２のスイッチ群は、前記第２のテスト対象回路に前記第１の駆動能力又は前記第２の駆動能力でテストパターンを供給可能であり、
前記第２の保持回路は、前記第２のテスト対象回路における伝送路のレベルに応じた値を保持し、
前記セルフテスト回路は、前記スイッチ群が前記テスト対象回路にテストパターンを供給せずに前記第２のスイッチ群が前記第２のテスト対象回路に前記第１の駆動能力又は前記第２の駆動能力でテストパターンを供給した状態で、前記保持回路で保持された値を期待値と比較して判定する
請求項２に記載の半導体装置。
【請求項4】
前記セルフテスト回路は、前記半導体装置の起動タイミング又は指定されたタイミングにおいて、前記スイッチ群が前記テスト対象回路に前記第１の駆動能力又は前記第２の駆動能力でテストパターンを供給した場合に前記保持回路で保持された値を期待値と比較して判定する請求項１に記載の半導体装置。
【請求項5】
検査対象の回路と、
前記検査対象の回路に電気的に接続されたセルフテスト回路と、
を備え、
前記検査対象の回路は、
テスト対象回路と、
前記テスト対象回路と前記セルフテスト回路との間に電気的に接続され、駆動能力の異なる複数のスイッチを含みテストパターンを供給可能なスイッチ群と、
前記テスト対象回路と前記セルフテスト回路との間に電気的に接続された保持回路と、
を有し、
前記スイッチ群は、前記テスト対象回路に第１の駆動能力又は第２の駆動能力でテストパターンを供給可能であり、
前記保持回路は、前記テスト対象回路における伝送路のレベルに応じた値を保持し、
前記セルフテスト回路は、前記保持回路で保持された値を期待値と比較して判定し、
前記セルフテスト回路は、前記スイッチ群が前記テスト対象回路に前記第１の駆動能力又は前記第２の駆動能力でテストパターンを供給した場合、前記保持回路で保持された値が所定の値に維持される時間のクロック数をカウントし、カウントされた値を期待値と比較して判定する
半導体装置。
【請求項6】
回路ブロックにおける検査対象の回路のセルフテスト方法であって、前記検査対象の回路におけるテスト対象回路に第１の駆動能力及び第２の駆動能力でテストパターンを供給するステップと、
前記テスト対象回路における伝送路のレベルに応じた値を保持回路で保持する保持ステップと、
前記保持回路で保持された値が所定の値に維持される時間のクロック数をカウントするカウントステップと、
前記カウントされた値を期待値と比較して判定する判定ステップと、
を備えたセルフテスト方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書の実施形態は、半導体装置及びセルフテスト方法に関する。
【背景技術】
【0002】
回路が搭載された半導体装置では、回路に外部コントローラを電気的に接続してバウンダリスキャンを行うことで、回路を検査することがある。この場合、半導体装置の動作を停止させて、半導体装置に外部コントローラを電気的に接続して回路を検査することになる。このため、半導体装置の動作を行いながら回路を検査することが困難である。
【0003】
一方、検査対象の回路に加えてセルフテスト回路を半導体装置に搭載すれば、回路の動作を行いながら、その動作のアイドリング期間等にセルフテスト回路を動作させて回路の検査（セルフテスト）を行うことが期待できる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0004】
【文献】特許第６０７２４３７号公報
【文献】特許第６１８２３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、単に、検査対象の回路にテストパターンを入力し、そのレスポンスの値を取り出し、その値が期待値と同じか比較し判定するだけでは、故障の有無及びその状態が正確に判定できない可能性があり、回路状態をアナログ的にテストすることが望まれる。
【0006】
本発明の目的は、上記に鑑みてなされたものであって、回路状態をアナログ的にテストできる半導体装置及びセルフテスト方法を提供することである。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、本発明の１つの側面にかかる半導体装置は、検査対象の回路と、前記検査対象の回路に電気的に接続されたセルフテスト回路とを備え、前記検査対象の回路は、テスト対象回路と、前記テスト対象回路と前記セルフテスト回路との間に電気的に接続され、駆動能力の異なる複数のスイッチを含みテストパターンを供給可能なスイッチ群と、前記テスト対象回路と前記セルフテスト回路との間に電気的に接続された保持回路とを有し、前記スイッチ群は、前記テスト対象回路に第１の駆動能力又は第２の駆動能力でテストパターンを供給可能であり、前記保持回路は、前記テスト対象回路における伝送路のレベルに応じた値を保持し、前記セルフテスト回路は、前記保持回路で保持された値を期待値と比較して判定し、前記スイッチ群は、前記第１の駆動能力で第１のレベルにプルアップ可能である第１のスイッチと、前記第１の駆動能力で第２のレベルにプルダウン可能である第２のスイッチと、前記第２の駆動能力で前記第１のレベルにプルアップ可能である第３のスイッチと、前記第２の駆動能力で前記第２のレベルにプルダウン可能である第４のスイッチとを有し、前記検査対象の回路は、出力回路であり、前記テスト対象回路は、出力端子と出力バッファとを含み、前記第３のスイッチ及び前記第４のスイッチのそれぞれの一端は、前記出力回路における前記出力バッファ及び出力端子の間の第１のノードに電気的に接続され、前記第１のスイッチ及び前記第２のスイッチは、前記出力バッファの一部が兼用され、前記保持回路のデータ入力ノードは、第２のノードに電気的に接続されている。
【発明の効果】
【0008】
本発明によれば、回路状態をアナログ的にテストすることが可能であり、端子の状態などの回路状態について故障の有無及びその状態が正確に判定できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、図面を参照しながら、半導体装置の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作を行うものとして、重複する説明は適宜省略する。
【0011】
（実施形態）
実施形態に係る半導体装置は、回路ブロックに加えてセルフテスト回路が搭載されており、回路ブロックの動作を行いながら、その動作のアイドリング期間等にセルフテスト回路を動作させセルフテストを行うことができる。
実施形態に係る半導体装置は、回路ブロックに加えてセルフテスト回路が搭載されており、回路ブロックの動作を行いながら、その動作のアイドリング期間等にセルフテスト回路を動作させセルフテストを行うことができる。
【0012】
セルフテストによる検査対象が回路ブロックにおける入力回路及び出力回路である場合、半導体装置において、単に、回路ブロックにテストパターンを入力し、そのレスポンスの値を取り出し、そのデータが期待値と同じか比較し判定するだけでは、故障の有無及びその状態が正確に判定できない可能性がある。例えば、端子の状態を見る場合に、取得される値が論理レベルとして同じであっても端子の状態としては様々な状態が考えられる。このため、回路動作をアナログ的に変化させながら行い回路状態を検査するようなアナログ的なテストが望まれる。
【0013】
そこで、本実施形態では、半導体装置において、検査対象の回路内におけるテスト対象回路とセルフテスト回路との間にスイッチ群と保持回路とを設け、スイッチ群が駆動能力の異なる複数のスイッチを含むようにすることで、回路状態のアナログ的なテストの実現を図る。なお、セルフテスト動作はアナログ的なテストを行うが、検査対象の回路は、アナログ回路であってもディジタル回路であってもよい。
【0014】
具体的には、検査対象の回路内に、セルフテスト回路からテスト対象回路への入力インタフェースとして、駆動能力の異なる複数のスイッチを含むスイッチ群を設ける。テスト対象回路からセルフテスト回路への出力インタフェースとして、保持回路を設ける。スイッチ群は、テスト対象回路に第１の駆動能力又は第２の駆動能力でテストパターンを供給可能である。セルフテスト回路は、第１の駆動能力を有するスイッチと第２の駆動能力を有するスイッチとを順次にオン・オフさせるテストパターンをスイッチ群へ供給する。これにより、テスト対象回路における端子に対する電荷の充電速度及び／又は放電速度を変えるなど、回路動作をアナログ的に変化させるテストパターンを供給できる。保持回路は、テスト対象回路における伝送路のレベルに応じた値を保持する。保持回路は、第１の駆動能力で供給されたテストパターンに対する伝送路のレベルに応じた値を保持し、第２の駆動能力で供給されたテストパターンに対する伝送路のレベルに応じた値を保持する。これにより、回路動作をアナログ的に変化させた複数のテスト条件に対する複数のレスポンスの値を取得できる。セルフテスト回路は、複数のレスポンスの値のそれぞれを期待値と比較する。例えば、セルフテスト回路は、第１の駆動能力で供給されたテストパターンに対する比較結果と第２の駆動能力で供給されたテストパターンに対する比較結果との組み合わせなどに応じて、端子の状態などの回路状態について故障の有無及びその状態を判定できる。これにより、テスト対象回路の回路状態をアナログ的にテストすることで故障の有無及びその状態が正確に判定できる。
【0015】
【0016】
半導体装置１は、回路ブロック２及びセルフテスト回路５を有する。回路ブロック２は、検査対象の回路として、複数の入力回路３－１～３－ｋ（ｋは２以上の整数）、及び複数の出力回路４－１～４－ｋを有する。なお、本実施形態では、検査対象の回路が入力回路及び出力回路である場合のセルフテストについて説明するが、検査対象の回路は入力回路３及び出力回路４に限定されない。本実施形態のように、検査対象の回路を入力回路３や出力回路４とした場合は、半導体装置１の前段の半導体装置の出力端子の状態や後段の半導体装置の入力端子の状態も含めて、アナログ的にテストを行うことで故障の有無及びその状態が正確に判定可能である。また、図１（Ｂ）には、以下のような故障の例が示されている。入力回路３－１においては、前段の半導体装置の出力端子に接続されていないオープンの故障状態を表している。また、入力回路３－２および入力回路３－３においては、隣接する端子間が抵抗成分を介してショートした故障状態を表し、出力回路４－３においては、容量成分を介してグランド電位にショートした（過剰な容量成分が接続された）故障状態を表している。さらに、出力回路４－１においては、電源電位（Ｖｄｄ）にショートした故障状態を表し、出力回路４－２においては、グランド電位にショートした故障状態を表している。
【0017】
回路ブロック２及びセルフテスト回路５は、例えば、図２に示すように構成され得る。図２は、回路ブロック２及びセルフテスト回路５の構成を示す図である。回路ブロック２は、主機能回路２１、及び複数のセレクタ２２－１～２２－ｋをさらに有する。図２では、ｋ＝２の場合の構成を例示している。回路ブロック２内では、複数の入力回路３－１，３－２及び複数の出力回路４－１，４－２の間に主機能回路２１及び複数のセレクタ２２－１，２２－２が電気的に接続される。入力回路３－１，３－２は、入力端子ＴＭｉｎ－１，ＴＭｉｎ－２を有する。出力回路４－１，４－２は、出力端子ＴＭｏｕｔ－１，ＴＭｏｕｔ－２を有する。
【0018】
セルフテスト回路５は、複数の入力回路３－１，３－２と複数のセレクタ２２－１，２２－２及び複数の出力回路４－１，４－２との間に電気的に接続される。これにより、セルフテスト回路５は、各回路ブロック２の各入力回路３へテストパターンを供給し、そのレスポンスとして各入力回路３から入力回路３における伝送路のレベルに応じた値を取得する。セルフテスト回路５は、取得された値を期待値と比較し、比較結果に応じて故障の有無及びその状態を判定する。セルフテスト回路５は、判定結果を出力回路４－１，４－２経由で外部に出力し得る。
【0019】
セルフテスト回路５は、制御回路５１、判定回路５２、期待値記憶回路５３、比較回路５４を有する。制御回路５１は、入力回路３－１，３－２、判定回路５２、期待値記憶回路５３、比較回路５４、セレクタ２２－１、セレクタ２２－２、出力回路４－１，４－２の間に電気的に接続されている。判定回路５２は、比較回路５４及び制御回路５１の間に電気的に接続されている。期待値記憶回路５３は、制御回路５１及び比較回路５４の間に電気的に接続されている。比較回路５４は、入力回路３－１，３－２、制御回路５１、判定回路５２、期待値記憶回路５３、出力回路４－１，４－２の間に電気的に接続されている。セレクタ５５は、制御回路５１及び主機能回路２１と出力回路４－１との間に電気的に接続されている。セレクタ５６は、制御回路５１及び主機能回路２１と出力回路４－２との間に電気的に接続されている。
【0020】
【0021】
入力回路３は、テスト対象回路３１、スイッチ群３２、及び保持回路３３を有する。スイッチ群３２は、テスト対象回路３１とセルフテスト回路５との間に電気的に接続され、セルフテスト回路５からテスト対象回路３１への入力インタフェースとして機能する。保持回路３３は、テスト対象回路３１とセルフテスト回路５との間に電気的に接続され、テスト対象回路３１からセルフテスト回路５への出力インタフェースとして機能する。
【0022】
テスト対象回路３１は、セルフテスト回路５によりセルフテストされる対象となる回路である。テスト対象回路３１は、入力端子ＴＭｉｎ、アナログスイッチ３１１、入力バッファ３１２を有する。入力端子ＴＭｉｎは、グランド電位との間に寄生容量３１３を有する。アナログスイッチ３１１は、入力端子ＴＭｉｎとノードＮＢ（第１のノード）との間に電気的に接続されている。アナログスイッチ３１１は、アクティブレベルの制御信号ＡＳを受けた際に入力端子ＴＭｉｎとノードＮＢとを電気的に接続し、ノンアクティブレベルの制御信号ＡＳを受けた際に入力端子ＴＭｉｎとノードＮＢとを電気的に遮断する。ノードＮＢには、スイッチ群３２が電気的に接続されている。入力バッファ３１２は、ノードＮＢとノードＮＣ（第２のノード）との間に電気的に接続されている。ノードＮＣは、入力バッファ３１２を間にしてノードＮＢと反対側に配されたノードであり、出力ノードＮｏｕｔに電気的に接続されている。ノードＮＣには、保持回路３３が電気的に接続されている。
【0023】
スイッチ群３２は、テスト対象回路３１に第１の駆動能力又は第２の駆動能力でテストパターンを供給可能である。第１の駆動能力は、第２の駆動能力より高い駆動能力である。スイッチ群３２は、複数のスイッチ３２１～３２４を有する。複数のスイッチ３２１～３２４のうち、スイッチ３２１，３２２は、第１の駆動能力を有し、スイッチ３２３，３２４は、第２の駆動能力を有する。
【0024】
スイッチ３２１は、一端がノードＮＢに電気的に接続され、他端が電源電位に電気的に接続されている。スイッチ３２１は、第１の駆動能力でノードＮＢをＨレベルにプルアップ可能であり、例えば、ＰＭＯＳトランジスタＰＭ１を含む。ＰＭＯＳトランジスタＰＭ１は、ソースが電源電位に電気的に接続され、ドレインがノードＮＢに電気的に接続され、ゲートで制御信号Ｅを受ける。ＰＭＯＳトランジスタＰＭ１は、第１の駆動能力に対応したディメンジョンＤ１（＝Ｗ１／（Ｌ１），Ｗ１：チャネル幅、Ｌ１：チャネル長）を有する。スイッチ３２１は、アクティブレベル（例えば、Ｌレベル）の制御信号Ｅを制御ノード（ゲート）で受けた際に、第１の駆動能力でノードＮＢをＨレベルにプルアップする。
【0025】
スイッチ３２２は、一端がノードＮＢに電気的に接続され、他端がグランド電位に電気的に接続されている。スイッチ３２２は、第１の駆動能力でノードＮＢをＬレベルにプルダウン可能であり、例えば、ＮＭＯＳトランジスタＮＭ１を含む。ＮＭＯＳトランジスタＮＭ１は、ソースがグランド電位に電気的に接続され、ドレインがノードＮＢに電気的に接続され、ゲートで制御信号Ｇを受ける。ＮＭＯＳトランジスタＮＭ１は、第１の駆動能力に対応したディメンジョンＤ１１（＝Ｗ１１／（Ｌ１１），Ｗ１１：チャネル幅、Ｌ１１：チャネル長）を有する。スイッチ３２２は、アクティブレベル（例えば、Ｈレベル）の制御信号Ｇを制御ノード（ゲート）で受けた際に、第１の駆動能力でノードＮＢをＬレベルにプルダウンする。
【0026】
スイッチ３２３は、一端がノードＮＢに電気的に接続され、他端が電源電位に電気的に接続されている。スイッチ３２３は、第２の駆動能力（＜第１の駆動能力）でノードＮＢをＨレベルにプルアップ可能であり、例えば、ＰＭＯＳトランジスタＰＭ２を含む。ＰＭＯＳトランジスタＰＭ２は、ソースが電源電位に電気的に接続され、ドレインがノードＮＢに電気的に接続され、ゲートで制御信号Ｆを受ける。ＰＭＯＳトランジスタＰＭ２は、第２の駆動能力に対応したディメンジョンＤ２（＝Ｗ２／（Ｌ２）＜Ｄ１，Ｗ２：チャネル幅、Ｌ２：チャネル長）を有する。スイッチ３２３は、アクティブレベル（例えば、Ｌレベル）の制御信号Ｆを制御ノード（ゲート）で受けた際に、第２の駆動能力でノードＮＢをＨレベルにプルアップする。
【0027】
スイッチ３２４は、一端がノードＮＢとの間に電気的に接続され、他端がグランド電位に電気的に接続されている。スイッチ３２４は、第２の駆動能力でノードＮＢをＬレベルにプルダウン可能であり、例えば、ＮＭＯＳトランジスタＮＭ２を含む。ＮＭＯＳトランジスタＮＭ２は、ソースがグランド電位に電気的に接続され、ドレインがノードＮＢに電気的に接続され、ゲートで制御信号Ｈを受ける。ＮＭＯＳトランジスタＮＭ２は、第２の駆動能力に対応したディメンジョンＤ１２（＝Ｗ１２／（Ｌ１２）＜Ｄ１１，Ｗ１２：チャネル幅、Ｌ１２：チャネル長）を有する。スイッチ３２４は、アクティブレベル（例えば、Ｈレベル）の制御信号Ｈを制御ノード（ゲート）で受けた際に、第２の駆動能力でノードＮＢをＬレベルにプルダウンする。
【0028】
保持回路３３は、テスト対象回路３１における伝送路のレベルに応じた値を保持し、ノードＮｃのレベルに応じた値を保持する。保持回路３３は、フリップフロップ３３１を有する。フリップフロップ３３１は、データ入力ノードＤＩがノードＮｃに電気的に接続され、クロック入力ノードＣＫにクロック信号Ｉが供給され、リセット端子ＲＳにリセット信号Ｊが供給され、出力端子ＱＯから出力値Ｄが出力される。
【0029】
図２に示すセルフテスト回路５は、図４に示すように、制御回路５１からセレクタ２２－１，２２－２へ供給する制御信号ｔｅｓｔにより、半導体装置１の動作モードを制御する。図４は、回路ブロック２及びセルフテスト回路５の概略動作を示す図である。
【0030】
セルフテスト回路５は、図４に示すように、制御信号ｔｅｓｔをＬレベルとすることで、半導体装置１の動作モードを主機能回路モードに制御する。主機能回路モードにおいて、制御回路５１は、Ｌレベルの制御信号ｔｅｓｔをセレクタ２２－１，２２－２のセレクトノードへ供給する。回路ブロック２の入力回路３－１，３－２は、入力端子ＴＭｉｎ－１，ＴＭｉｎ－２を介して受けた信号に応じて信号Ｃ１，Ｃ２を主機能回路２１へ供給する。主機能回路２１は、信号Ｋ０－１，Ｋ０－２をセレクタ２２－１，２２－２の入力ノード“０”へ供給する。セレクタ２２－１，２２－２は、制御信号ｔｅｓｔがＬレベルであることに応じて入力ノード“０”を選択し、信号Ｋ０－１，Ｋ０－２を出力回路４－１，４－２へ供給する。出力回路４－１，４－２は、信号Ｋ０－１，Ｋ０－２に対して論理レベルが反転された信号を出力端子ＴＭｏｕｔ－１，ＴＭｏｕｔ－２から出力する。
【0031】
なお、セルフテスト回路５は、制御信号ＡＳ＊をアクティブレベルに固定する。セルフテスト回路５は、制御信号Ｅ＊，Ｆ＊，Ｇ＊，Ｈ＊をノンアクティブレベルに固定し、スイッチ群３２の各スイッチ３２１～３２４をオフ固定にしておく。
【0032】
セルフテスト回路５は、図４に示すように、制御信号ｔｅｓｔをＨレベルとすることで、半導体装置１の動作モードをセルフテストモードに制御する。セルフテストモードにおいて、制御回路５１は、Ｈレベルの制御信号ｔｅｓｔをセレクタ２２－１，２２－２のセレクトノードへ供給する。セルフテスト回路５は、セルフテスト動作を行う。
【0033】
例えば、制御回路５１は、アクティブレベルの制御信号ＡＳ＊の信号を入力回路３のテスト対象回路３１へ供給するとともに、制御信号Ｅ＊，Ｆ＊，Ｇ＊，Ｈ＊の信号をテストパターンとして入力回路３のスイッチ群３２へ供給する。図４に示す制御信号Ｅ＊，Ｆ＊，Ｇ＊，Ｈ＊がいずれもノンアクティブにされるテストパターンは、端子ＴＭの電位Ａを「ＨｉＺ」状態にするテストパターンである。制御信号Ｅ＊，Ｇ＊が選択的にアクティブレベルにされるテストパターンは、それぞれ、端子ＴＭの電位Ａを第１の駆動能力で「ＳｔｒｏｎｇＨ」、「ＳｔｒｏｎｇＬ」状態に駆動するテストパターンである。制御信号Ｆ＊，Ｈ＊が選択的にアクティブレベルにされるテストパターンは、それぞれ、端子ＴＭの電位Ａを第２の駆動能力で「ＷｅａｋＨ」、「ＷｅａｋＬ」状態に駆動するテストパターンである。
【0034】
図２に示す比較回路５４は、それぞれ、入力回路３－１，３－２からレスポンスの値Ｄ１，Ｄ２を受けると、期待値記憶回路５３から期待値（Ｅｘｐｅｃｔｅｄ ｖａｌｕｅ）ＥＶを取得する。比較回路５４は、値Ｄ１，Ｄ２と期待値ＥＶとの比較結果を判定回路５２へ供給する。判定回路５２は、第１の駆動能力で供給されたテストパターンに対するレスポンスの値Ｄ１，Ｄ２の比較結果と第２の駆動能力で供給されたテストパターンに対するレスポンスの値Ｄ１，Ｄ２の比較結果との組み合わせなどに応じて、入力回路３－１，３－２における端子の状態などの回路状態について故障の有無及びその状態を判定できる。
【0035】
あるいは、制御回路５１は、カウンタを有し、所定の制御信号（例えば、Ｅ＊，Ｆ＊，Ｇ＊，Ｈ＊のいずれか）の信号がノンアクティブレベルからアクティブレベルへの変化タイミングを起点にアクティブレベルのカウント開始信号ｓｔａｒｔを発行し、カウンタによるクロック数のカウント動作を開始する。比較回路５４は、入力回路３－１，３－２からレスポンスの値Ｄ１，Ｄ２を受けると、期待値記憶回路５３から遷移予定の値を期待値ＥＶとして取得し、値Ｄ１，Ｄ２が期待値ＥＶと一致するとアクティブレベルのカウント停止信号ｃｏｍｐａｒｅを発行して制御回路５１へ供給する。制御回路５１は、アクティブレベルのカウント停止信号ｃｏｍｐａｒｅを受けると、カウンタによるクロック数のカウント動作を停止し、そのカウント数を判定回路５２へ供給する。判定回路５２は、カウント数を受けると、期待値記憶回路５３からカウント数の期待値ＥＶ’を取得する。判定回路５２は、カウント数と期待値ＥＶ’とを比較し、比較結果に応じて、入力回路３－１，３－２における端子の状態などの回路状態について故障の有無及びその状態を判定できる。
【0036】
判定回路５２は、判定結果Ｊｕｄｇｅｍｅｎｔを制御回路５１へ供給する。制御回路５１は、判定結果Ｊｕｄｇｅｍｅｎｔに応じた信号Ｋ１－１，Ｋ１－２をセレクタ２２－１，２２－２の入力ノード“１”へ供給する。セレクタ２２－１，２２－２は、制御信号ｔｅｓｔがＨレベルであることに応じて入力ノード“１”を選択し、信号Ｋ１－１，Ｋ１－２を出力回路４－１，４－２へ供給する。出力回路４－１，４－２は、信号Ｋ１－１，Ｋ１－２に対して論理レベルが反転された信号を出力端子ＴＭｏｕｔ－１，ＴＭｏｕｔ－２から出力する。
【0037】
セルフテスト動作における制御信号Ｅ，Ｆ，Ｇ，Ｈは、図５に示すようなテストパターンであってもよい。図５は、入力回路３に対するセルフテスト動作を示す波形図である。制御信号Ｅ，Ｆは、ローアクティブの信号であり、制御信号Ｇ，Ｈは、ハイアクティブの信号である。図５に示すセルフテスト動作においては、外部から入力端子ＴＭｉｎへの信号の入力が行われない。
【0038】
例えば、入力端子ＴＭｉｎの電位Ａの状態が正常である場合、次のような動作が行われる。入力端子ＴＭｉｎは、グランド電位との間に寄生容量３１３（図３参照）を有し、その電位Ａの状態がオープン状態であれば正常である。図５では、正常である場合におけるノードＮＢ、ノードＮＣの電位がそれぞれ「Ｂ（Ａ ｏｐｅｎ）」「Ｃ（Ａ ｏｐｅｎ）」と表記されている。
【0039】
タイミングｔ１より前のタイミングにおいて、制御信号ＡＳ（図３参照）はアクティブレベルに維持される。また、制御信号Ｅ，Ｆは、ノンアクティブレベル（Ｈレベル）に維持され、制御信号Ｇ，Ｈは、ノンアクティブレベル（Ｌレベル）に維持される。
【0040】
タイミングｔ１～ｔ２の期間において、制御信号Ｅは選択的にアクティブレベル（Ｌレベル）に維持され、スイッチ群３２におけるスイッチ３２１が選択的にオン状態に維持される。これにより、第１の駆動能力でノードＮＢがプルアップされ、入力端子ＴＭｉｎの寄生容量３１３に電荷が充電され、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＨレベルになる。
【0041】
タイミングｔ２～ｔ３の期間において、制御信号Ｇは選択的にアクティブレベル（Ｈレベル）に維持され、スイッチ群３２におけるスイッチ３２２が選択的にオン状態に維持される。これにより、第１の駆動能力でノードＮＢがプルダウンされ、入力端子ＴＭｉｎの寄生容量３１３の電荷が放電され、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＬレベルになる。
【0042】
タイミングｔ３～ｔ４の期間において、制御信号Ｆは選択的にアクティブレベル（Ｌレベル）に維持され、スイッチ群３２におけるスイッチ３２３が選択的にオン状態に維持される。これにより、第２の駆動能力（＜第１の駆動能力）でノードＮＢがプルアップされ、入力端子ＴＭｉｎの寄生容量３１３に電荷が充電され、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＨレベルになる。
【0043】
タイミングｔ４～ｔ５の期間において、制御信号Ｈは選択的にアクティブレベル（Ｈレベル）に維持され、スイッチ群３２におけるスイッチ３２４が選択的にオン状態に維持される。これにより、第２の駆動能力でノードＮＢがプルダウンされ、入力端子ＴＭｉｎの寄生容量３１３の電荷が放電され、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＬレベルになる。
【0044】
タイミングｔ５～ｔ６の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持され、点線部分１１で示されるようにノードＮＢの電位ＢがＬレベルに維持され、ノードＮＣの電位ＣがＬレベルに維持される。
【0045】
タイミングｔ６～ｔ７の期間において、制御信号Ｅは選択的にアクティブレベル（Ｌレベル）に維持され、スイッチ群３２におけるスイッチ３２１が選択的にオン状態に維持される。これにより、第１の駆動能力でノードＮＢがプルアップされ、ノードＮＢの電位Ｂが急峻にＬレベルからＨレベルへ立ち上がり、入力端子ＴＭｉｎの寄生容量３１３に電荷が充電される。ノードＮＣの電位ＣがＨレベルになる。
【0046】
タイミングｔ７～ｔ８の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持され、入力端子ＴＭｉｎの寄生容量３１３から若干電荷が放電され、ノードＮＢの電位Ｂが点線部分１２で示されるようにＨレベルから若干下がったレベル（準Ｈレベルと呼ぶことにする）になる。準Ｈレベルは入力バッファ３１２の閾値ＶＨより高いため、ノードＮＣの電位ＣはＨレベルになり維持される。
【0047】
タイミングｔ８～ｔ９の期間において、制御信号Ｆは選択的にアクティブレベル（Ｌレベル）に維持され、スイッチ群３２におけるスイッチ３２３が選択的にオン状態に維持される。これにより、第２の駆動能力（＜第１の駆動能力）でノードＮＢがプルアップされ、ノードＮＢの電位Ｂが準ＨレベルからＨレベルへ引き戻され、入力端子ＴＭｉｎの寄生容量３１３に電荷が充電される。ノードＮＣの電位Ｃは、Ｈレベルに維持される。
【0048】
タイミングｔ９～ｔ１０の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持され、入力端子ＴＭｉｎの寄生容量３１３から若干電荷が放電され、ノードＮＢの電位Ｂが点線部分１３で示されるように準Ｈレベルになる。準Ｈレベルは入力バッファ３１２の閾値ＶＨより高いため、ノードＮＣの電位ＣはＨレベルになり維持される。
【0049】
タイミングｔ１０～ｔ１１の期間において、制御信号Ｇは選択的にアクティブレベル（Ｈレベル）に維持され、スイッチ群３２におけるスイッチ３２２が選択的にオン状態に維持される。これにより、第１の駆動能力でノードＮＢのレベルがプルダウンされ、ノードＮＢの電位Ｂが急峻に準ＨレベルからＬレベルへ立ち下がり、入力端子ＴＭｉｎの寄生容量３１３の電荷が放電される。ノードＮＣの電位ＣはＬレベルになる。
【0050】
タイミングｔ１１～ｔ１２の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持され、入力端子ＴＭｉｎの寄生容量３１３の電荷が十分に放電されているため、ノードＮＢ、ノードＮＣの電位ＣがそれぞれＬレベルに維持される。
【0051】
タイミングｔ１２～ｔ１３の期間において、制御信号Ｈは選択的にアクティブレベル（Ｈレベル）に維持され、スイッチ群３２におけるスイッチ３２４が選択的にオン状態に維持される。これにより、第２の駆動能力でノードＮＢがプルダウンされ、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＬレベルに維持される。
【0052】
また、入力端子ＴＭｉｎの電位Ａの状態が、Ｌレベル又はグランド電位に相当する論理レベル「０」にスタックされた故障状態の場合、正常な場合と次の点で異なる動作が行われる。図５では、論理レベル「０」にスタックされた故障状態におけるノードＮＢ、ノードＮＣの電位がそれぞれ「Ｂ（Ａ ｓｔａｃｋ－ａｔ０）」「Ｃ（Ａ ｓｔａｃｋ－ａｔ０）」と表記されている。
【0053】
タイミングｔ１～ｔ１３の期間において、入力端子ＴＭｉｎの電位Ａの状態がＬレベルにスタックされており、入力端子ＴＭｉｎへ供給される電荷がＬレベルへ排出されるため、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＬレベルに維持される。
【0054】
また、入力端子ＴＭｉｎの電位Ａの状態が、Ｈレベル又は電源電位に相当する論理レベル「１」にスタックされた故障状態の場合、正常な場合と次の点で異なる動作が行われる。図５では、論理レベル「１」にスタックされた故障状態におけるノードＮＢ、ノードＮＣの電位がそれぞれ「Ｂ（Ａ ｓｔａｃｋ－ａｔ１）」「Ｃ（Ａ ｓｔａｃｋ－ａｔ１）」と表記されている。
【0055】
タイミングｔ１～ｔ１３の期間において、入力端子ＴＭｉｎの電位Ａの状態がＨレベルにスタックされており、入力端子ＴＭｉｎへＨレベルから電荷が供給され続けるため、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＨレベルに維持される。
【0056】
また、入力端子ＴＭｉｎの電位Ａの状態が、プルアップ抵抗成分を介してＨレベル又は電源電位にショートした故障状態の場合、正常な場合と次の点で異なる動作が行われる。図５では、プルアップ抵抗成分を介してＨレベル又は電源電位にショートした故障状態におけるノードＮＢ、ノードＮＣの電位がそれぞれ「Ｂ（Ａ ｐｕｌｌ－ｕｐ）」「Ｃ（Ａ ｐｕｌｌ－ｕｐ）」と表記されている。
【0057】
タイミングｔ５において、スイッチ３２４がオフすると、タイミングｔ５～ｔ６の期間において、入力端子ＴＭｉｎの電位Ａがプルアップ抵抗成分により急峻にＬレベルからＨレベルへプルアップされ、ノードＮＢの電位Ｂが急峻にＬレベルからＨレベルへ引き上げられる。これに応じて、ノードＮＣの電位ＣがそれぞれＬレベルからＨレベルへ遷移し、Ｈレベルに維持される。
【0058】
タイミングｔ７～ｔ８の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持されても、入力端子ＴＭｉｎの電位ＡがＨレベルへプルアップされているので、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＨレベルに維持される。
【0059】
タイミングｔ９～ｔ１０の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持されても、入力端子ＴＭｉｎの電位ＡがＨレベルへプルアップされているので、ノードＮＢ、ノードＮＣの電位Ｂ，ＣがそれぞれＨレベルに維持される。
【0060】
タイミングｔ１１において、スイッチ３２２がオフすると、タイミングｔ１１～ｔ１２の期間において、入力端子ＴＭｉｎの電位Ａが急峻にＬレベルからＨレベルへプルアップされ、ノードＮＢの電位Ｂが急峻にＬレベルからＨレベルへ引き上げられる。これに応じて、ノードＮＣの電位ＣがそれぞれＬレベルからＨレベルへ遷移し、Ｈレベルに維持される。
【0061】
次に、入力端子ＴＭｉｎの電位Ａの状態が、プルダウン抵抗成分を介してＬレベル又はグランド電位にショートした故障状態の場合、正常な場合と次の点で異なる動作が行われる。図５では、プルダウン抵抗成分を介してＬレベル又はグランド電位にショートした故障状態におけるノードＮＢ、ノードＮＣの電位がそれぞれ「Ｂ（Ａ ｐｕｌｌ－ｄｏｗｎ）」「Ｃ（Ａ ｐｕｌｌ－ｄｏｗｎ）」と表記されている。
【0062】
タイミングｔ３～ｔ４の期間において、制御信号Ｆは選択的にアクティブレベル（Ｌレベル）に維持され、スイッチ群３２におけるスイッチ３２３が選択的にオン状態に維持される。これにより、第２の駆動能力（＜第１の駆動能力）でノードＮＢがプルアップされるが、入力端子ＴＭｉｎの電位Ａがプルダウン抵抗成分を介してＬレベルにプルダウンされているため、ノードＮＢの電位が準Ｈレベルになる。準Ｈレベルは入力バッファ３１２の閾値ＶＨより高いため、ノードＮＣの電位ＣはＨレベルになり維持される。
【0063】
タイミングｔ７～ｔ８の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持されると、入力端子ＴＭｉｎの電位Ａがプルダウン抵抗成分によりＬレベルへプルダウンされるので、ノードＮＢの電位Ｂが急峻にＨレベルからＬレベルへ引き下げられる。これに応じて、ノードＮＣの電位ＣがそれぞれＨレベルからＬレベルへ遷移し、Ｌレベルに維持される。
【0064】
タイミングｔ８～ｔ９の期間において、制御信号Ｆは選択的にアクティブレベル（Ｌレベル）に維持され、スイッチ群３２におけるスイッチ３２３が選択的にオン状態に維持される。これにより、第２の駆動能力（＜第１の駆動能力）でノードＮＢがプルアップされるが、入力端子ＴＭｉｎの電位Ａがプルダウン抵抗成分を介してＬレベルにプルダウンされているため、ノードＮＢの電位Ｂが準Ｈレベルになる。準Ｈレベルはバッファ３１２の閾値ＶＨより高いため、ノードＮＣの電位ＣはＨレベルになり維持される。
【0065】
タイミングｔ９～ｔ１０の期間において、スイッチ群３２の各スイッチ３２１～３２４がオフ状態に維持されると、入力端子ＴＭｉｎの電位Ａがプルダウン抵抗成分によりＬレベルへプルダウンされるので、ノードＮＢの電位Ｂが急峻に準ＨレベルからＬレベルへ引き下げられる。これに応じて、ノードＮＣの電位ＣがそれぞれＨレベルからＬレベルへ遷移し、Ｌレベルに維持される。
【0066】
例えば、ｔ１～ｔ５のテストパターンは、制御信号Ｅ，Ｇ，Ｆ，Ｈを順次に相補的にアクティブレベルに切り替えるテストパターンであり、そのレスポンスの値Ｄを（Ｄ＿Ｅ，Ｄ＿Ｇ，Ｄ＿Ｆ，Ｄ＿Ｈ）と表すことにする。このテストパターンは、ＨレベルへのプルアップとＬレベルへのプルダウンとを交互に切り替えながらその駆動能力を第１の駆動能力（Ｅ，Ｇ）とより低い第２の駆動能力（Ｆ，Ｈ）とを順次に切り替えるテストパターンである。保持回路３３は、ノードＮＣの電位Ｃに応じた値Ｄを、ｔ２～ｔ５のそれぞれの直前に保持してセルフテスト回路５へ供給してもよい。
【0067】
ｔ１～ｔ５のテストパターンに対して、セルフテスト回路５は、正常の場合「Ｃ（Ａ ｏｐｅｎ）に対応した期待値ＥＶとして、（ＥＶ＿Ｅ，ＥＶ＿Ｇ，ＥＶ＿Ｆ，ＥＶ＿Ｈ）＝（Ｈレベル，Ｌレベル，Ｈレベル，Ｌレベル）を有している。セルフテスト回路５は、保持回路３３からレスポンス（Ｄ＿Ｅ，Ｄ＿Ｇ，Ｄ＿Ｆ，Ｄ＿Ｈ）＝（Ｌレベル，Ｌレベル，Ｌレベル，Ｌレベル）を受けた場合、制御信号Ｅ，Ｆに対する値が期待値と異なっていることから、入力端子ＴＭｉｎの電位Ａの状態が「ｓｔａｃｋ－ａｔ０」であると判定する。セルフテスト回路５は、保持回路３３からレスポンス（Ｄ＿Ｅ，Ｄ＿Ｇ，Ｄ＿Ｆ，Ｄ＿Ｈ）＝（Ｈレベル，Ｈレベル，Ｈレベル，Ｈレベル）を受けた場合、制御信号Ｇ，Ｈに対する値が期待値と異なっていることから、入力端子ＴＭｉｎの電位Ａの状態が「ｓｔａｃｋ－ａｔ１」であると判定する。セルフテスト回路５は、保持回路３３からレスポンス（Ｄ＿Ｅ，Ｄ＿Ｇ，Ｄ＿Ｆ，Ｄ＿Ｈ）＝（Ｈレベル，Ｌレベル，Ｈレベル，Ｌレベル）を受けた場合、各値が期待値と一致していることから、入力端子ＴＭｉｎの電位Ａの状態が、正常、「ｐｕｌｌ－ｕｐ」状態、「ｐｕｌｌ－ｄｏｗｎ」状態のいずれかであると判定する。
【0068】
なお、プルアップ抵抗成分・プルダウン抵抗成分の抵抗値が比較的高い場合、入力端子ＴＭｉｎの電位Ａの状態が、正常、「ｐｕｌｌ－ｕｐ」状態、「ｐｕｌｌ－ｄｏｗｎ」状態のいずれであるかは、次のｔ５～ｔ１３のテストパターンに対するレスポンスを見ることで判別可能である。
【0069】
ｔ５～ｔ１３のテストパターンは、いずれのスイッチもオフされる休止期間を間に入れながら制御信号Ｅ，Ｆ，Ｇ，Ｈを順次に相補的にアクティブレベルに切り替えるテストパターンであり、そのレスポンスを（Ｄ＿ＯＦＦ１，Ｄ＿Ｅ，Ｄ＿ＯＦＦ２，Ｄ＿Ｆ，Ｄ＿ＯＦＦ３，Ｄ＿Ｇ，Ｄ＿ＯＦＦ４，Ｄ＿Ｈ）と表すことにする。このテストパターンは、第１の駆動能力（Ｅ，Ｇ）とより低い第２の駆動能力（Ｆ，Ｈ）とを交互に切り替えながらＨレベルへのプルアップとＬレベルへのプルダウンとを順次に切り替えるテストパターンである。保持回路３３は、ノードＮＣの電位Ｃに応じた値を、ｔ６～ｔ１３のそれぞれの直前に保持してセルフテスト回路５へ供給してもよい。
【0070】
ｔ５～ｔ１３のテストパターンに対して、セルフテスト回路５は、正常の場合「Ｃ（Ａ ｏｐｅｎ）に対応した期待値ＥＶとして、（ＥＶ＿ＯＦＦ１，ＥＶ＿Ｅ，ＥＶ＿ＯＦＦ２，ＥＶ＿Ｆ，ＥＶ＿ＯＦＦ３，ＥＶ＿Ｇ，ＥＶ＿ＯＦＦ４，ＥＶ＿Ｈ）＝（Ｌレベル，Ｈレベル，Ｈレベル，Ｈレベル，Ｈレベル，Ｌレベル，Ｌレベル，Ｌレベル）を有している。セルフテスト回路５は、保持回路３３からレスポンス（Ｄ＿ＯＦＦ１，Ｄ＿Ｅ，Ｄ＿ＯＦＦ２，Ｄ＿Ｆ，Ｄ＿ＯＦＦ３，Ｄ＿Ｇ，Ｄ＿ＯＦＦ４，Ｄ＿Ｈ）＝（Ｈレベル，Ｈレベル，Ｈレベル，Ｈレベル，Ｈレベル，Ｌレベル，Ｈレベル，Ｌレベル）を受けた場合、ｔ５～ｔ６の休止期間に対する値（Ｄ＿ＯＦＦ１）、ｔ１１～ｔ１２の休止期間に対する値（Ｄ＿ＯＦＦ４）が期待値と異なっていることから、入力端子ＴＭｉｎの電位Ａの状態が「ｐｕｌｌ－ｕｐ」状態であると判定する。セルフテスト回路５は、保持回路３３からレスポンス（Ｄ＿ＯＦＦ１，Ｄ＿Ｅ，Ｄ＿ＯＦＦ２，Ｄ＿Ｆ，Ｄ＿ＯＦＦ３，Ｄ＿Ｇ，Ｄ＿ＯＦＦ４，Ｄ＿Ｈ）＝（Ｌレベル，Ｈレベル，Ｌレベル，Ｈレベル，Ｌレベル，Ｌレベル，Ｌレベル，Ｌレベル）を受けた場合、ｔ７～ｔ８の休止期間に対する値（Ｄ＿ＯＦＦ２）、ｔ９～ｔ１０の休止期間に対する値（Ｄ＿ＯＦＦ３）が期待値と異なっていることから、入力端子ＴＭｉｎの電位Ａの状態が「ｐｕｌｌ－ｄｏｗｎ」状態であると判定する。
【0071】
あるいは、プルアップ抵抗成分・プルダウン抵抗成分の抵抗値が比較的低い場合、入力端子ＴＭｉｎの電位Ａの状態が、正常、「ｐｕｌｌ－ｕｐ」状態、「ｐｕｌｌ－ｄｏｗｎ」状態のいずれであるかは、図６に示すようなテストパターンに対するレスポンスを見ることで判別可能である。入力端子ＴＭｉｎが比較的に低い抵抗値でプルアップ又はプルダウンされている場合は、トランジスタ駆動能力の違いにより、遅延時間に違いが生じやすい。この違いを検出する事により、入力端子ＴＭｉｎの電位Ａの状態を判別する。図６は、入力回路３に対する他のセルフテスト動作を示す図である。制御信号Ｅ，Ｆは、ローアクティブの信号であり、制御信号Ｇ，Ｈは、ハイアクティブの信号である。図６に示すセルフテスト動作においては、外部から入力端子ＴＭｉｎへの信号の入力が行われない。
【0072】
まず、図６で「Ｂ（Ａ ｏｐｅｎ）」「Ｃ（Ａ ｏｐｅｎ）」「Ｄ（Ａ ｏｐｅｎ）」と表記された正常である場合、次のような動作が行われる。
【0073】
タイミングｔ２１より前のタイミングにおいて、制御信号ＡＳ（図３参照）はアクティブレベルにして維持される。制御信号Ｅ，Ｆは、ノンアクティブレベル（Ｈレベル）に維持され、制御信号Ｇ，Ｈは、ノンアクティブレベル（Ｌレベル）に維持される。
【0074】
タイミングｔ２１において、制御信号Ｅは、選択的にアクティブレベル（Ｌレベル）にされ、スイッチ群３２におけるスイッチ３２１が選択的にオン状態になる。これにより、ノードＮＢが第１の駆動能力でプルアップされた状態になる。これにより、入力端子ＴＭｉｎの寄生容量３１３に電荷が充電され始める。
【0075】
タイミングｔ２２になると、ノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＨを超えるので、ノードＮＣの電位ＣがＬレベルからＨレベルに遷移する。
【0076】
それに応じて、タイミングｔ２３において、保持回路３３（フリップフロップ３３１）の出力値ＤがＬレベルからＨレベルに遷移する。
【0077】
タイミングｔ２５において、制御信号Ｅがノンアクティブレベル（Ｈレベル）にされ、制御信号Ｇが選択的にアクティブレベル（Ｈレベル）にされ、スイッチ３２２が選択的にオン状態になる。これにより、ノードＮＢのレベルが第１の駆動能力でプルダウンされた状態になる。これにより、入力端子ＴＭｉｎの寄生容量３１３から電荷が放電され始める。
【0078】
タイミングｔ２６になると、ノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＬを下回るので、ノードＮＣの電位ＣがＨレベルからＬレベルに遷移する。
【0079】
それに応じて、タイミングｔ２７において、保持回路３３（フリップフロップ３３１）の出力値ＤがＨレベルからＬレベルに遷移する。
【0080】
タイミングｔ２８において、制御信号Ｇがノンアクティブレベル（Ｌレベル）にされ、制御信号Ｆが選択的にアクティブレベル（Ｌレベル）にされ、スイッチ群３２におけるスイッチ３２３が選択的にオン状態になる。これにより、ノードＮＢの電位Ｂが第２の駆動能力でプルアップされた状態になる。これにより、第２の駆動能力（＜第１の駆動能力）で、入力端子ＴＭｉｎの寄生容量３１３に電荷が徐々に充電され始める。
【0081】
タイミングｔ３１において、ノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＨを超えるので、ノードＮＣの電位ＣがＬレベルからＨレベルに遷移する。
【0082】
それに応じて、タイミングｔ３２において、保持回路３３（フリップフロップ３３１）の出力値ＤがＬレベルからＨレベルに遷移する。
【0083】
タイミングｔ３４において、制御信号Ｆがノンアクティブレベル（Ｈレベル）にされ、制御信号Ｈが選択的にアクティブレベル（Ｈレベル）にされ、スイッチ群３２におけるスイッチ３２４が選択的にオン状態になる。これにより、ノードＮＢの電位Ｂが第２の駆動能力でプルダウンされた状態になる。これにより、第２の駆動能力（＜第１の駆動能力）で、入力端子ＴＭｉｎの寄生容量３１３から電荷が徐々に放電され始める。
【0084】
タイミングｔ３５になると、ノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＬを下回るので、ノードＮＣの電位がＨレベルからＬレベルに遷移する。
【0085】
それに応じて、タイミングｔ３６において、保持回路３３（フリップフロップ３３１）の出力値ＤがＨレベルからＬレベルに遷移する。
【0086】
タイミングｔ３７において、制御信号Ｈがノンアクティブレベル（Ｌレベル）にされ、スイッチ群３２における各スイッチ３２１～３２４がいずれもオフ状態になる。
【0087】
次に、入力端子ＴＭｉｎの電位Ａの状態が、プルダウン抵抗成分を介してＬレベル又はグランド電位にショートした故障状態の場合、図６に「Ｂ（Ａ ｐｕｌｌ－ｄｏｗｎ）」「Ｃ（Ａ ｐｕｌｌ－ｄｏｗｎ）」「Ｄ（Ａ ｐｕｌｌ－ｄｏｗｎ）」の波形で示されるように、正常な場合と次の点で異なる動作が行われる。
【0088】
タイミングｔ２８において、制御信号Ｇがノンアクティブレベル（Ｌレベル）にされ、制御信号Ｆが選択的にアクティブレベル（Ｌレベル）にされ、スイッチ群３２におけるスイッチ３２３が選択的にオン状態になる。これにより、ノードＮＢの電位Ｂが第２の駆動能力でプルアップされた状態になるが、入力端子ＴＭｉｎの電位Ａがプルダウン抵抗成分を介してＬレベルにプルダウンされているため、正常な場合「Ｂ（Ａ ｏｐｅｎ）」に比べて、ゆるやかな充電速度で入力端子ＴＭｉｎの寄生容量３１３に電荷が充電され始める。
【0089】
入力端子ＴＭｉｎへの電荷の充電速度が正常な場合「Ｂ（Ａ ｏｐｅｎ）」に比べてゆるやかであるため、タイミングｔ３１になってもノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＨを超えず、ノードＮＣの電位ＣがＬレベルに維持される。それに応じて、タイミングｔ３２になっても保持回路３３（フリップフロップ３３１）の出力値ＤがＬレベルに維持される。
【0090】
さらに、タイミングｔ３４になってもノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＨを超えず、ノードＮＣの電位ＣがＬレベルに維持される。それに応じて、タイミングｔ３６になっても保持回路３３（フリップフロップ３３１）の出力値ＤがＬレベルに維持される。
【0091】
タイミングｔ３４において、制御信号Ｆがノンアクティブレベル（Ｈレベル）にされ、制御信号Ｈが選択的にアクティブレベル（Ｈレベル）にされ、スイッチ群３２におけるスイッチ３２４が選択的にオン状態になる。これにより、ノードＮＢの電位Ｂが第２の駆動能力でプルダウンされた状態になる。これにより、入力端子ＴＭｉｎの寄生容量３１３から電荷が徐々に放電され始める。
【0092】
タイミングｔ３７において、制御信号Ｈがノンアクティブレベル（Ｌレベル）にされ、スイッチ群３２における各スイッチ３２１～３２４がいずれもオフ状態になる。
【0093】
すなわち、セルフテスト回路５は、「Ｄ（Ａ ｐｕｌｌ－ｄｏｗｎ）」の波形における一点鎖線で囲った部分にＨレベルの波形が現れないことから、入力端子ＴＭｉｎの電位Ａの状態が「ｐｕｌｌ－ｄｏｗｎ」の故障状態であると判別できる。
【0094】
次に、入力端子ＴＭｉｎの電位Ａの状態が、プルアップ抵抗成分を介してＨレベル又は電源電位にショートした故障状態の場合、図６に「Ｂ（Ａ ｐｕｌｌ－ｕｐ）」「Ｃ（Ａ ｐｕｌｌ－ｕｐ）」「Ｄ（Ａ ｐｕｌｌ－ｕｐ）」の波形で示されるように、正常な場合と次の点で異なる動作が行われる。
【0095】
タイミングｔ２８において、制御信号Ｇがノンアクティブレベル（Ｌレベル）にされ、制御信号Ｆが選択的にアクティブレベル（Ｌレベル）にされ、スイッチ群３２におけるスイッチ３２３が選択的にオン状態になる。これにより、ノードＮＢの電位Ｂが第２の駆動能力でプルアップされた状態になるが、入力端子ＴＭｉｎの電位Ａがプルアップ抵抗成分を介してＨレベルにプルアップされているため、正常な場合「Ｂ（Ａ ｏｐｅｎ）」に比べて、急峻な充電速度で入力端子ＴＭｉｎの寄生容量３１３に電荷が充電され始める。
【0096】
入力端子ＴＭｉｎへの電荷の充電速度が正常な場合「Ｂ（Ａ ｏｐｅｎ）」に比べて急峻であるため、タイミングｔ２９になると、ノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＨを超え、ノードＮＣの電位ＣがＬレベルからＨレベルに遷移する。すなわち、正常な場合「Ｂ（Ａ ｏｐｅｎ）」のタイミングｔ３１より早いタイミングｔ２９でノードＮＣの電位ＣがＬレベルからＨレベルに遷移する。
【0097】
それに応じて、タイミングｔ３０において、保持回路３３（フリップフロップ３３１）の出力値ＤがＬレベルからＨレベルに遷移する。
【0098】
タイミングｔ３４において、制御信号Ｆがノンアクティブレベル（Ｈレベル）にされ、制御信号Ｈが選択的にアクティブレベル（Ｈレベル）にされ、スイッチ群３２におけるスイッチ３２４が選択的にオン状態になる。これにより、ノードＮＢの電位Ｂが第２の駆動能力でプルダウンされた状態になるが、入力端子ＴＭｉｎの電位Ａがプルアップ抵抗成分を介してＨレベルにプルアップされているため、正常な場合「Ｂ（Ａ ｏｐｅｎ）」に比べて、ゆるやかな放電速度で入力端子ＴＭｉｎの寄生容量３１３から電荷が放電され始める。
【0099】
入力端子ＴＭｉｎからの電荷の放電速度が正常な場合「Ｂ（Ａ ｏｐｅｎ）」に比べてゆるやかであるため、タイミングｔ３５になってもノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＬを下回らず、ノードＮＣの電位ＣがＨレベルに維持される。それに応じて、タイミングｔ３６になっても保持回路３３（フリップフロップ３３１）の出力値ＤがＨレベルに維持される。
【0100】
さらに、タイミングｔ３７になってもノードＮＢの電位Ｂが入力バッファ３１２の閾値ＶＬを下回らず、ノードＮＣの電位ＣがＨレベルに維持される。また、保持回路３３（フリップフロップ３３１）の出力値ＤがＨレベルに維持される。
【0101】
タイミングｔ３７において、制御信号Ｈがノンアクティブレベル（Ｌレベル）にされ、スイッチ群３２における各スイッチ３２１～３２４がいずれもオフ状態になる。
【0102】
すなわち、セルフテスト回路５は、「Ｄ（Ａ ｐｕｌｌ－ｕｐ）」の波形における一点鎖線で囲った部分にＬレベルの波形が現れないことから、入力端子ＴＭｉｎの電位Ａの状態が「ｐｕｌｌ－ｕｐ」の故障状態であると判別できる。
【0103】
あるいは、プルアップ抵抗成分・プルダウン抵抗成分の抵抗値が比較的低い場合、入力端子ＴＭｉｎの電位Ａの状態が、正常、「ｐｕｌｌ－ｕｐ」状態、「ｐｕｌｌ－ｄｏｗｎ」状態のいずれであるかは、図７に示すようにテストパターンに対する遷移時間を見ることで判別可能である。入力端子ＴＭｉｎが比較的低い抵抗値でプルアップ又はプルダウンされている場合は、トランジスタ駆動能力の違いにより、波形の遷移時間に違いが生じやすい。セルフテスト回路５は、遷移時間の違いを検出する事により、入力端子ＴＭｉｎの電位Ａの状態を判別する。
【0104】
図７では、入力回路３に対する他のセルフテスト動作を示す図であり、図６に示すノードＮＢの電位Ｂの波形における立ち上がり遷移を保持回路３３の出力値Ｄのレベルの遷移により間接的に把握して、波形の立ち上がり遷移時間をテストする場合を例示している。図７では、制御信号Ｅ～Ｈについて図６と同様の波形が示され、電位Ｂ、電位Ｃの波形は図示が省略されているが図６と同様であり、タイミングの部材番号は図６と同じｔ２１～ｔ３７が用いられている。なお、波形の立ち下がり遷移時間のテストも、波形の立ち上がり遷移時間のテストと同様に行うことができる。図７に示すセルフテスト動作においては、外部から入力端子ＴＭｉｎへの信号の入力が行われない。
【0105】
まず、図７で「Ｄ（Ａ ｏｐｅｎ）」と表記された正常である場合、次のような動作が行われる。
【0106】
タイミングｔ２１において、セルフテスト回路５は、制御信号Ｅを選択的にアクティブレベル（Ｌレベル）にするとともに、カウント開始信号ｓｔａｒｔをアクティブにしてカウンタによるクロック数のカウント動作をスタートさせる。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２１により第１の駆動能力でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を開始する。
【0107】
タイミングｔ２３において、セルフテスト回路５は、保持回路３３の出力値ＤがＬレベルからＨレベルへ遷移したことに応じて、カウント停止信号ｃｏｍｐａｒｅをアクティブにしてカウンタによるカウント動作を停止し、カウンタのカウント数＝０ｘ０１を保持する。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２１により第１の駆動能力でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を終了し、計測結果（立ち上がり遷移時間＝１クロック）を得る。
【0108】
タイミングｔ２４において、セルフテスト回路５は、カウンタのカウント数０ｘ０１が期待値０ｘ０１と一致しているので、判定信号Ｊｕｄｇｅｍｅｎｔをアクティブにして出力する。セルフテスト回路５は、カウンタのカウント数をリセットする。
【0109】
タイミングｔ２８において、セルフテスト回路５は、制御信号Ｆを選択的にアクティブレベル（Ｌレベル）にするとともに、カウント開始信号ｓｔａｒｔをアクティブにしてカウンタによるクロック数のカウント動作をスタートさせる。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２３により第２の駆動能力（＜第１の駆動能力）でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を開始する。
【0110】
タイミングｔ３２において、セルフテスト回路５は、保持回路３３の出力値ＤがＬレベルからＨレベルへ遷移したことに応じて、カウント停止信号ｃｏｍｐａｒｅをアクティブにしてカウンタによるカウント動作を停止し、カウンタのカウント数＝０ｘ０７を保持する。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２１により第２の駆動能力でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を終了し、計測結果（立ち上がり遷移時間＝７クロック）を得る。
【0111】
タイミングｔ３３において、セルフテスト回路５は、カウンタのカウント数０ｘ０７が期待値０ｘ０７と一致しているので、判定信号Ｊｕｄｇｅｍｅｎｔをアクティブにして出力する。セルフテスト回路５は、カウンタのカウント数をリセットする。
【0112】
次に、入力端子ＴＭｉｎの電位Ａの状態が、プルダウン抵抗成分を介してＬレベル又はグランド電位にショートした故障状態の場合、図７に「Ｄ（Ａ ｐｕｌｌ－ｄｏｗｎ）」の波形で示されるように、正常な場合と次の点で異なる動作が行われる。
【0113】
タイミングｔ２８において、セルフテスト回路５は、制御信号Ｆを選択的にアクティブレベル（Ｌレベル）にするとともに、カウント開始信号ｓｔａｒｔをアクティブにしてカウンタによるクロック数のカウント動作をスタートさせる。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２３により第２の駆動能力（＜第１の駆動能力）でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を開始する。
【0114】
タイミングｔ３４において、セルフテスト回路５は、制御信号Ｆをアクティブレベルに維持する期間が終了することに応じて、カウント停止信号ｃｏｍｐａｒｅをアクティブにしてカウンタによるカウント動作を停止し、カウンタのカウント数＝０ｘ０Ｅを保持する。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２４により第２の駆動能力でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を終了し、計測結果（立ち上がり遷移時間＝１５クロック）を得る。
【0115】
タイミングｔ３４において、セルフテスト回路５は、カウンタのカウント数０ｘ０Ｅが期待値０ｘ０７と一致しないので、判定信号Ｊｕｄｇｅｍｅｎｔをノンアクティブに維持して出力する。セルフテスト回路５は、カウンタのカウント数をリセットする。
【0116】
すなわち、制御信号Ｆがアクティブレベルに維持される期間（タイミングｔ２８～ｔ３４の期間）内にアクティブな判定信号Ｊｕｄｇｅｍｅｎｔが出力されないことで、故障が発生したことが示される。
【0117】
なお、セルフテスト回路５は、タイミングｔ３４において、カウンタのカウント数０ｘ０Ｅが期待値０ｘ０７より大きいことに応じて、「ｐｕｌｌ－ｄｏｗｎ」状態であることを示す判定信号Ｊｕｄｇｅｍｅｎｔ（例えば、３クロック期間でＨレベル、Ｌレベル、Ｈレベルとなるパターン）を出力してもよい。
【0118】
次に、入力端子ＴＭｉｎの電位Ａの状態が、プルアップ抵抗成分を介してＨレベル又は電源電位にショートした故障状態の場合、図７に「Ｄ（Ａ ｐｕｌｌ－ｕｐ）」の波形で示されるように、正常な場合と次の点で異なる動作が行われる。
【0119】
タイミングｔ２８において、セルフテスト回路５は、制御信号Ｆを選択的にアクティブレベル（Ｌレベル）にするとともに、カウント開始信号ｓｔａｒｔをアクティブにしてカウンタによるクロック数のカウント動作をスタートさせる。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２３により第２の駆動能力（＜第１の駆動能力）でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を開始する。
【0120】
タイミングｔ３０において、セルフテスト回路５は、保持回路３３の出力値ＤがＬレベルからＨレベルへ遷移したことに応じて、カウント停止信号ｃｏｍｐａｒｅをアクティブにしてカウンタによるカウント動作を停止し、カウンタのカウント数＝０ｘ０５を保持する。すなわち、入力端子ＴＭｉｎの電位Ａをスイッチ３２１により第２の駆動能力でＨレベルにプルアップしながら、ノードＮＢの電位Ｂの波形の立ち上がり遷移時間の計測を終了し、計測結果（立ち上がり遷移時間＝５クロック）を得る。
【0121】
タイミングｔ３８において、セルフテスト回路５は、カウンタのカウント数０ｘ０５が期待値０ｘ０７と一致しないので、判定信号Ｊｕｄｇｅｍｅｎｔをノンアクティブに維持して出力する。セルフテスト回路５は、カウンタのカウント数をリセットする。
【0122】
すなわち、制御信号Ｆがアクティブレベルに維持される期間（タイミングｔ２８～ｔ３４の期間）内にアクティブな判定信号Ｊｕｄｇｅｍｅｎｔが出力されないことで、故障が発生したことが示される。
【0123】
なお、セルフテスト回路５は、タイミングｔ３８において、カウンタのカウント数０ｘ０５が期待値０ｘ０７より小さいことに応じて、「ｐｕｌｌ－ｕｐ」状態であることを示す判定信号Ｊｕｄｇｅｍｅｎｔ（例えば、５クロック期間でＨレベル、Ｌレベル、Ｈレベル、Ｌレベル、Ｈレベルとなるパターン）を出力してもよい。
【0124】
なお、セルフテスト回路５は、クロック数の期待値を複数として、判定対象の値がある幅の範囲内であれば一致信号を出力して故障なしと判定することもできる。例えば、タイミングｔ２８～ｔ３２の期間について、正常な場合のクロック数が０ｘ０７であるが、期待値が０ｘ０６，０ｘ０７，０ｘ０８とされてもよい。この場合、クロック数が０ｘ０６～０ｘ０８の範囲内であれば、故障なしと判定される。図７の例では、「Ｄ（Ａ ｐｕｌｌ－ｄｏｎｗ）」の場合に、タイミングｔ２８～ｔ３４のクロック数０ｘ０Ｅが０ｘ０６～０ｘ０８の範囲を大きい側に外れているので、「ｐｕｌｌ－ｄｏｎｗ」の故障状態であると判別され得る。「Ｄ（Ａ ｐｕｌｌ－ｕｐ）」の場合に、タイミングｔ２８～ｔ３０のクロック数０ｘ０５が０ｘ０６～０ｘ０８の範囲を小さい側に外れているので、「ｐｕｌｌ－ｕｐ」の故障状態がそれぞれ判別され得る。
【0125】
以上のように、本実施形態では、半導体装置１において、入力回路３内におけるテスト対象回路３１とセルフテスト回路５との間にスイッチ群３２と保持回路３３とを設ける。スイッチ群３２は、駆動能力の異なる複数のスイッチ３２１～３２４を含む。セルフテスト回路５は、第１の駆動能力を有するスイッチ３２１，３２２と第２の駆動能力を有するスイッチ３２３，３２４とを順次にオン・オフさせるテストパターンをスイッチ群３２へ供給する。これにより、テスト対象回路３１における端子に対する電荷の充電速度及び／又は放電速度を変えるなど、テスト対象回路３１にその回路動作をアナログ的に変化させるテストパターンを供給できる。また、セルフテスト回路５は、第１の駆動能力で供給されたテストパターンに対する比較結果と第２の駆動能力で供給されたテストパターンに対する比較結果との組み合わせなどに応じて、端子の状態などの回路状態について故障の有無及びその状態を判定できる。したがって、入力回路３の回路状態をアナログ的にテストできる。
【0126】
なお、セルフテスト回路５は、入力回路３にノンアクティブレベルの制御信号ＡＳを供給してアナログスイッチ３１１をオフ状態に維持しながら、図５～図７に示すセルフテスト動作を行ってもよい。これにより、セルフテスト回路５は、アナログスイッチ３１１をオン状態に維持した場合のテスト結果とアナログスイッチ３１１をオフ状態に維持した場合のテスト結果とを比較することで、故障が入力回路３内の端子ＴＭｉｎの状態に起因するのか否かを判定できる。また、セルフテスト回路５は、入力回路３内の端子ＴＭｉｎの状態のテストに代えて、入力回路３内のノードＮＢ及び入力バッファ３１２の状態のテストを行うことができる。また、アナログスイッチ３１１をオフ状態に維持するテストを行わない場合、各入力回路３は、アナログスイッチ３１１が省略された構成であってもよい。
【0127】
各入力回路３は、入力バッファ３１２が省略された構成であってもよい。この場合、図５～図７に示すセルフテスト動作において、入力回路３内のノードＮＢの電位Ｂが保持回路３３（フリップフロップ３３１）で保持され、セルフテスト回路５は、その値Ｄを取得して期待値と比較して判定を行ってもよい。
【0128】
セルフテスト回路５は、半導体装置１の起動タイミングにおいて、セルフテスト動作を行ってもよいし、指定されたタイミングにおいて、セルフテスト動作を行ってもよい。指定されたタイミングは、例えば、回路ブロック２のアイドリング状態が所定時間以上継続したことなどに応じて、半導体装置１により、動作モードを主機能回路モードからセルフテストモードに切り替えることを指示する制御信号が供給されるタイミングである。
【0129】
また、本実施形態では、回路ブロックの主機能回路動作のアイドリング期間等にセルフテストを行う場合を例に説明したが、外部のＭＰＵ（ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）から、動作モードを主機能回路モードからセルフテストモードに切り替える制御信号が入力されるタイミングでセルフテストを行うように構成してもよい。さらに、本実施形態では、セルフテストの判定結果を出力回路４経由で外部に出力する場合を例に説明したが、ＭＰＵに出力するように構成してもよい。
【0130】
（実施形態の第１の変形例）
また、検査対象の回路が出力回路４である場合、出力回路４は、図８に示すように構成され得る。図８は、実施形態の第１の変形例における検査対象の回路としての出力回路４の構成を示す図である。
また、検査対象の回路が出力回路４である場合、出力回路４は、図８に示すように構成され得る。図８は、実施形態の第１の変形例における検査対象の回路としての出力回路４の構成を示す図である。
【0131】
出力回路４は、テスト対象回路４１、スイッチ群４２、及び保持回路４３を有する。スイッチ群４２は、テスト対象回路４１とセルフテスト回路５との間に電気的に接続され、セルフテスト回路５からの入力インタフェースとして機能する。保持回路４３は、テスト対象回路４１とセルフテスト回路５との間に電気的に接続され、セルフテスト回路５への出力インタフェースとして機能する。テスト対象回路４１は、出力端子ＴＭｏｕｔ、アナログスイッチ４１１、出力バッファ４１２を有する。出力端子ＴＭｏｕｔは、グランド電位との間に寄生容量４１３を有する。アナログスイッチ４１１は、出力端子ＴＭｏｕｔとノードＮＢ’ （第１のノード）との間に電気的に接続され、制御信号ＡＳ’に応じてオン・オフする。出力バッファ４１２は、ノードＮＢ’に電気的に接続されている。
【0132】
スイッチ群４２は、その一部が出力バッファ４１２の一部と兼用されている。スイッチ群４２は、複数のスイッチ４２１～４２４を有し、スイッチ４２１，４２２が第１の駆動能力を有し、スイッチ４２３，４２４が第２の駆動能力（＜第１の駆動能力）を有する。
【0133】
例えば、スイッチ４２１，４２２，４２３，４２４は、それぞれ、ＰＭＯＳトランジスタＰＭ１１、ＮＭＯＳトランジスタＮＭ１１、ＰＭＯＳトランジスタＰＭ１２、ＮＭＯＳトランジスタＮＭ１２を含む。出力バッファ４１２は、ＰＭＯＳトランジスタＰＭ１１、ＮＭＯＳトランジスタＮＭ１１、ＰＭＯＳトランジスタＰＭ２１、ＮＭＯＳトランジスタＮＭ２１を含む。すなわち、ＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１がスイッチ群４２と出力バッファ４１２とで兼用されている。
【0134】
出力バッファ４１２において、ＰＭＯＳトランジスタＰＭ２１及びＮＭＯＳトランジスタＮＭ２１は、インバータ接続され、ゲートが入力ノードＮｉｎに共通接続され、ドレインがノードＮＢ’に共通接続されている。入力ノードＮｉｎには、セレクタ２２（図２参照）の出力ノードに電気的に接続されている。
【0135】
出力バッファ４１２及びスイッチ群４２において、ＰＭＯＳトランジスタＰＭ１１は、ＰＭＯＳトランジスタＰＭ２１のソースと電源電位との間に電気的に接続され、ゲートで制御信号Ｅ’を受ける。ＮＭＯＳトランジスタＮＭ１１は、ＮＭＯＳトランジスタＮＭ２１のソースとグランド電位との間に電気的に接続され、ゲートで制御信号Ｇ’を受ける。ＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１は、それぞれ、第１の駆動能力に対応したディメンジョンＤ１，Ｄ１１を有する。
【0136】
スイッチ群４２において、ＰＭＯＳトランジスタＰＭ１２は、ノードＮＢ’と電源電位との間に電気的に接続され、ゲートで制御信号Ｆ’を受ける。ＮＭＯＳトランジスタＮＭ１２は、ノードＮＢ’とグランド電位との間に電気的に接続され、ゲートで制御信号Ｈ’を受ける。ＰＭＯＳトランジスタＰＭ１２及びＮＭＯＳトランジスタＮＭ１２は、それぞれ、第２の駆動能力に対応したディメンジョンＤ２（＜Ｄ１），Ｄ１２（＜Ｄ１１）を有する。
【0137】
保持回路４３において、バッファ４３２は、バッファ３１２（図３参照）と同様に動作し、ノードＮＢ’の電位Ｂが閾値ＶＨをより低いレベルから超えると、その出力がＬレベルからＨレベルへ遷移し、ノードＮＢ’の電位Ｂが閾値ＶＬをより高いレベルから下回ると、その出力がＨレベルからＬレベルへ遷移する。フリップフロップ４３１は、フリップフロップ３３１（図３参照）と同様である。
【0138】
図２に示すセルフテスト回路５は、セルフテストモードにおいて、制御回路５１から、アクティブレベルの制御信号ＡＳ１’の信号を出力回路４のスイッチ群４２へ供給するとともに、制御信号Ｅ＊’，Ｆ＊’，Ｇ＊’，Ｈ＊’の信号をテストパターンとして出力回路４のスイッチ群４２へ供給する。セルフテスト回路５は、テストパターンに対して、図８に示す保持回路４３からレスポンスの値を受け、レスポンスの値を期待値と比較し、比較結果に応じて、出力回路４における端子の状態などの回路状態について故障の有無及びその状態を判定できる。例えば、セルフテスト回路５は、出力回路４に対しても、図５～図７に示すようなセルフテスト動作を行うことができる。図５～図７に示す制御信号Ｅ，Ｆ，Ｇ，Ｈは、図８に示すＥ’，Ｆ’，Ｇ’，Ｈ’に対応している。
【0139】
入力回路３に対する図５～図７のセルフテスト動作においては入力回路３への信号の入力がなされないが、出力回路４に対する図５～図７のセルフテスト動作では、セルフテスト回路５は、出力回路４へ入力される信号Ｋについても制御を行う。すなわち、セルフテスト回路５は、出力回路４については、主機能回路モードとセルフテストモードとそれぞれ状況に合わせて制御信号Ｅ’，Ｇ’と信号Ｋとを適切に制御する。
【0140】
セルフテスト回路５は、主機能回路モードにおいて、制御信号Ｅ’をＬレベル、制御信号Ｇ’をＨレベルとするとき、信号Ｋを主機能回路２１（図２参照）からの信号入力とする。セルフテスト回路５は、セルフテストモードにおいて、制御信号Ｅ’をアクティブレベル（Ｌレベル）にするときは信号ＫをＬレベルにし、制御信号Ｇ’をアクティブレベル（Ｈレベル）にするときは信号ＫをＨレベルにする。セルフテスト回路５は、セルフテストモードにおいて、制御信号Ｆ’をアクティブレベル（Ｌレベル）にするか制御信号Ｈ’をアクティブレベル（Ｈレベル）にするとき、ハイインピーダンスとなるように制御信号Ｅ’をＨレベル、制御信号Ｇ’をＬレベルとし、信号Ｋを任意のレベル（ｄｏｎ’ｔ ｃａｒｅ）とする。
【0141】
なお、セルフテスト回路５は、出力回路４にノンアクティブレベルの制御信号ＡＳ’を供給してアナログスイッチ４１１をオフ状態に維持しながら、図５～図７に示すセルフテスト動作を行ってもよい。これにより、セルフテスト回路５は、アナログスイッチ４１１をオン状態に維持した場合のテスト結果とアナログスイッチ４１１をオフ状態に維持した場合のテスト結果とを比較することで、故障が出力回路４内の端子ＴＭｏｕｔの状態に起因するのか否かを判定できる。また、セルフテスト回路５は、出力回路４内の端子ＴＭｏｕｔの状態のテストに代えて、出力回路４内のノードＮＢ’及び出力バッファ４１２の状態のテストを行うことができる。また、アナログスイッチ４１１をオフ状態に維持するテストを行わない場合、各出力回路４は、アナログスイッチ４１１が省略された構成であってもよい。
【0142】
各出力回路４は、出力バッファ４１２におけるＰＭＯＳトランジスタＰＭ２１、ＮＭＯＳトランジスタＮＭ２１が省略されて構成であってもよく、さらに、保持回路４３におけるバッファ４３２が省略された構成であってもよい。この場合、セルフテスト回路５は、図５～図７に示すセルフテスト動作において、出力回路４内のノードＮＢ’の電位Ｂが保持回路４３（フリップフロップ４３１）で保持された値Ｄを期待値と比較して判定を行ってもよい。
【0143】
（実施形態の第２の変形例）
あるいは、セルフテスト回路５は、図９に示すように、隣接して配される複数の入力回路間の状態についてのテストを行ってもよい。図９は、実施形態の第２の変形例における隣接して配される複数の入力回路に対するセルフテスト動作を示す図である。
あるいは、セルフテスト回路５は、図９に示すように、隣接して配される複数の入力回路間の状態についてのテストを行ってもよい。図９は、実施形態の第２の変形例における隣接して配される複数の入力回路に対するセルフテスト動作を示す図である。
【0144】
例えば、回路ブロック２における複数の入力回路３－１～３－３が隣接して配されている場合、セルフテスト回路５は、複数の入力回路３－１～３－３に順次にテストパターンＥ，Ｆ，Ｇ，Ｈを供給し、そのレスポンスＤを取得する。
【0145】
図９（ａ）に示すセルフテスト動作では、セルフテスト回路５は、制御信号Ｅ１，Ｆ１，Ｇ１，Ｈ１の少なくともいずれかがアクティブレベルになるテストパターンを入力回路３－１のスイッチ群３２へ供給する。それとともに、セルフテスト回路５は、ノンアクティブレベルに維持された制御信号Ｅ２，Ｆ２，Ｇ２，Ｈ２を入力回路３－２のスイッチ群３２へ供給し、ノンアクティブレベルに維持された制御信号Ｅ３，Ｆ３，Ｇ３，Ｈ３を入力回路３－３のスイッチ群３２へ供給する。入力回路３－１のスイッチ群３２の各スイッチ３２１～３２４は、テストパターンに応じてオン・オフし、他の入力回路３－２，３－３のスイッチ群３２の各スイッチ３２１～３２４は、いずれもオフ固定である。
【0146】
このとき、入力回路３－１，３－２の入力端子ＴＭｉｎ間でショートしていなければ、セルフテスト回路５は、テストパターンに応じたレスポンスの値Ｄを、入力回路３－１の保持回路３３から受けるが、他の入力回路３－２，３－３の保持回路３３からは受けないはずである。
【0147】
しかし、図９（ａ）に点線の矢印で示すように、入力回路３－１の入力端子ＴＭｉｎと入力回路３－２の入力端子ＴＭｉｎとがショートしていると、そのショートの経路を介してテストパターンが入力回路３－２へ伝達される。セルフテスト回路５は、レスポンスの値Ｄ１，Ｄ２，Ｄ３をそれぞれ期待値ＥＶと比較する。セルフテスト回路５は、レスポンスの値Ｄ２が期待値ＥＶと一致せず、テストパターンを供給していない入力回路３－２からもレスポンスの値Ｄ１と同じレスポンスが得られるため、入力回路３－１の入力端子ＴＭｉｎと入力回路３－２の入力端子ＴＭｉｎとがショートしていると判定する。
【0148】
図９（ｂ）に示すセルフテスト動作では、セルフテスト回路５は、制御信号Ｅ２，Ｆ２，Ｇ２，Ｈ２の少なくともいずれかがアクティブレベルになるテストパターンを入力回路３－２のスイッチ群３２へ供給する。それとともに、セルフテスト回路５は、ノンアクティブレベルに維持された制御信号Ｅ１，Ｆ１，Ｇ１，Ｈ１を入力回路３－１のスイッチ群３２へ供給し、ノンアクティブレベルに維持された制御信号Ｅ３，Ｆ３，Ｇ３，Ｈ３を入力回路３－３のスイッチ群３２へ供給する。入力回路３－２のスイッチ群３２の各スイッチ３２１～３２４は、テストパターンに応じてオン・オフし、他の入力回路３－１，３－３のスイッチ群３２の各スイッチ３２１～３２４は、いずれもオフ固定である。
【0149】
このとき、入力回路３－１，３－２の入力端子ＴＭｉｎ間でショートしていなければ、セルフテスト回路５は、テストパターンに応じたレスポンスの値Ｄを、入力回路３－２の保持回路３３から受けるが、他の入力回路３－１，３－３の保持回路３３からは受けないはずである。
【0150】
しかし、図９（ｂ）に点線の矢印で示すように、入力回路３－１の入力端子ＴＭｉｎと入力回路３－２の入力端子ＴＭｉｎとがショートしていると、そのショートの経路を介してテストパターンが入力回路３－１へ伝達される。セルフテスト回路５は、レスポンスの値Ｄ１，Ｄ２，Ｄ３をそれぞれ期待値ＥＶと比較する。セルフテスト回路５は、レスポンスの値Ｄ１が期待値ＥＶと一致せず、テストパターンを供給していない入力回路３－１からもレスポンスの値Ｄ２と同じレスポンスが得られるため、入力回路３－１の入力端子ＴＭｉｎと入力回路３－２の入力端子ＴＭｉｎとがショートしていると判定する。
【0151】
図９（ｃ）に示すセルフテスト動作では、セルフテスト回路５は、制御信号Ｅ３，Ｆ３，Ｇ３，Ｈ３の少なくともいずれかがアクティブレベルになるテストパターンを入力回路３－３のスイッチ群３２へ供給する。それとともに、セルフテスト回路５は、ノンアクティブレベルに維持された制御信号Ｅ１，Ｆ１，Ｇ１，Ｈ１を入力回路３－１のスイッチ群３２へ供給し、ノンアクティブレベルに維持された制御信号Ｅ２，Ｆ２，Ｇ２，Ｈ２を入力回路３－２のスイッチ群３２へ供給する。入力回路３－３のスイッチ群３２の各スイッチ３２１～３２４は、テストパターンに応じてオン・オフし、他の入力回路３－１，３－２のスイッチ群３２の各スイッチ３２１～３２４は、いずれもオフ固定である。
【0152】
このとき、入力回路３－２，３－３の入力端子ＴＭｉｎ間でショートしていなければ、セルフテスト回路５は、テストパターンに応じたレスポンスの値Ｄを、入力回路３－３の保持回路３３から受けるが、他の入力回路３－１，３－２の保持回路３３からは受けないはずである。
【0153】
図９（ｃ）に示すように、入力回路３－２の入力端子ＴＭｉｎと入力回路３－３の入力端子ＴＭｉｎとがショートしていないため、テストパターンが入力回路３－２へ伝達されない。セルフテスト回路５は、レスポンスの値Ｄ１，Ｄ２，Ｄ３をそれぞれ期待値ＥＶと比較する。セルフテスト回路５は、レスポンスの値Ｄ３が期待値ＥＶと一致すれば、テストパターンを供給していない入力回路からは期待するレスポンスが得られており、入力回路３－２，３－３の入力端子ＴＭｉｎ間がショートしていないと判定する。
【0154】
【0155】
このように、セルフテスト回路５は、互いに隣接して配される複数の検査対象の回路（例えば、複数の入力回路３）のうち１つの検査対象の回路にテストパターンを供給し他の検査対象の回路にテストパターンを供給しない状態で複数の検査対象の回路からのレスポンスを見ることで、隣接する端子間等の隣接する検査対象回路間の状態についてテストすることができる。
【0156】
（実施形態の第３の変形例）
あるいは、検査対象の回路は、図１０に示すように、より中間的なレベルについてテスト可能であってもよい。図１０は、実施形態の第３の変形例における構成を示す図であり、検査対象の回路が入力回路３である場合が例示されている。入力回路３は、コンパレータ３４、コンパレータ３５、及びアナログスイッチ３６を有する。コンパレータ３４は、非反転入力ノード（＋）が参照電圧ＶＬＬに電気的に接続され、反転入力ノード（－）がアナログスイッチ３６を介してノードＮＢに電気的に接続されている。参照電圧ＶＬＬは、入力バッファ３１２のＬレベルの閾値ＶＬとグランド電位との間のレベルを有する。コンパレータ３４は、ノードＮＢの電位Ｂが参照電圧ＶＬＬを下回った場合にＨレベルの比較結果Ｃ－１を出力し、ノードＮＢの電位Ｂが参照電圧ＶＬＬを超えた場合にＬレベルの比較結果Ｃ－１を出力する。
あるいは、検査対象の回路は、図１０に示すように、より中間的なレベルについてテスト可能であってもよい。図１０は、実施形態の第３の変形例における構成を示す図であり、検査対象の回路が入力回路３である場合が例示されている。入力回路３は、コンパレータ３４、コンパレータ３５、及びアナログスイッチ３６を有する。コンパレータ３４は、非反転入力ノード（＋）が参照電圧ＶＬＬに電気的に接続され、反転入力ノード（－）がアナログスイッチ３６を介してノードＮＢに電気的に接続されている。参照電圧ＶＬＬは、入力バッファ３１２のＬレベルの閾値ＶＬとグランド電位との間のレベルを有する。コンパレータ３４は、ノードＮＢの電位Ｂが参照電圧ＶＬＬを下回った場合にＨレベルの比較結果Ｃ－１を出力し、ノードＮＢの電位Ｂが参照電圧ＶＬＬを超えた場合にＬレベルの比較結果Ｃ－１を出力する。
【0157】
コンパレータ３５は、非反転入力ノード（＋）がアナログスイッチ３６を介してノードＮＢに電気的に接続され、反転入力ノード（－）が参照電圧ＶＨＨに電気的に接続されている。参照電圧ＶＨＨは、入力バッファ３１２のＨレベルの閾値ＶＨと電源電位との間のレベルを有する。コンパレータ３４は、ノードＮＢの電位Ｂが参照電圧ＶＨＨを超えた場合にＨレベルの比較結果Ｃ－２を出力し、ノードＮＢの電位Ｂが参照電圧ＶＨＨを下回った場合にＬレベルの比較結果Ｃ－２を出力する。
【0158】
アナログスイッチ３６は、ノードＮＢとコンパレータ３４，３５との間に電気的に接続されている。アナログスイッチ３６は、アクティブレベルの制御信号ＡＳ２を受けた際にノードＮＢとコンパレータ３４，３５とを電気的に接続し、ノンアクティブレベルの制御信号ＡＳ２を受けた際にノードＮＢとコンパレータ３４，３５とを電気的に遮断する。
【0159】
また、プルアップ抵抗成分・プルダウン抵抗成分の抵抗値が比較的低い場合、入力端子ＴＭｉｎの電位Ａの状態が、正常、「ｐｕｌｌ－ｕｐ」状態、「ｐｕｌｌ－ｄｏｗｎ」状態のいずれであるかは、図１１に示すようなテストパターンに対するレスポンスを見ることで判別可能である。図１１では、制御信号Ｅ～Ｈについて図６と同様の波形が示され、電位Ｂ、電位Ｃの波形は図６と同様であり、タイミングの部材番号は図６と同じｔ２１～ｔ３７が用いられている。なお、波形の立ち下がり遷移時間のテストも、波形の立ち上がり遷移時間のテストと同様に行うことができる。図１１に示すセルフテスト動作においては、外部から入力端子ＴＭｉｎへの信号の入力が行われない。
【0160】
【0161】
タイミングｔ２１より前のタイミングにおいて、制御信号ＡＳ，ＡＳ２はアクティブレベルにして維持される。制御信号Ｅ，Ｆは、ノンアクティブレベル（Ｈレベル）に維持され、制御信号Ｇ，Ｈは、ノンアクティブレベル（Ｌレベル）に維持される。
【0162】
タイミングｔ４１において、ノードＮＢの電位Ｂが参照電圧ＶＨＨを超えるので、コンパレータ３５の比較結果Ｃ－２がＬレベルからＨレベルに遷移する。
【0163】
タイミングｔ４２において、ノードＮＢの電位Ｂが参照電圧ＶＨＨを下回るので、コンパレータ３５の比較結果Ｃ－２がＨレベルからＬレベルに遷移する。
【0164】
タイミングｔ４３において、ノードＮＢの電位Ｂが参照電圧ＶＬＬを下回るので、コンパレータ３４の比較結果Ｃ－１がＬレベルからＨレベルに遷移する。
【0165】
タイミングｔ４５において、ノードＮＢの電位Ｂが参照電圧ＶＬＬを超えるので、コンパレータ３４の比較結果Ｃ－１がＨレベルからＬレベルに遷移する。
【0166】
タイミングｔ５０において、ノードＮＢの電位Ｂが参照電圧ＶＬＬを下回るので、コンパレータ３４の比較結果Ｃ－１がＬレベルからＨレベルに遷移する。
【0167】
次に、入力端子ＴＭｉｎの電位Ａの状態が、プルダウン抵抗成分を介してＬレベル又はグランド電位にショートした故障状態の場合、図１１に「Ｃ（Ａ ｐｕｌｌ－ｄｏｗｎ）」「Ｃ－１（Ａ ｐｕｌｌ－ｄｏｗｎ）」「Ｃ－２（Ａ ｐｕｌｌ－ｄｏｗｎ）」の波形で示されるように、正常な場合と次の点で異なる動作が行われる。
【0168】
タイミングｔ２８において、ゆるやかな充電速度で入力端子ＴＭｉｎの寄生容量３１３に電荷が充電され始め、タイミングｔ４５になってもノードＮＢの電位Ｂが参照電圧ＶＬＬを超えず、コンパレータ３４の比較結果Ｃ－１がＨレベルに維持される。
【0169】
タイミングｔ４５より遅いタイミングｔ４６において、ノードＮＢの電位Ｂが参照電圧ＶＬＬを超えるので、コンパレータ３４の比較結果Ｃ－１がＨレベルからＬレベルに遷移する。
【0170】
タイミングｔ５０より早いタイミングｔ４９において、ノードＮＢの電位Ｂが参照電圧ＶＬＬを下回るので、コンパレータ３４の比較結果Ｃ－１がＬレベルからＨレベルに遷移する。
【0171】
すなわち、セルフテスト回路５は、「Ｃ（Ａ ｐｕｌｌ－ｄｏｗｎ）」の波形における一点鎖線で囲った部分にＨレベルの波形が現れないことと「Ｃ－１（Ａ ｐｕｌｌ－ｄｏｗｎ）」の波形における一点鎖線で囲った部分にＨレベルの波形が現れていることとから、入力端子ＴＭｉｎの電位Ａの状態が「ｐｕｌｌ－ｄｏｗｎ」の故障状態であると判別できる。
【0172】
また、セルフテスト回路５は、「Ｃ－１（Ａ ｐｕｌｌ－ｄｏｗｎ）」の波形における一点鎖線で囲った部分にＨレベルの波形の時間幅を見ることで、プルアップ抵抗成分の抵抗値がどの程度低いのかという追加情報を得ることができる。
【0173】
次に、入力端子ＴＭｉｎの電位Ａの状態が、プルアップ抵抗成分を介してＨレベル又は電源電位にショートした故障状態の場合、図１１に「Ｃ（Ａ ｐｕｌｌ－ｕｐ）」「Ｃ－１（Ａ ｐｕｌｌ－ｕｐ）」「Ｃ－２（Ａ ｐｕｌｌ－ｕｐ）」の波形で示されるように、正常な場合と次の点で異なる動作が行われる。
【0174】
タイミングｔ２８において、制御信号Ｇがノンアクティブレベル（Ｌレベル）にされ、制御信号Ｆが選択的にアクティブレベル（Ｌレベル）にされ、スイッチ群３２におけるスイッチ３２３が選択的にオン状態になる。これにより、正常な場合「Ｂ（Ａ ｏｐｅｎ）に比べて、急峻な充電速度で入力端子ＴＭｉｎの寄生容量３１３に電荷が充電され始める。
【0175】
入力端子ＴＭｉｎへの電荷の充電速度が正常な場合「Ｂ（Ａ ｏｐｅｎ）に比べて急峻であるため、タイミングｔ４５より早いタイミングｔ４４において、ノードＮＢの電位Ｂが参照電圧ＶＬＬを超える。これに応じて、コンパレータ３４の比較結果Ｃ－１がＨレベルからＬレベルに遷移する。
【0176】
タイミングｔ４７において、ノードＮＢの電位Ｂが参照電圧ＶＨＨを超えるので、コンパレータ３５の比較結果Ｃ－２がＬレベルからＨレベルに遷移する。
【0177】
タイミングｔ３４において、緩やかな放電速度で入力端子ＴＭｉｎの寄生容量３１３から電荷が放電され始め、タイミングｔ４８において、ノードＮＢの電位Ｂが参照電圧ＶＨＨを下回るので、コンパレータ３５の比較結果Ｃ－２がＨレベルからＬレベルに遷移する。
【0178】
入力端子ＴＭｉｎからの電荷の放電速度が正常な場合「Ｂ（Ａ ｏｐｅｎ）」に比べてゆるやかであるため、タイミングｔ５０になってもノードＮＢの電位Ｂが参照電圧ＶＬＬを下回らず、コンパレータ３４の比較結果Ｃ－１がＬレベルに維持される。
【0179】
すなわち、セルフテスト回路５は、「Ｃ（Ａ ｐｕｌｌ－ｕｐ）」の波形における一点鎖線で囲った部分にＨレベルの波形が現れないことと、「Ｃ－１（Ａ ｐｕｌｌ－ｕｐ）」の波形における一点鎖線で囲った部分にＨレベルの波形が現れてないことと、「Ｃ－２（Ａ ｐｕｌｌ－ｕｐ）」の波形における一点鎖線で囲った部分にＨレベルの波形が現れることとから、入力端子ＴＭｉｎの電位Ａの状態が「ｐｕｌｌ－ｕｐ」の故障状態であると判別できる。
【0180】
また、セルフテスト回路５は、「Ｃ－２（Ａ ｐｕｌｌ－ｕｐ）」の波形における一点鎖線で囲った部分にＨレベルの波形の時間幅を見ることで、プルアップ抵抗成分の抵抗値がどの程度低いのかという追加情報を得ることができる。
【0181】
以上、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0182】
１ 半導体装置
２，２－１～２－Ｎ 回路ブロック
３，３－１～３－ｋ 入力回路
４，４－１～４－ｋ 出力回路
５ セルフテスト回路
３１，４１ テスト対象回路
３２，４２ スイッチ群
３３，４３ 保持回路
３４，３５ コンパレータ
３２１～３２４，４２１～４２４ スイッチ
２，２－１～２－Ｎ 回路ブロック
３，３－１～３－ｋ 入力回路
４，４－１～４－ｋ 出力回路
５ セルフテスト回路
３１，４１ テスト対象回路
３２，４２ スイッチ群
３３，４３ 保持回路
３４，３５ コンパレータ
３２１～３２４，４２１～４２４ スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】