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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-24
(45)【発行日】2024-07-02
(54)【発明の名称】ＤＣ－ＤＣコンバータ
(51)【国際特許分類】
H02M 3/155 20060101AFI20240625BHJP
【ＦＩ】
H02M3/155 P
【請求項の数】
3
(21)【出願番号】P 2020172147
(22)【出願日】2020-10-12
(65)【公開番号】P2022063751
(43)【公開日】2022-04-22
【審査請求日】2023-09-04
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】板坂 直哉
(72)【発明者】
【氏名】古谷 仁
【審査官】清水 康
(56)【参考文献】
【文献】特開２０１５－０１２６９８（ＪＰ，Ａ）
【文献】特開２００７－２５２１８５（ＪＰ，Ａ）
【文献】特開２００４－２０８３８２（ＪＰ，Ａ）
【文献】特開２００９－３０３３８４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／００２６２５６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００９／０２５６５３５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／００ － ３／４４
(57)【特許請求の範囲】
【請求項1】
負荷に接続されるインダクタと、前記インダクタにそれぞれ接続される第１のスイッチング素子及び第２のスイッチング素子と、
前記第１のスイッチング素子から前記インダクタへ流れる電流の大きさを検出する電流センス回路と、
前記電流センス回路によりブランキング時間の後に検出された電流の大きさに基づいて前記第１のスイッチング素子及び前記第２のスイッチング素子の動作を制御するＰＷＭ信号を出力するＰＷＭ変換回路と、
第１の負荷状態又は前記第１の負荷状態より前記インダクタから前記負荷への出力電流が少ない第２の負荷状態を検出する軽負荷検出回路と、
前記ブランキング時間を前記ＰＷＭ変換回路に設定するブランキング時間設定回路と
を具備し、
前記ブランキング時間設定回路は、前記軽負荷検出回路により前記第２の負荷状態が検出されたとき、前記第１の負荷状態が検出されたときに設定する前記ブランキング時間より短い前記ブランキング時間を設定する、
ＤＣ－ＤＣコンバータ。
【請求項2】
前記ブランキング時間設定回路は、キャパシタと、
前記キャパシタに定電流を供給する第１の電流源と、
前記キャパシタに前記軽負荷検出回路により前記第２の負荷状態が検出されたときに前記キャパシタに定電流を供給する第２の電流源と、
前記キャパシタの充電電圧が参照電圧を超えたときに前記ブランキング時間を設定するブランキング信号のレベルを変更するコンパレータと
を有する、請求項１に記載のＤＣ－ＤＣコンバータ。
【請求項3】
前記軽負荷検出回路は、前記第２のスイッチング素子がオン状態の期間に、前記インダクタから前記第２のスイッチング素子へ流れる電流の大きさに応じた電圧が所定の電圧を超えたか否かに基づいて、前記第１の負荷状態又は前記第２の負荷状態を検出する、請求項１又は請求項２に記載のＤＣ－ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書の実施形態は、ＤＣ－ＤＣコンバータに関する。
【背景技術】
【0002】
従来、同期整流方式のＤＣ－ＤＣコンバータとして、スイッチング素子を一定周波数で動作するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式のＤＣ－ＤＣコンバータが知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００６－０１４４８２号公報
【文献】特開２０１８－１５２９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、ＰＷＭ方式のＤＣ－ＤＣコンバータにおいては、軽負荷時に、スイッチング周期ごとに出力コンデンサに蓄積される過多電力量が増大することに起因して、出力電圧を制御するためにパルススキップが発生する場合があった。パルススキップが発生すると、電磁妨害（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ，ＥＭＩ）を生じる場合がある。
【0005】
本発明の目的は、上記に鑑みてなされたものであって、ＰＷＭ方式のスイッチングにおいて、軽負荷時のパルススキップの発生を抑制することができる同期整流方式のＤＣ－ＤＣコンバータを提供することである。
【課題を解決するための手段】
【0006】
上述した課題を解決し、目的を達成するために、実施形態に係るＤＣ－ＤＣコンバータは、インダクタと、第１のスイッチング素子及び第２のスイッチング素子と、電流センス回路と、ＰＷＭ変換回路と、軽負荷検出回路と、ブランキング時間設定回路とを備える。前記インダクタは、負荷に接続される。前記第１のスイッチング素子及び前記第２のスイッチング素子は、前記インダクタにそれぞれ接続される。前記電流センス回路は、前記第１のスイッチング素子から前記インダクタへ流れる電流の大きさを検出する。前記ＰＷＭ変換回路は、前記電流センス回路によりブランキング時間の後に検出された電流の大きさに基づいて前記第１のスイッチング素子及び前記第２のスイッチング素子の動作を制御するＰＷＭ信号を出力する。前記軽負荷検出回路は、第１の負荷状態又は前記第１の負荷状態より前記インダクタから前記負荷への出力電流が少ない第２の負荷状態を検出する。前記ブランキング時間設定回路は、前記ブランキング時間を前記ＰＷＭ変換回路に設定する。前記ブランキング時間設定回路は、前記軽負荷検出回路により前記第２の負荷状態が検出されたとき、前記第１の負荷状態が検出されたときに設定する前記ブランキング時間より短い前記ブランキング時間を設定する。
【発明の効果】
【0007】
本発明によれば、ＰＷＭ方式のスイッチングにおいて、軽負荷時のパルススキップの発生を抑制することができる同期整流方式のＤＣ－ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【0008】
【図7】図７は、実施形態に係るＤＣ－ＤＣコンバータに動作状態に応じてブランキング時間を設定するブランキング時間設定回路が搭載されない場合に関する、スイッチングトランジスタのオン時間と出力電流との関係を説明するための図である。
【図8】図８は、実施形態に係るＤＣ－ＤＣコンバータに動作状態に応じてブランキング時間を設定するブランキング時間設定回路が搭載されない場合に関する、軽負荷モード時のスイッチングトランジスタのオン時間について説明するための図である。
【発明を実施するための形態】
【0009】
以下、図面を参照しながら、ＤＣ－ＤＣコンバータの実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作を行うものとして、重複する説明は適宜省略する。なお、以下の実施形態において、「接続」とは、「電気的な接続」を意味するとする。
【0010】
図１は、実施形態に係るＤＣ－ＤＣコンバータ１の構成の一例を示す図である。ＤＣ－ＤＣコンバータ１は、電源１０から入力端子ＶＩＮに供給される入力電圧を用いて、負荷３０に必要な電圧を供給するように構成される回路である。
【0011】
電源１０は、ＤＣ－ＤＣコンバータ１の入力端子ＶＩＮに入力電圧を供給するための外部電源である。電源１０の一端は、ＤＣ－ＤＣコンバータ１の制御回路２０の端子ＶＤＤ及び端子ＶＰＩＮに接続される。電源１０の他の一端は、グランド電位に接続される。また、電源１０には、キャパシタＣＩＮが、並列に接続される。キャパシタＣＩＮは、電源１０から供給される電荷を蓄える容量素子である。
【0012】
負荷３０は、ＤＣ－ＤＣコンバータ１の出力端子ＶＯＵＴからの出力電圧を用いて動作する回路である。負荷３０としては、任意の回路素子又は回路構成が適宜利用可能である。負荷３０の一端は、ＤＣ－ＤＣコンバータ１のインダクタＬ１の一端、ＥＳＲ抵抗ＲＥＳＲの一端及び抵抗ＲＢ１の一端に接続される。負荷３０の他の一端は、グランド電位に接続される。以下の説明においては、負荷３０は、少なくとも２つの動作状態を有するとする。一例として、負荷３０は、駆動状態と、駆動状態より消費電力が小さい待機状態とを有する。ここで、駆動状態は、第１の負荷状態の一例である。また、待機状態は、第２の負荷状態（軽負荷状態）の一例である。
【0013】
ＤＣ－ＤＣコンバータ１は、図１に示すように、制御回路２０を有する。制御回路２０は、ＰＭＯＳパワートランジスタＭＰ及びＮＭＯＳパワートランジスタＭＮを交互に導通制御することにより、端子ＶＰＩＮから入力される入力電圧を用いて負荷３０に電力供給を行う際、出力電圧を所定電圧値に維持する制御を行う。制御回路２０の端子ＧＮＤ及び端子ＰＧＮＤは、それぞれグランド電位に接続される。制御回路２０は、図１に示すように、レギュレータ回路２１、電流センス回路２２、クロック発振回路（ＯＳＣ）２３、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）変換回路２４、ロジック回路２５、Ｐｃｈドライバ回路２６、Ｎｃｈドライバ回路２７、ブランキング時間設定回路２８、軽負荷検出回路２９、ＰＭＯＳパワートランジスタＭＰ及びＮＭＯＳパワートランジスタＭＮを有する。
【0014】
レギュレータ回路２１は、制御回路２０の内部回路へ定電圧を供給する電源回路である。レギュレータ回路２１は、端子ＶＤＤから供給される入力電圧を用いて制御回路２０の内部回路へ定電圧ＶＲＥＧを出力する。レギュレータ回路２１の一端は、端子ＶＤＤに接続される。
【0015】
電流センス回路２２は、ハイサイドのＰＭＯＳパワートランジスタＭＰがオン状態のときに流れる電流を検出する。換言すれば、ＰＭＯＳパワートランジスタＭＰからインダクタＬ１へ流れる電流の大きさを検出する。電流センス回路２２は、検出した電流に応じたＳＥＮＳＥ信号をＰＷＭ変換回路２４へ出力する。図２は、図１の電流センス回路２２の構成の一例を示す図である。電流センス回路２２は、図２に示すように、アンプＡＭＰ１及び抵抗ＲＳＮＳを有する。アンプＡＭＰ１は、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた増幅結果（ＳＥＮＳＥ信号）を出力する比較増幅回路である。アンプＡＭＰ１の反転入力端子（－）は、ＰＭＯＳパワートランジスタＭＰのソースに接続される。アンプＡＭＰ１の非反転入力端子（＋）は、端子ＶＰＩＮに接続される。アンプＡＭＰ１の出力端子は、ＰＷＭ変換回路２４の加算器２４２に接続される（図３参照）。抵抗ＲＳＮＳの一端は、アンプＡＭＰ１の反転入力端子（－）と、ＰＭＯＳパワートランジスタＭＰのソースとの間に接続される。抵抗ＲＳＮＳの他の一端は、アンプＡＭＰ１の非反転入力端子（＋）と、端子ＶＰＩＮとの間に接続される。
【0016】
クロック発振回路２３は、ＤＣ－ＤＣコンバータ１のＰＷＭ周期、すなわちスイッチング周波数に対応した周波数のクロック（ＣＫ）信号を出力する。クロック発振回路２３は、ＰＷＭ変換回路２４のフリップフロップ回路ＦＦ１のセット端子（Ｓ）に接続される（図３参照）。
【0017】
ＰＷＭ変換回路２４は、電流センス回路２２によりブランキング時間の後に検出された電流の大きさに基づいてＰＭＯＳパワートランジスタＭＰ及びＮＭＯＳパワートランジスタＭＮの動作を制御するＰＷＭ信号を出力する。具体的には、ＰＷＭ変換回路２４は、ＳＥＮＳＥ信号、端子ＦＢの端子電圧に応じた信号及びブランキング（ＢＬＮＫ）信号に基づいて、ＣＫ信号に同期して、ＤＣ－ＤＣコンバータ１の電流モード制御を実行する。ＤＣ－ＤＣコンバータ１の電流モードは、負荷３０への出力電流が小さい軽負荷モードと、軽負荷モードより負荷３０への出力電流が大きい連続モードとを含む。ここで、軽負荷モードは、上述した負荷３０の待機状態（軽負荷状態）に対応する。同様に、連続モードは、上述した負荷３０の駆動状態に対応する。図３は、図１のＰＷＭ変換回路２４の構成の一例を示す図である。ＰＷＭ変換回路２４は、図３に示すように、スロープ補償回路２４１、加算器２４２、参照電圧源ＶＲＥＦ＿Ａ、キャパシタＣＣ、抵抗ＲＣ、エラーアンプＥｒｒｏｒ＿ＡＭＰ、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰ、論理積ゲート回路ＡＮＤ１及びフリップフロップ回路ＦＦ１を有する。
【0018】
スロープ補償回路２４１は、鋸波などのスロープ補償信号を出力する。スロープ補償回路２４１は、加算器２４２に接続される。加算器２４２は、サブハーモニック発振を防止するため、電流センス回路２２からのＳＥＮＳＥ信号にスロープ補償回路２４１からのスロープ補償信号を加算し、加算後の信号をＰＷＭコンパレータＰＷＭ＿ＣＯＭＰへ出力する。加算器２４２は、電流センス回路２２のアンプＡＭＰ１の出力端子、スロープ補償回路２４１の出力端子及びＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの反転入力端子（－）に接続される。
【0019】
参照電圧源ＶＲＥＦ＿Ａは、エラーアンプＥｒｒｏｒ＿ＡＭＰの非反転入力端子（＋）に入力される電位（参照電圧）を発生する電圧源である。参照電圧源ＶＲＥＦ＿Ａは、正側の一端がエラーアンプＥｒｒｏｒ＿ＡＭＰの非反転入力端子（＋）に接続され、負側の一端がグランド電位に接続される。
【0020】
エラーアンプＥｒｒｏｒ＿ＡＭＰは、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた増幅結果を出力する比較増幅回路である。エラーアンプＥｒｒｏｒ＿ＡＭＰの反転入力端子（－）は、制御回路２０の端子ＦＢに接続される。エラーアンプＥｒｒｏｒ＿ＡＭＰの非反転入力端子（＋）は、参照電圧源ＶＲＥＦ＿Ａの正側の一端に接続される。エラーアンプＥｒｒｏｒ＿ＡＭＰの出力端子は、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの非反転入力端子（＋）に接続される。
【0021】
位相補償として働くキャパシタＣＣ及び抵抗ＲＣは、エラーアンプＥｒｒｏｒ＿ＡＭＰの反転入力端子（－）と、出力端子との間に接続される。キャパシタＣＣの一端は、制御回路２０の端子ＦＢと、エラーアンプＥｒｒｏｒ＿ＡＭＰの反転入力端子（－）との間に接続される。キャパシタＣＣの他の一端は、抵抗ＲＣの一端に接続される。抵抗ＲＣの他の一端は、エラーアンプＥｒｒｏｒ＿ＡＭＰの出力端子と、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの非反転入力端子（＋）との間に接続される。
【0022】
ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰは、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた比較結果を出力する差動増幅回路（比較回路）である。ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの反転入力端子（－）は、加算器２４２の出力端子に接続される。ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの非反転入力端子（＋）は、エラーアンプＥｒｒｏｒ＿ＡＭＰの出力端子及び抵抗ＲＣに接続される。ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの出力端子は、論理積ゲート回路ＡＮＤ１の２つの入力端子のうちの一方に接続される。
【0023】
論理積ゲート回路ＡＮＤ１は、２つの入力端子のうちの一方へ入力された、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰからの比較結果と、ブランキング時間設定回路２８からのブランキング（ＢＬＮＫ）信号との論理積を出力する。論理積ゲート回路ＡＮＤ１の一方の入力端子は、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの出力端子に接続される。論理積ゲート回路ＡＮＤ１の他の一方の入力端子は、ブランキング時間設定回路２８のコンパレータＣＯＭＰ２の出力端子及び否定論理和ゲート回路ＮＯＲ１の２つの入力端子のうちの一方に接続される（図４参照）。論理積ゲート回路ＡＮＤ１の出力端子は、フリップフロップ回路ＦＦ１のリセット端子（Ｒ）に接続される。
【0024】
フリップフロップ回路ＦＦ１は、ＲＳ（リセット－セット）型のフリップフロップ回路である。フリップフロップ回路ＦＦ１のセット端子（Ｓ）は、所定周期で発振するクロック発振回路２３からのＣＫ信号によりトリガされる。フリップフロップ回路ＦＦ１は、論理積ゲート回路ＡＮＤ１からの論理積と、クロック発振回路２３からのＣＫ信号とに応じたＰＷＭ信号をロジック回路２５へ出力する。フリップフロップ回路ＦＦ１のセット端子（Ｓ）は、クロック発振回路２３の出力端子に接続される。フリップフロップ回路ＦＦ１のリセット端子（Ｒ）は、論理積ゲート回路ＡＮＤ１の出力端子に接続される。フリップフロップ回路ＦＦ１の出力端子（ＱＢ）は、ロジック回路２５に接続される。
【0025】
ロジック回路２５は、フリップフロップ回路ＦＦ１の出力端子（ＱＢ）からのＰＷＭ信号に応じたＨ＿ＰＬＳ信号をＰｃｈドライバ回路２６へ出力する。同様に、ロジック回路２５は、ＰＷＭ信号に応じたＬ＿ＰＬＳ信号をＮｃｈドライバ回路２７へ出力する。ロジック回路２５は、フリップフロップ回路ＦＦ１の出力端子（ＱＢ）、Ｐｃｈドライバ回路２６、Ｎｃｈドライバ回路２７及びブランキング時間設定回路２８のＮＭＯＳトランジスタＭＮ１のゲートに接続される。
【0026】
Ｐｃｈドライバ回路２６は、ロジック回路２５からのＨ＿ＰＬＳ信号に応じたＨ＿ＤＲＶ信号をＰＭＯＳパワートランジスタＭＰのゲートへ出力する。Ｐｃｈドライバ回路２６は、ロジック回路２５、ブランキング時間設定回路２８のＮＭＯＳトランジスタＭＮ１のゲート（図４参照）及びＰＭＯＳパワートランジスタＭＰのゲートに接続される。
【0027】
Ｎｃｈドライバ回路２７は、ロジック回路２５からのＬ＿ＰＬＳ信号に応じたＬ＿ＤＲＶ信号を、ＮＭＯＳパワートランジスタＭＮのゲート及び軽負荷検出回路２９のＮＭＯＳトランジスタＭＤＥＴのゲートへ出力する。Ｎｃｈドライバ回路２７は、ロジック回路２５、ＮＭＯＳパワートランジスタＮＰのゲート及び軽負荷検出回路２９のＮＭＯＳトランジスタＭＤＥＴのゲート（図５参照）に接続される。
【0028】
ブランキング時間設定回路２８は、軽負荷検出回路２９からの負荷３０の動作状態（ＤＣ－ＤＣコンバータ１の電流モード）に応じたＬ＿ｌｏａｄ信号に基づいて、ブランキング時間を設定する回路である。具体的には、電流センス回路２２により検出した電流に応じたＳＥＮＳＥ信号をフィルタするブランキング時間を設定し、ブランキング時間を示すブランキング信号ＢＬＮＫをＰＷＭ変換回路２４に供給する。一例として、ブランキング時間設定回路２８は、軽負荷モードでの動作時に、連続モードでの動作時より小さいブランキング時間を設定するように構成される。換言すれば、ブランキング時間設定回路２８は、軽負荷検出回路２９により軽負荷状態が検出されたとき、連続モードに対応する負荷３０の駆動状態が検出されたときに設定するブランキング時間より短いブランキング時間を設定する。図４は、図１のブランキング時間設定回路２８の構成の一例を示す図である。ブランキング時間設定回路２８は、図４に示すように、電流源Ｉ１、電流源Ｉ２、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１、キャパシタＣ１、参照電圧源ＶＲＥＦ２、コンパレータＣＯＭＰ２、否定論理和ゲート回路ＮＯＲ１及び否定論理和ゲート回路ＮＯＲ２を有する。
【0029】
電流源Ｉ１は、レギュレータ回路２１からの定電圧ＶＲＥＧを用いて定電流Ｉｂｉａｓ１を発生する。電流源Ｉ１は、キャパシタＣ１に定電流Ｉｂｉａｓ１を供給する。電流源Ｉ１は、一端がレギュレータ回路２１の出力端子に接続され、他の一端がＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１の各ドレイン、キャパシタＣ１の一端及びコンパレータＣＯＭＰ２の非反転入力端子（＋）に接続される。電流源Ｉ２は、レギュレータ回路２１からの定電圧ＶＲＥＧを用いて定電流Ｉｂｉａｓ２を発生する。電流源Ｉ２は、軽負荷検出回路２９により軽負荷状態が検出されたときにキャパシタＣ１に定電流Ｉｂｉａｓ２を供給する。電流源Ｉ２は、一端がレギュレータ回路２１の出力端子に接続され、他の一端がＰＭＯＳトランジスタＭＰ１のソースに接続される。ここで、電流源Ｉ１は、第１の電流源の一例である。また、電流源Ｉ２は、第２の電流源の一例である。
【0030】
ＮＭＯＳトランジスタＭＮ１のゲートは、ロジック回路２５に接続される。ＮＭＯＳトランジスタＭＮ１のソースは、グランド電位に接続される。ＮＭＯＳトランジスタＭＮ１のドレインは、電流源Ｉ１の出力端子、ＰＭＯＳトランジスタＭＰ１のドレイン、キャパシタＣ１の一端及びコンパレータＣＯＭＰ２の非反転入力端子（＋）に接続される。ＰＭＯＳトランジスタＭＰ１のゲートは、否定論理和ゲート回路ＮＯＲ２の出力端子及び否定論理和ゲート回路ＮＯＲ１の２つの入力端子のうちの一方に接続される。ＰＭＯＳトランジスタＭＰ１のソースは、電流源Ｉ２の出力端子に接続される。ＰＭＯＳトランジスタＭＰ１のドレインは、電流源Ｉ１の出力端子、ＮＭＯＳトランジスタＭＮ１のドレイン、キャパシタＣ１の一端及びコンパレータＣＯＭＰ２の非反転入力端子（＋）に接続される。キャパシタＣ１の一端は、ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１の各ドレイン、電流源Ｉ１の出力端子及びコンパレータＣＯＭＰ２の非反転入力端子（＋）に接続される。キャパシタＣ１の他の一端は、グランド電位に接続される。
【0031】
参照電圧源ＶＲＥＦ２は、コンパレータＣＯＭＰ２の反転入力端子（－）に入力される参照電圧を発生する電圧源である。参照電圧源ＶＲＥＦ２は、正側の一端がコンパレータＣＯＭＰ２の反転入力端子（－）に接続され、負側の一端がグランド電位に接続される。コンパレータＣＯＭＰ２は、キャパシタＣ１の充電電圧が参照電圧を超えたときにブランキング信号ＢＬＮＫのレベルを変更する。コンパレータＣＯＭＰ２は、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた比較結果を出力する差動増幅回路（比較回路）である。コンパレータＣＯＭＰ２の反転入力端子（－）は、参照電圧源ＶＲＥＦ２の正側の一端に接続される。コンパレータＣＯＭＰ２の非反転入力端子（＋）は、電流源Ｉ１の出力端子、ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１の各ドレイン及びキャパシタＣ１の一端に接続される。コンパレータＣＯＭＰ２の出力端子は、否定論理和ゲート回路ＮＯＲ１の２つの入力端子のうちの一方及びＰＷＭ変換回路２４の論理積ゲート回路ＡＮＤ１の２つの入力端子のうちの一方に接続される（図３参照）。
【0032】
否定論理和ゲート回路ＮＯＲ１は、２つの入力端子へ入力された、コンパレータＣＯＭＰ２からの比較結果と、否定論理和ゲート回路ＮＯＲ２からの否定論理和との否定論理和を出力する。否定論理和ゲート回路ＮＯＲ１の２つの入力端子のうちの一方は、コンパレータＣＯＭＰ２の出力端子及びＰＷＭ変換回路２４の論理積ゲート回路ＡＮＤ１の２つの入力端子のうちの一方に接続される。否定論理和ゲート回路ＮＯＲ１の２つの入力端子のうちの他の一方は、否定論理和ゲート回路ＮＯＲ２の出力端子及びＰＭＯＳトランジスタＭＰ１のゲートに接続される。否定論理和ゲート回路ＮＯＲ１の出力端子は、否定論理和ゲート回路ＮＯＲ２の２つの入力端子のうちの一方に接続される。否定論理和ゲート回路ＮＯＲ２は、２つの入力端子へ入力された、軽負荷検出回路２９からのＬ＿ｌｏａｄ信号と、否定論理和ゲート回路ＮＯＲ１からの否定論理和との否定論理和を出力する。否定論理和ゲート回路ＮＯＲ２の２つの入力端子のうちの一方は、否定論理和ゲート回路ＮＯＲ１の出力端子に接続される。否定論理和ゲート回路ＮＯＲ２の２つの入力端子のうちの他の一方は、軽負荷検出回路２９のコンパレータＣＯＭＰ１の出力端子に接続される（図５参照）。否定論理和ゲート回路ＮＯＲ２の出力端子は、否定論理和ゲート回路ＮＯＲ１の２つの入力端子のうちの他の一方及びＰＭＯＳトランジスタＭＰ１のゲートに接続される。
【0033】
軽負荷検出回路２９は、負荷３０の動作状態（ＤＣ－ＤＣコンバータ１の電流モード）を検出する回路である。具体的には、軽負荷検出回路２９は、制御回路２０の端子ＬＸの端子電圧に基づいて、連続モードに対応する負荷３０の状態又は当該負荷３０の状態よりインダクタＬ１から負荷３０への出力電流が少ない軽負荷状態を検出するように構成される。軽負荷検出回路２９は、検出した負荷３０の動作状態に応じたＬ＿ｌｏａｄ信号をブランキング時間設定回路２８へ出力する。具体的には、ＮＭＯＳパワートランジスタＭＮがオン状態の期間に、インダクタＬ１からＮＭＯＳパワートランジスタＭＮへ流れる電流の大きさに応じた電圧が所定の電圧（参照電圧源ＶＲＥＦ１による参照電圧）を超えたか否かに基づいて軽負荷状態を検出する。図５は、図１の軽負荷検出回路２９の構成の一例を示す図である。軽負荷検出回路２９は、図５に示すように、ＮＭＯＳトランジスタＭＤＥＴ、抵抗ＲＤＥＴ、参照電圧源ＶＲＥＦ１及びコンパレータＣＯＭＰ１を有する。
【0034】
ＮＭＯＳトランジスタＭＤＥＴのゲートは、Ｎｃｈドライバ回路２７及びＮＭＯＳパワートランジスタＭＮのゲートに接続される。ＮＭＯＳトランジスタＭＤＥＴのソースは、抵抗ＲＤＥＴの一端及びコンパレータＣＯＭＰ１の非反転入力端子（＋）に接続される。ＮＭＯＳトランジスタＭＤＥＴのドレインは、ＰＭＯＳパワートランジスタＭＰ及びＮＭＯＳパワートランジスタＭＮの各ドレイン及び制御回路２０の端子ＬＸに接続される。抵抗ＲＤＥＴの一端は、ＮＭＯＳトランジスタＭＤＥＴのソース及びコンパレータＣＯＭＰ１の非反転入力端子（＋）に接続される。抵抗ＲＤＥＴの他の一端は、制御回路２０の端子ＰＧＮＤ及びＮＭＯＳパワートランジスタＭＮのソースに接続される。
【0035】
参照電圧源ＶＲＥＦ１は、コンパレータＣＯＭＰ１の反転入力端子（－）に入力される参照電圧を発生する電圧源である。参照電圧源ＶＲＥＦ１は、正側の一端がコンパレータＣＯＭＰ１の反転入力端子（－）に接続され、負側の一端がグランド電位に接続される。コンパレータＣＯＭＰ１は、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた比較結果（Ｌ＿ｌｏａｄ信号）を出力する差動増幅回路（比較回路）である。コンパレータＣＯＭＰ１の反転入力端子（－）は、参照電圧源ＶＲＥＦ１の正側の一端に接続される。コンパレータＣＯＭＰ１の非反転入力端子（＋）は、ＮＭＯＳトランジスタＭＤＥＴのソース及び抵抗ＲＤＥＴの一端に接続される。コンパレータＣＯＭＰ１の出力端子は、ブランキング時間設定回路２８の否定論理和ゲート回路ＮＯＲ２の２つの入力端子のうちの一方に接続される。
【0036】
ＰＭＯＳパワートランジスタＭＰのゲートは、Ｐｃｈドライバ回路２６に接続される。ＰＭＯＳパワートランジスタＭＰのソースは、電流センス回路２２のアンプＡＭＰ１の反転入力端子（－）及び抵抗ＲＳＮＳの一端に接続される（図２参照）。ＰＭＯＳパワートランジスタＭＰのドレインは、軽負荷検出回路２９のＮＭＯＳトランジスタＭＤＥＴのドレイン、ＮＭＯＳパワートランジスタＭＮのドレイン及び制御回路２０の端子ＬＸに接続される。ＮＭＯＳパワートランジスタＭＮのゲートは、Ｎｃｈドライバ回路２７及び軽負荷検出回路２９のＮＭＯＳトランジスタＭＤＥＴのゲートに接続される（図５参照）。ＮＭＯＳパワートランジスタＭＮのソースは、軽負荷検出回路２９の抵抗ＲＤＥＴの他の一端及び制御回路２０の端子ＰＧＮＤに接続される。ＮＭＯＳパワートランジスタＭＮのドレインは、ＰＭＯＳパワートランジスタＭＰのドレイン、軽負荷検出回路２９のＮＭＯＳトランジスタＭＤＥＴのドレイン及び制御回路２０の端子ＬＸに接続される。つまり、ＰＭＯＳパワートランジスタＭＰ及びＮＭＯＳパワートランジスタＭＮの各ドレインは、インダクタＬ１に接続される。
【0037】
ＤＣ－ＤＣコンバータ１は、図１に示すように、インダクタＬ１、ＥＳＲ抵抗ＲＥＳＲ、キャパシタＣＯＵＴ、抵抗ＲＢ１及び抵抗ＲＢ２をさらに有する。インダクタＬ１は、電力を蓄積し、蓄積された電力を制御回路２０の端子ＬＸ側又は負荷３０側に放出するチョークコイルである。インダクタＬ１の一端は、制御回路２０の端子ＬＸに接続される。インダクタＬ１の他の一端は、ＥＳＲ抵抗ＲＥＳＲのあるキャパシタＣＯＵＴの一端、抵抗ＲＢ１の一端及び負荷３０の一端に接続される。ＥＳＲ抵抗ＲＥＳＲのあるキャパシタＣＯＵＴは、インダクタＬ１を介して、制御回路２０の端子ＬＸから供給される電荷を蓄える容量素子である。抵抗ＲＢ１の一端は、インダクタＬ１の他の一端、ＥＳＲ抵抗ＲＥＳＲのあるキャパシタＣＯＵＴの一端及び負荷３０の一端に接続される。抵抗ＲＢ１の他の一端は、抵抗ＲＢ２を介して、グランド電位に接続される。抵抗ＲＢ１及び抵抗ＲＢ２の間は、制御回路２０の端子ＦＢに接続される。
【0038】
ここで、図面を参照しつつ、実施形態に係るＤＣ－ＤＣコンバータ１の動作の一例について説明する。図６は、図１のＤＣ－ＤＣコンバータ１における、連続モード及び軽負荷モードの各モードでの各信号の動作波形の一例を示す図である。
【0039】
［ＰＷＭ変換回路の動作］
ＰＷＭ変換回路２４のフリップフロップ回路ＦＦ１のセット端子（Ｓ）は、クロック発振回路２３からのＣＫ信号がＨｉｇｈレベル（以下、「Ｈ」と記載する。）になることに従い「Ｈ」になる。また、ＰＷＭ変換回路２４の出力信号（ＰＷＭ信号）は、フリップフロップ回路ＦＦ１のセット端子（Ｓ）が「Ｈ」になることに従い「Ｈ」になる。
ＰＷＭ変換回路２４のフリップフロップ回路ＦＦ１のセット端子（Ｓ）は、クロック発振回路２３からのＣＫ信号がＨｉｇｈレベル（以下、「Ｈ」と記載する。）になることに従い「Ｈ」になる。また、ＰＷＭ変換回路２４の出力信号（ＰＷＭ信号）は、フリップフロップ回路ＦＦ１のセット端子（Ｓ）が「Ｈ」になることに従い「Ｈ」になる。
【0040】
ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの反転入力端子（－）には、加算器２４２により電流センス回路２２からのＳＥＮＳＥ信号にスロープ補償信号を加算した信号が入力される。ここで、電流センス回路２２から出力されるＳＥＮＳＥ信号は、ハイサイドのＰＭＯＳパワートランジスタＭＰがオン状態のときに流れる電流をアンプＡＭＰ１で増幅した信号である。ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの非反転入力端子（＋）には、端子ＦＢの端子電圧をエラーアンプＥｒｒｏｒ＿ＡＭＰで増幅した信号が入力される。ここで、端子ＦＢの端子電圧は、ＤＣ－ＤＣコンバータ１の出力電圧を、抵抗ＲＢ１及び抵抗ＲＢ２により分圧してフィードバックした電圧である。ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの出力信号は、反転入力端子（－）の電位が非反転入力端子（＋）より大きいとき「Ｈ」となる。
【0041】
論理積ゲート回路ＡＮＤ１は、ブランキング時間設定回路２８から出力されるＢＬＮＫ信号でＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの出力をフィルタする。つまり、ＢＬＮＫ信号が「Ｈ」のときのみ、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの出力信号がフリップフロップ回路ＦＦ１のリセット端子（Ｒ）に入力される。ＢＬＮＫ信号が「Ｈ」、かつ、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの出力信号が「Ｈ」のとき、フリップフロップ回路ＦＦ１のリセット端子（Ｒ）が「Ｈ」になり、ＰＷＭ信号は、Ｌｏｗレベル（以下、「Ｌ」と記載する。）になる。
【0042】
［ロジック回路、Ｐｃｈドライバ回路及びＮｃｈドライバ回路の動作］
ＰＷＭ変換回路２４から出力されるＰＷＭ信号が「Ｈ」になると、ロジック回路２５の出力信号（Ｈ＿ＰＬＳ信号及びＬ＿ＰＬＳ信号）は、ともに「Ｌ」になる。Ｐｃｈドライバ回路２６の出力信号（Ｈ＿ＤＲＶ信号）は、Ｈ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になってからデッドタイムの期間Ｐ２４だけ経過した後に、「Ｈ」（端子ＶＰＩＮの端子電圧）から「Ｌ」（ＰＭＯＳパワートランジスタＭＰのオン電圧）に変化する。また、Ｎｃｈドライバ回路２７の出力信号（Ｌ＿ＤＲＶ信号）は、Ｌ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になってすぐに、「Ｈ」（ＮＭＯＳパワートランジスタＭＮのオン電圧）から「Ｌ」（グランド電位）に変化する。
ＰＷＭ変換回路２４から出力されるＰＷＭ信号が「Ｈ」になると、ロジック回路２５の出力信号（Ｈ＿ＰＬＳ信号及びＬ＿ＰＬＳ信号）は、ともに「Ｌ」になる。Ｐｃｈドライバ回路２６の出力信号（Ｈ＿ＤＲＶ信号）は、Ｈ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になってからデッドタイムの期間Ｐ２４だけ経過した後に、「Ｈ」（端子ＶＰＩＮの端子電圧）から「Ｌ」（ＰＭＯＳパワートランジスタＭＰのオン電圧）に変化する。また、Ｎｃｈドライバ回路２７の出力信号（Ｌ＿ＤＲＶ信号）は、Ｌ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になってすぐに、「Ｈ」（ＮＭＯＳパワートランジスタＭＮのオン電圧）から「Ｌ」（グランド電位）に変化する。
【0043】
一方で、ＰＷＭ信号が「Ｌ」になると、ロジック回路２５の出力信号（Ｈ＿ＰＬＳ信号及びＬ＿ＰＬＳ信号）は、ともに「Ｈ」になる。Ｐｃｈドライバ回路２６の出力信号（Ｈ＿ＤＲＶ信号）は、Ｈ＿ＰＬＳ信号が「Ｌ」から「Ｈ」になって「Ｌ」（ＰＭＯＳパワートランジスタＭＰのオン電圧）から「Ｈ」（端子ＶＰＩＮの端子電圧）に変化する。また、Ｎｃｈドライバ回路２７の出力信号（Ｌ＿ＤＲＶ信号）は、Ｌ＿ＰＬＳ信号が「Ｌ」から「Ｈ」になってからデッドタイムの期間Ｐ２４だけ経過した後に、「Ｌ」（グランド電位）から「Ｈ」（ＮＭＯＳパワートランジスタＭＮのオン電圧）に変化する。
【0044】
［軽負荷検出回路及びブランキング時間設定回路の動作］
＜連続モードでの動作時＞
連続モードでの動作時、インダクタＬ１を流れる電流は、制御回路２０の端子ＬＸからＤＣ－ＤＣコンバータ１の出力端子ＶＯＵＴへ向かう方向に常に流れる。端子ＬＸの端子電圧は、ＮＭＯＳパワートランジスタＭＮがオン状態のときに負の値をとる。このとき、軽負荷検出回路２９の抵抗ＲＤＥＴのＮＭＯＳトランジスタＭＤＥＴ側の端の電位は負である。したがって、軽負荷検出回路２９のコンパレータＣＯＭＰ１の非反転入力端子（＋）の電位は、参照電圧源ＶＲＥＦ１による反転入力端子（－）の電位（参照電圧）以下であるから、コンパレータＣＯＭＰ１の出力信号（Ｌ＿ｌｏａｄ信号）は「Ｌ」である。このＬ＿ｌｏａｄ信号が「Ｌ」の状態が継続されるため、ブランキング時間設定回路２８の否定論理和ゲート回路ＮＯＲ２の出力信号は、「Ｈ」の状態を継続する。つまり、ブランキング時間設定回路２８のＰＭＯＳトランジスタＭＰ１は、オフ状態を継続する。ロジック回路２５から出力されるＨ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になると、ＮＭＯＳトランジスタＭＮ１がオフ状態になるため、キャパシタＣ１は、電流源Ｉ１からの定電流Ｉｂｉａｓ１により充電される。
＜連続モードでの動作時＞
連続モードでの動作時、インダクタＬ１を流れる電流は、制御回路２０の端子ＬＸからＤＣ－ＤＣコンバータ１の出力端子ＶＯＵＴへ向かう方向に常に流れる。端子ＬＸの端子電圧は、ＮＭＯＳパワートランジスタＭＮがオン状態のときに負の値をとる。このとき、軽負荷検出回路２９の抵抗ＲＤＥＴのＮＭＯＳトランジスタＭＤＥＴ側の端の電位は負である。したがって、軽負荷検出回路２９のコンパレータＣＯＭＰ１の非反転入力端子（＋）の電位は、参照電圧源ＶＲＥＦ１による反転入力端子（－）の電位（参照電圧）以下であるから、コンパレータＣＯＭＰ１の出力信号（Ｌ＿ｌｏａｄ信号）は「Ｌ」である。このＬ＿ｌｏａｄ信号が「Ｌ」の状態が継続されるため、ブランキング時間設定回路２８の否定論理和ゲート回路ＮＯＲ２の出力信号は、「Ｈ」の状態を継続する。つまり、ブランキング時間設定回路２８のＰＭＯＳトランジスタＭＰ１は、オフ状態を継続する。ロジック回路２５から出力されるＨ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になると、ＮＭＯＳトランジスタＭＮ１がオフ状態になるため、キャパシタＣ１は、電流源Ｉ１からの定電流Ｉｂｉａｓ１により充電される。
【0045】
その後、キャパシタＣ１の充電電圧が参照電圧源ＶＲＥＦ２の参照電圧になると、コンパレータＣＯＭＰ２の出力信号（ＢＬＮＫ信号）は「Ｈ」になる。このように、Ｈ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になってからＢＬＮＫ信号が「Ｈ」になるまでの時間が、ブランキング時間である。ＰＭＯＳパワートランジスタＭＰはオフ状態からオン状態になるとき、サージ電流が発生する。このような中、上述のように、ブランキング時間においては、電流センス回路２２からのＳＥＮＳＥ信号は、論理積ゲート回路ＡＮＤ１によりフィルタされる。つまり、実施形態に係るＰＷＭ変換回路の動作において、ブランキング時間内に発生したサージ電流は、検出されない。
【0046】
＜軽負荷モードでの動作時＞
軽負荷モードでの動作時、ＰＭＯＳパワートランジスタＭＰがオン状態のとき、インダクタＬ１を流れる電流は、端子ＬＸから出力端子ＶＯＵＴへ向かう方向に流れる。一方で、ＮＭＯＳパワートランジスタＭＮがオン状態の期間では、インダクタＬ１を流れる電流は、オン状態になった直後に端子ＬＸから出力端子ＶＯＵＴへ向かう方向に流れた後、出力端子ＶＯＵＴから端子ＬＸへ向かう方向、すなわち反対方向に流れるようになる。
軽負荷モードでの動作時、ＰＭＯＳパワートランジスタＭＰがオン状態のとき、インダクタＬ１を流れる電流は、端子ＬＸから出力端子ＶＯＵＴへ向かう方向に流れる。一方で、ＮＭＯＳパワートランジスタＭＮがオン状態の期間では、インダクタＬ１を流れる電流は、オン状態になった直後に端子ＬＸから出力端子ＶＯＵＴへ向かう方向に流れた後、出力端子ＶＯＵＴから端子ＬＸへ向かう方向、すなわち反対方向に流れるようになる。
【0047】
ＮＭＯＳパワートランジスタＭＮのドレインからグランド方向にドレイン電流が流れると、ＮＭＯＳパワートランジスタＭＮのオン抵抗により端子ＬＸの端子電圧が正方向に上昇する。このとき、軽負荷検出回路２９のＮＭＯＳトランジスタＭＤＥＴがオンしているので、抵抗ＲＤＥＴに電流が流れてコンパレータＣＯＭＰ１の非反転入力端子（＋）の電位が上昇する。コンパレータＣＯＭＰ１の非反転入力端子（＋）の電位が参照電圧源ＶＲＥＦ１の参照電圧を超えると、コンパレータＣＯＭＰ１の出力信号（Ｌ＿ｌｏａｄ信号）が「Ｈ」になる。Ｌ＿ｌｏａｄ信号が「Ｈ」になると、ブランキング時間設定回路２８の否定論理和ゲート回路ＮＯＲ２の出力は「Ｌ」にラッチされて、ＰＭＯＳトランジスタＭＰ１がオン状態になる。ロジック回路２５から出力されるＨ＿ＰＬＳ信号が「Ｈ」から「Ｌ」になると、ＮＭＯＳトランジスタＭＮ１はオフ状態になり、キャパシタＣ１は、定電流Ｉｂｉａｓ１及び定電流Ｉｂｉａｓ２により充電される。
【0048】
その後、キャパシタＣ１の充電電圧が参照電圧源ＶＲＥＦ２の参照電圧に到達すると、コンパレータＣＯＭＰ２の出力（ＢＬＮＫ信号）は「Ｈ」になる。このとき、否定論理和ゲート回路ＮＯＲ１の出力が「Ｌ」となり、ＮＭＯＳパワートランジスタＭＮがオフ状態になっていることからＬ＿ｌｏａｄ信号が「Ｌ」となるので、否定論理和ゲート回路ＮＯＲ２の出力は、「Ｌ」から「Ｈ」になる。したがって、ＰＭＯＳトランジスタＭＰ１がオフ状態になるので、キャパシタＣ１の充電電流は、定電流Ｉｂｉａｓ１のみとなる。
【0049】
このように、軽負荷モード時のブランキング時間におけるキャパシタＣ１の充電電流が連続モード時の充電電流より大きい。つまり、実施形態に係るＤＣ－ＤＣコンバータ１によれば、軽負荷モード時のブランキング時間を、連続モード時のブランキング時間より短くすることができる。
【0050】
図７は、実施形態に係るＤＣ－ＤＣコンバータ１に、動作状態に応じてブランキング時間を設定するブランキング時間設定回路２８が搭載されない場合に関する、スイッチングトランジスタ（ＰＭＯＳパワートランジスタＭＰ）のオン時間Ｔｏｎと出力電流Ｉｏｕｔとの関係を説明するための図である。図７に例示するグラフにおいて、縦軸はオン時間Ｔｏｎ［ｎｓ］であり、横軸は出力電流Ｉｏｕｔ［ｍＡ］である。図８及び図９は、実施形態に係るＤＣ－ＤＣコンバータ１に、動作状態に応じてブランキング時間を設定するブランキング時間設定回路２８が搭載されない場合に関する、軽負荷モード時のスイッチングトランジスタ（ＰＭＯＳパワートランジスタＭＰ）のオン時間について説明するための図である。動作状態に応じてブランキング時間を設定するブランキング時間設定回路２８が搭載されない場合、図７に示すように、出力電流Ｉｏｕｔがおおよそ５０ｍＡ以下、すなわち軽負荷のとき、オン時間Ｔｏｎは、適切なオン時間Ｔｏｎ＿ａｐｐの９１．７ｎｓより大きくなる。これは、図８に示すように、インダクタＬ１を流れる電流が負（端子ＬＸから出力端子ＶＯＵＴへ向かう方向）であるとき、デッドタイムの期間Ｐ１４において端子Ｌｘの電圧波形が「Ｈ」になり、デッドタイムの期間Ｐ１４においてもＰＭＯＳパワートランジスタＭＰがオン状態になるためである。ここで、デッドタイムの期間Ｐ１４は、Ｌ＿ＤＲＶ信号が「Ｌ」になってからＨ＿ＤＲＶ信号が「Ｌ」になるまでの期間である。このような中、動作状態に応じてブランキング時間を設定するブランキング時間設定回路２８が搭載されない場合には、ブランキング時間Ｐ１１の後の時点ＴＯＦＦまでオフ状態にならない。つまり、図８に示すように、サージ電流によるノイズＮを被検出とするためのブランキング時間Ｐ１１中にＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの反転入力端子（－）の端子電圧がアンプＥｒｒｏｒ＿ＡＭＰの出力電圧を超えてから、Ｈ＿ＤＲＶ信号によりオフ状態になるまでの期間Ｐ１２だけ、実際のオン時間が長くなる。換言すれば、ＰＭＯＳパワートランジスタＭＰが実際にオン状態となる期間Ｐ１３は、期間Ｐ１４と、Ｈ＿ＤＲＶ信号によりオン状態となる期間Ｔ１５との合計の期間である。図９に示す例では、オン状態となる期間Ｔ１３は、６７．１ｎｓである。これにより、軽負荷時に、スイッチング周期ごとに出力コンデンサに蓄積される過多電力量が増大し、出力電圧を制御するために端子ＬＸの電圧波形にパルススキップが発生する場合があった。パルススキップが発生すると、電磁妨害（ＥＭＩ）を生じる場合がある。
【0051】
一方で、上述したように、実施形態に係るＤＣ－ＤＣコンバータ１は、動作状態に応じてブランキング時間を設定するブランキング時間設定回路２８を搭載する。図１０及び図１１は、実施形態に係るＤＣ－ＤＣコンバータ１に関する、軽負荷モード時のスイッチングトランジスタ（ＰＭＯＳパワートランジスタＭＰ）のオン時間について説明するための図である。図１０に示すように、デッドタイムの期間Ｐ２４において、端子Ｌｘの電圧波形が「Ｈ」になり、ＰＭＯＳパワートランジスタＭＰがオン状態になることは、図８に示す場合と同様である。また、ＰＭＯＳパワートランジスタＭＰが実際にオン状態となる期間Ｐ２３が期間Ｐ２４と、Ｈ＿ＤＲＶ信号によりオン状態となる期間Ｔ２５との合計の期間であることも、図８に示す場合と同様である。このような中、実施形態に係るブランキング時間設定回路２８は、軽負荷検出回路２９により軽負荷が検出されたとき（Ｌ＿ｌｏａｄ信号が「Ｈ」のとき）、ＢＬＮＫ信号を出力するまでの時間、すなわちキャパシタＣ１の充電時間を連続モードのときより短くする。このため、図１０に示すように、軽負荷モード時のブランキング時間Ｐ２１は、連続モード時のブランキング時間Ｐ１１より短くなる。これにより、ＰＷＭコンパレータＰＷＭ＿ＣＯＭＰの反転入力端子（－）の端子電圧がアンプＥｒｒｏｒ＿ＡＭＰの出力電圧を超えた時点ＴＯＦＦで、ＰＭＯＳパワートランジスタＭＰをオフ状態にすることができる。図１１に示す例では、オン状態となる期間Ｔ２３は、４７．２ｎｓであり、図９に示す期間Ｔ１３（６７．１ｎｓ）より約２０ｎｓ短い。これにより、軽負荷時においても適切なオン時間となるため、端子ＬＸの電圧波形にパルススキップが発生しなくなる。したがって、電磁妨害（ＥＭＩ）の発生を抑制することができる。
【0052】
以上説明したように、実施形態に係るＤＣ－ＤＣコンバータ１は、インダクタＬ１、ＰＭＯＳパワートランジスタＭＰ、ＮＭＯＳパワートランジスタＭＮ、電流センス回路２２、ＰＷＭ変換回路２４、軽負荷検出回路２９及びブランキング時間設定回路２８を備える。ここで、ＰＭＯＳパワートランジスタＭＰは、第１のスイッチング素子の一例である。また、ＮＭＯＳパワートランジスタＭＮは、第２のスイッチング素子の一例である。インダクタＬ１は、負荷３０に接続される。ＰＭＯＳパワートランジスタＭＰ及びＮＭＯＳパワートランジスタＭＮは、それぞれインダクタＬ１に接続される。電流センス回路２２は、ＰＭＯＳパワートランジスタＭＰからインダクタＬ１へ流れる電流の大きさを検出する。ＰＷＭ変換回路２４は、電流センス回路２２によりブランキング時間の後に検出された電流の大きさに基づいてＰＭＯＳパワートランジスタＭＰ及びＮＭＯＳパワートランジスタＭＮの動作を制御するＰＷＭ信号を出力する。軽負荷検出回路２９は、連続モードに対応する負荷３０の駆動状態（第１の負荷状態）又は当該負荷３０の状態よりインダクタＬ１から負荷３０への出力電流が少ない軽負荷状態（第２の負荷状態）を検出する。ブランキング時間設定回路２８は、ブランキング時間をＰＷＭ変換回路２４に設定する。また、ブランキング時間設定回路２８は、軽負荷検出回路２９により軽負荷状態が検出されたとき、連続モードに対応する負荷３０の駆動状態が検出されたときに設定するブランキング時間より短いブランキング時間を設定する。換言すれば、ブランキング時間設定回路２８は、軽負荷状態が検出されたとき、ブランキング時間を短縮する。
【0053】
この構成によれば、ブランキング時間を制御することにより、軽負荷モード時であっても、ＰＭＯＳパワートランジスタＭＰのオン時間を適正に制御することができる。換言すれば、実施形態に係る同期整流方式のＤＣ－ＤＣコンバータ１によれば、ＰＷＭ方式のスイッチングにおいて、軽負荷時のパルススキップの発生を抑制することができる。
【0054】
なお、実施形態は、軽負荷が検出されたときにキャパシタＣ１への充電電流を定電流Ｉｂｉａｓ１から定電流Ｉｂｉａｓ１と定電流Ｉｂｉａｓ２との合計に増加するブランキング時間設定回路２８を例示するが、これに限らない。別の一例として、ブランキング時間設定回路２８は、軽負荷の程度に応じた大きさの充電電流を発生するように構成される。軽負荷の程度としては、例えばインダクタＬ１を流れる電流（＜０ｍＡ）の大きさが利用可能である。この構成によれば、ブランキング時間の長さを軽負荷の程度に応じて連続的に設定できるため、ＰＭＯＳパワートランジスタＭＰのオン時間をより適正に制御することができる。
【0055】
以上、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0056】
１ ＤＣ－ＤＣコンバータ
１０ 電源
２０ 制御回路
２１ レギュレータ回路
２２ 電流センス回路
２３ クロック発振回路
２４ ＰＷＭ変換回路
２５ ロジック回路
２６ Ｐｃｈドライバ回路
２７ Ｎｃｈドライバ回路
２８ ブランキング時間設定回路
２９ 軽負荷検出回路
３０ 負荷
ＣＩＮ，ＣＯＵＴ キャパシタ
ＦＢ，ＧＮＤ，ＬＸ，ＰＧＮＤ，ＶＤＤ，ＶＰＩＮ 端子
Ｌ１ インダクタ
ＭＮ ＮＭＯＳパワートランジスタ
ＭＰ ＰＭＯＳパワートランジスタ
ＲＢ１，ＲＢ２，ＲＥＳＲ 抵抗
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
１０ 電源
２０ 制御回路
２１ レギュレータ回路
２２ 電流センス回路
２３ クロック発振回路
２４ ＰＷＭ変換回路
２５ ロジック回路
２６ Ｐｃｈドライバ回路
２７ Ｎｃｈドライバ回路
２８ ブランキング時間設定回路
２９ 軽負荷検出回路
３０ 負荷
ＣＩＮ，ＣＯＵＴ キャパシタ
ＦＢ，ＧＮＤ，ＬＸ，ＰＧＮＤ，ＶＤＤ，ＶＰＩＮ 端子
Ｌ１ インダクタ
ＭＮ ＮＭＯＳパワートランジスタ
ＭＰ ＰＭＯＳパワートランジスタ
ＲＢ１，ＲＢ２，ＲＥＳＲ 抵抗
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】