(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-27
(45)【発行日】2024-07-05
(54)【発明の名称】メモリーデバイスおよびその動作
(51)【国際特許分類】
G11C 29/50 20060101AFI20240628BHJP
G11C 16/08 20060101ALI20240628BHJP
G11C 16/26 20060101ALI20240628BHJP
G11C 16/34 20060101ALI20240628BHJP
【ＦＩ】
G11C29/50 100
G11C16/08 120
G11C16/26
G11C16/34 113
【請求項の数】
20
(21)【出願番号】P 2022579005
(86)(22)【出願日】2021-12-14
(65)【公表番号】
(43)【公表日】2024-01-29
(86)【国際出願番号】 CN2021137667
(87)【国際公開番号】W WO2023108383
(87)【国際公開日】2023-06-22
【審査請求日】2022-12-21
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シャオジアン・グオ
【審査官】後藤 彰
(56)【参考文献】
【文献】特表２０２０－５２９０９６（ＪＰ，Ａ）
【文献】特開２０１３－１２２８０４（ＪＰ，Ａ）
【文献】特表２０１０－５３７３６０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ２９／５０
Ｇ１１Ｃ １６／０８
Ｇ１１Ｃ １６／２６
Ｇ１１Ｃ １６／３４
(57)【特許請求の範囲】
【請求項1】
メモリーデバイスであって、前記メモリーデバイスは、複数のメモリーストリングの中のメモリーセルのアレイであって、前記メモリーセルのアレイは、複数のメモリーセルの行で配置されている、メモリーセルのアレイと；
前記複数のメモリーセルの行にそれぞれ連結されている複数のワードラインと；
周辺回路であって、前記周辺回路は、前記複数のワードラインに連結されており、前記複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するように構成されており、前記選択されたメモリーセルの行は、選択されたワードラインに連結されており、前記周辺回路は、
前記複数のワードラインのそれぞれにワードライン電圧を印加するように構成されており；および、
前記ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、前記複数のメモリーセルの行の最も高い閾値電圧を決定するように構成されている、周辺回路と
を含む、メモリーデバイス。
【請求項2】
前記ワードライン静電容量ローディングは、可変静電容量を含み、前記複数のメモリーセルの行の前記最も高い閾値電圧を決定することは、前記可変静電容量の最大静電容量を決定することと；
前記最大静電容量に基づいて前記最も高い閾値電圧を決定することと
を含む、請求項１に記載のメモリーデバイス。
【請求項3】
前記周辺回路は、制御ロジックを含み、前記制御ロジックは、前記最も高い閾値電圧に到達した時間を決定すること；
前記最も高い閾値電圧に基づいて、前記読み取り動作における前記複数のワードラインの非選択されたワードラインに印加されるパス電圧を決定すること；または、
前記最も高い閾値電圧に基づいて、前記選択されたワードラインに印加される読み取り基準電圧を決定すること
のうちの少なくとも１つを実施するように構成されている、請求項１に記載のメモリーデバイス。
【請求項4】
前記周辺回路は、ドライバーをさらに含み、前記ドライバーは、前記制御ロジックの動作に基づいて、前記最も高い閾値電圧に到達した前記時間において、前記複数のメモリーストリングの非選択されたメモリーストリングに連結されている選択ゲート（ＳＧ）トランジスターにターンオフ電圧を印加すること；
前記読み取り動作において前記複数のワードラインの前記非選択されたワードラインに前記パス電圧を印加すること；または、
前記選択されたワードラインに前記読み取り基準電圧を印加すること
のうちの少なくとも１つを実施するように構成されている、請求項３に記載のメモリーデバイス。
【請求項5】
前記周辺回路は、前記ワードライン電圧を出力するように構成されている電圧発生器と、前記電圧発生器を制御するように構成されている制御ロジックと、前記複数のメモリーセルの行に前記ワードライン電圧を印加するように構成されているドライバーとをさらに含み、前記制御ロジックは、前記電圧発生器を制御し、第１の電圧値から第２の電圧値へ、および、前記第２の電圧値から第３の電圧値へ、前記ワードライン電圧を増加させ；
前記ドライバーは、前記複数のワードラインに前記ワードライン電圧を印加する、請求項１に記載のメモリーデバイス。
【請求項6】
前記制御ロジックは、前記第１の電圧値と前記第２の電圧値との間で前記ワードライン静電容量ローディングに充電される第１の静電容量に関連付けられる第１の値と、前記第２の電圧値と前記第３の電圧値との間で前記ワードライン静電容量ローディングに充電される第２の静電容量に関連付けられる第２の値とを取得するようにさらに構成されており；
前記第１の値と前記第２の値との間の差を決定するようにさらに構成されており；
前記差が最大値に到達することに応答して、前記ワードライン静電容量ローディングの静電容量が前記ワードライン静電容量ローディングの最大静電容量であるということを決定するようにさらに構成されている、請求項５に記載のメモリーデバイス。
【請求項7】
前記制御ロジックは、前記第３の電圧値が前記複数のメモリーセルの行の前記最も高い閾値電圧であるということを決定するようにさらに構成されている、請求項６に記載のメモリーデバイス。
【請求項8】
前記周辺回路は、前記電圧発生器および前記制御ロジックに連結されているセンシングデバイスをさらに含み、前記センシングデバイスは、前記第１の静電容量に関連付けられる前記第１の値を発生させるように構成されており；
前記第２の静電容量に関連付けられる前記第２の値を発生させるように構成されている、請求項６に記載のメモリーデバイス。
【請求項9】
前記電圧発生器は、フラグ信号の出力を有する比較回路をさらに含み、前記フラグ信号は、前記電圧発生器の入力に連結されており、前記フラグ信号が１に等しいことに応答して、前記電圧発生器は、前記ワードライン電圧を増加させ続け；
前記フラグ信号が０に等しいことに応答して、前記電圧発生器は、前記ワードライン電圧を増加させることを停止する、請求項８に記載のメモリーデバイス。
【請求項10】
前記フラグ信号は、第１の時間期間および第２の時間期間において、それぞれ１に等しく；前記フラグ信号は、前記第１の時間期間と前記第２の時間期間との間において、０に等しい、請求項９に記載のメモリーデバイス。
【請求項11】
前記センシングデバイスは、カウンターを含み、前記カウンターは、前記フラグ信号が１であることに応答して、時間期間をカウントし、前記時間期間に対応する値を発生させ、前記第１の時間期間が前記第１の値に対応するようになっており、前記第２の時間期間が前記第２の値に対応するようになっている、請求項１０に記載のメモリーデバイス。
【請求項12】
前記センシングデバイスは、前記第１の時間期間の終わりにおいて前記第１の値を出力し、前記第２の時間期間の終わりにおいて前記第２の値を出力する、請求項１１に記載のメモリーデバイス。
【請求項13】
前記センシングデバイスは、入力および複数のフリップフロップを含み、前記入力は、前記フラグ信号を含み、前記フリップフロップのそれぞれは、前記センシングデバイスの出力のディジットを発生させる、請求項９に記載のメモリーデバイス。
【請求項14】
前記比較回路は、前記ワードライン電圧に比例する電圧部分の第１の入力と、前記制御ロジックに連結されている基準信号の第２の入力とを含み、前記フラグ信号は、前記電圧部分と前記基準信号との間の差であり、前記制御ロジックは、コンパレーターの前記第２の入力に第１のステップ電圧を印加するように構成されており、前記第１のステップ電圧は、前記第２の電圧に等しく；
前記センシングデバイスから前記第１の値を取得するように構成されており；
前記フラグ信号が１から０になることに応答して、前記コンパレーターの前記第２の入力に第２のステップ電圧を印加するように構成されており、前記第２のステップ電圧は、前記第３の電圧に等しく、前記第１のステップ電圧よりも大きく；
前記センシングデバイスから前記第２の値を取得するように構成されている、請求項９に記載のメモリーデバイス。
【請求項15】
前記複数のメモリーセルは、複数のトリプルレベルセル（ＴＬＣ）または複数のクアッドレベルセル（ＱＬＣ）のうちの少なくとも１つを含み；前記複数のメモリーセルの行の前記最も高い閾値電圧は、前記ＴＬＣにおける最も高い閾値電圧のうちの少なくとも１つ、または、前記ＱＬＣにおける最も高い閾値電圧のうちの１つを含む、請求項１に記載のメモリーデバイス。
【請求項16】
システムであって、前記システムは、データを記憶するように構成されているメモリーデバイスと；
前記メモリーデバイスに連結されており、前記メモリーデバイスを制御するように構成されているメモリーコントローラーと
を含み、
前記メモリーデバイスは、
複数のメモリーストリングの中のメモリーセルのアレイであって、前記メモリーセルのアレイは、複数のメモリーセルの行で配置されている、メモリーセルのアレイと；
前記複数のメモリーセルの行にそれぞれ連結されている複数のワードラインと；
周辺回路であって、前記周辺回路は、前記複数のワードラインに連結されており、前記複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するように構成されており、前記選択されたメモリーセルの行は、選択されたワードラインに連結されており、前記周辺回路は、
前記複数のワードラインのそれぞれにワードライン電圧を印加するように構成されており；および、
前記ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、前記複数のメモリーセルの行の最も高い閾値電圧を決定するように構成されている、周辺回路と
を含む、システム。
【請求項17】
メモリーデバイスを動作させるための方法であって、前記メモリーデバイスは、複数のメモリーストリングの中のメモリーセルのアレイであって、前記メモリーセルのアレイは、複数のメモリーセルの行で配置されている、メモリーセルのアレイと；前記複数のメモリーセルの行にそれぞれ連結されている複数のワードラインとを含み、前記方法は、前記複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するステップを含み、前記選択されたメモリーセルの行は、選択されたワードラインに連結されており、前記読み取り動作を実施する前記ステップは、前記複数のワードラインのそれぞれにワードライン電圧を印加するステップと；
前記ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、前記複数のメモリーセルの行の最も高い閾値電圧を決定するステップと
を含む、方法。
【請求項18】
前記ワードライン静電容量ローディングは、可変静電容量を含み、前記複数のメモリーセルの行の前記最も高い閾値電圧を決定するステップは、前記可変静電容量の最大静電容量を決定するステップと；
前記最大静電容量に基づいて前記最も高い閾値電圧を決定するステップと
を含む、請求項１７に記載の方法。
【請求項19】
前記最も高い閾値電圧に到達した時間を決定するステップ；前記最も高い閾値電圧に基づいて、前記読み取り動作における前記複数のワードラインの非選択されたワードラインに印加されるＶｐａｓｓ電圧を決定するステップ；または、
前記最も高い閾値電圧に基づいて、前記選択されたワードラインに印加される読み取り基準電圧を決定するステップ
をさらに含む、請求項１７に記載の方法。
【請求項20】
前記最も高い閾値電圧に到達した前記時間において、前記複数のメモリーストリングの非選択されたメモリーストリングに連結されている選択ゲート（ＳＧ）トランジスターにターンオフ電圧を印加するステップ；前記読み取り動作において前記複数のワードラインの前記非選択されたワードラインにパス電圧を印加するステップ；または、
前記選択されたワードラインに前記読み取り基準電圧を印加するステップ
のうちの少なくとも１つを実施するステップをさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリーデバイスおよびその動作方法に関する。
【背景技術】
【0002】
フラッシュメモリーは、電気的に消去および再プログラムされ得る低コストで高密度で不揮発性のソリッドステートストレージ媒体である。フラッシュメモリーは、ＮＯＲフラッシュメモリーおよびＮＡＮＤフラッシュメモリーを含む。さまざまな動作（たとえば、読み取り、プログラム（書き込み）、および消去など）が、フラッシュメモリーによって実施され、それぞれのメモリーセルの閾値電圧を所望のレベルに変化させることが可能である。ＮＡＮＤフラッシュメモリーに関して、消去動作が、ブロックレベルにおいて実施され得、プログラム動作または読み取り動作が、ページレベルにおいて実施され得る。
【発明の概要】
【課題を解決するための手段】
【0003】
１つの態様では、メモリーデバイスは、複数のメモリーストリングの中のメモリーセルのアレイを含み、メモリーセルのアレイは、複数のメモリーセルの行で配置されている。また、メモリーデバイスは、複数のメモリーセルの行にそれぞれ連結されている複数のワードラインと、周辺回路であって、周辺回路は、複数のワードラインに連結されており、複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するように構成されている、周辺回路とを含む。選択されたメモリーセルの行は、選択されたワードラインに連結されており、周辺回路は、複数のワードラインのそれぞれにワードライン電圧を印加するように構成されており、および、ワードライン電圧に応答したワードライン静電容量ローディング（ｗｏｒｄ ｌｉｎｅ ｃａｐａｃｉｔａｎｃｅ ｌｏａｄｉｎｇ）の変化に基づいて、複数のメモリーセルの行の最も高い閾値電圧を決定するように構成されている。
【0004】
別の態様において、システムは、データを記憶するように構成されているメモリーデバイスを含む。メモリーデバイスは、複数のメモリーストリングの中のメモリーセルのアレイであって、メモリーセルのアレイは、複数のメモリーセルの行で配置されている、メモリーセルのアレイと、複数のメモリーセルの行にそれぞれ連結されている複数のワードラインと、周辺回路であって、周辺回路は、複数のワードラインに連結されており、複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するように構成されている、周辺回路とを含む。選択されたメモリーセルの行は、選択されたワードラインに連結されている。周辺回路は、複数のワードラインのそれぞれにワードライン電圧を印加するように構成されており、および、ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、複数のメモリーセルの行の最も高い閾値電圧を決定するように構成されている。また、システムは、メモリーコントローラーを含み、メモリーコントローラーは、メモリーデバイスに連結されており、メモリーデバイスを制御するように構成されている。
【0005】
さらに別の態様において、メモリーデバイスを動作させるための方法は、複数のメモリーストリングの中のメモリーセルのアレイであって、メモリーセルのアレイは、複数のメモリーセルの行で配置されている、メモリーセルのアレイと；複数のメモリーセルの行にそれぞれ連結されている複数のワードラインとを含む。方法は、複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するステップを含む。選択されたメモリーセルの行は、選択されたワードラインに連結されている。読み取り動作を実施するステップは、複数のワードラインのそれぞれにワードライン電圧を印加するステップと、ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、複数のメモリーセルの行の最も高い閾値電圧を決定するステップとを含む。
【0006】
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の態様を示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
【図面の簡単な説明】
【0007】
【図1】メモリーデバイスの中のメモリーセルの閾値電圧分布を示す図である。
【図2】本開示のいくつかの態様による、メモリーデバイスにおける読み取り動作において用いられる複数の電圧のタイミング図である。
【図3】本開示のいくつかの態様による、メモリーデバイスを有する例示的なシステムのブロック図である。
【図4A】本開示のいくつかの態様による、メモリーデバイスを有する例示的なメモリーカードの図である。
【図4B】本開示のいくつかの態様による、メモリーデバイスを有する例示的なソリッドステートドライブ（ＳＳＤ）の図である。
【図5】本開示のいくつかの態様による、周辺回路を含む例示的なメモリーデバイスの概略的な図である。
【図6】本開示のいくつかの態様による、ＮＡＮＤメモリーストリングを含む例示的なメモリーセルアレイの断面の側面図である。
【図7A】本開示のいくつかの態様による、メモリーセルアレイおよび周辺回路を含む例示的なメモリーデバイスのブロック図である。
【図7B】本開示のいくつかの態様による、メモリーセルアレイおよび周辺回路を含む例示的なメモリーデバイスにおける制御ロジックの詳細ブロック図である。
【図8A】本開示のいくつかの態様による、例示的な電圧発生器を示す図である。
【図8B】本開示のいくつかの態様による、例示的な基準信号およびワードライン電圧を示す図である。
【図8C】本開示のいくつかの態様による、例示的なセンシングデバイスを示す図である。
【図9A】本開示のいくつかの態様による、電圧発生器に連結されている例示的なワードライン静電容量ローディングを示す図である。
【図9B】本開示のいくつかの態様による、ワードライン静電容量ローディングの静電容量をワードライン電圧の関数として示す図である。
【図10A】本開示のいくつかの態様による、メモリーデバイスを動作させるための方法のフローチャートを示す図である。
【図10B】本開示のいくつかの態様による、メモリーデバイスによって実施される詳細な動作のフローチャートを示す図である。
【発明を実施するための形態】
【0008】
本開示は、添付の図面を参照して説明されることとなる。
【0009】
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。そうであるので、本開示の範囲から逸脱することなく、他の構成および配置が使用され得る。また、本開示は、さまざまな他の用途においても用いられ得る。本開示に説明されているような機能的なおよび構造的な特徴は、互いに、および、図面には具体的に描かれていない方式で、組み合わせられ、調節され、および修正され得、これらの組み合わせ、調節、および修正が、本開示の範囲の中にあるようになっている。
【0010】
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
【0011】
いくつかのメモリーデバイス（たとえば、３Ｄ ＮＡＮＤフラッシュメモリーデバイスなど）において、メモリーセルは、ワードラインと半導体チャネルとの間の交差によって形成される。１つのメモリーセルは、複数の状態（たとえば、閾値電圧）を有するようにプログラムされ得、したがって、メモリーセルごとに複数のビットのデータを記憶することが可能である。トリプルレベルセル（ＴＬＣ）フラッシュメモリーデバイスでは、メモリーセルは、３ビットのデータを記憶するために８つの閾値電圧（たとえば、Ｌ０、Ｌ１、．．．、Ｌ７）を含むようにプログラムされ得、クアッドレベルセル（ＱＬＣ）フラッシュメモリーデバイスでは、メモリーセルは、４ビットのデータを記憶するために１６個の閾値電圧（たとえば、Ｌ０、Ｌ１、．．．、Ｌ１５）を含むようにプログラムされ得る。３Ｄ ＮＡＮＤフラッシュメモリーデバイスの読み取り動作では、すべてのワードラインは、半導体チャネルを完全にターンオンするために、高いワードライン電圧までランプアップされる必要がある。読み取り動作にとって重要な電圧は、メモリーセルをプログラミングするための最も高い閾値電圧である。たとえば、ＴＬＣフラッシュメモリーデバイスおよびＱＬＣフラッシュメモリーデバイスに関して、最も高い閾値電圧は、それぞれ、Ｌ７閾値電圧およびＬ１５閾値電圧であることが可能である。ワードライン電圧が最も高い閾値電圧に到達するとき、ワードライン電圧が最も高い閾値電圧に到達する時間、および／または、最も高い閾値電圧の値に基づいて、いくつかの動作が実施され得る。最も高い閾値電圧は、ランプアッププロセスの間の重要な移行ポイントであることが可能であり、したがって、３Ｄ ＮＡＮＤメモリーデバイスの上で実施される読み取り動作にとって非常に望ましいものである。
【0012】
この移行ポイントは、他のアレイ動作をトリガーするために使用され得る。たとえば、ワードライン電圧が最も高い閾値電圧に到達する時間を取得することが重要である。ワードライン電圧が増加するときに、半導体チャネルのソース選択ゲート（たとえば、底部選択ゲートまたはＢＳＧ）およびドレイン選択ゲート（上部選択ゲートまたはＴＳＧ）などのような選択ゲートもターンオンされ、すべての半導体チャネルが「リセット」（たとえば、ホットキャリア注入（ＨＣＩ）を回避するために半導体チャネルの中の望ましくないキャリアを除去するためのクリーンアッププロセス）を経験することを可能にする。ワードライン電圧が最も高い閾値電圧に到達した後に、次いで、非選択された選択ゲートがターンオフされ得る。電力消費が低減され得、半導体チャネルは、読み取り動作のデータアクセスのために調整される。読み取り動作の間に、非選択されたワードラインは、最も高い閾値電圧に基づいて決定される高い電圧（たとえば、パス電圧（Ｖｐａｓｓ））を印加される。Ｖｐａｓｓは、オーバードライブ電圧を最も高い閾値電圧に加えることによって決定される（たとえば、最適化される）ことが多い。最適化されたＶｐａｓｓは、読み取り動作の間の読み取り外乱を低減させることが可能である。さらに、メモリーセルは、時間とともに電荷を失う可能性がある。その現象は、リテンション電荷損失（ｒｅｔｅｎｔｉｏｎ ｃｈａｒｇｅ ｌｏｓｓ）とも称される。閾値電圧分布（特に、より高い閾値電圧分布）は、時間の経過とともに、（たとえば、より低い電圧分布に）シフトダウンされ得る。リテンション情報は、メモリーセルの最も高い閾値電圧に基づいて取得され得る。たとえば、最も高い閾値電圧のシフトは、データを読み取るために使用される読み取り基準電圧を調節するために用いられ得る。これは、読み取り動作における読み取りエラーを低減させることを助けることとなる。
【0013】
メモリーセルの最も高い閾値電圧は、メモリーデバイスが製造された後に測定されることが多く、他の電圧およびタイミングが、測定の結果に基づいて設計される。しかし、測定された最も高い閾値電圧の値は、少なくとも以下の理由に起因して、正確性に欠ける。たとえば、ワードラインを駆動するために使用されるドライバーは、ワードライン電圧の電圧降下を引き起こす可能性がある。電圧降下は、設計および要因（たとえば、処理、電圧、および温度など）に基づいて変化する可能性がある。したがって、非選択されたワードラインに印加されるＶｐａｓｓは、読み取り動作の間に外乱を低減させるには十分に正確ではない可能性がある。また、メモリーセルの中のデータを読み取るために、読み取り基準電圧が隣接する閾値電圧の間に印加されるときに、閾値電圧分布におけるシフトは、読み取り基準電圧がその製造業者の値から変更／調節されることを必要とする可能性があり、読み取り基準電圧が、正確な読み取り動作のために、隣接する閾値電圧に対して十分なマージンを有するようになっている。すなわち、製造業者において設定された読み取り基準電圧は、使用されるときに、時間の経過とともに調節されない場合には、読み取りエラーを引き起こしやすい可能性がある。
【0014】
図１は、２つの異なる時間におけるメモリーデバイス（たとえば、３Ｄ ＮＡＮＤフラッシュメモリーデバイス）の閾値電圧分布を示している。ｘ軸は、閾値電圧の値を表しており、ｙ軸は、セル分布を表している。例として、分布１０２は、時間ｔ１におけるＴＬＣメモリーセルまたはＱＬＣメモリーセルの閾値電圧分布を表しており、分布１０４は、時間ｔ２におけるＴＬＣメモリーセルまたはＱＬＣメモリーセルの閾値電圧分布を表している。時間ｔ１は、より早い時間を表している。Ｖｔ１は、消去動作のための最も低い閾値電圧を表している（たとえば、ＴＬＣおよびＱＬＣメモリーセルに関するＬ０）。Ｖｔｎは、最も高い閾値電圧を表している（たとえば、ＴＬＣメモリーセルに関するＬ７、および、ＱＬＣメモリーセルに関するＬ１５）。時間ｔ２は、ｔ１の後の時間であることが可能であり、時間ｔ２と時間ｔ１との間の間隔は、０よりも大きい（たとえば、数時間、１週間、１ヶ月、数ヶ月など）。読み取り基準電圧ＶＲ１およびＶＲ２（隣接する閾値電圧分布の間にそれぞれ位置付けされている）は、読み取り動作のために時間ｔ１において選択されたワードラインの上に印加される。図１に示されているように、時間ｔ１におけるものと比較して、閾値電圧分布１０４は、時間ｔ２において、より低い電圧分布にシフトし、より幅広くなる。結果として、読み取り基準電圧Ｖｔ１およびＶｔ２は、隣接する閾値電圧に対して十分なマージンを有していない可能性があり、読み取り基準電圧Ｖｔ１およびＶｔ２を使用する読み取り動作は、読み取りエラーを受けやすくなる可能性がある。
【0015】
図２は、本開示による、メモリーデバイスの読み取り動作において用いられる複数の電圧のタイミング図を示している。メモリーデバイスは、３Ｄ ＮＡＮＤフラッシュメモリーデバイスを含むことが可能である。具体的には、時間Ｔ１から時間Ｔ２は、読み取り動作の初期化期間またはリセット期間として見なされ得る。この期間において、チャネル構造体は、リセットプロセスまたは初期化プロセスを経験し、特定の電圧が、ランプアップし始め、それぞれの初期化値へ至る。時間Ｔ２から時間Ｔ３は、トリマブルディレイ（ｔｒｉｍｍａｂｌｅ ｄｅｌａｙ）期間として見なされ得る。時間Ｔ２において、初期化／リセットプロセスが完了され、電圧が変化し始め、データがメモリーセルから読み出される値に接近する。時間Ｔ３において、電圧は、データを読み出すための値に到達する。時間Ｔ３から、データは、チャネル構造体によって形成されたメモリーセルから読み出される。図２に示されているように、ビットライン（「ＢＬｓ」）およびソースライン（「ＡＣＳ」）に印加される電圧は、読み取り動作の間に低くなっており、ビットラインおよびソースラインをターンオフする。メモリーブロックの中の選択ゲート（たとえば、選択されたドレイン選択ゲート（「ＤＳＧ（ｓｅｌ）」）、選択された底部選択ゲートに対応する非選択されたドレイン選択ゲート（「選択されたＳＳＧにおけるＤＳＧ（ｕｎｓｅｌ）」）、非選択されたソース選択ゲートに対応する非選択されたドレイン選択ゲート（「非選択されたＳＳＧにおけるＤＳＧ（ｕｎｓｅｌ）」）、選択されたソース選択ゲート（「ＳＳＧ（ｓｅｌ）」）、および、非選択されたソース選択ゲート（「ＳＳＧ（ｕｎｓｅｌ）」））にかかる電圧が、低い値から高い値（たとえば、ターンオン電圧値）へ増加し始める。時間Ｔ１とＴ２との間に、上記の選択ゲートに印加される電圧は、それぞれの高い値に到達し、チャネル構造体の初期化／リセットのために所定の時間の期間にわたって高い値を維持する。
【0016】
また、ワードライン電圧（すなわち、ワードライン、選択されたワードライン（「ＷＬ（ｓｅｌ）」）、および、非選択されたワードライン（「ＷＬ（ｕｎｓｅｌ）」）に印加される電圧）は、時間Ｔ１において、より低い値から増加し始め、時間Ｔ２において、より高い値Ｖ１に到達する。Ｖ１の値は、メモリーセルの最も高い閾値電圧に等しいかまたはそれよりも高くなっていることが可能である。時間Ｔ２において、選択されたＳＳＧにおけるＤＳＧ（ｕｎｓｅｌ）、非選択されたＳＳＧにおけるＤＳＧ（ｕｎｓｅｌ）、およびＳＳＧ（ｕｎｓｅｌ）にかかる電圧は、時間Ｔ３までに低い値（たとえば、ターンオフ電圧値）に減少し始め、一方では、ＤＳＧ（ｓｅｌ）およびＳＳＧ（ｓｅｌ）にかかる電圧は、読み取り動作の残りにわたって高いままである（たとえば、ターンオン電圧値）。時間Ｔ２において、チャネル構造体は、オンになっており、ＡＣＳおよびＢＬｓからリセット／初期化される。時間Ｔ２から、ＷＬ（ｓｅｌ）にかかる電圧は、低い値（たとえば、ターンオフ電圧値）に減少し始め、一方では、ＷＬ（ｕｎｓｅｌ）にかかる電圧は、時間Ｔ３までにより高い値Ｖ２に増加し続ける。Ｖ２は、Ｖｐａｓｓ電圧とも称される。ＷＬ（ｕｎｓｅｌ）に印加されるＶ２の電圧は、読み取り動作の残りにわたって維持する。
【0017】
いくつかのメモリーデバイスにおいて、Ｖ１の値は、メモリーデバイスが製造された後に測定される。Ｖ１は、メモリーセルの最も高い閾値電圧に等しいかまたはそれに十分に近く、Ｖ１は、時間Ｔ２（たとえば、時間Ｔ２において、特定の選択ゲートがターンオフされる）を決定するために使用される。たとえば、ワードライン電圧がＶ１に到達するときに、特定の選択ゲートがターンオフされる。一方、Ｖ１の値は、値Ｖ２を決定するためにも使用される。たとえば、Ｖ２は、Ｖ１に対してオーバードライブ値ΔＶを加算することによって決定されることが多い。Ｖ１は、製造された後に測定される値であり、メモリーセルにおける時間の経過に伴う閾値電圧分布のシフトを表してはいないので、Ｖ１に基づいて決定される特定のパラメーター（たとえば、特定の選択ゲートをターンオフための時間、Ｖ２の値、および読み取り基準電圧など）は、正確でない可能性がある。より正確な最も高い閾値電圧を決定するための動作が望まれる。
【0018】
上述の問題のうちの１つまたは複数に対処するために、本開示は、所望の時間におけるメモリーセルの最も高い閾値電圧を取得するためのメモリーデバイスおよび方法を提供する。方法は、自動的な検出スキームを含むことが可能であり、自動的な検出スキームでは、最も高い閾値電圧が、リアルタイムで取得され得、または、所望の時間において取得され、次の読み取り動作のために記憶され得る。ワードライン電圧が最も高い閾値電圧に到達する時間、および、最も高い閾値電圧の値は、より正確であることが可能である。したがって、最も高い閾値電圧の値、および、ワードライン電圧が最も高い閾値電圧に到達する時間は、他のパラメーター（たとえば、特定の選択ゲートをターンオフするための時間、Ｖｐａｓｓの値、および、読み取り基準電圧の値など）を決定するために用いられ得、それは、同様により正確であることが可能である。メモリーデバイスにおいて実施される読み取り動作は、外乱およびエラーを受けにくい。
【0019】
本開示によれば、ワードライン静電容量ローディング（ワードラインおよびチャネル構造体によって形成される）は、ワードライン電圧が増加するときに、可変静電容量と同等であることが可能である。ワードライン電圧が最も高い閾値電圧に到達するときに、静電容量は、その最大値（すなわち、最大静電容量）に到達する。ワードライン静電容量ローディングの静電容量は、最大静電容量に到達した後に、さらに変化しない状態に留まるかまたは減少することが可能である。ワードライン静電容量ローディングの静電容量の変化を検出することによって、ワードライン電圧が最も高い閾値電圧に到達する時間、および、最も高い閾値電圧の値が、リアルタイム様式で取得され得る。
【0020】
ワードライン静電容量ローディングの静電容量の変化を自動的に検出するために、ワードライン電圧を出力する電圧発生器のポンピング時間が取得される。電圧発生器は、比較回路を含み、比較回路は、最も高い閾値電圧（たとえば、ワードライン静電容量ローディングの最大静電容量）に到達するまで、電圧発生器がワードライン電圧を段階的に増加させ続けることを可能にする。センシングデバイスが、それぞれのステップにおけるワードライン静電容量ローディングの静電容量変化を検出するために用いられる。メモリーデバイスの制御ロジックは、ワードライン電圧の２つの隣接する値における静電容量変化を比較するために用いられる。最大静電容量変化が検出されたときに、最大静電容量が検出される。したがって、最大静電容量に対応するワードライン電圧は、最も高い閾値電圧であると決定される。次いで、制御ロジックは、ワードライン電圧が最も高い閾値電圧に到達する時間、および、最も高い閾値電圧の値に基づいて、他の動作を制限するために用いられる。
【0021】
いくつかの実装形態において、センシングデバイスは、カウンターを含む。カウンターは、電圧発生器に連結されており、それぞれのステップにおける電圧発生器のポンピング時間を示すフラグ信号の入力を有している。カウンターの出力は、それぞれのステップにおける電圧発生器のポンピング時間をそれぞれ示す複数の値を含む。それぞれのステップにおけるポンピング時間は、それぞれのステップの間にワードライン静電容量ローディングに充電される静電容量に関連付けられるので、カウンターの出力は、ステップのそれぞれにおけるワードライン静電容量ローディングの静電容量変化を表す。いくつかの実装形態において、カウンターは、複数のフリップフロップに連結されているＡＮＤゲートを含む。他の実装形態において、メモリーデバイスは、センシングデバイスを含み、センシングデバイスは、電圧発生器からワードライン静電容量ローディングへ流れる電流を検出するように構成されている。制御ロジックは、電流に基づいて最も高い閾値電圧を決定することが可能である。
【0022】
図３は、本開示のいくつかの態様による、メモリーデバイスを有する例示的なシステム３００のブロック図である。システム３００は、携帯電話、デスクトップコンピューター、ラップトップコンピューター、タブレット、車両コンピューター、ゲーミングコンソール、プリンター、位置決めデバイス、ウェアラブル電子デバイス、スマートセンサー、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、または、ストレージをその中に有する任意の他の適切な電子デバイスであることが可能である。図３に示されているように、システム３００は、ホスト３０８およびメモリーシステム３０２を含むことが可能であり、メモリーシステム３０２は、１つまたは複数のメモリーデバイス３０４およびメモリーコントローラー３０６を有している。ホスト３０８は、電子デバイスのプロセッサー（たとえば、中央処理装置（ＣＰＵ）など）、または、システム－オン－チップ（ＳｏＣ）（たとえば、アプリケーションプロセッサー（ＡＰ）など）を含むことが可能である。ホスト３０８は、メモリーデバイス３０４にデータを送信するように、または、メモリーデバイス３０４からデータを受信するように構成され得る。
【0023】
メモリーデバイス３０４は、本開示に開示されている任意のメモリーデバイスであることが可能である。下記に詳細に開示されているように、メモリーデバイス３０４（たとえば、ＮＡＮＤフラッシュメモリーデバイスなど、たとえば、３次元（３Ｄ）ＮＡＮＤフラッシュメモリーデバイス）は、所望の時間におけるメモリーセルの最も高い閾値電圧を自動的に取得し、閾値電圧のタイミングおよび値に基づいて、他の動作を決定することが可能である。いくつかの実装形態において、メモリーデバイス３０４は、それぞれの読み取り動作の一部として、メモリーセルの最も高い閾値電圧を取得する。いくつかの実装形態において、メモリーデバイス３０４は、メモリーセルの最も高い閾値電圧を取得し、後続の読み取り動作のためにそれを記憶する。
【0024】
メモリーコントローラー３０６は、メモリーデバイス３０４およびホスト３０８に連結されており、いくつかの実装形態によれば、メモリーデバイス３０４を制御するように構成されている。メモリーコントローラー３０６は、メモリーデバイス３０４の中に記憶されているデータを管理し、ホスト３０８と通信することが可能である。いくつかの実装形態において、メモリーコントローラー３０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（ＣＦ）（登録商標）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、または、電子デバイス（たとえば、パーソナルコンピューター、デジタルカメラ、携帯電話など）の中で使用するための他の媒体などのように、低デューティーサイクル環境において動作するように設計されている。いくつかの実装形態において、メモリーコントローラー３０６は、モバイルデバイス（たとえば、スマートフォン、タブレット、ラップトップコンピューターなど）のためのデータストレージおよびエンタープライズストレージアレイとして使用される高デューティーサイクル環境ＳＳＤまたは組み込み用マルチメディアカード（ｅＭＭＣ）において動作するように設計されている。メモリーコントローラー３０６は、メモリーデバイス３０４の動作（たとえば、読み取り動作、消去動作、およびプログラム動作など）を制御するように構成され得る。また、メモリーコントローラー３０６は、メモリーデバイス３０４の中に記憶されているかまたは記憶されることとなるデータに関するさまざまな機能を管理するように構成され得る（それに限定されないが、バッドブロック管理、ガベージコレクション、論理アドレス－ツー－物理アドレス変換、ウェアレベリングなどを含む）。いくつかの実装形態において、メモリーコントローラー３０６は、メモリーデバイス３０４から読み取られるかまたはメモリーデバイス３０４に書き込まれるデータに関して誤り訂正符号（ＥＣＣ）を処理するようにさらに構成されている。任意の他の適切な機能は、メモリーコントローラー３０６によって同様に実施され得、たとえば、メモリーデバイス３０４をフォーマットする。メモリーコントローラー３０６は、特定の通信プロトコルにしたがって、外部デバイス（たとえば、ホスト３０８）と通信することが可能である。たとえば、メモリーコントローラー３０６は、さまざまなインターフェースプロトコル（たとえば、ＵＳＢプロトコル、ＭＭＣプロトコル、周辺コンポーネント相互接続（ＰＣＩ）プロトコル、ＰＣＩ－ｅｘｐｒｅｓｓ（ＰＣＩ－Ｅ）プロトコル、アドバンスドテクノロジーアタッチメント（ＡＴＡ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、スモールコンピューターシステムインターフェース（ＳＣＳＩ）プロトコル、エンハンストスモールディスクインターフェース（ＥＳＤＩ）プロトコル、インテグレーテッドドライブエレクトロニクス（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコルなど）のうちの少なくとも１つを通して、外部デバイスと通信することが可能である。
【0025】
メモリーコントローラー３０６および１つまたは複数のメモリーデバイス３０４は、さまざまなタイプのストレージデバイスの中へ一体化され得、たとえば、同じパッケージ（たとえば、ユニバーサルフラッシュストレージ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなど）の中に含まれ得る。すなわち、メモリーシステム３０２は、異なるタイプの最終エレクトロニクス製品の中へ実装およびパッケージングされ得る。図４Ａに示されているような１つの例において、メモリーコントローラー３０６および単一のメモリーデバイス３０４が、メモリーカード４０２の中へ一体化され得る。メモリーカード４０２は、ＰＣカード（ＰＣＭＣＩＡ、パーソナルコンピューターメモリーカード国際協会）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどを含むことが可能である。メモリーカード４０２は、メモリーカード４０２をホスト（たとえば、図３のホスト３０８）と連結するメモリーカードコネクター４０４をさらに含むことが可能である。図４Ｂに示されているような別の例では、メモリーコントローラー３０６および複数のメモリーデバイス３０４は、ＳＳＤ４０６の中へ一体化され得る。ＳＳＤ４０６は、ＳＳＤ４０６をホスト（たとえば、図３のホスト３０８）と連結するＳＳＤコネクター４０８をさらに含むことが可能である。いくつかの実装形態において、ＳＳＤ４０６のストレージ容量および／または動作速度は、メモリーカード４０２のものよりも大きい。
【0026】
図５は、本開示のいくつかの態様による、周辺回路を含む例示的なメモリーデバイス５００の概略的な回路図を示している。メモリーデバイス５００は、図３におけるメモリーデバイス３０４の例であることが可能である。メモリーデバイス５００は、メモリーセルアレイ５０１と、メモリーセルアレイ５０１に連結されている周辺回路５０２とを含むことが可能である。メモリーセルアレイ５０１は、ＮＡＮＤフラッシュメモリーセルアレイであることが可能であり、ＮＡＮＤフラッシュメモリーセルアレイでは、メモリーセル５０６が、基板（図示せず）の上方に垂直方向にそれぞれ延在するＮＡＮＤメモリーストリング５０８のアレイの形態で提供される。いくつかの実装形態において、それぞれのＮＡＮＤメモリーストリング５０８は、複数のメモリーセル５０６を含み、複数のメモリーセル５０６は、直列に連結されており、垂直方向にスタックされている。それぞれのメモリーセル５０６は、メモリーセル５０６の領域の中に捕捉される電子の数に依存する連続的なアナログ値（たとえば、電圧または電荷など）を保持することが可能である。それぞれのメモリーセル５０６は、フローティングゲートトランジスターを含むフローティングゲートタイプのメモリーセル、または、チャージトラップトランジスターを含むチャージトラップタイプのメモリーセルのいずれかであることが可能である。
【0027】
いくつかの実装形態において、それぞれのメモリーセル５０６は、単一レベルセル（ＳＬＣ）であり、単一レベルセル（ＳＬＣ）は、２つの可能なメモリー状態を有しており、したがって、１ビットのデータを記憶することが可能である。たとえば、第１のメモリー状態「０」は、電圧の第１の範囲に対応することが可能であり、第２のメモリー状態「１」は、電圧の第２の範囲に対応することが可能である。いくつかの実装形態において、それぞれのメモリーセル５０６は、マルチレベルセル（ＭＬＣ）であり、マルチレベルセル（ＭＬＣ）は、５つ以上のメモリー状態において、単一のビットよりも多くのデータを記憶することができる。たとえば、ＭＬＣは、１つのセル当たり２ビットを記憶することが可能であるか、１つのセル当たり３ビットを記憶することが可能であるか（トリプルレベルセル（ＴＬＣ）としても知られている）、または、１セル当たり４ビットを記憶することが可能である（クアッドレベルセル（ＱＬＣ）としても知られている）。それぞれのＭＬＣは、可能な公称ストレージ値の範囲を想定するようにプログラムされ得る。１つの例において、それぞれのＭＬＣが２ビットのデータを記憶する場合には、ＭＬＣは、３つの可能な公称ストレージ値のうちの１つをセルに書き込むことによって、消去された状態から３つの可能なプログラミングレベルのうちの１つを想定するようにプログラムされ得る。第４の公称ストレージ値が、消去された状態のために使用され得る。
【0028】
図５に示されているように、それぞれのＮＡＮＤメモリーストリング５０８は、そのソース端部においてソース選択ゲート（ＳＳＧ）５１０を含むことが可能であり、そのドレイン端部においてドレイン選択ゲート（ＤＳＧ）５１２を含むことが可能である。ＳＳＧ５１０およびＤＳＧ５１２は、読み取り動作およびプログラム動作の間に、選択されたＮＡＮＤメモリーストリング５０８（アレイの列）を活性化させるように構成され得る。いくつかの実装形態において、ＳＳＧ５１０は、ＢＳＧとも称され、ＤＳＧ５１２は、ＴＳＧとも称される。いくつかの実装形態において、同じブロック５０４の中のＮＡＮＤメモリーストリング５０８のソースは、同じソースライン（ＳＬ）５１４（たとえば、共通のＳＬ）を通して連結されている。換言すれば、いくつかの実装形態によれば、同じブロック５０４の中のすべてのＮＡＮＤメモリーストリング５０８は、アレイ共通ソース（ＡＳＣ）を有している。それぞれのＮＡＮＤメモリーストリング５０８のＤＳＧ５１２は、それぞれのビットライン５１６に連結されており、いくつかの実装形態によれば、データは、出力バス（図示せず）を介して、ビットライン５１６から読み取られるかまたは書き込まれ得る。いくつかの実装形態において、１つもしくは複数のＤＳＧライン５１３を通してセレクト電圧（たとえば、ＤＳＧ５１２を有するトランジスターの閾値電圧を上回る）もしくはデセレクト電圧（ｄｅｓｅｌｅｃｔ ｖｏｌｔａｇｅ）（たとえば、０Ｖ）をそれぞれのＤＳＧ５１２に印加することによって、および／または、１つもしくは複数のＳＳＧライン５１５を通してセレクト電圧（たとえば、ＳＳＧ５１０を有するトランジスターの閾値電圧を上回る）もしくはデセレクト電圧（たとえば、０Ｖ）をそれぞれのＳＳＧ５１０に印加することによって、それぞれのＮＡＮＤメモリーストリング５０８は、選択されるかまたは選択解除されるように構成されている。
【0029】
図５に示されているように、ＮＡＮＤメモリーストリング５０８は、複数のブロック５０４へと編成され得、ブロック５０４のそれぞれは、共通のソースライン５１４（たとえば、ＡＣＳに連結されている）を有することが可能である。いくつかの実装形態において、それぞれのブロック５０４は、消去動作のための基本データユニットであり、すなわち、同じブロック５０４の上のすべてのメモリーセル５０６は、同時に消去される。いくつかの実装形態において、それぞれのワードライン５１８は、メモリーセル５０６のページ５２０に連結されており、それは、プログラム動作および読み取り動作のための基本データユニットである。隣接するＮＡＮＤメモリーストリング５０８のメモリーセル５０６は、ワードライン５１８を通して連結され得、ワードライン５１８は、メモリーセル５０６のどの行が、読み取り動作およびプログラム動作によって影響を受けるかを選択する。ビットでの１つのページ５２０のサイズは、１つのブロック５０４の中のワードライン５１８によって連結されているＮＡＮＤメモリーストリング５０８の数に関係することが可能である。それぞれのワードライン５１８は、それぞれのページ５２０の中のそれぞれのメモリーセル５０６における複数のコントロールゲート（ゲート電極）と、コントロールゲートを連結するゲートラインとを含むことが可能である。
【0030】
読み取り動作において、ページ５２０の中に記憶されているデータがアクセスされ得る。読み取り動作が開始するとき、図２に戻って参照すると、ブロック５０４におけるビットライン５１６およびソースライン５１４は、低い電圧（たとえば、グランド（ＧＮＤ））においてバイアスされ、ブロック５０４におけるすべての選択ゲート（たとえば、ＳＳＧ５１０およびＤＳＧ５１２）およびワードライン（たとえば、ワードライン５１８）にかかる電圧が、ランプアップし始める。選択ゲートにかかる電圧がそれらのそれぞれの高い電圧に到達した後に、電圧は、チャネルリセット／初期化のために所定の時間の期間にわたって維持する。ワードラインにかかる電圧がメモリーセル５０６の最も高い閾値電圧に到達するときに、非選択された選択ゲートにかかる電圧は、低い電圧に減少し始めることが可能であり、選択された選択ゲート（たとえば、ページ５２０を選択するために用いられる選択ゲート）にかかる電圧は、それぞれの高い電圧において維持し、選択されたワードライン（たとえば、ページ５２０に連結されているワードライン５１８）にかかる電圧は、低い電圧に減少し始め、非選択されたワードラインにかかる電圧は、Ｖｐａｓｓに増加し続ける。非選択されたワードラインにかかる電圧がＶｐａｓｓに到達した後に、ページ５２０は開いており、ページ５２０の中に記憶されているデータがアクセスされ得る。いくつかの実装形態において、メモリーセル５０６の閾値電圧は、読み取り基準電圧と比較され、記憶されたデータを決定する。いくつかの実装形態において、周辺回路５０２は、ワードライン５１８にかかる電圧によって最も高い閾値電圧に到達した時間を検出し、選択ゲート（たとえば、非選択ＳＳＧ５１０およびＤＳＧ５１２）にかかる電圧を変化させる。また、周辺回路５０２は、最も高い閾値電圧の値に基づいて、Ｖｐａｓｓおよび読み取り基準電圧の値を決定する。フラッシュセルの中のビットは、メモリーセルの行および列にかかる電圧を変化させることによって読み取られ、その結果をアセスすることがそれに続く。ページ読み取り動作において、ページ５２０の中に記憶されたデータは、メモリーセルアレイ５０１から出力データレジスターの中へ移動される。
【0031】
図６は、本開示のいくつかの態様による、ＮＡＮＤメモリーストリング５０８を含む例示的なメモリーセルアレイ５０１の断面の側面図である。図６に示されているように、ＮＡＮＤメモリーストリング５０８は、基板６０２の上方のメモリースタック６０４を通って垂直方向に延在することが可能である。基板６０２は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、または、任意の他の適切な材料を含むことが可能である。
【0032】
メモリースタック６０４は、インターリーブされたゲート導電性層６０６と、ゲート－ツー－ゲート誘電体層６０８とを含むことが可能である。メモリースタック６０４の中のゲート導電性層６０６およびゲート－ツー－ゲート誘電体層６０８のペアの数は、メモリーセルアレイ５０１の中のメモリーセル５０６の数を決定することが可能である。ゲート導電性層６０６は、それに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。いくつかの実装形態において、それぞれのゲート導電性層６０６は、金属層（たとえば、タングステン層など）を含む。いくつかの実装形態において、それぞれのゲート導電性層６０６は、ドープされたポリシリコン層を含む。それぞれのゲート導電性層６０６は、メモリーセル５０６を取り囲むコントロールゲートを含むことが可能であり、メモリースタック６０４の上部にあるＤＳＧライン５１３、メモリースタック６０４の底部にあるＳＳＧライン５１５、または、ＤＳＧライン５１３とＳＳＧライン５１５との間のワードライン５１８として、横方向に延在することが可能である。
【0033】
図６に示されているように、ＮＡＮＤメモリーストリング５０８は、メモリースタック６０４を通って垂直方向に延在するチャネル構造体６１２を含む。いくつかの実装形態において、チャネル構造体６１２は、半導体材料（たとえば、半導体チャネル６２０として）および誘電材料（たとえば、メモリーフィルム６１８として）によって充填されたチャネルホールを含む。いくつかの実装形態において、半導体チャネル６２０は、シリコン（たとえば、ポリシリコンなど）を含む。いくつかの実装形態において、メモリーフィルム６１８は、トンネリング層６２６、ストレージ層６２４（「チャージトラップ／ストレージ層」としても知られている）、およびブロッキング層６２２を含む、複合誘電体層である。チャネル構造体６１２は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実装形態によれば、半導体チャネル６２０、トンネリング層６２６、ストレージ層６２４、ブロッキング層６２２は、この順序で、半径方向にピラーの中心から外側表面に向けて配置されている。トンネリング層６２６は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせを含むことが可能である。ストレージ層６２４は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組み合わせを含むことが可能である。ブロッキング層６２２は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能である。１つの例において、メモリーフィルム６１８は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことが可能である。
【0034】
図６に示されているように、いくつかの実装形態によれば、ウェル６１４（たとえば、Ｐ－ウェルおよび／またはＮ－ウェル）が、基板６０２の中に形成されており、ＮＡＮＤメモリーストリング５０８のソース端部は、ウェル６１４と接触している。たとえば、ソースライン５１４は、ウェル６１４に連結されており、消去動作の間に、ウェル６１４（すなわち、ＮＡＮＤメモリーストリング５０８のソース）に消去電圧を印加することが可能である。いくつかの実装形態において、ＮＡＮＤメモリーストリング５０８は、ＮＡＮＤメモリーストリング５０８のドレイン端部において、チャネルプラグ６１６をさらに含む。図６に示されていないが、メモリーセルアレイ５０１の追加的なコンポーネント（それに限定されないが、ゲートラインスリット／ソースコンタクト、ローカルコンタクト、相互接続層などを含む）が形成され得るということが理解される。
【0035】
図５に戻って参照すると、周辺回路５０２は、ビットライン５１６、ワードライン５１８、ソースライン５１４、ＳＳＧライン５１５、およびＤＳＧライン５１３を通して、メモリーセルアレイ５０１に連結され得る。ビットライン５１６、ワードライン５１８、ソースライン５１４、ＳＳＧライン５１５、およびＤＳＧライン５１３を通して、それぞれのターゲットメモリーセル５０６へおよびそれぞれのターゲットメモリーセル５０６から、電圧信号および／または電流信号を印加およびセンシングすることによって、メモリーセルアレイ５０１の動作を促進させるために、周辺回路５０２は、任意の適切なアナログ信号回路、デジタル信号回路、および混合信号回路を含むことが可能である。周辺回路５０２は、金属酸化物半導体（ＭＯＳ）技術を使用して形成されるさまざまなタイプの周辺回路を含むことが可能である。たとえば、図７Ａは、ページバッファー／センスアンプ７０４、カラムデコーダー／ビットラインドライバー７０６、ローデコーダー／ワードラインドライバー７０８、電圧発生器７１０、制御ロジック７１２、レジスター７１４、インターフェース７１６、データバス７１８、およびセンシングデバイス７２０を含む、いくつかの例示的な周辺回路を示している。いくつかの例において、図７Ａに示されていない追加的な周辺回路も同様に含まれ得るということが理解される。
【0036】
ページバッファー／センスアンプ７０４は、制御ロジック７１２からの制御信号にしたがって、メモリーセルアレイ５０１からデータを読み取り、メモリーセルアレイ５０１へデータをプログラムする（書き込む）ように構成され得る。１つの例において、ページバッファー／センスアンプ７０４は、メモリーセルアレイ５０１の１つのページ５２０の中へプログラムされることとなるプログラムデータ（書き込みデータ）の１つのページを記憶することが可能である。別の例では、ページバッファー／センスアンプ７０４は、プログラム検証動作を実施し、選択されたワードライン５１８に連結されているメモリーセル５０６の中へ、データが適正にプログラムされたことを保証することが可能である。さらに別の例では、ページバッファー／センスアンプ７０４は、また、メモリーセル５０６の中に記憶されたデータビットを表すビットライン５１６からの低い電力信号をセンシングすることが可能であり、また、読み取り動作において認識可能な論理レベルまで小さな電圧振幅を増幅させることが可能である。カラムデコーダー／ビットラインドライバー７０６は、制御ロジック７１２によって制御され、電圧発生器７１０から発生されるビットライン電圧を印加することによって１つまたは複数のＮＡＮＤメモリーストリング５０８を選択するように構成され得る。
【0037】
ローデコーダー／ワードラインドライバー７０８は、制御ロジック７１２によって制御され、メモリーセルアレイ５０１のブロック５０４を選択する／選択解除するように、および、ブロック５０４のワードライン５１８を選択する／選択解除するように構成され得る。ローデコーダー／ワードラインドライバー７０８は、電圧発生器７１０から発生されるワードライン電圧を使用して、ワードライン５１８を駆動するようにさらに構成され得る。いくつかの実装形態において、ローデコーダー／ワードラインドライバー７０８は、同様に、ＳＳＧライン５１５およびＤＳＧライン５１３を選択／選択解除して駆動することも可能である。下記に詳細に説明されているように、ローデコーダー／ワードラインドライバー７０８は、選択されたワードライン５１８に連結されているメモリーセル５０６に対して消去動作を実施するように構成されている。電圧発生器７１０は、制御ロジック７１２によって制御され、メモリーセルアレイ５０１に供給されることとなるワードライン電圧（たとえば、読み取り基準電圧、プログラム電圧、パス電圧、ローカル電圧、検証電圧など）、ビットライン電圧、およびソースライン電圧を発生させるように構成され得る。
【0038】
周辺回路５０２の一部として、制御ロジック７１２は、上記に説明されている他の周辺回路に連結されており、他の周辺回路の動作を制御するように構成され得る。レジスター７１４は、制御ロジック７１２に連結されており、それぞれの周辺回路の動作を制御するためのステータス情報、コマンド動作コード（ＯＰコード）、および、コマンドアドレスを記憶するための、ステータスレジスター、コマンドレジスター、およびアドレスレジスターを含むことが可能である。インターフェース７１６は、制御ロジック７１２に連結されており、ホスト（図示せず）から制御ロジック７１２に受信された制御コマンド、および、制御ロジック７１２からホストに受信されたステータス情報をバッファリングおよびリレーするための制御バッファーとして作用することが可能である。また、インターフェース７１６は、データバス７１８を介してカラムデコーダー／ビットラインドライバー７０６に連結されており、メモリーセルアレイ５０１へのおよびメモリーセルアレイ５０１からのデータをバッファリングおよびリレーするためのデータ入力／出力（Ｉ／Ｏ）インターフェースおよびデータバッファーとして作用することが可能である。
【0039】
図７Ｂは、本開示のいくつかの態様による、ホスト３０８、センシングデバイス７２０、ローデコーダー／ワードラインドライバー７０８、および電圧発生器７１０に連結されている、例示的な制御ロジック７１２の詳細ブロック図である。図８Ａは、本開示のいくつかの態様による、例示的な電圧発生器を示している。図８Ｂは、本開示のいくつかの態様による、基準信号およびワードライン電圧を示している。図８Ｃは、本開示のいくつかの態様による、例示的なセンシングデバイスを示している。図９Ａは、本開示のいくつかの態様による、電圧発生器に連結されているワードライン静電容量ローディングを示している。図９Ｂは、本開示のいくつかの態様による、ワードライン静電容量ローディングの静電容量をワードライン電圧の関数として示している。図示を容易にするために、図２、図５、図７Ｂ、図８Ａ～図８Ｃ、図９Ａ、および図９Ｂは、一緒に説明される。
【0040】
制御ロジック７１２は、基準電圧決定モジュール７０１、ワードライン電圧決定モジュール７０３、静電容量比較モジュール７０５、および、後続動作制御モジュール７０７を含むことが可能であり、それらは、それぞれの機能を果たすためのそれぞれのソフトウェアおよびハードウェアをそれぞれ含む。図２に戻って参照すると、読み取り動作の始まりにおいて（たとえば、時間Ｔ１において）、ワードライン電圧（すなわち、すべてのワードラインに印加される電圧）は、低い電圧から増加し始める。図５および図７Ｂを参照すると、制御ロジック７１２は、ワードライン電圧（ブロック５０４の中のワードライン５１８に印加される）を増加するように制御することが可能である。いくつかの実装形態において、基準電圧決定モジュール７０１およびワードライン電圧決定モジュール７０３は、電圧発生器７１０にそれぞれ電気的に連結されている。基準電圧決定モジュール７０１およびワードライン電圧決定モジュール７０３は、一緒に電気的に連結され得、信号／コマンドがそれらの間で送信され得るようになっている。基準電圧決定モジュール７０１およびワードライン電圧決定モジュール７０３のうちの一方または両方は、ホスト３０８に電気的に連結され、コマンド（たとえば、読み取り動作コマンド）を受信することが可能である。いくつかの実装形態において、時間Ｔ１において、制御ロジック７１２は、図２に戻って参照すると、ローデコーダー／ワードラインドライバー７０８および／またはカラムデコーダー／ビットラインドライバー７０６を制御し、選択ゲートライン５１３および５１５、ビットライン５１６、ソースライン５１４などに電圧を印加／増加させ始めることも可能である。
【0041】
電圧発生器７１０（基準電圧決定モジュール７０１およびワードライン電圧決定モジュール７０３に連結されている）は、ローデコーダー／ワードラインドライバー７０８およびセンシングデバイス７２０に電気的に連結され得る。基準電圧決定モジュール７０１およびワードライン電圧決定モジュール７０３は、電圧発生器７１０を制御し、ローデコーダー／ワードラインドライバー７０８によってワードライン５１８に印加されるワードライン電圧を出力することが可能である。図８Ａは、例示的な電圧発生器を示しており、それは、ワードライン電圧（ＶＷＬ）の出力を有するポンピングデバイス８０２（「ＰＵＭＰ」）を含む。ポンピングデバイス８０２の入力は、クロック信号（「ＣＬＫ」）およびフラグ信号（「ＦＬＡＧ」）を含む。ポンピングデバイス８０２は、任意の適切なチャージポンプ（たとえば、直流電流（ＤＣ）－ツー－ＤＣコンバーターなど）を含むことが可能であり、それは、電圧を増加または減少させるために、エネルギー電荷貯蔵のためのキャパシターを用いる。ポンピングデバイス８０２の出力は、比較回路に電気的に連結されており、比較回路は、抵抗器ＲｔおよびＲｂ、トランジスター、およびコンパレーター８０４を含む。図８Ａに示されているように、抵抗器Ｒｔは、ポンピングデバイス８０２の出力に連結されており、抵抗器Ｒｂは、抵抗器Ｒｂの第１の端部において抵抗器Ｒｔと直列に連結されており、トランジスターは、抵抗器Ｒｂの第２の端部において抵抗器Ｒｂに連結されている。いくつかの実装形態において、抵抗器ＲｔおよびＲｂは、２つの別個の抵抗器であり、それらは、変化しない抵抗をそれぞれ有している。いくつかの実装形態において、抵抗器ＲｔおよびＲｂは、可変抵抗器の２つのパーツであり、ＲｔおよびＲｂのそれぞれの値は変化することが可能である。イネーブル信号（「ＥＮ」）が、比較回路をターンオンおよびターンオフするために、トランジスターのゲート電極に印加され得る。
【0042】
コンパレーター８０４は、どちらがより大きな大きさを有するかを決定するために、２つの電圧の大きさを比較する任意の論理回路を含むことが可能である。たとえば、コンパレーターは、高ゲインを有する演算増幅器（Ｏｐ－Ａｍｐ）を含むことが可能である。コンパレーター８０４の第１の入力は、抵抗器Ｒｂの第１の端部に連結されており、ワードライン電圧ＶＷＬの一部がコンパレーター８０４の中へ入力されるようになっている。説明を容易にするために、コンパレーター８０４の第１の入力は、ワードライン電圧部分Ｖｆｂと称され、ワードライン電圧部分Ｖｆｂは、ワードライン電圧ＶＷＬの値に比例している。ワードライン電圧部分Ｖｆｂは、ワードライン電圧ＶＷＬとともに変化することが可能である。コンパレーター８０４の第２の入力は、基準信号Ｖｒｅｆ＿ｒａｍｐであり、基準信号Ｖｒｅｆ＿ｒａｍｐは、基準電圧決定モジュール７０１によって決定される。コンパレーター８０４の出力（フラグ信号）は、第２の入力と第１の入力との間の差（たとえば、（Ｖｒｅｆ＿ｒａｍｐ－Ｖｆｂ））に等しくなっていることが可能である。すなわち、基準信号Ｖｒｅｆ＿ｒａｍｐの電圧がワードライン電圧部分Ｖｆｂの電圧よりも高いとき、フラグ信号は、１に等しく、基準信号Ｖｒｅｆ＿ｒａｍｐの電圧がワードライン電圧部分Ｖｆｂの電圧に等しいとき、フラグ信号は、０に等しい。
【0043】
図８Ａに示されているように、フラグ信号は、フィードバック信号としてポンピングデバイス８０２の入力に連結されている。フラグ信号が１に等しいとき、ポンピングデバイス８０２はオンであり、ワードライン電圧ＶＷＬを出力する。いくつかの実装形態において、ポンピングデバイス８０２は、ポンピングのときにワードライン電圧ＶＷＬの値を増加させ続ける。フラグ信号が０に等しいとき、ポンピングデバイス８０２はオフであり、ワードライン電圧ＶＷＬを出力することを停止する。いくつかの実装形態において、フラグ信号が０に等しいとき、ポンピングデバイス８０２は、ワードライン電圧ＶＷＬの値を増加させることを停止する。すなわち、フラグ信号は、ワードライン電圧部分Ｖｆｂが基準信号Ｖｒｅｆ＿ｒａｍｐの電圧値に到達する前にポンピングデバイス８０２がオンである時間を反映することが可能である。
【0044】
読み取り動作コマンドを受信すると、基準電圧決定モジュール７０１は、電圧発生器７１０を制御し、ステップ電圧を有する基準信号Ｖｒｅｆ＿ｒａｍｐを発生させることが可能である。ステップ電圧において、ワードライン電圧決定モジュール７０３は、ポンピングデバイス８０２を制御し、ワードライン電圧部分Ｖｆｂがステップ電圧に到達するまで、ワードライン電圧ＶＷＬの値を増加させ続ける。次いで、フラグ信号は、「０」を出力し、ポンピングデバイス８０２は、ワードライン電圧ＶＷＬを増加／出力することを停止する。次いで、基準電圧決定モジュール７０１は、電圧発生器７１０を制御し、より高いステップ電圧を発生させることが可能である。ワードライン電圧部分Ｖｆｂはより高いステップ電圧よりも低いので、比較回路は、１に等しいフラグ信号を発生させ、ポンピングデバイス８０２は、ワードライン電圧部分Ｖｆｂがより高いステップ電圧に到達するまで、ワードライン電圧ＶＷＬを増加させ始めることが可能である。
【0045】
図８Ｂは、本開示のいくつかの実装形態による、３つの連続する期間Ｐ１、Ｐ２、およびＰ３における例示的な基準信号Ｖｒｅｆ＿ｒａｍｐおよび例示的なワードライン電圧ＶＷＬを示している。電圧および期間の値は、単に図示のためのものに過ぎず、正しい縮尺ではないということが留意されるべきである。また、ワードライン電圧ＶＷＬは、時間に対して任意の適切な曲線／直線で増加することが可能であり、図８Ｂは、単にワードライン電圧ＶＷＬの傾向を示しているに過ぎない。図示を容易にするために、ワードライン電圧ＶＷＬは、時間の関数として線形に増加するように示されている。
【0046】
基準電圧決定モジュール７０１によって制御されることによって、電圧発生器７１０は、基準信号Ｖｒｅｆ＿ｒａｍｐとして複数のステップ電圧を発生させることが可能であり、それぞれのステップ電圧は、時間の期間にわたって、変化しない電圧を表している。たとえば、図８Ｂに示されているように、基準信号Ｖｒｅｆ＿ｒａｍｐは、期間Ｐ１の始まりにおいてＶＳ１からＶＳ２へ増加し、期間Ｐ２の始まりにおいてＶＳ２からＶＳ３へ増加し、期間Ｐ３の始まりにおいてＶＳ３からＶＳ４へ増加することが可能である。それぞれのステップ電圧は、以前のステップ電圧よりも高い（たとえば、ＶＳ１＜ＶＳ２＜ＶＳ３＜ＶＳ４）。期間Ｐ１、Ｐ２、およびＰ３は、時間に関して同じ長さを有することが可能であり、または、異なる長さを有することが可能である。それぞれの期間（たとえば、Ｐ１、Ｐ２、およびＰ３）の長さは、それぞれのステップ電圧においてポンピングデバイス８０２がオンになっている時間によって決定され得る。ワードライン電圧ＶＷＬは、期間Ｐ１の終わりにおいてＶＷＬ１からＶＷＬ２へ増加し、期間Ｐ２の終わりにおいてＶＷＬ２からＶＷＬ３へ増加し、期間Ｐ３の終わりにおいてＶＷＬ３からＶＷＬ４へ増加することが可能である。
【0047】
以前に説明されたように、期間Ｐ１の始まりの前に、ワードライン電圧ＶＷＬは、ＶＷＬ１に等しく、ワードライン電圧部分Ｖｆｂは、ステップ電圧ＶＳ１に等しく、フラグ信号は、０に等しく、ポンピングデバイス８０２は、ワードライン電圧ＶＷＬを増加させることを停止する。基準電圧決定モジュール７０１は、ポンピングデバイス８０２の動作をセンシングすることが可能であり、また、電圧発生器７１０を制御し、ステップ電圧ＶＳ２を発生させることが可能であり、ステップ電圧ＶＳ２は、ステップ電圧ＶＳ１よりも大きい。すなわち、期間Ｐ１の始まりにおいて、ステップ電圧ＶＳ２は、ワードライン電圧部分Ｖｆｂよりも大きく、コンパレーター８０４は、１に等しいフラグ信号を出力する。ポンピングデバイス８０２は、期間Ｐ１の間にポンピングを開始し、ワードライン電圧ＶＷＬを増加させ始めることが可能である。ワードライン電圧部分Ｖｆｂは、ステップ電圧ＶＳ２に到達するまでワードライン電圧ＶＷＬとして増加し続け、ワードライン電圧ＶＷＬは、ＶＷＬ２に到達する。次いで、コンパレーター８０４は、０に等しいフラグ信号を出力することが可能であり、ポンピングデバイス８０２は、ワードライン電圧ＶＷＬを増加させることまたは出力することを停止する。次いで、期間Ｐ１が終了する。基準電圧決定モジュール７０１は、ポンピングデバイス８０２の動作をセンシングすることが可能であり、電圧発生器７１０を制御し、比較回路の第２の入力として、ステップ電圧ＶＳ３を発生させることが可能である。ポンピングデバイス８０２は、ワードライン電圧部分ＶｆｂがＶＳ３に到達するまでワードライン電圧ＶＷＬを増加させることが可能であり、ワードライン電圧ＶＷＬは、期間Ｐ２の終わりにおいてＶＷＬ３に到達する。基準電圧決定モジュール７０１は、ポンピングデバイス８０２の動作をセンシングすることが可能であり、また、電圧発生器７１０を制御し、比較回路の第２の入力として、ステップ電圧ＶＳ４を発生させることが可能である。同様に、ポンピングデバイス８０２は、ワードライン電圧部分ＶｆｂがＶＳ４に到達するまで、ワードライン電圧ＶＷＬを増加させることが可能であり、ワードライン電圧ＶＷＬは、期間Ｐ３の終わりにおいてＶＷＬ４に到達する。それぞれの期間に関して、基準電圧決定モジュール７０１およびワードライン電圧決定モジュール７０３は、電圧発生器７１０を制御し、ＶＷＬがメモリーセル５０６の最も高い閾値電圧に到達するまで、上記の動作を繰り返すことが可能である。
【0048】
図９Ａを参照すると、ワードライン電圧ＶＷＬが増加し続けるときに、ワードライン５１８およびメモリーセル５０６は、可変静電容量を有するワードライン静電容量ローディング９０２と同等であることが可能である。ワードライン電圧ＶＷＬが増加し続けるときに、ワードライン静電容量ローディング９０２の静電容量は、増加し続けることが可能である。これは、その閾値電圧がワードライン電圧ＶＷＬの値よりも低い、増加する数のメモリーセルによって引き起こされ得、チャネル構造体６１２のそれぞれの部分は、ワードライン５１８と連結されている。基準信号Ｖｒｅｆ＿ｒａｍｐが、それぞれの期間（たとえば、Ｐ１、Ｐ２、およびＰ３）において、より高いステップ電圧に到達するとき、ポンピングデバイス８０２がワードライン電圧ＶＷＬを増加させ続けることを停止するまで（たとえば、フラグ信号が０に等しい）、ワードライン電圧ＶＷＬは増加し続け、可変静電容量を充電することが可能である（たとえば、フラグ信号が１に等しい）。したがって、基準信号Ｖｒｅｆ＿ｒａｍｐのそれぞれのステップ電圧において、ワードライン静電容量ローディング９０２が充電される時間の長さは、フラグ信号が０になる前に１に等しい時間と同等である。すなわち、基準信号Ｖｒｅｆ＿ｒａｍｐのそれぞれのステップ電圧においてフラグ信号が１になっている時間は、ワードライン静電容量ローディング９０２の静電容量変化（すなわち、ワードライン静電容量ローディング９０２に充電される静電容量）を反映することが可能である。図９Ｂは、ワードライン静電容量ローディング９０２の静電容量（「ＷＬ ＣＡＰ（ｎＦ）」）をワードライン電圧（「ＷＬ ＶＯＬＴＡＧＥ（Ｖ）」）の関数として示している。図９Ｂに示されているように、ワードライン電圧ＶＷＬがメモリーセル５０６の最も高い閾値電圧に到達するまで、静電容量は、増加し続けることが可能である。次いで、静電容量は、増加することを停止するかまたは減少し始めることが可能である。いくつかの実装形態において、図９Ｂに示されている関数は、たとえば、比較のための基準として、最も高い閾値電圧の検出の前に取得され得る。たとえば、関数は測定され、メモリーデバイス（たとえば、３０４）および／またはメモリーコントローラー（たとえば、３０６）の中に保存され得る。
【0049】
図７Ｂに戻って参照すると、センシングデバイス７２０は、電圧発生器７１０に電気的に連結されており、フラグ信号に基づいてワードライン静電容量ローディング９０２の静電容量変化を取得することが可能である。センシングデバイス７２０は、基準信号Ｖｒｅｆ＿ｒａｍｐのそれぞれのステップ電圧においてフラグ信号が１に等しい時間を反映する値を発生させることが可能である。たとえば、それぞれのステップ電圧（たとえば、Ｐ１、Ｐ２、およびＰ３）のそれぞれの期間の間に、ワードライン電圧部分Ｖｆｂがそれぞれの期間の終わりにおいてそれぞれのステップ電圧に到達するまで、フラグ信号は１に等しい。フラグ信号は、２つの隣接する期間の間に（たとえば、期間Ｐ１と期間Ｐ２との間、および、期間Ｐ２と期間Ｐ３との間など）０に等しい。センシングデバイス７２０の出力は、それぞれのステップ電圧（たとえば、ＶＳ２、ＶＳ３、およびＶＳ４）においてフラグ信号が１に等しい時間を表す値を含むことが可能である。いくつかの実装形態において、センシングデバイス７２０の出力は、それぞれの期間（たとえば、Ｐ１、Ｐ２、およびＰ３）の長さをそれぞれ表す値、および、それぞれの期間の間にワードライン静電容量ローディング９０２の中へ充電される静電容量を示す値を含むことが可能である。
【0050】
図８Ｃは、本開示のいくつかの実装形態による、例示的なセンシングデバイス７２０を示している。センシングデバイス７２０は、クロック信号（「ＣＬＫ」）の第１の入力と、フラグ信号（「ＦＬＡＧ」）の第２の入力とを有するカウンターを含むことが可能である。センシングデバイス７２０の出力は、複数のバイナリーディジット（たとえば、Ｑ０Ｑ１Ｑ２Ｑ３）を含むことが可能である。フラグ信号が１に等しいときに、カウンターは、クロック信号においてカウントし続け、出力は、フラグ信号が０になるまで増加し続ける。カウンターは、フラグ信号が０になるときにカウントすることを停止し、出力は、フラグ信号が１に等しい時間を反映する。いくつかの実装形態において、カウンターは、２つの隣接する期間の間（たとえば、Ｐ１とＰ２との間、および、Ｐ２とＰ３との間）にカウントすることを停止し、直近の期間に対応する値を出力する。いくつかの実装形態において、リセット信号（図示せず）は、カウンターに連結されており、それぞれの期間の後に出力を０にリセットする。したがって、カウンターの出力は、フラグ信号が０になる前に１に等しい時間をそれぞれ反映する値を含む。いくつかの実装形態において、カウンターの出力は、それぞれの期間（たとえば、Ｐ１、Ｐ２、およびＰ３）の時間をそれぞれ反映する値を含む。いくつかの実装形態において、カウンターは、複数のフリップフロップ８０８（たとえば、ラッチ）に連結されているＡＮＤゲート８０６を含む。入力は、ＡＮＤゲート８０６を通してカウンターに連結されており、フリップフロップ８０８のそれぞれは、ディジットを出力する。さまざまな実装形態において、フリップフロップ８０８の数は、変化することが可能である。いくつかの実装形態において、センシングデバイス７２０は、複数の値Ｃ１、Ｃ２、Ｃ３、．．．を出力することが可能であり、それらは、フラグ信号がそれぞれの期間において１に等しい時間（たとえば、それぞれの期間の長さ）にそれぞれ関連付けられている。上記に説明されているように、値Ｃ１、Ｃ２、Ｃ３、．．．は、それぞれのステップ電圧におけるワードライン静電容量ローディング９０２の静電容量変化（すなわち、ワードライン静電容量ローディング９０２に充電される静電容量）にそれぞれ関連付けられ得る。
【0051】
図７Ａに戻って参照すると、センシングデバイス７２０は、制御ロジック７１２の静電容量比較モジュール７０５に電気的に連結され得る。センシングデバイス７２０は、それぞれの期間の後に、出力（たとえば、値Ｃ１、Ｃ２、Ｃ３、．．．）を静電容量比較モジュール７０５に送信することが可能である。静電容量比較モジュール７０５は、センシングデバイス７２０の出力を受信し、２つの隣接する値の間の差（たとえば、（Ｃｎ＋１－Ｃｎ）の値；ｎは、１、２、３などである））を比較することが可能である。比較の結果に基づいて、静電容量比較モジュール７０５は、ワードライン静電容量ローディング９０２の最大静電容量に到達した時間、および、メモリーセル５０６の最も高い閾値電圧の値を決定することが可能である。たとえば、ワードライン静電容量ローディング９０２の静電容量が最大値に接近するときに、（Ｃｎ＋１－Ｃｎ）がその最大値に到達する。次いで、静電容量比較モジュール７０５は、（Ｃｎ＋１－Ｃｎ）がその最大値に到達するときに、ワードライン電圧ＶＷＬがメモリーセル５０６の最も高い閾値電圧に到達したということを決定することが可能であり、Ｃｎ＋１に対応するステップ電圧は、最も高い閾値電圧である。一例では、値Ｃ１は、期間Ｐ１に関するセンシングデバイス７２０の出力を表すことが可能であり、値Ｃ２は、期間Ｐ２に関するセンシングデバイス７２０の出力を表すことが可能であり、値Ｃ３は、期間Ｐ３に関するセンシングデバイス７２０の出力を表すことが可能である。静電容量比較モジュール７０５は、値Ｃ２を受信した後に（Ｃ２～Ｃ１）の値を決定し、Ｃ３を受信した後に（Ｃ３～Ｃ２）の値を決定することが可能である。（Ｃ３～Ｃ２）が（Ｃ２～Ｃ１）に等しいかまたはそれよりも小さい場合には、静電容量比較モジュール７０５は、期間Ｐ２の終わりまでにワードライン電圧ＶＷＬがメモリーセル５０６の最も高い閾値電圧に到達するということを決定することが可能であり、最も高い閾値電圧の値は、ＶＷＬ３に等しいかまたはそれに十分に近い。
【0052】
また、静電容量比較モジュール７０５は、基準電圧決定モジュール７０１に電気的に連結され得る。いくつかの実装形態において、ワードライン電圧ＶＷＬがメモリーセル５０６の最も高い閾値電圧に到達するときに、静電容量比較モジュール７０５は、基準電圧決定モジュール７０１に通知し、基準電圧決定モジュール７０１は、電圧発生器７１０を制御し、基準信号Ｖｒｅｆ＿ｒａｍｐにおけるステップ電圧の値を増加させることを停止する。いくつかの実装形態において、読み取り動作のためのコマンドを受信するとき、基準電圧決定モジュール７０１は、静電容量比較モジュール７０５に通知し、静電容量比較モジュール７０５が、比較を実施するために初期化することができるようになっている。
【0053】
後続動作制御モジュール７０７は、静電容量比較モジュール７０５に電気的に連結され得、静電容量比較モジュール７０５は、ローデコーダー／ワードラインドライバー７０８および電圧発生器７１０に電気的に連結されている。いくつかの実装形態において、ワードライン電圧ＶＷＬがメモリーセル５０６の最も高い閾値電圧に到達するときに、静電容量比較モジュール７０５は、後続動作制御モジュール７０７に通知し、後続動作制御モジュール７０７は、最も高い閾値に到達した時間（たとえば、図２に戻って参照すると、時間Ｔ２）、および／または、最も高い閾値電圧の値に基づいて、他の動作を開始することが可能である。たとえば、ワードライン電圧ＶＷＬがメモリーセル５０６の最も高い閾値電圧に到達するときに、後続動作制御モジュール７０７は、ローデコーダー／ワードラインドライバー７０８を制御し、図２に戻って参照すると、非選択されたＤＳＧ、非選択されたＳＳＧ、および、選択されたワードラインに、ターンオフ電圧（たとえば、低い電圧）を印加することが可能である。また、後続動作制御モジュール７０７は、メモリーセル５０６の最も高い閾値電圧の値に基づいて、読み取り基準電圧およびＶｐａｓｓを決定することが可能である。たとえば、後続動作制御モジュール７０７は、検出された最も高い閾値電圧と、検出の前にメモリーデバイス３０４の中に記憶されている最も高い閾値電圧とを比較することが可能である。いくつかの実装形態において、最も高い閾値電圧がより低い電圧にシフトした場合には、後続動作制御モジュール７０７は、１つまたは複数の読み取り基準電圧がより低い電圧値をそれぞれ有するということを決定することが可能である。後続動作制御モジュール７０７は、最も高い閾値の値に対応するオーバードライブ値（たとえば、図２の中のΔＶ）に関するルックアップテーブルを参照することによって、Ｖｐａｓｓの値を決定することが可能であり、または、オーバードライブ値を決定するためにリアルタイム計算を実施することが可能である。いくつかの実装形態において、後続動作制御モジュール７０７は、電圧発生器７１０を制御し、決定された読み取り基準電圧およびＶｐａｓｓを発生させ、また、ローデコーダー／ワードラインドライバー７０８を制御し、それぞれのワードラインにそれぞれの電圧を印加する。
【0054】
さまざまな実装形態において、追加的にまたは随意的に、望ましい時間において（たとえば、リアルタイム様式で、または、所望の時間においてなど）メモリーセル５０６の最も高い閾値電圧を検出するために、電圧発生器７１０の他の適切な量もモニタリングされ得るということが留意されるべきである。たとえば、センシングデバイス７２０は、電圧発生器７１０によって出力される電流の変化を反映する値を出力するように構成され得る。いくつかの実装形態において、ワードライン電圧ＶＷＬが最も高い閾値電圧に到達するかまたは接近するときに、電圧発生器７１０の電流は、所定の時間の期間において最も高い値に到達する。
【0055】
図１０Ａは、本開示のいくつかの態様による、メモリーデバイスを動作させるための方法１０００のフローチャートである。メモリーデバイスは、本明細書で開示されている任意の適切なメモリーデバイス（たとえば、メモリーデバイス３０４など）であることが可能である。方法１０００は、周辺回路５０２（たとえば、制御ロジック７１２、電圧発生器７１０、ローデコーダー／ワードラインドライバー７０８、およびセンシングデバイス７２０など）によって実装され得る。方法１０００に示されている動作は、網羅的でない可能性があるということ、および、図示されている動作のいずれかの前に、その後に、または、その間に、他の動作も同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に実施され得、または、図１０Ａに示されているものとは異なる順序で実施され得る。
【0056】
図１０Ａを参照すると、方法１０００は、動作１００２において開始し、動作１００２において、ワードライン電圧が、複数のワードラインのそれぞれに印加される。読み取り動作の始まりにおいて、制御ロジックは、電圧発生器を制御し、ワードライン電圧を発生させ、また、ローデコーダー／ワードラインドライバーを制御し、すべてのワードラインにワードライン電圧を印加する。制御ロジックは、電圧発生器を制御し、複数のステップ電圧を有する基準信号に従うことによって、ワードライン電圧を増加させることが可能である。
【0057】
方法１０００は、動作１００４に進み、動作１００４において、ワードラインに連結されている複数のメモリーセルの最も高い閾値電圧が、ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて決定される。センシングデバイスから、制御ロジックは、ワードライン電圧の増加に対する応答として、（メモリーセルおよびワードラインによって形成される）ワードライン静電容量ローディングの静電容量変化を取得することが可能である。静電容量変化に基づいて、制御ロジックは、ワードライン静電容量ローディングの最大静電容量に到達した時間を決定することが可能である。したがって、制御ロジックは、最大静電容量に到達した時間におけるワードライン電圧を、メモリーセルの最も高い閾値電圧に決定することが可能である。動作１００２および１００４の詳細な説明が、図１０Ｂに示されている。
【0058】
方法１０００は、動作１００６に進み、動作１００６において、ワードライン電圧が最も高い閾値電圧に到達する時間、および、最も高い閾値電圧の値のうちの１つまたは複数に基づいて、複数の後続動作が実施される。制御ロジックは、最も高い閾値電圧に到達した時間から、他の動作を実施し始めることが可能である。たとえば、最も高い閾値電圧に到達した時間において、制御ロジックは、電圧発生器を制御し、低い電圧を発生させることが可能であり、また、ローデコーダー／ワードラインドライバーを制御し、非選択された選択ゲートに低い電圧を印加することが可能である。また、制御ロジックは、選択されたワードラインに印加されることとなる値および読み取り基準電圧に基づいて、非選択されたワードラインに印加されることとなるＶｐａｓｓを計算することも可能である。次いで、制御ロジックは、電圧発生器を制御し、Ｖｐａｓｓに到達するまで、非選択されたワードラインにかかるワードライン電圧を増加させ続けることが可能である。
【0059】
図１０Ｂは、本開示のいくつかの態様による、メモリーデバイスを動作させるための方法１００１のフローチャートである。方法１００１は、図１０Ａおよび図１０Ｂにおける動作１００４の詳細な動作を含み、周辺回路５０２（たとえば、制御ロジック７１２、電圧発生器７１０、ローデコーダー／ワードラインドライバー７０８、およびセンシングデバイス７２０など）によって実装され得る。方法１００１に示されている動作は、網羅的でない可能性があるということ、および、図示されている動作のいずれかの前に、その後に、または、その間に、他の動作も同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に実施され得、または、図１０Ｂに示されているものとは異なる順序で実施され得る。図示を容易にするために、図１０Ｂは、期間Ｐｎにおける動作を示しており、ワードライン電圧は、ＶｎからＶｎ＋１へ増加する。
【0060】
図１０Ｂを参照すると、方法１００１は、動作１００３において開始し、動作１００３において、基準信号が、期間Ｐｎの始まりにおいてステップ値によって増加される。ワードライン電圧は、期間Ｐｎの始まりにおいて、Ｖｎに等しい。制御ロジックは、ステップ値を決定し、ステップ値によって基準信号の電圧を増加させることが可能である。基準信号は、電圧発生器の比較回路の入力であることが可能であり、ワードライン電圧部分と比較される。ワードライン電圧部分は、ワードライン電圧の一部分であり、それは、電圧発生器のポンピングデバイスによって出力される。ワードライン電圧部分が基準信号よりも低いとき、比較回路は、１のフラグ信号を出力し、ワードライン電圧部分が基準信号に等しいとき、比較回路は、０のフラグ信号を出力する。また、フラグ信号は、ポンピングデバイスの入力である。
【0061】
方法１００１は、動作１００５に進み、動作１００５において、ワードライン電圧は、現在の基準電圧に到達するように増加される。制御ロジックは、ポンピングデバイスを制御し、フラグ信号が１であるときに、ワードライン電圧の値を増加させ続けることが可能である。ワードライン電圧部分が現在の基準信号（たとえば、現在のステップ電圧）に等しいときに、フラグ信号は、０に等しく、ポンピングデバイスは、ワードライン電圧の値を増加させることを停止する。ワードライン電圧は、期間Ｐｎの終わりにおいて、ＶｎからＶｎ＋１へ増加する。
【0062】
方法１００１は、動作１００７に進み、動作１００７において、ワードライン電圧が現在の基準信号に到達した後に、ワードライン静電容量ローディングの現在の静電容量が決定される。センシングデバイスは、フラグ信号が１である時間を示す値Ｃｎ＋１を出力することが可能である。その値は、期間Ｐｎの間のワードライン静電容量ローディングの静電容量変化（または、すなわち、ワードライン静電容量ローディングに充電される静電容量）に関連付けられる。
【0063】
方法１００１は、動作１００９に進み、動作１００９において、現在の静電容量変化と以前の静電容量変化との間の差が決定される。制御ロジックは、その値を取得することが可能であり、また、値Ｃｎ＋１と値Ｃｎとの間の差を取得することが可能であり、それは、期間Ｐｎの直前の期間Ｐｎ－１に関してセンシングデバイスによって発生される。たとえば、制御ロジックは、（Ｃｎ＋１－Ｃｎ）の値を決定することが可能である。
【0064】
方法１００１は、動作１０１１に進み、動作１０１１において、動作１００９において取得される差が以前の差と比較して減少するかどうかが決定される。制御ロジックは、（Ｃｎ＋１－Ｃｎ）および（Ｃｎ－Ｃｎ－１）の値を比較し、（Ｃｎ＋１－Ｃｎ）が（Ｃｎ－Ｃｎ－１）よりも小さいかまたはそれに等しいかどうかを決定することが可能であり、ここで、Ｃｎ－１は、期間Ｐｎ－２に関してセンシングデバイスによって発生され、期間Ｐｎ－２の終わりにおいて制御ロジックによって取得される。（Ｃｎ＋１－Ｃｎ）が（Ｃｎ－Ｃｎ－１）よりも小さいかまたはそれに等しい場合には、制御ロジックは、ワードライン静電容量ローディングが最大静電容量に到達したということを決定する。次いで、制御信号は、ワードライン静電容量ローディングの最大静電容量に到達した時間を決定し、また、最大静電容量に到達した時間におけるワードライン電圧を、メモリーセルの最も高い閾値電圧に決定することが可能である。方法１００１は、動作１００６に進む。（Ｃｎ＋１－Ｃｎ）が（Ｃｎ－Ｃｎ－１）よりも大きい場合には、制御ロジックは、ワードライン静電容量ローディングが最大静電容量に到達していないということを決定し、方法１００１は、動作１００３に進む。
【0065】
本開示の実装形態は、メモリーデバイスを提供する。メモリーデバイスは、複数のメモリーストリングの中のメモリーセルのアレイを含み、メモリーセルのアレイは、複数のメモリーセルの行で配置されている。また、メモリーデバイスは、複数のメモリーセルの行にそれぞれ連結されている複数のワードラインと、周辺回路であって、周辺回路は、複数のワードラインに連結されており、複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するように構成されている、周辺回路とを含む。選択されたメモリーセルの行は、選択されたワードラインに連結されており、周辺回路は、複数のワードラインのそれぞれにワードライン電圧を印加するように構成されており、および、ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、複数のメモリーセルの行の最も高い閾値電圧を決定するように構成されている。
【0066】
いくつかの実装形態において、ワードライン静電容量ローディングは、可変静電容量を含み、複数のメモリーセルの行の最も高い閾値電圧を決定することは、可変静電容量の最大静電容量を決定することと、最大静電容量に基づいて最も高い閾値電圧を決定することとを含む。
【0067】
いくつかの実装形態において、周辺回路は、制御ロジックを含み、制御ロジックは、最も高い閾値電圧に到達した時間を決定すること、最も高い閾値電圧に基づいて、読み取り動作における複数のワードラインの非選択されたワードラインに印加されるパス電圧を決定すること、または、最も高い閾値電圧に基づいて、選択されたワードラインに印加される読み取り基準電圧を決定することのうちの少なくとも１つを実施するように構成されている。
【0068】
いくつかの実装形態において、周辺回路は、ドライバーをさらに含み、ドライバーは、制御ロジックの動作に基づいて、最も高い閾値電圧に到達した時間において、複数のメモリーストリングの非選択されたメモリーストリングに連結されているＳＧトランジスターにターンオフ電圧を印加すること、読み取り動作において複数のワードラインの非選択されたワードラインにパス電圧を印加すること、または、選択されたワードラインに読み取り基準電圧を印加することのうちの少なくとも１つを実施するように構成されている。
【0069】
いくつかの実装形態において、周辺回路は、ワードライン電圧を出力するように構成されている電圧発生器と、電圧発生器を制御するように構成されている制御ロジックと、複数のメモリーセルの行にワードライン電圧を印加するように構成されているドライバーとをさらに含む。制御ロジックは、電圧発生器を制御し、第１の電圧値から第２の電圧値へ、および、第２の電圧値から第３の電圧値へ、ワードライン電圧を増加させる。ドライバーは、複数のワードラインにワードライン電圧を印加する。
【0070】
いくつかの実装形態において、制御ロジックは、第１の電圧値と第２の電圧値との間でワードライン静電容量ローディングに充電される第１の静電容量に関連付けられる第１の値と、第２の電圧値と第３の電圧値との間でワードライン静電容量ローディングに充電される第２の静電容量に関連付けられる第２の値とを取得するようにさらに構成されている。また、制御ロジックは、第１の値と第２の値との間の差を決定するようにさらに構成されている。制御ロジックは、差が最大値に到達することに応答して、ワードライン静電容量ローディングの静電容量がワードライン静電容量ローディングの最大静電容量であるということを決定するようにさらに構成されている。
【0071】
いくつかの実装形態において、制御ロジックは、第３の電圧値が複数のメモリーセルの行の最も高い閾値電圧であるということを決定するようにさらに構成されている。
【0072】
いくつかの実装形態において、周辺回路は、電圧発生器および制御ロジックに連結されているセンシングデバイスをさらに含む。センシングデバイスは、第１の静電容量に関連付けられる第１の値を発生させるように構成されており、第２の静電容量に関連付けられる第２の値を発生させるように構成されている。
【0073】
いくつかの実装形態において、電圧発生器は、フラグ信号の出力を有する比較回路をさらに含み、フラグ信号は、電圧発生器の入力に連結されている。フラグ信号が１に等しいことに応答して、電圧発生器は、ワードライン電圧を増加させ続ける。フラグ信号が０に等しいことに応答して、電圧発生器は、ワードライン電圧を増加させることを停止する。
【0074】
いくつかの実装形態において、フラグ信号は、第１の時間期間および第２の時間期間において、それぞれ１に等しい。いくつかの実装形態において、フラグ信号は、第１の時間期間と第２の時間期間との間において、０に等しい。
【0075】
いくつかの実装形態において、センシングデバイスは、カウンターを含み、カウンターは、フラグが１であることに応答して、時間期間をカウントし、時間期間に対応する値を発生させ、第１の時間期間が第１の値に対応するようになっており、第２の時間期間が第２の値に対応するようになっている。
【0076】
いくつかの実装形態において、センシングデバイスは、第１の時間期間の終わりにおいて第１の値を出力し、第２の時間期間の終わりにおいて第２の値を出力する。
【0077】
いくつかの実装形態において、センシングデバイスは、入力および複数のフリップフロップを含む。入力は、フラグ信号を含む。フリップフロップのそれぞれは、センシングデバイスの出力のディジットを発生させる。
【0078】
いくつかの実装形態において、比較回路は、ワードライン電圧に比例する電圧部分の第１の入力と、制御ロジックに連結されている基準信号の第２の入力とを含み、フラグ信号は、電圧部分と基準信号との間の差である。制御ロジックは、コンパレーターの第２の入力に第１のステップ電圧を印加するように構成されている。第１のステップ電圧は、第２の電圧に等しい。また、制御ロジックは、センシングデバイスから第１の値を取得するように構成されている。制御ロジックは、フラグ信号が１から０になることに応答して、コンパレーターの第２の入力に第２のステップ電圧を印加するようにさらに構成されており、第２のステップ電圧は、第３の電圧に等しく、第１のステップ電圧よりも大きい。制御ロジックは、センシングデバイスから第２の値を取得するようにさらに構成されている。
【0079】
いくつかの実装形態において、複数のメモリーセルは、複数のＴＬＣまたは複数のＱＬＣのうちの少なくとも１つを含む。いくつかの実装形態において、複数のメモリーセルの行の最も高い閾値電圧は、ＴＬＣにおける最も高い閾値電圧のうちの少なくとも１つ、または、ＱＬＣにおける最も高い閾値電圧のうちの１つを含む。
【0080】
いくつかの実装形態において、複数のメモリーセルは、３Ｄ ＮＡＮＤメモリーデバイスの中にある。
【0081】
本開示の実装形態は、システムを提供する。システムは、データを記憶するように構成されているメモリーデバイスを含む。メモリーデバイスは、複数のメモリーストリングの中のメモリーセルのアレイであって、メモリーセルのアレイは、複数のメモリーセルの行で配置されている、メモリーセルのアレイと、複数のメモリーセルの行にそれぞれ連結されている複数のワードラインと、周辺回路であって、周辺回路は、複数のワードラインに連結されており、複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するように構成されている、周辺回路とを含む。選択されたメモリーセルの行は、選択されたワードラインに連結されている。周辺回路は、複数のワードラインのそれぞれにワードライン電圧を印加するように構成されており、および、ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、複数のメモリーセルの行の最も高い閾値電圧を決定するように構成されている。また、システムは、メモリーコントローラーを含み、メモリーコントローラーは、メモリーデバイスに連結されており、メモリーデバイスを制御するように構成されている。
【0082】
いくつかの実装形態において、ワードライン静電容量ローディングは、可変静電容量を含む。いくつかの実装形態において、複数のメモリーセルの行の最も高い閾値電圧を決定することは、可変静電容量の最大静電容量を決定することと、最大静電容量に基づいて最も高い閾値電圧を決定することとを含む。
【0083】
いくつかの実装形態において、周辺回路は、制御ロジックを含み、制御ロジックは、最も高い閾値電圧に到達した時間を決定すること、最も高い閾値電圧に基づいて、読み取り動作における複数のワードラインの非選択されたワードラインに印加されるＶｐａｓｓ電圧を決定すること、または、最も高い閾値電圧に基づいて、選択されたワードラインに印加される読み取り基準電圧を決定することのうちの少なくとも１つを実施するように構成されている。
【0084】
いくつかの実装形態において、周辺回路は、ドライバーをさらに含み、ドライバーは、制御ロジックの動作に基づいて、最も高い閾値電圧に到達した時間において、複数のメモリーストリングの非選択されたメモリーストリングに連結されているＳＧトランジスターにターンオフ電圧を印加すること、読み取り動作において複数のワードラインの非選択されたワードラインにＶｐａｓｓ電圧を印加すること、または、選択されたワードラインに読み取り基準電圧を印加することのうちの少なくとも１つを実施するように構成されている。
【0085】
いくつかの実装形態において、周辺回路は、ワードライン電圧を出力するように構成されている電圧発生器と、電圧発生器を制御するように構成されている制御ロジックと、複数のメモリーセルの行にワードライン電圧を印加するように構成されているドライバーとをさらに含む。制御ロジックは、電圧発生器を制御し、第１の電圧値から第２の電圧値へ、および、第２の電圧値から第３の電圧値へ、ワードライン電圧を増加させる。ドライバーは、複数のワードラインにワードライン電圧を印加する。
【0086】
いくつかの実装形態において、制御ロジックは、第１の電圧値と第２の電圧値との間でワードライン静電容量ローディングに充電される第１の静電容量に関連付けられる第１の値と、第２の電圧値と第３の電圧値との間でワードライン静電容量ローディングに充電される第２の静電容量に関連付けられる第２の値とを取得するようにさらに構成されている。また、いくつかの実装形態において、制御ロジックは、第１の値と第２の値との間の差を決定するようにさらに構成されている。いくつかの実装形態において、制御ロジックは、差が最大値に到達することに応答して、ワードライン静電容量ローディングの静電容量がワードライン静電容量ローディングの最大静電容量であるということを決定するようにさらに構成されている。
【0087】
いくつかの実装形態において、制御ロジックは、第３の電圧値が複数のメモリーセルの行の最も高い閾値電圧であるということを決定するようにさらに構成されている。
【0088】
いくつかの実装形態において、周辺回路は、電圧発生器および制御ロジックに連結されているセンシングデバイスをさらに含む。センシングデバイスは、第１の静電容量に関連付けられる第１の値を発生させるように構成されており、第２の静電容量に関連付けられる第２の値を発生させるように構成されている。
【0089】
いくつかの実装形態において、電圧発生器は、フラグ信号の出力を有する比較回路をさらに含み、フラグ信号は、電圧発生器の入力に連結されている。フラグ信号が１に等しいことに応答して、電圧発生器は、ワードライン電圧を増加させ続ける。フラグ信号が０に等しいことに応答して、電圧発生器は、ワードライン電圧を増加させることを停止する。
【0090】
いくつかの実装形態において、フラグ信号は、第１の時間期間および時間期間において、それぞれ１に等しい。いくつかの実装形態において、フラグ信号は、第１の時間期間と第２の時間期間との間において、０に等しい。
【0091】
いくつかの実装形態において、センシングデバイスは、カウンターを含み、カウンターは、フラグが１であることに応答して、時間期間をカウントし、時間期間に対応する値を発生させ、第１の時間期間が第１の値に対応するようになっており、第２の時間期間が第２の値に対応するようになっている。
【0092】
いくつかの実装形態において、センシングデバイスは、第１の時間期間の終わりにおいて第１の値を出力し、第２の時間期間の終わりにおいて第２の値を出力する。
【0093】
いくつかの実装形態において、センシングデバイスは、入力および複数のフリップフロップを含む。入力は、フラグ信号を含み、フリップフロップのそれぞれは、センシングデバイスの出力のディジットを発生させる。
【0094】
いくつかの実装形態において、比較回路は、ワードライン電圧に比例する電圧部分の第１の入力と、制御ロジックに連結されている基準信号の第２の入力とを含む。フラグ信号は、電圧部分と基準信号との間の差である。制御ロジックは、コンパレーターの第２の入力に第１のステップ電圧を印加するように構成されている。第１のステップ電圧は、第２の電圧に等しい。また、制御ロジックは、センシングデバイスから第１の値を取得するように構成されている。制御ロジックは、フラグ信号が１から０になることに応答して、コンパレーターの第２の入力に第２のステップ電圧を印加するようにさらに構成されており、第２のステップ電圧は、第３の電圧に等しく、第１のステップ電圧よりも大きい。いくつかの実装形態において、制御ロジックは、センシングデバイスから第２の値を取得するようにさらに構成されている。
【0095】
いくつかの実装形態において、複数のメモリーセルは、複数のＴＬＣまたは複数のＱＬＣのうちの少なくとも１つを含む。いくつかの実装形態において、複数のメモリーセルの行の最も高い閾値電圧は、ＴＬＣにおける最も高い閾値電圧のうちの少なくとも１つ、または、ＱＬＣにおける最も高い閾値電圧のうちの１つを含む。
【0096】
いくつかの実装形態において、メモリーデバイスは、３Ｄ ＮＡＮＤメモリーデバイスである。
【0097】
本開示の実装形態は、メモリーデバイスを動作させるための方法をさらに提供する。メモリーデバイスは、複数のメモリーストリングの中のメモリーセルのアレイであって、メモリーセルのアレイは、複数のメモリーセルの行で配置されている、メモリーセルのアレイと；複数のメモリーセルの行にそれぞれ連結されている複数のワードラインとを含む。方法は、複数のメモリーセルの行のうちの選択されたメモリーセルの行に読み取り動作を実施するステップを含む。選択されたメモリーセルの行は、選択されたワードラインに連結されている。読み取り動作を実施するステップは、複数のワードラインのそれぞれにワードライン電圧を印加するステップと、ワードライン電圧に応答したワードライン静電容量ローディングの変化に基づいて、複数のメモリーセルの行の最も高い閾値電圧を決定するステップとを含む。
【0098】
いくつかの実装形態において、ワードライン静電容量ローディングは、可変静電容量を含む。いくつかの実装形態において、複数のメモリーセルの行の最も高い閾値電圧を決定することは、可変静電容量の最大静電容量を決定することと、最大静電容量に基づいて最も高い閾値電圧を決定することとを含む。
【0099】
いくつかの実装形態において、方法は、最も高い閾値電圧に到達した時間を決定するステップ、最も高い閾値電圧に基づいて、読み取り動作における複数のワードラインの非選択されたワードラインに印加されるＶｐａｓｓ電圧を決定するステップ、または、最も高い閾値電圧に基づいて、選択されたワードラインに印加される読み取り基準電圧を決定するステップをさらに含む。
【0100】
いくつかの実装形態において、方法は、最も高い閾値電圧に到達した時間において、複数のメモリーストリングの非選択されたメモリーストリングに連結されているＳＧトランジスターにターンオフ電圧を印加するステップ、読み取り動作において複数のワードラインの非選択されたワードラインにパス電圧を印加するステップ、または、選択されたワードラインに読み取り基準電圧を印加するステップのうちの少なくとも１つを実施するステップをさらに含む。
【0101】
いくつかの実装形態において、方法は、第１の電圧値から第２の電圧値へ、および、第２の電圧値から第３の電圧値へ、ワードライン電圧を増加させるステップをさらに含む。また、方法は、複数のワードラインにワードライン電圧を印加するステップを含む。
【0102】
いくつかの実装形態において、方法は、第１の電圧値と第２の電圧値との間でワードライン静電容量ローディングに充電される第１の静電容量に関連付けられる第１の値と、第２の電圧値と第３の電圧値との間でワードライン静電容量ローディングに充電される第２の静電容量に関連付けられる第２の値とを取得するステップをさらに含む。また、方法は、第１の値と第２の値との間の差を決定するステップを含むことが可能である。方法は、差が最大値に到達することに応答して、ワードライン静電容量ローディングの静電容量がワードライン静電容量ローディングの最大静電容量であるということを決定するステップをさらに含むことが可能である。
【0103】
いくつかの実装形態において、方法は、第３の電圧値が複数のメモリーセルの行の最も高い閾値電圧であるということを決定するステップをさらに含む。
【0104】
いくつかの実装形態において、方法は、第１の静電容量に関連付けられる第１の値を発生させるステップと、第２の静電容量に関連付けられる第２の値を発生させるステップとをさらに含む。
【0105】
いくつかの実装形態において、方法は、フラグ信号を発生させるステップをさらに含む。フラグ信号は、電圧発生器の入力に連結されている。いくつかの実装形態において、方法は、フラグ信号が１に等しいことに応答して、ワードライン電圧を増加させるステップと；フラグ信号が０に等しいことに応答して、ワードライン電圧を増加させることを止めるステップとを含む。
【0106】
いくつかの実装形態において、フラグ信号は、第１の時間期間および第２の時間期間において、それぞれ１に等しい。いくつかの実装形態において、フラグ信号は、第１の時間期間と第２の時間期間との間において、０に等しい。
【0107】
いくつかの実装形態において、方法は、ワードライン電圧に比例する電圧部分を取得するステップと、電圧部分を第１のステップ電圧と比較することによって、第１の時間期間においてワードライン電圧を増加させるステップとをさらに含む。第１のステップ電圧は、第２の電圧に等しい。いくつかの実装形態において、方法は、第１の値を取得するために第１の時間期間の長さをカウントするステップをさらに含む。いくつかの実装形態において、方法は、フラグ信号が１から０になることに応答して、電圧部分を第２のステップ電圧と比較することによって、第２の時間期間においてワードライン電圧を増加させるステップをさらに含む。第２のステップ電圧は、第３の電圧に等しく、第１のステップ電圧よりも大きい。いくつかの実装形態において、方法は、第２の値を取得するために第２の時間期間の長さをカウントするステップをさらに含む。
【0108】
いくつかの実装形態において、複数のメモリーセルは、複数のＴＬＣまたは複数のＱＬＣのうちの少なくとも１つを含む。いくつかの実装形態において、複数のメモリーセルの行の最も高い閾値電圧は、ＴＬＣにおける最も高い閾値電圧のうちの少なくとも１つ、または、ＱＬＣにおける最も高い閾値電圧のうちの１つを含む。
【0109】
特定の実装形態の先述の説明は、さまざまな用途に関して、容易に修正および／または適合され得る。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実装形態の均等物の意味および範囲の中にあることを意図している。
【0110】
本開示の幅および範囲は、上記に説明された例示的な実装形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
【符号の説明】
【0111】
１０２ 閾値電圧分布
１０４ 閾値電圧分布
３００ システム
３０２ メモリーシステム
３０４ メモリーデバイス
３０６ メモリーコントローラー
３０８ ホスト
４０２ メモリーカード
４０４ メモリーカードコネクター
４０６ ＳＳＤ
４０８ ＳＳＤコネクター
５００ メモリーデバイス
５０１ メモリーセルアレイ
５０２ 周辺回路
５０４ ブロック
５０６ メモリーセル
５０８ ＮＡＮＤメモリーストリング
５１０ ソース選択ゲート（ＳＳＧ）
５１２ ドレイン選択ゲート（ＤＳＧ）
５１３ ＤＳＧライン
５１４ ソースライン（ＳＬ）
５１５ ＳＳＧライン
５１６ ビットライン
５１８ ワードライン
５２０ ページ
６０２ 基板
６０４ メモリースタック
６０６ ゲート導電性層
６０８ ゲート－ツー－ゲート誘電体層
６１２ チャネル構造体
６１４ ウェル
６１６ チャネルプラグ
６１８ メモリーフィルム
６２０ 半導体チャネル
６２２ ブロッキング層
６２４ ストレージ層
６２６ トンネリング層
７０１ 基準電圧決定モジュール
７０３ ワードライン電圧決定モジュール
７０４ ページバッファー／センスアンプ
７０５ 静電容量比較モジュール
７０６ カラムデコーダー／ビットラインドライバー
７０７ 後続動作制御モジュール
７０８ ローデコーダー／ワードラインドライバー
７１０ 電圧発生器
７１２ 制御ロジック
７１４ レジスター
７１６ インターフェース
７１８ データバス
７２０ センシングデバイス
８０２ ポンピングデバイス
８０４ コンパレーター
８０６ ＡＮＤゲート
８０８ フリップフロップ
９０２ ワードライン静電容量ローディング
ＣＬＫ クロック信号
ＥＮ イネーブル信号
ＦＬＡＧ フラグ信号
ＧＮＤ グランド
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
Ｒｔ 抵抗器
Ｒｂ 抵抗器
Ｔ２ 時間
Ｔ１ 時間
Ｔ３ 時間
ｔ１ 時間
ｔ２ 時間
Ｖ１ より高い値
Ｖ２ より高い値
Ｖｆｂ ワードライン電圧部分
Ｖｒｅｆ＿ｒａｍｐ 基準信号
ＶＲ１ 読み取り基準電圧
ＶＲ２ 読み取り基準電圧
Ｖｔ１ 読み取り基準電圧
Ｖｔ２ 読み取り基準電圧
Ｖｔｎ 最も高い閾値電圧
ＶＷＬ ワードライン電圧
ΔＶ オーバードライブ値
１０４ 閾値電圧分布
３００ システム
３０２ メモリーシステム
３０４ メモリーデバイス
３０６ メモリーコントローラー
３０８ ホスト
４０２ メモリーカード
４０４ メモリーカードコネクター
４０６ ＳＳＤ
４０８ ＳＳＤコネクター
５００ メモリーデバイス
５０１ メモリーセルアレイ
５０２ 周辺回路
５０４ ブロック
５０６ メモリーセル
５０８ ＮＡＮＤメモリーストリング
５１０ ソース選択ゲート（ＳＳＧ）
５１２ ドレイン選択ゲート（ＤＳＧ）
５１３ ＤＳＧライン
５１４ ソースライン（ＳＬ）
５１５ ＳＳＧライン
５１６ ビットライン
５１８ ワードライン
５２０ ページ
６０２ 基板
６０４ メモリースタック
６０６ ゲート導電性層
６０８ ゲート－ツー－ゲート誘電体層
６１２ チャネル構造体
６１４ ウェル
６１６ チャネルプラグ
６１８ メモリーフィルム
６２０ 半導体チャネル
６２２ ブロッキング層
６２４ ストレージ層
６２６ トンネリング層
７０１ 基準電圧決定モジュール
７０３ ワードライン電圧決定モジュール
７０４ ページバッファー／センスアンプ
７０５ 静電容量比較モジュール
７０６ カラムデコーダー／ビットラインドライバー
７０７ 後続動作制御モジュール
７０８ ローデコーダー／ワードラインドライバー
７１０ 電圧発生器
７１２ 制御ロジック
７１４ レジスター
７１６ インターフェース
７１８ データバス
７２０ センシングデバイス
８０２ ポンピングデバイス
８０４ コンパレーター
８０６ ＡＮＤゲート
８０８ フリップフロップ
９０２ ワードライン静電容量ローディング
ＣＬＫ クロック信号
ＥＮ イネーブル信号
ＦＬＡＧ フラグ信号
ＧＮＤ グランド
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
Ｒｔ 抵抗器
Ｒｂ 抵抗器
Ｔ２ 時間
Ｔ１ 時間
Ｔ３ 時間
ｔ１ 時間
ｔ２ 時間
Ｖ１ より高い値
Ｖ２ より高い値
Ｖｆｂ ワードライン電圧部分
Ｖｒｅｆ＿ｒａｍｐ 基準信号
ＶＲ１ 読み取り基準電圧
ＶＲ２ 読み取り基準電圧
Ｖｔ１ 読み取り基準電圧
Ｖｔ２ 読み取り基準電圧
Ｖｔｎ 最も高い閾値電圧
ＶＷＬ ワードライン電圧
ΔＶ オーバードライブ値
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図10A】
【図10B】
