特許 7516428 高帯域クロスリンクを使用したＧＰＵチップレット

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-05

(45)【発行日】2024-07-16

(54)【発明の名称】高帯域クロスリンクを使用したＧＰＵチップレット

(51)【国際特許分類】

   G06F 15/173 20060101AFI20240708BHJP

   G06F 12/0811 20160101ALI20240708BHJP

   G06F 12/084 20160101ALI20240708BHJP

   G06F 9/38 20180101ALI20240708BHJP

   G06F 15/80 20060101ALI20240708BHJP

   G06F 15/78 20060101ALI20240708BHJP

   H01L 25/00 20060101ALI20240708BHJP

   G06F 12/0815 20160101ALI20240708BHJP

【ＦＩ】

G06F15/173 665C

G06F12/0811

G06F12/084

G06F9/38 370C

G06F15/80

G06F15/78 570

H01L25/00 B

G06F12/0815

【請求項の数】 15

(21)【出願番号】P 2021576314

(86)(22)【出願日】2020-06-24

(65)【公表番号】

(43)【公表日】2022-09-07

(86)【国際出願番号】 US2020039326

(87)【国際公開番号】W WO2020263952

(87)【国際公開日】2020-12-30

【審査請求日】2023-06-15

(31)【優先権主張番号】16/456,287

(32)【優先日】2019-06-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】スカイラー ジェイ． サレハ

(72)【発明者】

【氏名】サミュエル ナフザイガー

(72)【発明者】

【氏名】ミリンド エス． バガヴァット

(72)【発明者】

【氏名】ラフール アガルワル

【審査官】田中 幸雄

(56)【参考文献】

【文献】特開２００７－３１６８５９（ＪＰ，Ａ）

【文献】国際公開第２０１９／０３２３２２（ＷＯ，Ａ１）

【文献】特表２０１４－５０８３５３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３６３３５６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０３０８２７２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０２４６８１４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／１７３

Ｇ０６Ｆ １２／０８１１

Ｇ０６Ｆ １２／０８４

Ｇ０６Ｆ ９／３８

Ｇ０６Ｆ １５／８０

Ｇ０６Ｆ １５／７８

Ｈ０１Ｌ ２５／００

Ｇ０６Ｆ １２／０８１５

(57)【特許請求の範囲】

【請求項1】

グラフィック処理ユニット（ＧＰＵ）チップレットアレイの第１のＧＰＵ［１０４］チップレットに通信可能に結合された中央処理ユニット（ＣＰＵ）［１０２］を備え、
前記ＧＰＵチップレットアレイは、
バス［１０８］を介して前記ＣＰＵに通信可能に結合された第１のＧＰＵチップレット［１０６－１］と、
チップレット間の通信専用のパッシブクロスリンク［１１８］を介して前記第１のＧＰＵチップレットに通信可能に結合された第２のＧＰＵチップレット［１０６－２］と、を含む、
システム。

【請求項2】

前記パッシブクロスリンクは、パッシブインターポーザダイを備える、
請求項１のシステム。

【請求項3】

前記第１のＧＰＵチップレットは、チップレット間通信のための導体構造を含む第１のＰＨＹ領域［２０２］を備え、
前記第２のＧＰＵチップレットは、チップレット間通信のための導体構造を含む第２のＰＨＹ領域を備える、
請求項１のシステム。

【請求項4】

チップレット間の通信専用のパッシブクロスリンクを介して前記第１のＧＰＵチップレットに通信可能に結合された第３のＧＰＵチップレットであって、チップレット間通信のための導体構造を含む第３のＰＨＹ領域を備える第３のＧＰＵチップレットをさらに備える、
請求項３のシステム。

【請求項5】

前記第１のＧＰＵチップレットの前記第１のＰＨＹ領域は、前記パッシブクロスリンクと前記第１のＧＰＵチップレットの最終レベルのキャッシュ［３１０］との間の通信のみのための導体トレースを含む第１のパッシブクロスリンクＰＨＹを備える、
請求項４のシステム。

【請求項6】

前記第２のＧＰＵチップレットの前記第２のＰＨＹ領域は、前記パッシブクロスリンクと前記第２のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第２のパッシブクロスリンクＰＨＹを備え、
前記第３のＧＰＵチップレットの前記第３のＰＨＹ領域は、前記パッシブクロスリンクと前記第３のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第３のパッシブクロスリンクＰＨＹを備える、
請求項４のシステム。

【請求項7】

前記パッシブクロスリンクは、前記ＧＰＵチップレットアレイ内の全てのＧＰＵチップレットを通信可能に結合する、
請求項１のシステム。

【請求項8】

前記第１のＧＰＵチップレットにおける第１のキャッシュメモリ階層であって、前記第１のキャッシュメモリ階層の第１のレベル［３０６］が前記第１のＧＰＵチップレット内でコヒーレントである、第１のキャッシュメモリ階層と、
前記第２のＧＰＵチップレットにおける第２のキャッシュメモリ階層であって、前記第２のキャッシュメモリ階層の第１のレベルが前記第２のＧＰＵチップレット内でコヒーレントである、第２のキャッシュメモリ階層と、をさらに備える、
請求項１のシステム。

【請求項9】

前記第１のキャッシュメモリ階層の最終レベルと、前記第２のキャッシュメモリ階層の最終レベルと、の両方を含む統合されたキャッシュメモリであって、前記統合されたキャッシュメモリが前記ＧＰＵチップレットアレイの全てのチップレットに亘ってコヒーレントである、統合されたキャッシュメモリをさらに備える、
請求項８のシステム。

【請求項10】

回路基板を前記第１のＧＰＵチップレットの第１の非ＰＨＹ領域［２０４］及び前記第２のＧＰＵチップレットの第２の非ＰＨＹ領域に結合する複数の導電性ピラー［２１２］をさらに備える、
請求項１のシステム。

【請求項11】

ＧＰＵチップレットアレイの第１のＧＰＵチップレット［１０６－１］において、中央処理ユニット（ＣＰＵ）［１０２］からメモリアクセス要求を受信することと、
前記第１のＧＰＵチップレットのパッシブクロスリンクコントローラ［４０４］において、前記メモリアクセス要求に関連するデータが記憶される位置に対応するキャッシュＧＰＵチップレットを判別することと、
前記ＧＰＵチップレットアレイ内のチップレット間の通信専用のパッシブクロスリンク［１１８］を介して、前記メモリアクセス要求を、前記キャッシュＧＰＵチップレットの最終レベルのキャッシュ［３１０］にルーティングすることと、
前記メモリアクセス要求に関連するデータを前記ＣＰＵに返信することと、を含む、
方法。

【請求項12】

前記メモリアクセス要求をルーティングすることは、スケーラブルデータファブリック［３１４］が、前記キャッシュＧＰＵチップレットの前記メモリアクセス要求に関連するデータを要求することをさらに含む、
請求項１１の方法。

【請求項13】

前記メモリアクセス要求をキャッシュＧＰＵチップレットの最終レベルのキャッシュにルーティングすることは、
前記第１のＧＰＵチップレットが前記キャッシュＧＰＵチップレットであると判別したことに基づいて、前記メモリアクセス要求を、前記パッシブクロスリンクと前記第１のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第１のパッシブクロスリンクＰＨＹ［４０６－１］を介してルーティングすることをさらに含む、
請求項１１の方法。

【請求項14】

前記メモリアクセス要求をキャッシュＧＰＵチップレットの最終レベルのキャッシュにルーティングすることは、
第２のＧＰＵチップレット［１０６－２］が前記キャッシュＧＰＵチップレットであると判別したことに基づいて、前記メモリアクセス要求を、前記パッシブクロスリンクと前記第２のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第２のパッシブクロスリンクＰＨＹ［４０６－２］を介してルーティングすることをさらに含む、
請求項１１の方法。

【請求項15】

前記メモリアクセス要求に関連するデータを、前記パッシブクロスリンクと前記キャッシュＧＰＵチップレットとの間の通信のみのための導体トレースを含むパッシブクロスリンクＰＨＹを介して前記第１のＧＰＵチップレットに返信することをさらに含む、
請求項１１の方法。

【発明の詳細な説明】

【背景技術】

【0001】

移動電話、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、ポータブルプレーヤ、ゲーミング及び他のデバイス等のコンピュータデバイスでは、より多くの性能及び機能を小さな空間に集積することが求められている。その結果、単一の集積回路（ＩＣ）パッケージに集積されるプロセッサダイの密度及びダイの数が増大している。従来のマルチチップモジュールの中には、２つ以上の半導体チップを、キャリア基板上に並べて搭載したものや、場合によっては、キャリア基板上に搭載されたインターポーザ（いわゆる、「２．５Ｄ」）上に搭載したものがある。

【0002】

本開示は、添付図面を参照することによって、より良く理解することができ、その多くの特徴及び利点が当業者に明らかになる。異なる図面における同じ符号の使用は、類似又は同じアイテムを示している。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、ＧＰＵチップレットを結合するための高帯域のパッシブクロスリンクを採用する処理システムを示すブロック図である。

【図2】いくつかの実施形態による、ＧＰＵチップレット及びパッシブクロスリンクの断面図を示すブロック図である。

【図3】いくつかの実施形態による、パッシブクロスリンクによって結合されたＧＰＵチップレットのキャッシュ階層を示すブロック図である。

【図4】いくつかの実施形態による、ＧＰＵチップレットのフロア平面図を示すブロック図である。

【図5】いくつかの実施形態による、４チップレット構成を利用する処理システムを示すブロック図である。

【図6】いくつかの実施形態による、チップレット間の通信を実施する方法を示すフロー図である。

【発明を実施するための形態】

【0004】

従来のモノリシックなダイの設計は、製造コストが高くなる傾向にある。ＣＰＵアーキテクチャでは、相互通信をあまり必要としない別個のユニットにＣＰＵコアを分離するヘテロジニアスな計算特性がより自然に適しているため、製造コストを低減させ、生産量を向上させるために、チップレットがうまく利用されている。ＧＰＵのワークには、その性質上、並列したワークが含まれる。しかし、ＧＰＵが処理するジオメトリには、完全に並列なワークのセクションだけでなく、異なるセクション間で同期した順序付けを必要とするワークも含まれる。したがって、ワークのセクションを異なるスレッド上に分散させるＧＰＵプログラミングモデルは、複数の異なるワーキンググループ及びチップレットに亘って並列処理を分散させることが困難であることから、しばしば非効率である。この困難であることの理由は、メモリのコヒーレントなビュー（coherent view）をアプリケーションに提供するために、システム全体で共有されたリソースのメモリコンテンツを同期させることが困難であるとともに費用がかかるためである。さらに、論理的な観点から、アプリケーションは、システムが単一のＧＰＵのみを有する視点で書かれている。すなわち、従来のＧＰＵが多くのＧＰＵコアを含んでいたとしても、アプリケーションは、単一のデバイスに対処するようにプログラムされる。そのため、チップレット設計手法をＧＰＵアーキテクチャに取り入れることが歴史的に困難とされている。

【0005】

現在のプログラミングモデルを維持しながらＧＰＵチップレットを使用してシステムの性能を向上させるために、図１～図６は、ＧＰＵチップレットの結合のために高帯域幅のパッシブクロスリンクを利用するシステム及び方法を示している。様々な実施形態では、システムは、グラフィック処理ユニット（ＧＰＵ）チップレットアレイの第１のＧＰＵチップレットに通信可能に結合された中央処理ユニット（ＣＰＵ）を含んでいる。ＧＰＵチップレットアレイは、バスを介してＣＰＵに通信可能に結合された第１のＧＰＵチップレットと、パッシブクロスリンクを介して第１のＧＰＵチップレットに通信可能に結合された第２のＧＰＵチップレットと、を含む。様々な実施形態では、パッシブクロスリンクは、チップレット間の通信専用のパッシブインターポーザダイである。ＧＰＵチップレットは、システムオンチップ（ＳｏＣ）を、ＳｏＣの様々なコア（例えば、ＧＰＵ）の機能を実施する「チップレット」と呼ばれるより小さな機能グループに分割する。

【0006】

現在、様々なアーキテクチャが、従来のＧＰＵダイ全体に亘ってコヒーレントな少なくとも１つのレベルのキャッシュ（例えば、Ｌ３又は他の最終レベルのキャッシュ（ＬＬＣ））を既に有している。ここで、チップレットベースのＧＰＵアーキテクチャは、これらの物理的リソース（例えば、ＬＬＣ）を異なるダイ上に配置し、ＬＬＣレベルが統合され、全てのＧＰＵチップレットに亘ってキャッシュコヒーレントを維持するように、これらの物理的リソースを通信可能に結合する。したがって、超並列環境（massively parallel environment）で動作しているにもかかわらず、Ｌ３キャッシュレベルがコヒーレントになる。動作中、ＣＰＵからＧＰＵへのメモリアドレス要求は、単一のＧＰＵチップレットのみに送信され、ＧＰＵチップレットは、高帯域パッシブクロスリンクで通信して、要求されたデータを探す。ＣＰＵから見ると、このことは、単一のダイのモノリシックなＧＰＵを扱っているように見える。これにより、大容量のマルチチップレットＧＰＵを、アプリケーションからは単一のデバイスに見えるように使用することが可能になる。

【0007】

図１は、いくつかの実施形態による、ＧＰＵチップレットの結合のための高帯域パッシブクロスリンクを採用する処理システム１００を示すブロック図である。図示した例では、システム１００は、命令を実行するための中央処理ユニット（ＣＰＵ）１０２と、３つの図示したＧＰＵチップレット１０６－１，１０６－２，１０６－Ｎまで（まとめて、ＧＰＵチップレット１０６）等の１つ以上のＧＰＵチップレットのアレイ１０４と、を含む。様々な実施形態では、本明細書で使用される場合、「チップレット」という用語は、限定ではないが、以下の機能を含む任意のデバイスを指す。１）チップレットは、完全な問題を解決するために使用されるコンピュータロジックの一部を包むアクティブシリコンダイを含む（すなわち、計算ワークロード（computational workload）が、これらのアクティブシリコンダイの複数に亘って分散される）。２）チップレットは、同じ基板上にモノリシックなユニットとして共にパッケージングされている。３）プログラミングモデルは、これら別々の計算ダイ（computational dies）が単一のモノリシックなユニットであるというコンセプトを維持する（すなわち、計算ワークロードを処理するためにチップレットを使用するアプリケーションには、各チップレットが別々のデバイスとして現れない）。

【0008】

様々な実施形態では、ＣＰＵ１０２は、バス１０８を介して、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のシステムメモリ１１０に接続されている。様々な実施形態では、システムメモリ１１０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、不揮発性ＲＡＭ等を含む他のタイプのメモリを使用して実装することも可能である。図示した実施形態では、ＣＰＵ１０２は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ＰＣＩ－Ｅバス又は他のタイプのバスとして実装されるバス１０８を介して、システムメモリ１１０及びＧＰＵチップレット１０６－１と通信する。しかし、システム１００のいくつかの実施形態は、直接の通信を介して又は他のバス、ブリッジ、スイッチ、ルータ等を介してＣＰＵ１０２と通信するＧＰＵチップレット１０６－１を含む。

【0009】

図示したように、ＣＰＵ１０２は、グラフィックコマンドを生成する１つ以上のアプリケーション（複数可）１１２やユーザモードドライバ１１６（又は、カーネルモードドライバ等の他のドライバ）を実行する等の複数のプロセスを含む。様々な実施形態では、１つ以上のアプリケーション１１２は、システム１００又はオペレーティングシステム（ＯＳ）においてワークを生成するアプリケーション等のように、ＧＰＵチップレット１０６の機能を利用するアプリケーションを含む。アプリケーション１１２は、グラフィックユーザインターフェース（ＧＵＩ）及び／又はグラフィックシーンをレンダリングするようにＧＰＵチップレット１０６に指示する１つ以上のグラフィック命令を含んでもよい。例えば、グラフィック命令は、ＧＰＵチップレット１０６によってレンダリングされる１つ以上のグラフィックプリミティブ（graphics primitives）のセットを定義する命令を含んでもよい。

【0010】

いくつかの実施形態では、アプリケーション１１２は、ユーザモードドライバ１１６（又は、同様のＧＰＵドライバ）を呼び出すためにグラフィックアプリケーションプログラミングインターフェース（ＡＰＩ）１１４を利用する。ユーザモードドライバ１１６は、１つ以上のグラフィックプリミティブを、表示可能なグラフィック画像にレンダリングするために、１つ以上のコマンドを１つ以上のＧＰＵチップレットのアレイ１０４に発行する。アプリケーション１１２によってユーザモードドライバ１１６に発行されたグラフィック命令に基づいて、ユーザモードドライバ１１６は、グラフィックをレンダリングするためにＧＰＵチップレットが実施する１つ以上のオペレーションを指定する１つ以上のグラフィックコマンドを組み立てる（formulates）。いくつかの実施形態では、ユーザモードドライバ１１６は、ＣＰＵ１０２上で実行されるアプリケーション１１２の一部である。例えば、ユーザモードドライバ１１６は、ＣＰＵ１０２上で実行されるゲーミングアプリケーションの一部であってもよい。同様に、カーネルモードドライバ（図示省略）は、ＣＰＵ１０２上で実行されるオペレーティングシステムの一部であってもよい。

【0011】

図１に示す実施形態では、パッシブクロスリンク１１８は、ＧＰＵチップレット１０６（すなわち、ＧＰＵチップレット１０６－１～１０６－Ｎ）を互いに通信可能に結合する。３つのＧＰＵチップレット１０６が図１に示されているが、チップレットアレイ１０４内のＧＰＵチップレットの数は、設計上の選択の問題であり、以下により詳細に説明するように、他の実施形態では変化する場合がある。様々な実施形態では、パッシブクロスリンク１１８は、高密度クロスリンク（ＨＤＣＬ）ダイインターポーザ、又は、チップレット間の通信のための他の同様の技術等の相互接続チップを含む。一般的な動作概要として、ＣＰＵ１０２は、バス１０８を介して単一のＧＰＵチップレット（すなわち、ＧＰＵチップレット１０６－１）に通信可能に結合される。ＣＰＵ１０２からチップレット１０６のアレイ１０４へのＣＰＵ対ＧＰＵ（CPU-to-GPU）トランザクション又は通信は、ＧＰＵチップレット１０６－１で受信される。次に、任意のチップレット間の通信が、他のＧＰＵチップレット１０６上のメモリチャネルにアクセスするために、必要に応じて、パッシブクロスリンク１１８を介してルーティングされる。このように、ＧＰＵチップレットベースのシステム１００は、ソフトウェア開発者の視点から単一のモノリシックなＧＰＵとしてアドレス可能なＧＰＵチップレット１０６を含み（例えば、ＣＰＵ１０２及び任意の関連するアプリケーション／ドライバは、チップレットベースのアーキテクチャを認識していない）、したがって、プログラマー又は開発者の側で任意のチップレット固有の考慮事項を必要としないようにすることが可能である。

【0012】

チップレットベースのアーキテクチャの更なる詳細は、図２を参照して理解することができる。図２は、いくつかの実施形態による、ＧＰＵチップレット及びパッシブクロスリンクの断面図を示すブロック図である。ビュー２００は、断面Ａ－Ａで得られた図１のＧＰＵチップレット１０６－１，１０６－２，パッシブクロスリンク１１８の断面図を提供する。様々な実施形態では、各ＧＰＵチップレット１０６は、チップレット間信号の伝達専用の様々な内部及び外部の導電体構造を有する物理デバイス（ＰＨＹ）領域２０２と、電力及び接地並びに／又はチップレット対回路基板の信号の伝達のためにより調整された導電体構造を有する非ＰＨＹ領域２０４と、を用いて構築されている。

【0013】

上述したように、ＧＰＵチップレット１０６は、パッシブクロスリンク１１８によって通信可能に結合されている。様々な実施形態では、パッシブクロスリンク１１８は、シリコン、ゲルマニウム又は他の半導体材料で構成された相互接続チップであり、バルク半導体、絶縁体上の半導体、又は、他の設計であってもよい。パッシブクロスリンク１１８は、所望により単一レベル又は複数レベルであってもよい複数の内部導電体トレースを含む。３つのトレースが図２に示されており、トレース２０６として集合的にラベルが付されている。トレース２０６は、導電経路によってＧＰＵチップレット１０６のＰＨＹ領域２０２の導電体構造と電気的にインターフェースする。パッシブクロスリンク１１８は、如何なるシリコン貫通電極（ＴＳＶ）も含まないことに留意されたい。このように、パッシブクロスリンク１１８は、ＧＰＵチップレット１０６間を通信可能に結合し、通信をルーティングすることにより、パッシブルーティングネットワークを形成するパッシブインターポーザダイである。

【0014】

ＧＰＵチップレット１０６の非ＰＨＹ領域２０４は、複数の導電性ピラー２１２によって、回路基板２１０（又は、任意の他の基板）と電気的にインターフェースする。各導電性ピラー２１２は、はんだ相互接続２０８によってＧＰＵチップレット１０６に電気的に接続されている。このはんだ相互接続２０８は、はんだバンプ、マイクロバンプ等を含むことができる。様々な実施形態では、回路基板２１０は、複数の相互接続構造２１４（例えば、はんだボール等）を介して他の電機構造（別の回路基板や他の構造等）と電気的にインターフェースする。しかし、当業者は、ピン、ランドグリッドアレイ構造、他の相互接続等の様々なタイプの相互接続構造が本開示の範囲から逸脱することなく使用され得ることを理解されたい。

【0015】

導電性ピラー２１２は、ＨＤＣＬダイが存在しない領域（例えば、ＧＰＵチップレット１０６と回路基板２１０との間に垂直方向のずれがある領域）において、ＧＰＵチップレット１０６と基板との間の信号を接続し、空の空間がエポキシ又は他のギャップ充填材料で充填される。このようにして、非ＰＨＹ領域２０４の電源及び入力／出力（Ｉ／Ｏ）ラインが、再配線（ＲＤＬ）技術を使用してインターポーザダイ（すなわち、パッシブクロスリンク１１８）の周りにルーティングされ、それにより、従来のＴＳＶの使用を置き換えることができる。例えば、図２の実施形態に示すように、ＧＰＵチップレット１０６及びパッシブクロスリンク１１８は、図２の２つの成型層２１８，２２０等の成型材料内に少なくとも部分的に包含されている。導電性ピラー２１２は、成型層２２０及びポリマー層２２２等の複数の絶縁層を横断する。様々な実施形態では、ポリマー層２２２は、再配線層のルーティングを可能にするための応力緩衝材及び／又は絶縁フィルムとして作用するように設計されたＲＤＬ層である。導電性ピラー２１２は、銅等の様々な導電性材料を含む。同様に、はんだ相互接続２０８及び相互接続構造２１４は、スズ－銀、スズ－銀－銅等の様々なはんだ組成を使用する材料を含む。

【0016】

回路基板２１０は、有機又はセラミック、及び、単一層若しくはより一般的には複数層の材料を含んでもよい。熱膨張係数の不一致の影響を緩和するために、アンダーフィル材料２２４（例えば、高分子アンダーフィル）が成型層２２０と回路基板２１０の上面との間に配置されてもよい。アンダーフィル材料２２４は、所望により、成型層２２０の左右の縁部（及び、図２では見えない他の縁部）を越えて横方向に延在してもよい。

【0017】

図３は、いくつかの実施形態による、パッシブクロスリンクによって結合されたＧＰＵチップレットのキャッシュ階層を示すブロック図である。ビュー３００は、図１のＧＰＵチップレット１０６－１，１０６－２及びパッシブクロスリンク１１８の階層的なビューである。ＧＰＵチップレット１０６－１，１０６－２の各々は、複数のワークグループプロセッサ３０２（ＷＧＰ）と、所定のチャネルのＬ１キャッシュメモリ３０６と通信する複数の固定機能（fixed function）ブロック３０４（ＧＦＸ）と、を含む。各ＧＰＵチップレット１０６は、個別にアクセス可能な複数のＬ２キャッシュメモリ３０８のバンクと、複数のＬ３キャッシュメモリ３１０のチャネルと、Ｌ３チャネルにマッピングされた複数のメモリＰＨＹ３１２（グラフィックダブルデータレート（ＧＤＤＲ）メモリへの接続を示すために、図３ではＧＤＤＲとして示されている）のチャネルと、を含む。Ｌ２レベルのキャッシュは、単一のチップレット内でコヒーレントであり、Ｌ３レベル（又は、他の最終レベル）のキャッシュは、ＧＰＵチップレット１０６の全てに亘って統合されており、コヒーレントである。

【0018】

各ＧＰＵチップレット１０６のグラフィックデータファブリック３１４（ＧＤＦ）は、Ｌ１キャッシュメモリ３０６の全てをＬ２キャッシュメモリ３０８の各チャネルに接続し、それにより、ワークグループプロセッサ３０２及び固定機能ブロック３０４の各々が、Ｌ２キャッシュメモリ３０８の任意のバンクに記憶されているデータにアクセスすることを可能にする。各ＧＰＵチップレット１０６は、グラフィックコア（ＧＣ）及びシステムオンチップ（ＳＯＣ）のＩＰコアを通ってパッシブクロスリンク１１８にルーティングするスケーラブルなデータファブリック３１６（ＳＤＦ）（ＳＯＣメモリファブリックとしても知られている）を含む。ＧＣは、ＣＵ／ＷＧＰ、固定機能グラフィックブロック、Ｌ３以上のキャッシュ等を含む。従来のグラフィック及び計算のために使用されるＧＰＵの部分（すなわち、ＧＣ）は、ビデオデコード、ディスプレイ出力、及び、同じダイに含まれる様々なシステムサポート構造等の補助ＧＰＵ機能を扱うために使用されるＧＰＵの他の部分と区別可能である。パッシブクロスリンク１１８は、チップレット（例えば、ＧＰＵチップレット１０６－１）のローカルＬ３キャッシュメモリ３１０と、他の全ての外部のＧＰＵチップレット（例えば、図３のＧＰＵチップレット１０６－２）のＬ３キャッシュメモリ３１０と、の両方にルーティングする。このようにして、メモリアドレス要求が、パッシブクロスリンク１１８の適切なレーンにルーティングされ、Ｌ３キャッシュメモリ３１０にローカルにアクセスし、又は、（図５に関してより詳細に説明するように）異なるＧＰＵチップレット１０６のＬ３キャッシュメモリ３１０にアクセスする。

【0019】

図４は、いくつかの実施形態による、ＧＰＵチップレットのフロア平面図を示すブロック図である。ビュー４００は、図１及び図２のＧＰＵチップレット１０６－１のフロア平面図を提供する。図３に関してより詳細に上述したように、ＧＰＵチップレット１０６－１は、複数のワークグループプロセッサ３０２（ＷＧＰ）と、複数の固定機能ブロック３０４（ＧＦＸ）と、を含む。また、ＧＰＵチップレット１０６－１は、階層的なキャッシュメモリ４０２（例えば、図３のＬ１キャッシュメモリ３０６、Ｌ２キャッシュメモリ３０８及びＬ３キャッシュメモリ３１０）と、メモリＰＨＹ３１２と、を含む。ＧＰＵチップレット１０６－１は、第１のコーナー（例えば、図４のＧＰＵチップレット１０６－１の右上のコーナー）に、パッシブクロスリンクコントローラ４０４と、図示した４つのパッシブクロスリンクＰＨＹ４０６－１，４０６－２，４０６－３，４０６－４（まとめて、パッシブクロスリンクＰＨＹ４０６）等の１つ以上のパッシブクロスリンクＰＨＹタイルと、をさらに含む。

【0020】

パッシブクロスリンクコントローラ４０４は、ＧＰＵチップレット１０６－１の最終レベルのキャッシュ（ＬＬＣ）（例えば、本明細書で説明するようなＬ３キャッシュメモリ）に接続し、ＬＬＣと、データファブリッククロスバー（例えば、図３のＳＤＦ３１６）のロジックの電気的にアクティブな部分と、の間のルーティングを処理する。パッシブクロスリンクＰＨＹ４０６（例えば、パッシブクロスリンクＰＨＹ４０６－１，４０６－２，４０６－３，４０６－４）は、様々なＧＰＵチップレット１０６に亘るデータのワイヤトランスポートを含む。具体的には、パッシブクロスリンクＰＨＹ４０６は、ＧＰＵチップレット１０６－１が相互接続するＧＰＵチップレット１０６間の専用の通信チャネルを形成する、図２のトレース２０６に対応している。

【0021】

様々な実施形態では、パッシブクロスリンクＰＨＹ４０６－１は、ＧＰＵチップレット１０６－１のローカルＬ３キャッシュメモリ３１０にルーティングする専用の通信チャネルに対応している。対照的に、パッシブクロスリンクＰＨＹ４０６－２は、異なるチップレットダイ上の外部のＧＰＵチップレット（例えば、図１のＧＰＵチップレット１０６－２）のＬ３キャッシュメモリ３１０にルーティングする専用の通信チャネルに対応している。すなわち、パッシブクロスリンクＰＨＹ４０６－２の専用の通信チャネルは、ＧＰＵチップレット１０６－２以外の何れのチップレットとも通信しない。同様に、パッシブクロスリンクＰＨＹ４０６－３，４０６－４は、それぞれＧＰＵチップレット１０６－３，１０６－４のＬ３キャッシュメモリ３１０にルーティングする専用の通信チャネルに対応している。すなわち、パッシブクロスリンクＰＨＹ４０６－３，４０６－４の専用の通信チャネルは、それぞれＧＰＵチップレット１０６－３，１０６－４以外の何れのチップレットとも通信しない。

【0022】

いくつかの実施形態では、ＧＰＵチップレット１０６－１は、さらなるＧＰＵチップレット１０６と通信するために、ＧＰＵチップレット１０６－１の第２のコーナーに、オプションの（破線で示す）クロスリンクＰＨＹ４０８の第２のセットをさらに含む。このように、パッシブクロスリンク１１８は、２つ以上のダイのルーティングファブリック間の延長コードとして動作し、均一なメモリアクセス動作（又は、ほぼ均一なメモリアクセス動作）を有するコヒーレントなＬ３メモリアクセスを提供する。当業者は、処理システムの性能が、物理的複製（physical duplication）の性質によって利用されるＧＰＵチップレットの数に基づいて、概して線形的に拡縮することを理解するであろう（例えば、ＧＰＵチップレットの数が増大すると、メモリＰＨＹ３１２，ＷＧＰ３０２等の数が増大する）。

【0023】

図５を参照すると、いくつかの実施形態による、４チップレット構成を利用する処理システムのブロック図が示されている。処理システム５００は、図１の処理システム１００と同様であるが、説明を容易にするために、特定の要素を省略している。図示したように、システム５００は、ＣＰＵ１０２と、図示したＧＰＵチップレット１０６－１，１０６－２，１０６－３，１０６－４等の４つのＧＰＵチップレットと、を含む。ＣＰＵ１０２は、バス１０８を介してＧＰＵチップレット１０６－１と通信する。図４を再度参照すると、パッシブクロスリンクＰＨＹ４０６－１は、ＧＰＵチップレット１０６－１（図示省略）のローカルＬ３キャッシュメモリ３１０にルーティングする専用の通信チャネルに対応している。パッシブクロスリンクＰＨＹ４０６－２は、ＧＰＵチップレット１０６－２のＬ３キャッシュメモリ３１０にルーティングする専用の通信チャネルに対応している（図５では、信号ルート５０２とラベルが付されている）。パッシブクロスリンクＰＨＹ４０６－３は、ＧＰＵチップレット１０６－３のＬ３キャッシュメモリ３１０にルーティングする専用の通信チャネルに対応している（図５では、信号ルート５０４とラベルが付されている）。パッシブクロスリンクＰＨＹ４０６－４は、ＧＰＵチップレット１０６－４のＬ３キャッシュメモリ３１０にルーティングする専用の通信チャネルに対応している（図５では、信号ルート５０６とラベルが付されている）。

【0024】

概略的な動作概要として、処理システム５００は、マスタースレーブトポロジを利用する。マスタースレーブトポロジでは、ＣＰＵ１０２と直接通信する単一のＧＰＵチップレット（すなわち、ＧＰＵチップレット１０６－１）が、マスターチップレット（以下、プライマリＧＰＵチップレット又はホストＧＰＵチップレット）として指定される。他のＧＰＵチップレットは、パッシブクロスリンク１１８を介して間接的にＣＰＵ１０２と通信し、スレーブチップレット（以下、セカンダリＧＰＵチップレット（複数可））と指定される。したがって、プライマリＧＰＵチップレット１０６－１は、ＣＰＵ１０２からＧＰＵチップレットアレイ全体への単独のエントリポイントとして機能する。

【0025】

図５に示すように、一例では、ＣＰＵ１０２は、メモリアドレスＸＹＺに対するアクセス要求（例えば、読み出し要求）をプライマリＧＰＵチップレット１０６－１に送信する。パッシブクロスリンクコントローラ４０４は、メモリアドレスＸＹＺに関連するデータが、セカンダリＧＰＵチップレット１０６－４のＬ３キャッシュメモリ３１０にキャッシュされていると判別する。その判別に基づいて、アクセス要求が、パッシブクロスリンク１１８の信号ルート５０６を介してセカンダリＧＰＵチップレット１０６－４にルーティングされる。セカンダリＧＰＵチップレット１０６－４は、結果をプライマリＧＰＵチップレット１０６－１に戻し、プライマリＧＰＵチップレット１０６－１は、要求されたデータを要求元（すなわち、ＣＰＵ１０２）に返信する。このようにして、ＣＰＵ１０２は、単一の外部ビューのみを有し、バス１０８を介して２つ以上のＧＰＵチップレット１０６と直接通信する必要がない。

【0026】

当業者は、図５が、正方形のＧＰＵチップレットダイとパッシブクロスリンクのためのコーナーとが位置しているという特定の状況で記載されているが、様々な他の構成、ダイ形状及び幾何学形状が、本開示の範囲から逸脱することなく様々な実施形態で利用され得ることを理解することができる。例えば、いくつかの実施形態では、ＧＰＵチップレットは、５つのＧＰＵチップレットがチップレットアレイにおいて共に結合され得るように、五角形状のダイとして構築されてもよい。他の実施形態では、ＧＰＵチップレットは、複数のＧＰＵチップレットがチップレットアレイにおいて共にタイル状にされるように、正方形のＧＰＵチップレットの２つ以上のコーナーにパッシブクロスリンク（例えば、図４のクロスリンクＰＨＹ４０８のオプションの第２のセット）を含んでもよい。同様に、他の実施形態では、ＧＰＵチップレットは、複数のＧＰＵチップレットが、長い列／行構成で、介在するパッシブクロスリンクに共に並べられ得るように、正方形のＧＰＵチップレットの側部全体に亘るパッシブクロスリンクを含んでもよい。

【0027】

図６は、いくつかの実施形態による、チップレット間の通信を実施する方法６００を示すフロー図である。ブロック６０２では、ＧＰＵチップレットアレイのプライマリＧＰＵチップレットが、要求元のＣＰＵからメモリアクセス要求を受信する。例えば、図５を参照すると、プライマリＧＰＵチップレット１０６－１は、ＣＰＵ１０２からメモリアドレスＸＹＺに関するアクセス要求を受信する。いくつかの実施形態では、プライマリＧＰＵチップレット１０６－１は、そのスケーラブルデータファブリック３１６において、バス１０８を介してアクセス要求を受信する。

【0028】

ブロック６０４では、プライマリＧＰＵチップレット１０６－１は、要求されたデータがキャッシュされるＧＰＵチップレットに対応するキャッシュチップレット（交換可能に「セカンダリチップレット」とも呼ばれる）を識別する。例えば、図５を参照すると、プライマリＧＰＵチップレット１０６－１のパッシブクロスリンクコントローラ４０４は、メモリアドレスＸＹＺに関連するデータが、セカンダリＧＰＵチップレット１０６－４のＬ３キャッシュメモリ３１０にキャッシュされていることを判別する。いくつかの実施形態では、メモリアドレスの範囲は、複数のＧＰＵチップレット１０６に亘ってアドレスで分けられている（address-sliced）。他の実施形態では、処理システム１００は、他のアドレッシングトポロジ（例えば、フラットアドレスパーティショニング（flat address partitioning）、仮想アドレスから物理アドレスへの変換のページ設定に基づくアドレッシング等）を利用する。要求データがセカンダリチップレット（すなわち、メモリアドレスＸＹＺに関連するデータをキャッシュする機能を果たすキャッシュチップレット）のＬ３にキャッシュされていない場合、メモリアクセス要求はＬ３ミスとして処理され、セカンダリチップレットは、そのセカンダリチップレットに取り付けられたＧＤＤＲメモリから要求データをフェッチする。

【0029】

ブロック６０６では、プライマリＧＰＵチップレット１０６－１は、ブロック６０４の決定に基づいて、パッシブクロスリンク１１８を介して、メモリアクセス要求を、要求データがキャッシュされているＧＰＵチップレットに対応するキャッシュチップレットにルーティングする。例えば、図５を参照すると、アクセス要求は、パッシブクロスリンク１１８の信号ルート５０６を介して、セカンダリＧＰＵチップレット１０６－４にルーティングされる。いくつかの実施形態では、メモリアクセス要求をルーティングすることは、スケーラブルデータファブリック３１６が、パッシブクロスリンク１１８と通信することと、スケーラブルデータファブリック３１６が、キャッシュチップレット（例えば、セカンダリＧＰＵチップレット１０６－４）のメモリアクセス要求に関連するデータを要求することと、を含む。

【0030】

他の実施形態では、要求データが、プライマリＧＰＵチップレット１０６－１のＬ３キャッシュ３１０でローカルにキャッシュされていると判別した後に、スケーラブルデータファブリック３１６は、アクセス要求を、パッシブクロスリンク１１８を介してプライマリＧＰＵチップレット１０６－１のＬ３キャッシュ３１０にルーティングする。例えば、図４を参照すると、スケーラブルデータファブリック３１６は、メモリアクセス要求を、ＧＰＵチップレット１０６－１のローカルＬ３キャッシュメモリ３１０とパッシブクロスリンク１１８との間の専用の通信チャネルに対応するパッシブクロスリンクＰＨＹ４０６－１を介してルーティングする。

【0031】

ブロック６０８では、キャッシュチップレットは、メモリアクセス要求に対応するデータを、パッシブクロスリンク１１８を介してプライマリＧＰＵチップレットに返信する。例えば、図５を参照すると、セカンダリＧＰＵチップレット１０６－４は、結果をプライマリＧＰＵチップレット１０６－１に返信する（リターンする）。具体的には、リターン通信は、ブロック６０６においてメモリアクセス要求がルーティングされたパッシブクロスリンク１１８の同じ信号ルート５０６を介してルーティングされる。同様に、図４を参照すると、リターン通信は、キャッシュチップレットがプライマリＧＰＵチップレットと同じである場合に、ＧＰＵチップレット１０６－１のローカルＬ３キャッシュメモリ３１０とパッシブクロスリンク１１８との間の専用の通信チャネルに対応するパッシブクロスリンクＰＨＹ４０６－１を介してルーティングされる。他の実施形態では、要求データポート及びリターンデータポートは、同じ物理ルートを共有しない。

【0032】

ブロック６１０では、プライマリＧＰＵチップレットは、バス１０８を介して、要求データを要求元（すなわち、ＣＰＵ１０２）に返信する。いくつかの実施形態では、要求データをＣＰＵ１０２に返信することは、要求データを、プライマリＧＰＵチップレット（すなわち、ＧＰＵチップレット１０６－１）のスケーラブルデータファブリック３１６においてキャッシュチップレットから受信することと、要求データを、バス１０８を介してＣＰＵ１０２に送信することと、を含む。

【0033】

本明細書に記載されるように、いくつかの実施形態では、システムは、グラフィック処理ユニット（ＧＰＵ）チップレットアレイの第１のＧＰＵチップレットに通信可能に結合された中央処理ユニット（ＣＰＵ）を備え、ＧＰＵチップレットアレイは、バスを介してＣＰＵに通信可能に結合された第１のＧＰＵチップレットと、チップレット間（inter-chiplet）の通信専用のパッシブクロスリンクを介して第１のＧＰＵチップレットに通信可能に結合された第２のＧＰＵチップレットと、を含む。一態様では、パッシブクロスリンクは、パッシブインターポーザダイを含む。別の態様では、第１のＧＰＵチップレットは、チップレット間（chiplet-to-chiplet）通信のための導体構造を含む第１のＰＨＹ領域を含み、第２のＧＰＵチップレットは、チップレット間通信のための導体構造を含む第２のＰＨＹ領域を含む。

【0034】

一態様では、システムは、チップレット間の通信専用のパッシブクロスリンクを介して第１のＧＰＵチップレットに通信可能に結合された第３のＧＰＵチップレットであって、チップレット間通信のための導体構造を含む第３のＰＨＹ領域を含む、第３のＧＰＵチップレットを含む。別の態様では、第１のＧＰＵチップレットの第１のＰＨＹ領域は、パッシブクロスリンクと第１のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第１のパッシブクロスリンクＰＨＹを含む。さらに別の態様では、第２のＧＰＵチップレットの第２のＰＨＹ領域は、パッシブクロスリンクと第２のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第２のパッシブクロスリンクＰＨＹを含み、第３のＧＰＵチップレットの第３のＰＨＹ領域は、パッシブクロスリンクと第３のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第３のパッシブクロスリンクＰＨＹを含む。

【0035】

別の態様では、パッシブクロスリンクは、ＧＰＵチップレットアレイ内の全てのＧＰＵチップレットを通信可能に結合する。さらに別の態様では、システムは、第１のＧＰＵチップレットにおける第１のキャッシュメモリ階層であって、第１のキャッシュメモリ階層の第１のレベルが第１のＧＰＵチップレット内でコヒーレントである、第１のキャッシュメモリ階層と、第２のＧＰＵチップレットにおける第２のキャッシュメモリ階層であって、第２のキャッシュメモリ階層の第１のレベルは第２のＧＰＵチップレット内でコヒーレントである、第２のキャッシュメモリ階層と、を含む。さらに別の態様では、システムは、第１のキャッシュメモリ階層の最終レベルと、第２のキャッシュメモリ階層の最終レベルと、の両方を含む統合されたキャッシュメモリであって、統合されたキャッシュメモリがＧＰＵチップレットアレイの全てのチップレットに亘ってコヒーレントである、統合されたキャッシュメモリを含む。別の態様では、システムは、回路基板を第１のＧＰＵチップレットの第１の非ＰＨＹ領域及び第２のＧＰＵチップレットの第２の非ＰＨＹ領域に結合する複数の導電性ピラーを含む。

【0036】

いくつかの実施形態では、方法は、ＧＰＵチップレットアレイの第１のＧＰＵチップレットにおいて、中央処理ユニット（ＣＰＵ）からメモリアクセス要求を受信することと、第１のＧＰＵチップレットのパッシブクロスリンクコントローラにおいて、メモリアクセス要求に関連するデータが記憶される位置に対応するキャッシュＧＰＵチップレットを判別することと、ＧＰＵチップレットアレイ内のチップレット間の通信専用のパッシブクロスリンクを介して、メモリアクセス要求を、キャッシュＧＰＵチップレットの最終レベルのキャッシュにルーティングすることと、メモリアクセス要求に関連するデータをＣＰＵに返信することと、を含む。一態様では、メモリアクセス要求をルーティングすることは、スケーラブルデータファブリックが、キャッシュＧＰＵチップレットのメモリアクセス要求に関連するデータを要求することをさらに含む。

【0037】

一態様では、メモリアクセス要求をキャッシュＧＰＵチップレットの最終レベルのキャッシュにルーティングすることは、第１のＧＰＵチップレットがキャッシュＧＰＵチップレットであると判別したことに基づいて、メモリアクセス要求を、パッシブクロスリンクと第１のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第１のパッシブクロスリンクＰＨＹを介してルーティングすることをさらに含む。別の態様では、メモリアクセス要求をキャッシュＧＰＵチップレットの最終レベルのキャッシュにルーティングすることは、第２のＧＰＵチップレットがキャッシュＧＰＵチップレットであると判別したことに基づいて、メモリアクセス要求を、パッシブクロスリンクと第２のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第２のパッシブクロスリンクＰＨＹを介してルーティングすることをさらに含む。さらに別の態様では、方法は、メモリアクセス要求に関連するデータを、パッシブクロスリンクとキャッシュＧＰＵチップレットとの間の通信のみのための導体トレースを含むパッシブクロスリンクＰＨＹを介して第１のＧＰＵチップレットに返信することを含む。

【0038】

いくつかの実施形態では、非一時的なコンピュータ可読記憶媒体は、実行可能な命令のセットを具現化し、実行可能な命令のセットは、ＧＰＵチップレットアレイの第１のＧＰＵチップレットにおいて、中央処理ユニット（ＣＰＵ）からメモリアクセス要求を受信することと、第１のＧＰＵチップレットのパッシブクロスリンクコントローラにおいて、メモリアクセス要求に関連するデータが記憶される位置に対応するキャッシュＧＰＵチップレットを判別することと、ＧＰＵチップレットアレイ内のチップレット間の通信専用のパッシブクロスリンクを介して、メモリアクセス要求をキャッシュＧＰＵチップレットの最終レベルのキャッシュにルーティングすることと、メモリアクセス要求に関連するデータをＣＰＵに返信することと、を少なくとも１つのプロセッサに行わせる。一態様では、実行可能な命令のセットは、スケーラブルデータファブリックを介して、キャッシュＧＰＵチップレットのメモリアクセス要求に関連するデータを要求することを少なくとも１つのプロセッサに行わせる。

【0039】

別の態様では、実行可能な命令のセットは、第１のＧＰＵチップレットがキャッシュＧＰＵチップレットであると判別したことに基づいて、メモリアクセス要求を、パッシブクロスリンクと第１のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第１のパッシブクロスリンクＰＨＹを介してルーティングすることを少なくとも１つのプロセッサに行わせる。さらに別の態様では、実行可能な命令のセットは、第２のＧＰＵチップレットがキャッシュＧＰＵチップレットであると判別したことに基づいて、メモリアクセス要求を、パッシブクロスリンクと第２のＧＰＵチップレットの最終レベルのキャッシュとの間の通信のみのための導体トレースを含む第２のパッシブクロスリンクＰＨＹを介してルーティングすることを少なくとも１つのプロセッサに行わせる。さらに別の態様では、実行可能な命令のセットは、メモリアクセス要求に関連するデータを、パッシブクロスリンクとキャッシュＧＰＵチップレットとの間の通信のみのための導体トレースを含むパッシブクロスリンクＰＨＹを介して第１のＧＰＵチップレットに返信することを少なくとも１つのプロセッサに行わせる。

【0040】

したがって、本明細書で説明するように、パッシブダイインターポーザは、プログラマーモデル／開発者の視点から、チップレットの実装が従来のモノリシックなＧＰＵとして見えるようにする方法で、相互接続されたＧＰＵチップレットのセットを使用してモノリシックなＧＰＵ機能を配備する。１つのＧＰＵチップレットのスケーラブルデータファブリックは、同じチップレット上の低いレベルのキャッシュにアクセスするのとほぼ同時に、他のＧＰＵチップレット上の低いレベルのキャッシュ（複数可）にアクセスすることが可能になるので、ＧＰＵチップレットが、チップレット間のコヒーレントなプロトコルをさらに必要とすることなく、キャッシュのコヒーレンシを維持することが可能になる。この低いレイテンシ及びチップレット間のキャッシュのコヒーレンシにより、チップレットベースのシステムが、ソフトウェア開発者の視点から、モノリシックなＧＰＵとして動作することを可能になり、プログラマーや開発者の側でのチップレット固有の考慮事項を回避することができる。

【0041】

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

【0042】

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

【0043】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0044】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】