特許 7519291 定電圧回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-10

(45)【発行日】2024-07-19

(54)【発明の名称】定電圧回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240711BHJP

【ＦＩ】

G05F1/56 310D

【請求項の数】 5

(21)【出願番号】P 2020215440

(22)【出願日】2020-12-24

(65)【公開番号】P2022101065

(43)【公開日】2022-07-06

【審査請求日】2023-10-30

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110000785

【氏名又は名称】ＳＳＩＰ弁理士法人

(72)【発明者】

【氏名】宮島 一之

【審査官】上野 力

(56)【参考文献】

【文献】特開２０１４－０６７３９４（ＪＰ，Ａ）

【文献】特開２０１４－０７１７１７（ＪＰ，Ａ）

【文献】特開２０１９－２００５７９（ＪＰ，Ａ）

【文献】特開２００９－０６９９６４（ＪＰ，Ａ）

【文献】特開２００６－３０１８６９（ＪＰ，Ａ）

【文献】特開２００６－３０１９４６（ＪＰ，Ａ）

【文献】特開２００４－２３４６１９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

電源電圧から一定の出力電圧を得るための定電圧回路であって、
ソース又はエミッタに前記電源電圧が入力され、ドレイン又はコレクタから前記出力電圧を得るためのトランジスタである第１トランジスタと、
基準電圧と、前記出力電圧を分圧して得られる帰還電圧との差分を増幅した出力を前記第１トランジスタのゲート電圧又はベース電圧として供給可能な誤差増幅器と、
ゲート又はベース及びソース又はエミッタが前記第１トランジスタのゲート又はベース及びソース又はエミッタにそれぞれ接続されたトランジスタである第２トランジスタと、
前記第２トランジスタのドレイン又はコレクタと接地点との間に設けられた第１抵抗器と、
ソース又はエミッタが前記電源電圧が入力される電源端子に接続され、且つ、ドレイン又はコレクタが前記第１トランジスタのゲート又はベースに接続されたトランジスタである第３トランジスタと、
前記基準電圧と、前記第２トランジスタのドレイン電圧又はコレクタ電圧との比較結果に基づく出力を、前記第３トランジスタのゲート電圧又はベース電圧として供給可能なコンパレータと、
を備える、定電圧回路。

【請求項2】

前記第２トランジスタのドレイン又はコレクタと前記第１抵抗器との間に設けられたノードと、前記コンパレータの前記ドレイン電圧又はコレクタ電圧の入力端子との間に設けられた静電容量を更に備える、請求項１に記載の定電圧回路。

【請求項3】

前記出力電圧の分圧が入力されるゲート又はベースと、第２抵抗器を介して前記コンパレータの前記ドレイン電圧又はコレクタ電圧の入力端子に接続されるソース又はエミッタと、接地点に接続されるドレイン又はコレクタとを有するトランジスタである第４トランジスタを更に備える、請求項２に記載の定電圧回路。

【請求項4】

前記電源端子と前記第３トランジスタのソース又はエミッタとの間に設けられた第３抵抗器と、
ゲート又はベース及びソース又はエミッタが前記第１トランジスタのゲート又はベース及びソース又はエミッタにそれぞれ接続され、ドレイン又はコレクタが前記第３トランジスタのソース又はエミッタに接続された第５トランジスタと、
を更に備える、請求項１から３のいずれか一項に記載の定電圧回路。

【請求項5】

ソース又はエミッタが前記第１トランジスタのドレイン又はコレクタに接続され、ゲート又はベース及びドレイン又はコレクタが電流源を介してそれぞれ接地点に接続されたトランジスタである第６トランジスタと、
ゲート又はベースが前記第６トランジスタのゲート又はベースに接続され、ソース又はエミッタが前記第２トランジスタのドレイン又はコレクタに接続され、ドレイン又はコレクタが前記第１抵抗器に接続されるトランジスタである第７トランジスタと、
を更に備える、請求項１から４のいずれか一項に記載の定電圧回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、定電圧回路に関する。

【背景技術】

【0002】

低消費電流の回路に搭載される定電圧回路として、例えば、低飽和動作が可能な安定化電源回路（以下、適宜「ＬＤＯ（Ｌｏｗ Ｄｒｏｐ－Ｏｕｔ）レギュレータ回路」と称する）が知られている。ＬＤＯレギュレータ回路は、例えば、バッテリを電源に用いるバッテリ駆動機器等に採用されている。

【0003】

ここで図６は、従来技術に係るＬＤＯレギュレータ回路１´の構成を示す回路図であり、図７は図６のＬＤＯレギュレータ回路１´の入力電圧Ｖｉｎ、出力用トランジスタＭＰ１のゲート－ソース間電圧Ｖｇｓ（＜０）及び出力電圧Ｖｏｕｔの時間変化を示すタイムチャートである。ＬＤＯレギュレータ回路１´は、出力端子ＯＵＴの出力電圧Ｖｏｕｔを抵抗ｒ１、ｒ２で分圧した帰還電圧を、基準電圧Ｖｒｅｆと比較して差分を増幅する誤差増幅器ＡＭＰと、誤差増幅器ＡＭＰの出力をゲートに入力し、このゲートの入力電圧により出力電圧Ｖｏｕｔを調整するためのＰチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）である出力用トランジスタＭＰ１とを備える。

【0004】

ＬＤＯレギュレータ回路１´では、図７に示すように、一定の出力電圧Ｖｏｕｔを出力している状態で電源端子ＶＤＤに入力される入力電圧Ｖｉｎが急激に上昇すると、出力電流を制御するための素子である出力用トランジスタＭＰ１のゲート－ドレイン間の電位差が増加することに伴い、出力用トランジスタＭＰ１のゲート－ドレイン間の寄生容量Ｃｇｄを介してゲート電流が流れ、出力用トランジスタＭＰ１のゲート電圧Ｖｇが引き下げられる。その結果、出力端子ＯＵＴからの出力電流が負荷に供給する以上に流れ、ＬＤＯレギュレータ回路１´の出力電圧Ｖｏｕｔが増加し、一時的に出力電圧Ｖｏｕｔの設定値（制御上の目標値）Ｖ_ＯＬＤＯを超過する現象（オーバーシュート）が生じることがある。

【0005】

このような入力電圧Ｖｉｎの急激な上昇による出力電圧Ｖｏｕｔのオーバーシュートを抑制するための技術として、例えば特許文献１がある。特許文献１では、図８に示すように、図６に比べて、電源端子ＶＤＤと接地点ＧＮＤとの間に設けられた静電容量ｃ１と、当該静電容量ｃ１に流れ込む電流Ｉｄｅｔを検出して電流出力として得るためのカレントミラー回路ＣＭ１とを備える。この回路では、入力電圧Ｖｉｎが増加すると、静電容量ｃ１に電流Ｉｄｅｔに対応する電流Ｉｆｂが流れ込むことにより、出力用トランジスタＭＰ１のゲート電圧Ｖｇが引き上げられることにより、オーバーシュートの抑制が可能である。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００６－６５８３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記特許文献１で用いられる技術には、次のような課題がある。第１に、静電容量ｃ１には、電源端子ＶＤＤと接地点ＧＮＤとの間の電位差に相当する電圧が印加されるため、静電容量ｃ１に求められる耐電圧性能が高いことがある。一般的に、静電容量は単位面積当たりの容量値が小さいため、十分な耐電性能を得るためには、静電容量ｃ１のレイアウトサイズが大きくなってしまう。第２に、ＬＤＯレギュレータ回路１´の電源投入時等では、電源端子ＶＤＤに印加される入力電圧Ｖｉｎの上昇に伴って出力電圧Ｖｏｕｔの立ち上げが行われる。このような状況では、前述の静電容量ｃ１を含む回路は、ＬＤＯレギュレータ回路１´´の出力電流を減少させる方向で動作するため、ＬＤＯレギュレータ１´´の起動完了までに要する時間が長くなってしまうおそれがある。このことから、ＬＤＯレギュレータ回路１´´の出力電圧Ｖｏｕｔが設定値Ｖ_ＯＬＤＯを超えたことを条件としたオーバーシュートの抑制が望まれる。

【0008】

このような特許文献１に関する課題を解決するための手段について、図９を参照して説明する。図９は従来技術に係るＬＤＯレギュレータ回路１´´´の構成を示す回路図である。ＬＤＯレギュレータ回路１´´´は、基本的に図６に示す回路構成をベースにしているが、誤差増幅器ＡＭＰは、出力電圧Ｖｏｕｔを抵抗ｒ４、ｒ５、ｒ６で分圧した帰還電圧を、基準電圧源１４の出力である基準電圧Ｖｒｅｆと比較して差分を増幅しており、その出力を出力用トランジスタＭＰ１のゲートに入力することで、出力電圧Ｖｏｕｔを調整する。またＬＤＯレギュレータ回路１´´´は、更に、出力電圧Ｖｏｕｔを抵抗ｒ４、ｒ５、ｒ６で分圧した分圧成分を基準電圧Ｖｒｅｆと比較するコンパレータＣＯＭＰと、コンパレータＣＯＭＰの出力がゲートに入力され、ソース及びドレインがそれぞれ電源端子ＶＤＤ及び出力用トランジスタＭＰ１のゲートに接続されるトランジスタＭＰ３とを備える。

【0009】

このようなＬＤＯレギュレータ回路１´´´では、コンパレータＣＯＭＰにおいて出力電圧Ｖｏｕｔの分圧成分が閾値電圧Ｖ_{ＯＣＯＭＰ}を超えた場合に、コンパレータＣＯＭＰの出力によってトランジスタＭＰ３がオン駆動されることにより、出力用トランジスタＭＰ１のゲートが電源端子ＶＤＤに接続され、出力用トランジスタＭＰ１のゲート電圧Ｖｇを引き上げることができる。ＬＤＯレギュレータ回路１´´´における出力電圧Ｖｏｕｔの設定値Ｖ_ＯＬＤＯは、次式で表される。

またコンパレータＣＯＭＰの閾値Ｖ_{ＯＣＯＭＰ}は、以下の式で表される。

【0010】

出力電圧Ｖｏｕｔの設定値Ｖ_ＯＬＤＯと、コンパレータＣＯＭＰの閾値電圧Ｖ_{ＯＣＯＭＰ}とは、互いに近い値を有すると、入力電圧Ｖｉｎが一定に安定している場合であっても、負荷電流の急激な減少や出力電圧Ｖｏｕｔの立ち上がり時のオーバーシュート等によってもコンパレータＣＯＭＰが動作することで出力電流が停止してしまい、その結果、一時的な出力電圧Ｖｏｕｔの低下等の不具合を引き起こすおそれがある。このような不具合を回避するため、出力電圧Ｖｏｕｔの設定値Ｖ_ＯＬＤＯとコンパレータＣＯＭＰの閾値電圧Ｖ_{ＯＣＯＭＰ}とは、ある程度離して設定する必要がある。その一方で、両者を離し過ぎると、オーバーシュート電圧が増加してしまう。またコンパレータＣＯＭＰの出力によってトランジスタＭＰ３が駆動されることによって出力用トランジスタＭＰ１がＯＦＦするまでゲート電圧を引き上げて出力電流を停止させるためには少なからず時間が必要であるため、入力電圧Ｖｉｎが急激に上昇する場合には、この遅れ時間のためにオーバーシュート電圧が更に増加してしまうおそれがある。

【0011】

本開示の少なくとも一実施形態は上述の事情に鑑みなされたものであり、出力電圧が制御目標値を超えた状態で出力電圧にオーバーシュートが生じた場合に、電圧上昇を早期且つ効果的に抑制可能な定電圧回路を提供することを目的とする。

【課題を解決するための手段】

【0012】

本開示の少なくとも一実施形態に係る定電圧回路は上記課題を解決するために、
電源電圧から一定の出力電圧を得るための定電圧回路であって、
ソース又はエミッタに前記電源電圧が入力され、ドレイン又はコレクタから前記出力電圧を得るためのトランジスタである第１トランジスタと、
基準電圧と、前記出力電圧を分圧して得られる帰還電圧との差分を増幅した出力を前記第１トランジスタのゲート電圧又はベース電圧として供給可能な誤差増幅器と、
ゲート又はベース及びソース又はエミッタが前記第１トランジスタのゲート又はベース及びソース又はエミッタにそれぞれ接続されたトランジスタである第２トランジスタと、
ソース又はエミッタが前記電源電圧が入力される電源端子に接続され、且つ、ドレイン又はコレクタが前記第１トランジスタのゲート又はベースに接続されたトランジスタである第３トランジスタと、
前記基準電圧と、前記第２トランジスタのドレイン電圧又はコレクタ電圧との比較結果に基づく出力を、前記第３トランジスタのゲート電圧又はベース電圧として供給可能なコンパレータと、
を備える。

【発明の効果】

【0013】

本開示の少なくとも一実施形態によれば、出力電圧が制御目標値を超えた状態で出力電圧にオーバーシュートが生じた場合に、電圧上昇を早期且つ効果的に抑制可能な定電圧回路を提供できる。

【図面の簡単な説明】

【0014】

【図1】第一実施形態に係る定電圧回路の構成を示す回路図である。

【図2】図１の定電圧回路において入力電圧が急激に上昇した場合の各部の電圧又は電流の変化を示すタイムチャートである。

【図3】第二実施形態に係る定電圧回路の構成を示す回路図である。

【図4】図２の定電圧回路において入力電圧が急激に上昇した場合の各部の電圧又は電流の変化を示すタイムチャートである。

【図5】第三実施形態に係る定電圧回路の構成を示す回路図である。

【図6】従来技術に係るＬＤＯレギュレータ回路の構成を示す回路図である。

【図7】図６のＬＤＯレギュレータ回路の各部の電圧の変化を示すタイムチャートである。

【図8】従来技術に係るＬＤＯレギュレータ回路の構成を示す回路図である。

【図9】従来技術に係るＬＤＯレギュレータ回路の構成を示す回路図である。

【発明を実施するための形態】

【0015】

以下、添付図面を参照して本開示の幾つかの実施形態について説明する。ただし、実施形態として記載されている又は図面に示されている構成部品の寸法、材質、形状、その相対的配置等は、本開示の範囲をこれに限定する趣旨ではなく、単なる説明例にすぎない。
例えば、「ある方向に」、「ある方向に沿って」、「平行」、「直交」、「中心」、「同心」或いは「同軸」等の相対的或いは絶対的な配置を表す表現は、厳密にそのような配置を表すのみならず、公差、若しくは、同じ機能が得られる程度の角度や距離をもって相対的に変位している状態も表すものとする。
例えば、「同一」、「等しい」及び「均質」等の物事が等しい状態であることを表す表現は、厳密に等しい状態を表すのみならず、公差、若しくは、同じ機能が得られる程度の差が存在している状態も表すものとする。
例えば、四角形状や円筒形状等の形状を表す表現は、幾何学的に厳密な意味での四角形状や円筒形状等の形状を表すのみならず、同じ効果が得られる範囲で、凹凸部や面取り部等を含む形状も表すものとする。
一方、一つの構成要素を「備える」、「具える」、「具備する」、「含む」、又は、「有する」という表現は、他の構成要素の存在を除外する排他的な表現ではない。

【0016】

図１は第一実施形態に係る定電圧回路１Ａの構成を示す回路図である。定電圧回路１Ａは、ＬＤＯレギュレータ回路であり、出力電圧Ｖｏｕｔを得るためのＰチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）である出力用トランジスタ（第１トランジスタ）ＭＰ１と、出力電圧Ｖｏｕｔに比例する帰還電圧と所定の基準電圧Ｖｒｅｆとの差分を増幅した出力をゲート電圧として出力用トランジスタＭＰ１のゲートに供給可能な誤差増幅器ＡＭＰとを備える。

【0017】

出力用トランジスタＭＰ１のソースは、入力電圧Ｖｉｎが入力される電源端子ＶＤＤに接続される。出力用トランジスタＭＰ１のドレインは、出力端子ＯＵＴに接続されるとともに、互いに直列接続された抵抗Ｒ４、Ｒ５、Ｒ６の一端（抵抗Ｒ４の一端）に接続される。直列に接続された抵抗Ｒ４、Ｒ５、Ｒ６の他端（抵抗Ｒ６の一端）は接地点ＧＮＤに接続される。抵抗Ｒ４、Ｒ５、Ｒ６は、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔを抵抗比により分圧するための分圧回路を構成する。抵抗Ｒ４及び抵抗Ｒ５の間に設けられたノードは、誤差増幅器ＡＭＰの非反転入力端子に接続され、帰還電圧が誤差増幅器ＡＭＰに帰還される。誤差増幅器ＡＭＰの反転入力端子には、参照用の基準電圧Ｖｒｅｆが入力される。誤差増幅器ＡＭＰの出力端子は出力用トランジスタＭＰ１のゲートに接続され、誤差増幅器ＡＭＰは、帰還電圧と基準電圧Ｖｒｅｆとを比較して差分を増幅し、出力用トランジスタＭＰ１のゲートに入力する。出力用トランジスタＭＰ１は、ゲートの入力電圧により出力電圧Ｖｏｕｔを調整する。出力端子ＯＵＴには、負荷回路である負荷抵抗ＲＬが接続される。また出力端子ＯＵＴと接地点ＧＮＤとの間には、出力電圧Ｖｏｕｔの安定化用のコンデンサＣＬが接続される。

【0018】

尚、図１では、出力用トランジスタＭＰ１のゲート－ソース間の寄生容量ＣＧＳと、ゲート－ドレイン間の寄生容量ＣＧＤが示されている。

【0019】

また本実施形態では、各トランジスタとしてＭＯＳトランジスタ（ＭＯＳＦＥＴ）を採用した場合を例示しているが、同様の機能を達成可能な範囲において、それぞれバイポーラトランジスタを採用してもよい。その場合は、Ｐチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）をＰＮＰ型バイポーラトランジスタに、Ｎチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）をＮＰＮ型バイポーラトランジスタに、ソースをエミッタに、ドレインをコレクタに、ゲートをベースに読み替えればよい。

【0020】

誤差増幅器ＡＭＰの出力端子は、出力用トランジスタＭＰ１のゲートに対してシンク及びソースの電流制限を有しており、誤差増幅器ＡＭＰはトランスコンダクタンスアンプとして構成される。誤差増幅器ＡＭＰの出力端子は、出力用トランジスタＭＰ１のゲートノードであり、当該ノードへのシンク及びソース電流は、誤差増幅器ＡＭＰを構成するＮチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）であるトランジスタＭＮ１及びＭＮ２のソースに接続される電流源Ｉ１によって制限される。尚、本実施形態では誤差増幅器ＡＭＰがトランスコンダクタンスアンプとして構成された場合を例示するが、他の構成を有してもよい。

【0021】

定電圧回路１Ａは、出力用トランジスタＭＰ１と並列に、電圧検出用のトランジスタとして、ゲート及びソースがそれぞれ共通のノードに相互に接続されたＰチャンネル型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）である第２トランジスタＭＰ２を備える。第２トランジスタＭＰ２のドレインは、抵抗Ｒ１を介して接地点ＧＮＤに接続される。

【0022】

第２トランジスタＭＰ２のドレインと抵抗Ｒ１との間に設けられたノードは、静電容量Ｃ１を介して、コンパレータＣＯＭＰの反転入力端子に接続される。またコンパレータＣＯＭＰの反転入力端子は、抵抗Ｒ２を介してトランジスタＭＰ５のソースに接続される。このトランジスタＭＰ５のソースはまた、電流源Ｉ４を介して電源端子ＶＤＤに接続される。またトランジスタＭＰ５のゲートは、抵抗Ｒ５及びＲ６の間に設けられたノードに接続される。

【0023】

コンパレータＣＯＭＰの非反転入力端子には、バッファ回路として機能するトランジスタＭＰ４のソースが接続される。トランジスタＭＰ４のゲートには基準電圧Ｖｒｅｆが入力され、ドレインは接地点ＧＮＤに接続される。またトランジスタＭＰ４のソースは、電流源Ｉ３を介して電源端子ＶＤＤに接続される。

【0024】

ここで図２は図１の定電圧回路１Ａにおいて入力電圧Ｖｉｎが急激に上昇した場合の各部の電圧又は電流の変化を示すタイムチャートである。時刻ｔ１からｔ２にかけて入力電圧Ｖｉｎが急激に上昇すると、出力用トランジスタＭＰ１のゲートと出力端子ＯＵＴとの間における電位差が増加することで、出力用トランジスタＭＰ１のゲート－ドレイン間の寄生容量ＣＧＤを介して、出力用トランジスタＭＰ１のゲートから出力端子ＯＵＴに電流が流れる。当該電流が誤差増幅器ＡＭＰの出力ソース電流を超えると、出力用トランジスタＭＰ１のゲート電圧が引き下げられる。このとき、出力用トランジスタＭＰ１と並列に接続されたトランジスタＭＰ２では、ドレイン電流が増加することで抵抗Ｒ１に発生する電圧も増加する。

【0025】

抵抗Ｒ１における電圧増加により、静電容量Ｃ１を通じてトランジスタＭＰ２のドレインから抵抗Ｒ２に電流が流れ、コンパレータＣＯＭＰの反転入力端子であるＭＮ４のゲート電圧が引き上げられる。これによりコンパレータＣＯＭＰの出力端子に接続されたトランジスタＭＰ３のゲート電圧が引き下げられ、トランジスタＭＰ３がＯＮ駆動される。その結果、出力用トランジスタＭＰ１のゲート電圧が引き上げられ、出力用トランジスタＭＰ１の出力電流を急激に減少させることで、出力電圧Ｖｏｕｔのオーバーシュートが抑制される。

【0026】

また前述のように、トランジスタＭＰ２のドレインとコンパレータＣＯＭＰの反転入力端子との間に静電容量Ｃ１が設けられることで、入力電圧Ｖｉｎの立ち上がりが早く、出力用トランジスタＭＰ１の出力電流の増加が急激なほど、静電容量Ｃ１に流れる電流が増加するため、トランジスタＭＰ３のＯＮ駆動をより素早く行うことができる。これにより、出力電圧Ｖｏｕｔの設定値Ｖ_ＯＬＤＯと、コンパレータＣＯＭＰの閾値Ｖ_{ＯＣＯＭＰ}との差を大きく確保した場合であっても、入力電圧Ｖｉｎが急激に上昇した際には、トランジスタＭＰ３が迅速に動作することで、オーバーシュートによる電圧上昇を小さく抑えることができる。

【0027】

一方、入力電圧Ｖｉｎに電圧変動がなく一定に安定している場合、仮に負荷抵抗ＲＬが減少変化することで、誤差増幅器ＡＭＰによるフィードバックによって出力用トランジスタＭＰ１の出力電流が増加する場合を想定する。このとき出力用トランジスタＭＰ１のゲート電圧は、誤差増幅器ＡＭＰのシンク電流により引き下げられる。しかし誤差増幅器ＡＭＰは電流源Ｉ１以上の電流をシンクすることができないため、出力用トランジスタＭＰ１のゲート－ソース間の電位差の変化も、入力電圧Ｖｉｎが急激に変動した場合に比べて緩やかになる。そのためトランジスタＭＰ２のドレイン電圧の立ち上がりも遅く、静電容量Ｃ１に流れる電流も小さくなる。その結果、コンパレータＣＯＭＰの反転入力端子への入力電圧も小さくなるため、トランジスタＭＰ３はＯＮ駆動されず、出力用トランジスタＭＰ１のゲート電圧の引き上げは行われない。このように入力電圧Ｖｉｎが安定している場合には、負荷電流の増減による過電圧保護回路の誤動作を効果的に防止することができる。

【0028】

尚、トランジスタＭＰ５は抵抗Ｒ５及びＲ６の間に設けられたノードの電圧を、ＰチャンネルＭＯＳトランジスタのゲート－ソース間電位差だけシフトさせるレベルシフト回路であるが、電圧をシフトさせることが目的ではなく、バッファすることを目的としている。トランジスタＭＰ５を設けず静電容量Ｃ１を抵抗Ｒ５及びＲ６間のノードに直接的に接続したとしても、前述のトランジスタＭＰ３による過電圧保護機能を得ることはできる。しかしながら、入力電圧Ｖｉｎが一定に安定している状態で単に負荷電流が変動した場合であっても、静電容量Ｃ１を介して電流が流れ、誤差増幅器ＡＭＰの入力電圧を変動させるため、出力電圧Ｖｏｕｔが不安定になってしまう。トランジスタＭＰ５は、このような点を解消するために効果的である。

【0029】

ここで第一実施形態に係る定原電回路１Ａは、前述のように、入力電圧Ｖｉｎが急激に上昇した際にトランジスタＭＰ３をＯＮ駆動し、出力用トランジスタＭＰ１のゲート電圧を引き上げることにより、負荷抵抗ＲＬへの出力電流を停止させる。このとき、出力用トランジスタＭＰ１のゲート－ソース間の電圧が略０Ｖになるまで引き上げてしまう場合がある。この場合、その後、入力電圧Ｖｉｎの上昇が停止して、誤差増幅器ＡＭＰが出力用トランジスタＭＰ１のゲート電圧を引き下げるが、誤差増幅器ＡＭＰのシンク電流には制限がある。そのため、出力用トランジスタＭＰ１のゲート電圧を引き下げ、出力用トランジスタＭＰ１のゲート－ソース間の電位差が出力用トランジスタＭＰ１の閾値Ｖｔｈに達して電流を流し始めるまでに時間がかかる。その結果、負荷抵抗ＲＬの抵抗値が小さいことで負荷電流が大きい場合、図２に示すように、一時的に出力電圧Ｖｏｕｔが制御目標値よりも下がる、アンダーシュートを引き起こすことがある。

【0030】

このような課題は、以下に示す第二実施形態に係る定電圧回路１Ｂによって好適に解消可能である。図３は第二実施形態に係る定電圧回路１Ｂの構成を示す回路図であり、図４は図３の定電圧回路１Ｂにおいて入力電圧Ｖｉｎが急激に上昇した場合の各部の電圧又は電流の変化を示すタイムチャートである。

【0031】

定電圧回路１Ｂは、前述の定電圧回路１Ａに比べて、抵抗Ｒ３（第３抵抗器）と、トランジスタＭＰ１０（第５トランジスタ）とを更に備える。抵抗Ｒ３は、電源端子ＶＤＤとトランジスタＭＰ３のソースとの間に設けられる。またトランジスタＭＰ１０は、ゲート及びソースが出力用トランジスタＭＰ１のゲート及びソースにそれぞれ接続され、ドレインがトランジスタＭＰ３のソースに接続される。

【0032】

定電圧回路１Ｂでは、電源端子ＶＤＤに入力される入力電圧Ｖｉｎが急激に上昇すると、前述の定電圧回路１Ａと同様に、トランジスタＭＰ３がＯＮ駆動される。ここでトランジスタＭＰ３がＯＮ駆動されることで、出力用トランジスタＭＰ１のゲート端子電圧が引き上げられるが、出力用トランジスタＭＰ１のゲート－ソース間の電位差が、トランジスタＭＰ１の閾値Ｖｔｈ付近になると、トランジスタＭＰ３がＯＦＦとなる。その結果トランジスタＭＰ３のソース抵抗である抵抗Ｒ３によってトランジスタＭＰ３のドレイン電流が制限される。特にトランジスタＭＰ１０と出力用トランジスタＭＰ１を同じ閾値Ｖｔｈを有する素子で構成することで、出力用トランジスタＭＰ１のゲート－ソース間の電位差が閾値Ｖｔｈ以下に低下しにくくなり、過電圧保護回路が動作した後の出力電流が停止している時間を短縮することで、アンダーシュートを効果的に抑制できる。

【0033】

ここで前述の定電圧回路１Ａ及び１Ｂでは、電源端子ＶＣＣに入力される入力電圧Ｖｉｎが出力電圧Ｖｏｕｔ以下である場合、出力用トランジスタＭＰ１及びトランジスタＭＰ２のゲート電圧は、接地電位（０Ｖ）付近まで引き下げられる。この場合、出力用トランジスタＭＰ１はドレイン－ソース間の電位差が小さくＭＯＳトランジスタの非飽和領域で動作することに対して、トランジスタＭＰ２には、このような制限が無いため、入力電圧Ｖｉｎが十分にある場合に比べて、大きなドレイン電流を流す。このため、抵抗Ｒ４の値によっては、トランジスタＭＰ２のドレイン電圧が電源端子ＶＤＤの入力電圧Ｖｉｎ付近まで引き上げられる場合がある。この状態で、入力電圧Ｖｉｎが急激に増加しても、すでにトランジスタＭＰ２のドレイン電圧が入力電圧Ｖｉｎ付近まで上がっているため、そのドレイン電圧の変化が小さく、静電容量Ｃ１に十分な電流が流れない。このため前述の過電圧保護回路としての動作が遅れ、オーバーシュート電圧が増加するおそれがある。

【0034】

このような課題は、以下に示す第三実施形態に係る定電圧回路１Ｃによって好適に解消可能である。図５は第三実施形態に係る定電圧回路１Ｃの構成を示す回路図である。

【0035】

定電圧回路１Ｃは、前述の定電圧回路１Ｂに比べて、トランジスタＭＰ１１（第６トランジスタ）と、トランジスタＰ１２（第７トランジスタ）とを更に備える。トランジスタＭＰ１１は、ソースが出力用トランジスタＭＰ１のドレインに接続され、ゲート及びドレインが電流源Ｉ５を介してそれぞれ接地点に接続される。トランジスタＭＰ１２は、ゲートがトランジスタＭＰ１１のゲートに接続され、ソースがトランジスタＭＰ２のドレインに接続され、ドレインが抵抗Ｒ１に接続される。

【0036】

定電圧回路１Ｃでは、トランジスタＭＰ２のドレイン電圧は、出力端子ＯＵＴの出力電圧Ｖｏｕｔに近くなり、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに近い状態においては、トランジスタＭＰ２のドレイン－ソース間の電位差が減少し、トランジスタＭＰ２のドレイン電流が減少する。この状態から入力電圧Ｖｉｎが急激に上昇すると、トランジスタＭＰ２のドレイン電流も急激に上昇するため、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが十分に確保できている場合と同様に、過電圧保護回路が動作可能となる。

【0037】

上記各実施形態に記載の内容は、例えば以下のように把握される。

【0038】

（１）一態様に係る定電圧回路は、
電源電圧（例えば上記実施形態の入力電圧Ｖｉｎ）から一定の出力電圧（例えば上記実施形態の出力電圧Ｖｏｕｔ）を得るための定電圧回路（例えば上記実施形態の定電圧回路１Ａ、１Ｂ、１Ｃ）であって、
ソースに前記電源電圧が入力され、ドレインから前記出力電圧を得るためのＭＯＳトランジスタである第１トランジスタ（例えば上記実施形態の出力用トランジスタＭＰ１）と、
基準電圧（例えば上記実施形態の基準電圧Ｖｒｅｆ）と、前記出力電圧を分圧して得られる帰還電圧との差分を増幅した出力を前記第１トランジスタのゲート電圧として供給可能な誤差増幅器（例えば上記実施形態の誤差増幅器ＡＭＰ）と、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ接続されたＭＯＳトランジスタである第２トランジスタ（例えば上記実施形態のトランジスタＭＰ２）と、
前記第２トランジスタのドレインと接地点との間に設けられた第１抵抗器（例えば上記実施形態の抵抗Ｒ１）と、
ソースが前記電源電圧が入力される電源端子（例えば上記実施形態の電源端子ＶＤＤ）に接続され、且つ、ドレインが前記第１トランジスタのゲートに接続されたＭＯＳトランジスタである第３トランジスタ（例えば上記実施形態のトランジスタＭＰ３）と、
前記基準電圧と、前記第２トランジスタのドレイン電圧との比較結果に基づく出力を、前記第３トランジスタのゲート電圧として供給可能なコンパレータ（例えば上記実施形態のコンパレータＣＯＭＰ）と、
を備える。

【0039】

上記（１）の態様によれば、定電圧回路に入力される電源電圧が上昇した場合、第１トランジスタのゲート－ドレイン間の寄生容量を介してゲートから出力端子に電流が流れることにより、第１トランジスタのゲート電圧が引き下げられる。このとき、第１トランジスタとゲート及びソースを共通にする第２トランジスタのドレイン電流が増加することで、コンパレータで基準電圧と比較される入力電圧が引き上げられ、コンパレータの出力側に接続された第３トランジスタがＯＮ駆動される。その結果、第１トランジスタのゲート電圧が引き上げられ、第１トランジスタの出力電流を減少させることで、出力電圧のオーバーシュートが効果的に抑制される。

【0040】

（２）他の態様では、上記（１）の態様において、
前記第２トランジスタのドレインと前記第１抵抗器との間に設けられたノードと、前記コンパレータの前記ドレイン電圧の入力端子との間に設けられた静電容量（例えば上記実施形態の静電容量Ｃ１）を更に備える。

【0041】

上記（２）の態様によれば、第２トランジスタＭＰ２のドレインとコンパレータとの間に静電容量が設けられる。これにより、定電圧回路に入力される電源電圧の立ち上がりが早く、第１トランジスタの出力電流の増加が急激なほど、静電容量に流れる電流が増加するため、第３トランジスタのＯＮ駆動をより素早く行うことができる。これにより、定電圧回路の出力電圧の設定値と、コンパレータの閾値との差を大きく確保した場合であっても、電源電圧が急激に上昇した際に第３トランジスタが迅速に動作することで、オーバーシュートによる電圧上昇を小さく抑えることができる。

【0042】

（３）他の態様では、上記（２）の態様において、
前記出力電圧の分圧が入力されるゲートと、第２抵抗器（例えば上記実施形態の抵抗Ｒ２）を介して前記コンパレータの前記ドレイン電圧の入力端子に接続されるソースと、接地点に接続されるドレインとを有するＭＯＳトランジスタである第４トランジスタ（例えば上記実施形態のトランジスタＭＰ５）を更に備える。

【0043】

上記（３）の態様によれば、定電圧回路には、第２抵抗器と第４トランジスタとを有するバッファ回路が設けられる。これにより、定電圧回路に入力される電源電圧が一定に安定している状態で単に負荷電流が変動した場合であっても、静電容量を介して電流が流れて誤差増幅器の入力電圧を変動させることで出力電圧が不安定になることを効果的に防止できる。

【0044】

（４）他の態様では、上記（１）から（３）のいずれか一態様において、
前記電源端子と前記第３トランジスタのソースとの間に設けられた第３抵抗器（例えば上記実施形態の抵抗Ｒ３）と、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ接続され、ドレインが前記第３トランジスタのソースに接続された第５トランジスタ（例えば上記実施形態のトランジスタＭＰ１０）と、
を更に備える。

【0045】

上記（４）の態様によれば、定電圧回路に入力される電源電圧が上昇することで第３トランジスタがＯＮ駆動された際に、第１トランジスタのゲート－ソース間の電位差が第１トランジスタの閾値付近になると、第３トランジスタがＯＦＦとなることによって出力電圧にアンダーシュートが生じることを効果的に防止できる。

【0046】

（５）他の態様では、上記（１）から（４）のいずれか一態様において、
ソースが前記第１トランジスタのドレインに接続され、ゲート及びドレインが電流源を介してそれぞれ接地点に接続されたＭＯＳトランジスタである第６トランジスタ（例えば上記実施形態のトランジスタＭＰ１１）と、
ゲートが前記第６トランジスタのゲートに接続され、ソースが前記第２トランジスタのドレインに接続され、ドレインが前記第１抵抗器に接続されるＭＯトランジスタである第７トランジスタ（例えば上記実施形態のトランジスタＭＰ１２）と、
を更に備える。

【0047】

定電圧回路に入力される電源電圧が出力電圧以下である場合、第１トランジスタ及び第２トランジスタのゲート電圧は、接地電位（０Ｖ）付近まで引き下げられるが、この際、第１トランジスタはドレイン－ソース間の電位差が小さくＭＯＳトランジスタの非飽和領域で動作することに対して、第２トランジスタには、このような制限が無いため、電源電圧が十分にある場合に比べて、大きなドレイン電流が流れる。このため、第２トランジスタのドレイン電圧が電源電圧付近まで引き上げられる場合があるが、この状態で、電源電圧が増加しても、すでに第２トランジスタのドレイン電圧が電源電圧付近まで上がっているため、前述の過電圧保護回路としての動作が遅れ、オーバーシュート電圧が増加するおそれがある。上記（５）の態様では、第２トランジスタのドレイン電圧が出力電圧に近くなることで電源電圧が出力電圧に近い状態において、第２トランジスタのドレイン－ソース間の電位差が減少し、第２トランジスタのドレイン電流が減少する。この状態から電源電圧が上昇すると、第２トランジスタのドレイン電流も上昇するため、電源電圧と出力電圧が十分に確保できている場合と同様に、過電圧保護回路が動作可能となる。

【符号の説明】

【0048】

１Ａ，１Ｂ，１Ｃ 定電圧回路
ＡＭＰ 誤差増幅器
ＣＯＭＰ コンパレータ
ＧＮＤ 接地点
ＲＬ 負荷抵抗
ＶＤＤ 電源端子
ＯＵＴ 出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】