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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-11
(45)【発行日】2024-07-22
(54)【発明の名称】表示ドライバ
(51)【国際特許分類】
G09G 3/36 20060101AFI20240712BHJP
G09G 3/20 20060101ALI20240712BHJP
G02F 1/133 20060101ALI20240712BHJP
【ＦＩ】
G09G3/36
G09G3/20 623D
G09G3/20 621A
G09G3/20 642A
G09G3/20 623H
G09G3/20 623R
G09G3/20 623P
G09G3/20 612J
G09G3/20 612K
G09G3/20 611J
G02F1/133 505
【請求項の数】
9
(21)【出願番号】P 2020145605
(22)【出願日】2020-08-31
(65)【公開番号】P2022040752
(43)【公開日】2022-03-11
【審査請求日】2023-05-30
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】110001025
【氏名又は名称】弁理士法人レクスト国際特許事務所
(72)【発明者】
【氏名】樋口 鋼児
【審査官】小野 博之
(56)【参考文献】
【文献】特開２０１６－１４８７１０（ＪＰ，Ａ）
【文献】特開２０１６－０４５４５８（ＪＰ，Ａ）
【文献】特開２０１５－１４３７８０（ＪＰ，Ａ）
【文献】特開２００７－１７１５９７（ＪＰ，Ａ）
【文献】特開２０１７－０２１１８８（ＪＰ，Ａ）
【文献】特開平０８－２１２７９３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／００１３３２８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０３３３４６５（ＵＳ，Ａ１）
【文献】国際公開第２０１５／１４０８６１（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００－３／３８
Ｇ０２Ｆ １／１３３
(57)【特許請求の範囲】
【請求項1】
映像信号にて示される各画素の輝度レベルに夫々対応した第１～第ｋ（ｋは２以上の整数）の画素駆動電圧を出力する第１～第ｋの出力チャネルを有する表示ドライバであって、前記第１～第ｋの出力チャネル各々での出力タイミングを示す第１～第ｋの出力タイミング信号を生成する出力タイミング制御部と、
前記第１～第ｋの出力タイミング信号の各々で示される前記出力タイミングで前記第１～第ｋの画素駆動電圧を夫々出力する出力部と、を有し、
前記出力タイミング制御部は、
前記第１及び第ｋの出力チャネル各々での出力タイミングの指定を受け、指定された前記第１の出力チャネルの出力タイミングで第１の遅延パルス信号を生成すると共に、指定された前記第ｋの出力チャネルの出力タイミングで第２の遅延パルス信号を生成する制御信号生成部と、
前記第１の遅延パルス信号を受け、前記第１の出力チャネルから前記第ｋの出力チャネルに向けて出力チャネル毎に単位遅延時間ずつ増加した遅延を経て前記第１の遅延パルス信号が現れる第１～第ｋの第１方向遅延シフト信号を生成する第１の遅延生成部と、
前記第２の遅延パルス信号を受け、前記第ｋの出力チャネルから前記第１の出力チャネルに向けて出力チャネル毎に単位遅延時間ずつ増加した遅延を経て前記第２の遅延パルス信号が現れる第１～第ｋの第２方向遅延シフト信号を生成する第２の遅延生成部と、
前記第１～第ｋの出力チャネル毎に、同一の出力チャネルに対応したもの同士で、前記第１～第ｋの第１方向遅延シフト信号の各々と、前記第１～第ｋの第２方向遅延シフト信号の各々とのうちから、前記遅延パルス信号が現れるタイミングが早い方を選択し、前記第１～第ｋの出力チャネル毎に前記選択した信号を、前記第１～第ｋの出力タイミング信号として出力する遅延選択部と、を有することを特徴とする表示ドライバ。
【請求項2】
前記第１の遅延生成部は、前記第１～第ｋの出力チャネルに夫々対応した第１～第ｋの遅延回路が第１～第ｋの並びで縦続に接続されている第１遅延回路群を含み、前記第１遅延回路群の前記第１の遅延回路に前記第１の遅延パルス信号を入力すると共に、前記第１遅延回路群の前記第１～第ｋの遅延回路の各出力を前記第１～第ｋの第１方向遅延シフト信号とするように構成されており、前記第２の遅延生成部は、前記第１～第ｋの出力チャネルに夫々対応した第１～第ｋの遅延回路が第ｋ～第１の並びで縦続に接続されている第２遅延回路群を含み、前記第２の遅延パルス信号を前記第２遅延回路群の前記第ｋの遅延回路に入力すると共に、前記第２遅延回路群の前記第１～第ｋの遅延回路の各出力を前記第１～第ｋの第２方向遅延シフト信号とするように構成されていることを特徴とする請求項１に記載の表示ドライバ。
【請求項3】
前記第１遅延回路群及び前記第２遅延回路群に夫々含まれる前記遅延回路はフリップフロップであり、前記第１遅延回路群は、前記第１～第ｋの出力チャネルに対応した第１～第ｋのフリップフロップが第１～第ｋのフリップフロップの並びで縦続接続されており、前記第１の遅延パルス信号を前記第１のフリップフロップに入力するように構成された第１のシフトレジスタからなり、
前記第２遅延回路群は、前記第１～第ｋの出力チャネルに対応した第１～第ｋのフリップフロップが第ｋ～第１のフリップフロップの並びで縦続接続されており、前記第２の遅延パルス信号を前記第ｋのフリップフロップに入力するように構成された第２のシフトレジスタからなることを特徴とする請求項２に記載の表示ドライバ。
【請求項4】
前記第１遅延回路群及び前記第２遅延回路群に夫々含まれる前記遅延回路は、互いに縦続に接続された一対のインバータ素子からなるインバータ回路であり、前記第１遅延回路群は、前記第１～第ｋの出力チャネルに対応した第１～第ｋのインバータ回路が第１～第ｋの並びで縦続接続されており、且つ前記第１の遅延パルス信号を前記第１のインバータ回路に入力するように構成されており、
前記第２遅延回路群は、前記第１～第ｋの出力チャネルに対応した第１～第ｋのインバータ回路が第ｋ～第１の並びで縦続接続されており、且つ前記第２の遅延パルス信号を前記第ｋのインバータ回路に入力するように構成されていることを特徴とする請求項２に記載の表示ドライバ。
【請求項5】
前記制御信号生成部は、前記映像信号における水平同期信号に応じたリセット信号を生成し、前記遅延選択部は、前記第１～第ｋの出力チャネルに夫々対応した第１～第ｋの遅延選択回路からなり、
前記第１～第ｋの遅延選択回路の各々は、
前記第１遅延回路群に含まれる前記第１～第ｋの遅延回路、及び前記第２遅延回路群に含まれる前記第１～第ｋの遅延回路のうちで、同一の出力チャネルに対応した前記第１遅延回路群中の前記遅延回路の出力と前記第２遅延回路群中の前記遅延回路の出力と、を受けるオアゲートと、
前記リセット信号及び前記オアゲートの出力のうちの一方をセット端子で受け、他方をリセット端子で受けるＲＳフリップフロップと、を含み、
前記第１～第ｋの遅延選択回路各々の前記ＲＳフリップフロップから夫々出力された信号を前記第１～第ｋの出力タイミング信号として出力することを特徴とする請求項２～４のいずれか１に記載の表示ドライバ。
【請求項6】
前記制御信号生成部は、前記映像信号における水平同期信号に応じたリセット信号を生成し、前記遅延選択部は、前記第１～第ｋの出力チャネルに夫々対応した第１～第ｋの遅延選択回路からなり、
前記第１～第ｋの遅延選択回路の各々は、
第１のノードと、
前記リセット信号に応じて前記第１のノードをプリチャージする第１のトランジスタと、
前記第１遅延回路群に含まれる前記第１～第ｋの遅延回路、及び前記第２遅延回路群に含まれる前記第１～第ｋの遅延回路のうちで、同一の出力チャネルに対応した一対の前記遅延回路の一方の出力に応じて前記第１のノードをディスチャージする第２のトランジスタと、
前記一対の前記遅延回路の他方の出力に応じて前記第１のノードをディスチャージする第３のトランジスタと、を含み、
第１～第ｋの遅延選択回路各々の前記第１のノードに夫々生じる信号を前記第１～第ｋの出力タイミング信号として出力することを特徴とする請求項２～４のいずれか１に記載の表示ドライバ。
【請求項7】
前記制御信号生成部は、前記映像信号における水平同期信号に応じたリセット信号を生成し、前記出力タイミング制御部、前記第１及び第２の遅延生成部、及び前記遅延選択部は、前記第１～第ｋの出力チャネルに夫々対応した第１～第ｋの回路ブロックが縦続に接続された構成からなり、
前記第１～第ｋの回路ブロックの各々は、
第１のノードと、
前記リセット信号に応じて前記第１のノードをプリチャージするｐチャネル型の第１のトランジスタと、
前記第１のノードをディスチャージするｎチャネル型の第２及び第３のトランジスタと、
前記第１のノードの信号を反転するインバータと、を含み、
前記第１～第ｋ－１の回路ブロックの各々に含まれる前記第２のトランジスタは、後段の前記回路ブロックに含まれる前記インバータの出力に応じて前記第１のノードをディスチャージし、
前記第２～第ｋの回路ブロックの各々に含まれる前記第３のトランジスタは、前段の前記回路ブロックに含まれる前記インバータの出力に応じて前記第１のノードをディスチャージし、
前記第１の回路ブロックに含まれる前記第３のトランジスタは、前記第１の遅延パルス信号に応じて前記第１のノードをディスチャージし、
前記第ｋの回路ブロックに含まれる前記第２のトランジスタは、前記第２の遅延パルス信号に応じて前記第１のノードをディスチャージし、
前記第１～第ｋの回路ブロックの各々に含まれる前記第１のノードに夫々生じる信号を前記第１～第ｋの出力タイミング信号として出力することを特徴とする請求項１に記載の表示ドライバ。
【請求項8】
前記制御信号生成部は、第１及び第２の単位遅延時間の指定を受け、前記第１の単位遅延時間に対応した周期の第１のクロック信号を生成して前記第１遅延回路群の前記第１～第ｋのフリップフロップのクロック端子に供給すると共に、前記第２の単位遅延時間に対応した周期の第２のクロック信号を生成して前記第２遅延回路群の前記第１～第ｋのフリップフロップのクロック端子に供給することを特徴とする請求項３に記載の表示ドライバ。
【請求項9】
前記第１遅延回路群及び前記第２遅延回路群各々の前記第１～第ｋのインバータ回路は遅延制御信号に基づき出力遅延時間が変更可能であり、前記制御信号生成部は、第１及び第２の単位遅延時間の指定を受け、指定された前記第１の単位遅延時間を示す第１の遅延制御信号を前記第１遅延回路群の前記第１～第ｋのインバータ回路の各々に供給すると共に、指定された前記第２の単位遅延時間を示す第２の遅延制御信号を前記第２遅延回路群の前記第１～第ｋのインバータ回路の各々に供給することを特徴とする請求項４に記載の表示ドライバ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、映像信号に応じて表示パネルを駆動する表示ドライバに関する。
【背景技術】
【0002】
画像を表示する表示パネルとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲートラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調表示電圧をソースラインの各々に印加するソースドライバと、駆動対象となる表示ラインを選択するゲート信号をゲートラインに印加するゲートドライバと、が搭載されている。
【0003】
このようなソースドライバとして、１水平同期期間分の複数の表示データをＮ（Ｎは２以上の整数）個のラッチ各々に個別に取り込み、各ラッチに取り込まれた表示データに対応した電圧値を有する駆動電圧を各ソースラインに印加するものが提案されている（例えば特許文献１参照）。
【0004】
かかるソースドライバでは、基準タイミング信号に同期させて単一パルスの遅延パルス信号を順次、次段にシフトしつつ取り込むＮ（Ｎは２以上の整数）段のフリップフロップ（ＦＦと称する）を設け、当該ＦＦ各々の出力を取込信号として、個別にＮ個のラッチに夫々供給する。これにより、各駆動電圧がソースラインの各々に印加されるタイミングがずれるので、ソースライン群に流れ込む電流の急峻な変化が同時に起こる状態が回避され、このような状態で発生するノイズが抑制される。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１５－１４３７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年、大型化及び高精細化した表示パネルでは、ソースドライバを複数のＩＣチップに分割して構築した複数のソースドライバＩＣを、ソースライン群の一端側に設けている。
【0007】
このような表示パネルを駆動する場合、ゲートライン及びソースラインの線長が長いことから、その線長に伴う配線抵抗により、ゲート信号及び駆動電圧の波形が鈍る。また、その波形の鈍り具合は、表示パネルの画面内の位置によって異なる。例えば、表示パネルの画面中央の位置では、画面両端の位置に比べて、各ドライバからのライン長が長いので、ゲート信号及び駆動電圧の波形鈍り、つまり遅延時間が大となる。よって、表示パネルの画面中央の位置と、画面端部の位置とではゲート信号に対する適切な駆動電圧の出力タイミングが異なる。
【0008】
そこで、特許文献１の技術を適用して、駆動電圧を各ソースラインに印加するタイミングを、表示パネルの画面中央に向けて所定の単位遅延量ずつ段階的に遅延させることで、ゲート信号の到達タイミングに合わせた駆動を行うことが考えられる。
【0009】
ところで、複数のソースドライバで表示パネルの駆動を行う場合、互いに隣接するソースドライバ同士の隣り合う出力チャネル間での駆動電圧の出力タイミングのずれ量、が大きくなると、その境界部で表示ムラが生じる。
【0010】
よって、このような表示ムラを抑制するためには、各ソースドライバにおいて出力チャネル間での駆動電圧の出力タイミングの遅延時間差を小さくする調整を行うことが考えられる。
【0011】
しかしながら、このような調整を行うには、駆動電圧の出力タイミングを決定する単位遅延量を小さくするという回路の高周波数化が必要となり、回路規模の増大を招くという問題が生じる。
【0012】
また、単位遅延量を変更することで、最後尾の出力チャネルでの駆動電圧の出力タイミングも変化してしまう。よって、ソースドライバの最後尾の出力チャネルでの駆動電圧の出力タイミングに対して、遅延時間差を小さくするように、当該ソースドライバに隣接するソースドライバの先頭の出力チャネルでの出力タイミングも変更する必要があるので、その調整が煩雑になるという問題があった。
【0013】
そこで、本発明は、表示パネルを複数の表示ドライバで駆動するにあたり、回路規模の増大を招くことなく且つ表示ムラを抑える出力タイミングの調整を容易に行えるようにした表示ドライバを提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明に係る表示ドライバは、映像信号にて示される各画素の輝度レベルに夫々対応した第１～第ｋ（ｋは２以上の整数）の画素駆動電圧を出力する第１～第ｋの出力チャネルを有する表示ドライバであって、前記第１～第ｋの出力チャネル各々での出力タイミングを示す第１～第ｋの出力タイミング信号を生成する出力タイミング制御部と、前記第１～第ｋの出力タイミング信号の各々で示される前記出力タイミングで前記第１～第ｋの画素駆動電圧を夫々出力する出力部と、を有し、前記出力タイミング制御部は、前記第１及び第ｋの出力チャネル各々での出力タイミングの指定を受け、指定された前記第１の出力チャネルの出力タイミングで第１の遅延パルス信号を生成すると共に、指定された前記第ｋの出力チャネルの出力タイミングで第２の遅延パルス信号を生成する制御信号生成部と、前記第１の遅延パルス信号を受け、前記第１の出力チャネルから前記第ｋの出力チャネルに向けて出力チャネル毎に単位遅延時間ずつ増加した遅延を経て前記第１の遅延パルス信号が現れる第１～第ｋの第１方向遅延シフト信号を生成する第１の遅延生成部と、前記第２の遅延パルス信号を受け、前記第ｋの出力チャネルから前記第１の出力チャネルに向けて出力チャネル毎に単位遅延時間ずつ増加した遅延を経て前記第２の遅延パルス信号が現れる第１～第ｋの第２方向遅延シフト信号を生成する第２の遅延生成部と、前記第１～第ｋの出力チャネル毎に、同一の出力チャネルに対応したもの同士で、前記第１～第ｋの第１方向遅延シフト信号の各々と、前記第１～第ｋの第２方向遅延シフト信号の各々とのうちから、前記遅延パルス信号が現れるタイミングが早い方を選択し、前記第１～第ｋの出力チャネル毎に前記選択した信号を、前記第１～第ｋの出力タイミング信号として出力する遅延選択部と、を有する。
【発明の効果】
【0015】
本発明では、表示ドライバの第１～第ｋ（ｋは２以上の整数）の出力チャネル各々の出力タイミングを調整するにあたり、先ず、第１及び第ｋの出力チャネルでの出力タイミングの指定を受ける。次に、指定された第１の出力チャネルの出力タイミングで第１の遅延パルス信号を生成し、指定された第ｋの出力チャネルの出力タイミングで第２の遅延パルス信号を生成する。ここで、第１から第ｋの出力チャネルに向けて出力チャネル毎に増加した遅延を経て第１の遅延パルス信号が現れる第１～第ｋの第１方向遅延シフト信号を生成する。更に、第ｋから第１の出力チャネルに向けて出力チャネル毎に増加した遅延を経て第２の遅延パルス信号が現れる第１～第ｋの第２方向遅延シフト信号を生成する。次に、同一の出力チャネルに対応したもの同士で、第１～第ｋの第１方向遅延シフト信号の各々と、第１～第ｋの第２方向遅延シフト信号の各々とのうちから、遅延パルス信号が現れるタイミングが早い方を選択する。そして、第１～第ｋの出力チャネル毎に選択した信号を第１～第ｋの出力タイミング信号とし、当該第１～第ｋの出力タイミング信号に従った出力タイミングで、各画素に対応した第１～第ｋの画素駆動電圧を出力する。
【0016】
これにより、表示パネルを複数の表示ドライバで駆動するにあたり、表示ドライバ毎に、第１及び第２の出力チャネル各々での出力タイミングを指定することで、単位遅延時間を短くすることなく、互いに隣接する表示ドライバ同士の境界部での出力タイミングの遅延時間差を小さくする調整が可能となる。
【0017】
よって、本発明によれば、表示パネルを複数の表示ドライバで駆動するにあたり、回路規模の増大を招くことなく、且つ表示ムラを抑えた出力タイミング調整を容易に行えるようになる。
【図面の簡単な説明】
【0018】
【図1】本発明に係る表示ドライバを含む表示装置１００の概略構成を示すブロック図である。
【図2】ドライバＩＣ４ａの内部構成の一例を示すブロック図である。
【図3】右方向遅延シフト信号Ｒ１～Ｒｋに基づく遅延特性ＤＲ、及び左方向遅延シフト信号Ｌ１～Ｌｋに基づく３系統の遅延特性ＤＬ１～ＤＬ３の例を表す図である。
【図4A】Ｒシフトモードでの出力タイミング遅延特性を表す図である。
【図4B】Ｌシフトモードでの出力タイミング遅延特性を表す図である。
【図4C】Ｖシフトモードでの出力タイミング遅延特性を表す図である。
【図5】スタートタイミング設定データＴＡ１及びＴＡ２の指定によって調整された出力タイミングの遅延形態の一例を示す図である。
【図6】スタートタイミング設定データＴＡ１及びＴＡ２によって調整されたドライバＩＣ４ａ及びＩＣ４ｂ各々での出力タイミングの遅延形態の一例を示す図である。
【図7】右方向遅延生成部４１１、左方向遅延生成部４１２、及び遅延選択部４１３の内部構成の一例を示す回路図である。
【図8】右方向遅延生成部４１１、左方向遅延生成部４１２、及び遅延選択部４１３の動作の一例を表すタイムチャートである。
【図9】右方向遅延生成部４１１、及び左方向遅延生成部４１２の内部構成の他の一例を示す回路図である。
【図10】遅延選択部４１３の内部構成の一例を示す回路図である。
【図11】遅延選択部４１３の内部構成の他の一例を示す回路図である。
【図12】右方向遅延生成部４１１、左方向遅延生成部４１２、及び遅延選択部４１３の機能を簡略化した構成で実現する回路を示す回路図である。
【発明を実施するための形態】
【0019】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【0020】
図１は、本発明に係る表示ドライバを含む表示装置１００の概略構成を示す図である。図１に示すように、かかる表示装置１００は、駆動制御部２０、ゲートドライバ３０Ａ及び３０Ｂ、ソースドライバ４０及び表示パネル１０を含む。尚、ソースドライバ４０は、夫々が同一構成を有する複数の半導体ＩＣ（Integrated Circuit）チップから構成される。例えば図１に示す実施例では、ソースドライバ４０は、夫々が、ソースドライバ４０のｎ個（ｎは２以上の自然数）の出力チャネルを５分割したｋ個（ｋは２以上の整数）の出力チャネルを有する５つのドライバＩＣ４ａ～４ｅから構成される。
【0021】
表示パネル１０は、例えば液晶又は有機ＥＬパネル等からなる。表示パネル１０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の整数）の水平走査ラインＳ１～Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個のデータラインＤ１～Ｄｎとを含む。ゲートライン及びソースラインの各交叉部には、画素を担う表示セルが形成されている。
【0022】
駆動制御部２０は、表示対象とする映像信号を受け、この映像信号中から水平同期信号及び垂直同期信号を抽出し、水平同期信号をゲートドライバ３０Ａ及び３０Ｂに供給する。
【0023】
また、駆動制御部２０は、かかる映像信号に基づき、画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成する。
【0024】
更に、駆動制御部２０は、画素データＰＤの系列及び基準クロック信号ＣＬＫと共に、以下の遅延シフト量設定データＳＡ１及びＳＡ２、スタートタイミング設定データＴＡ１及びＴＡ２、及び同期信号ＣＳを含む映像データ信号ＤＶＳを、ソースドライバ４０に供給する。
【0025】
同期信号ＣＳは、例えば水平同期信号からなる。
【0026】
遅延シフト量設定データＳＡ１は、第１の出力チャネルから第ｋの出力チャネルに向けて（右方向とも称する）、出力タイミングに施す遅延を段階的に増加してゆく際の単位遅延時間を、ドライバＩＣ４ａ～４ｅ毎に指定するデータである。
【0027】
遅延シフト量設定データＳＡ２は、第ｋの出力チャネルから第１の出力チャネルに向けて（左方向とも称する）、その出力タイミングに施す遅延を段階的に増加してゆく際の単位遅延時間を、ドライバＩＣ４ａ～４ｅ毎に指定するデータである。
【0028】
スタートタイミング設定データＴＡ１は、第１の出力チャネルでの出力タイミングを、ドライバＩＣ４ａ～４ｅ毎に指定するデータである。
【0029】
スタートタイミング設定データＴＡ２は、第ｋの出力チャネルでの出力タイミングを、ドライバＩＣ４ａ～４ｅ毎に指定するデータである。
【0030】
ゲートドライバ３０Ａは、ゲートラインＳ１～Ｓｍ各々の一端に接続されており、ゲートドライバ３０Ｂは、ゲートラインＳ１～Ｓｍ各々の他端に接続されている。ゲートドライバ３０Ａ及び３０Ｂは、水平同期信号に同期させてゲートパルスを生成し、これを表示パネル１０のゲートラインＳ１～Ｓｍの各々に順次印加する。
【0031】
ソースドライバ４０は、上記した映像データ信号ＤＶＳに基づき、表示パネル１０のソースラインＤ１～Ｄｎに夫々対応したｎ個の画素駆動電圧Ｇ１～Ｇｎを生成して、ソースラインＤ１～Ｄｎに出力する。
【0032】
ここで、ソースドライバ４０を構成するドライバＩＣ４ａは、表示パネル１０のソースラインＤ１～Ｄｎのうちのｋ個のソースラインＤ１～Ｄｋに夫々対応した画素駆動電圧Ｇ１～Ｇｋを生成し、夫々をソースラインＤ１～Ｄｋに出力する。ドライバＩＣ４ｂは、ソースラインＤ１～Ｄｎのうちのｋ個のソースラインＤｋ＋１～Ｄｒ（ｒは２・ｋ）に夫々対応した画素駆動電圧Ｇｋ＋１～Ｇｒを生成し、夫々をソースラインＤｋ＋１～Ｄｒに出力する。ドライバＩＣ４ｃは、ソースラインＤ１～Ｄｎのうちのｋ個のソースラインＤｒ＋１～Ｄｙ（ｙは３・ｋ）に夫々対応した画素駆動電圧Ｇｒ＋１～Ｇｙを生成し、夫々をソースラインＤｒ＋１～Ｄｙに出力する。ドライバＩＣ４ｄは、ソースラインＤ１～Ｄｎのうちのｋ個のソースラインＤｙ＋１～Ｄｑ（ｑは４・ｋ）に夫々対応した画素駆動電圧Ｇｙ＋１～Ｇｑを生成し、夫々をソースラインＤｙ＋１～Ｄｑに出力する。ドライバＩＣ４ｅは、ソースラインＤ１～Ｄｎのうちのｋ個のソースラインＤｑ＋１～Ｄｎに夫々対応した画素駆動電圧Ｇｑ＋１～Ｇｎを生成し、夫々をソースラインＤｑ＋１～Ｄｎに出力する。
【0033】
図２は、ドライバＩＣ４ａ～４ｅのうちから、ドライバＩＣ４ａを抜粋してソースドライバの内部構成を示すブロック図である。
【0034】
図２に示すように、ドライバＩＣ４ａは、受信部４０、出力タイミング制御部４１、データラッチ部４２、及びＤＡ増幅出力部４３を含む。
【0035】
受信部４０は、映像データ信号ＤＶＳを受け、当該映像データ信号ＤＶＳから画素データＰＤの系列、遅延シフト量設定データＳＡ１及びＳＡ２、スタートタイミング設定データＴＡ１及びＴＡ２、及び同期信号ＣＳを抽出する。受信部４０は、抽出した遅延シフト量設定データＳＡ１及びＳＡ２、スタートタイミング設定データＴＡ１及びＴＡ２、及び同期信号ＣＳを出力タイミング制御部４１に供給すると共に、抽出した画素データＰＤの系列をデータラッチ部４２に供給する。
【0036】
出力タイミング制御部４１は、上記した同期信号ＣＳ及び基準クロック信号ＣＬＫと共に、遅延シフト量設定データＳＡ１及びＳＡ２、並びにスタートタイミング設定データＴＡ１及びＴＡ２からなる出力遅延制御データを受ける。
【0037】
出力タイミング制御部４１は、これら同期信号ＣＳ、基準クロック信号ＣＬＫ及び出力遅延制御データ（ＳＡ１、ＳＡ２、ＴＡ１、ＴＡ２）に基づき、第１～第ｋの出力チャネル各々の出力タイミングを示す出力タイミング信号ＮＣ１～ＮＣｋを生成する。すなわち、出力タイミング制御部４１は、各出力チャネルでの出力タイミングを遅延させるにあたり出力チャネル毎にその遅延時間を変化させた出力タイミング信号ＮＣ１～ＮＣｋを生成する。出力タイミング制御部４１は、生成した出力タイミング信号ＮＣ１～ＮＣｋをデータラッチ部４２に供給する。
【0038】
データラッチ部４２は、受信部４０から供給された画素データＰＤの系列中の連続するｋ個の画素データＰＤをラッチし夫々を画素データＶ１～Ｖｋとして、出力タイミング信号ＮＣ１～ＮＣｋにて示される各出力タイミングでＤＡ増幅出力部４３に出力する。
【0039】
ＤＡ増幅出力部４３は、画素データＶ１～Ｖｋを、夫々が表す輝度レベルに対応したアナログの電圧値を有するｋ個の階調電圧に変換し、これらｋ個の階調電圧を個別に増幅したものを画素駆動電圧Ｇ１～Ｇｋとして出力する。
【0040】
これにより、ドライバＩＣ４ａは、出力遅延制御データ（ＳＡ１、ＳＡ２、ＴＡ１、ＴＡ２）に基づき、出力チャネル毎にその遅延時間を変化させた出力タイミングで画素駆動電圧Ｇ１～Ｇｋを出力する。ドライバＩＣ４ａから出力された画素駆動電圧Ｇ１～Ｇｋは、表示パネル１０のソースラインＤ１～Ｄｋに印加される。
【0041】
尚、出力タイミング制御部４１は、図２に示すように、制御信号生成部４１０、右方向遅延生成部４１１、左方向遅延生成部４１２、及び遅延選択部４１３を含む。
【0042】
制御信号生成部４１０は、出力遅延制御データ（ＳＡ１、ＳＡ２、ＴＡ１、ＴＡ２）に基づき、基準クロック信号ＣＬＫ及び同期信号ＣＳに同期したタイミングで、右方向遅延生成部４１１及び左方向遅延生成部４１２を制御する各種制御信号を生成する。更に、制御信号生成部４１０は、同期信号ＣＳに同期したタイミングで遅延選択部４１３を制御する制御信号を生成する。
【0043】
右方向遅延生成部４１１は、第１の出力チャネルから第ｋの出力チャネルに向けて、出力チャネル毎に、単位遅延時間ずつ遅れて単一の遅延パルス信号が現れる右方向遅延シフト信号Ｒ１～Ｒｋを生成する。
【0044】
具体的には、右方向遅延生成部４１１は、同期信号ＣＳ（水平同期信号）を基点とした、スタートタイミング設定データＴＡ１にて指定された出力タイミングで遅延パルス信号が現れる右方向遅延シフト信号Ｒ１を生成する。そして、右方向遅延生成部４１１は、第１の出力チャネルから第ｋの出力チャネルに向けて出力チャネル毎に、遅延シフト量設定データＳＡ１にて指定された単位遅延時間ずつ遅れて遅延パルス信号が現れる右方向遅延シフト信号Ｒ２～Ｒｋを生成する。
【0045】
右方向遅延生成部４１１は、上記したように生成した右方向遅延シフト信号Ｒ１～Ｒｋを遅延選択部４１３に供給する。
【0046】
左方向遅延生成部４１２は、制御信号生成部４１０から供給された各種制御信号に基づき、第ｋの出力チャネルから第１の出力チャネルに向けて、出力チャネル毎に、単位遅延時間ずつ遅れて単一の遅延パルス信号が現れる左方向遅延シフト信号Ｌ１～Ｌｋを生成する。
【0047】
具体的には左方向遅延生成部４１２は、同期信号ＣＳ（水平同期信号）を基点とした、スタートタイミング設定データＴＡ２にて指定された出力タイミングで遅延パルス信号が現れる左方向遅延シフト信号Ｌｋを生成する。そして、左方向遅延生成部４１２は、第ｋの出力チャネルから第１の出力チャネルに向けて、出力チャネル毎に、遅延シフト量設定データＳＡ２にて指定された単位遅延時間ずつ遅れて遅延パルス信号が現れる左方向遅延シフト信号Ｌｋ－１～Ｌ１を生成する。
【0048】
左方向遅延生成部４１２は、上記したように生成した左方向遅延シフト信号Ｌ１～Ｌｋを遅延選択部４１３に供給する。
【0049】
遅延選択部４１３は、各出力チャネル毎に同一の出力チャネルに対応したもの同士で、右方向遅延シフト信号（Ｒ１～Ｒｋ）及び左方向遅延シフト信号（Ｌ１～Ｌｋ）のうちから、遅延パルス信号が現れるタイミングが早い方を選択する。そして、遅延選択部４１３は、第１～第ｋの出力チャネル毎に、上記したように選択した方の信号を、出力タイミング信号ＮＣ１～ＮＣｋとしてデータラッチ部４２に供給する。
【0050】
例えば、遅延選択部４１３は、第１の出力チャネルに対応した右方向遅延シフト信号Ｒ１及び左方向遅延シフト信号Ｌ１のうちで、右方向遅延シフト信号Ｒ１の方が遅延パルス信号の現れるタイミングが早い場合には、右方向遅延シフト信号Ｒ１を選択する。この際、遅延選択部４１３は、選択した右方向遅延シフト信号Ｒ１を出力タイミング信号ＮＣ１としてデータラッチ部４２に供給する。また、遅延選択部４１３は、第２の出力チャネルに対応した右方向遅延シフト信号Ｒ２及び左方向遅延シフト信号Ｌ２のうちで、左方向遅延シフト信号Ｌ２の方が遅延パルス信号の現れるタイミングが早い場合には、左方向遅延シフト信号Ｌ２を選択する。この際、遅延選択部４１３は、選択した左方向遅延シフト信号Ｌ２を出力タイミング信号ＮＣ２としてデータラッチ部４２に供給する。
【0051】
図３は、右方向遅延シフト信号Ｒ１～Ｒｋに基づく遅延パルスの遅延特性ＤＲの一例と、左方向遅延シフト信号Ｌ１～Ｌｋに基づく遅延パルスの遅延特性として３系統の遅延特性ＤＬ１～ＤＬ３の例を表す図である。
【0052】
遅延特性ＤＬ１は、遅延特性ＤＲにおける第ｋの出力チャネルの出力タイミングより遅いタイミングをスタートタイミング設定データＴＡ２で指定した場合に得られる特性である。この際、遅延特性ＤＲに対応した右方向遅延シフト信号Ｒ（ｔ）（ｔは１～ｋの整数）は、遅延特性ＤＬ１に対応した左方向遅延シフト信号Ｌ（ｔ）よりも遅延パルスが現れるタイミングが早い。
【0053】
よって、遅延特性ＤＲに対応した右方向遅延シフト信号Ｒ１～Ｒｋ、及び遅延特性ＤＬ１に対応した左方向遅延シフト信号Ｌ１～Ｌｋを受けた場合、遅延選択部４１３は、右方向遅延シフト信号Ｒ１～Ｒｋを選択し、夫々を出力タイミング信号ＮＣ１～ＮＣｋとして出力する。当該出力タイミング信号ＮＣ１～ＮＣｋによれば、図４Ａに示すように、第１の出力チャネルから第ｋの出力チャネルに向けて出力タイミングの遅延時間が増加する出力タイミング遅延特性（Ｒシフトモード）に沿って、第１～第ｋの出力チャネルに夫々対応した画素駆動電圧Ｇ１～Ｇｎが出力される。
【0054】
遅延特性ＤＬ２は、第１の出力チャネルに対応した出力タイミングが、スタートタイミング設定データＴＡ１にて指定した出力タイミングより早くなるように、スタートタイミング設定データＴＡ２を設定した場合に得られる特性である。この際、遅延特性ＤＬ２に対応した左方向遅延シフト信号Ｌ（ｔ）（ｔは１～ｋの整数）は、遅延特性ＤＲに対応した右方向遅延シフト信号Ｒ（ｔ）よりも遅延パルスが現れるタイミングが早い。
【0055】
よって、遅延特性ＤＲに対応した右方向遅延シフト信号Ｒ１～Ｒｋ、及び遅延特性ＤＬ２に対応した左方向遅延シフト信号Ｌ１～Ｌｋを受けた場合、遅延選択部４１３は、左方向遅延シフト信号Ｌ１～Ｌｋを選択し、夫々を出力タイミング信号ＮＣ１～ＮＣｋとして出力する。当該出力タイミング信号ＮＣ１～ＮＣｋによれば、図４Ｂに示すように、第ｋの出力チャネルから第１の出力チャネルに向けて出力タイミングの遅延時間が増加する出力タイミング遅延特性（Ｌシフトモード）に沿って、第１～第ｋの出力チャネルに夫々対応した画素駆動電圧Ｇ１～Ｇｎが出力される。
【0056】
遅延特性ＤＬ３は、左方向遅延シフト信号Ｌ１が右方向遅延シフト信号Ｒ１よりも遅く、且つ左方向遅延シフト信号Ｌｋが右方向遅延シフト信号Ｒｋよりも早くなるような、スタートタイミング設定データＴＡ２を指定した場合に得られる特性である。
【0057】
図３に示すように、遅延特性ＤＲに沿った第１～第ｗ（ｗは２～ｋ－１の範囲内の整数）の出力チャネルに対応した右方向遅延シフト信号Ｒ（ｕ）（ｕは１～ｗの整数）は、遅延特性ＤＬ３に沿った第１～第ｗの出力チャネルでの左方向遅延シフト信号Ｌ（ｕ）よりも、遅延パルス信号が現れるタイミングが早い。また、遅延特性ＤＬ３に沿った第ｗ＋１～第ｋの出力チャネルでの左方向遅延シフト信号Ｌ（ｘ）（ｘはｗ＋１～ｋの整数）は、遅延特性ＤＲに沿った第ｗ＋１～第ｋの出力チャネルでの右方向遅延シフト信号Ｒ（ｘ）よりも、遅延パルス信号が現れるタイミングが早い。
【0058】
よって、遅延選択部４１３は、左方向遅延シフト信号Ｌ１～Ｌｋ及び右方向遅延シフト信号Ｒ１～Ｒｋのうちから、右方向遅延シフト信号Ｒ１～Ｒｗ及び左方向遅延シフト信号Ｌｗ＋１～Ｌｋを選択し、これらを出力タイミング信号ＮＣ１～ＮＣｋとして出力する。当該出力タイミング信号ＮＣ１～ＮＣｋによれば、図４Ｃに示すように、第ｗの出力チャネルを境に出力タイミングに施される遅延時間の変化傾向が増加から低下に切り替わる出力タイミング遅延特性（Ｖシフトモード）に沿って、第１～第ｋの出力チャネルに夫々対応した画素駆動電圧Ｇ１～Ｇｎが出力される。
【0059】
尚、当該Ｖシフトモードでは、スタートタイミング設定データＴＡ２の指定により、上記した単位遅延時間を変更することなく、第ｋの出力チャネルでの出力タイミングを調整することができる。
【0060】
図５は、スタートタイミング設定データＴＡ１及びＴＡ２の指定によって調整された出力タイミングの遅延形態の一例を示す図である。
【0061】
図５に示すように、スタートタイミング設定データＴＡ２にて指定する第ｋの出力チャネルでの出力タイミングを「ａ」とした場合、第ｋの出力チャネルでの出力タイミングは、第１の出力チャネルでの出力タイミングよりも遅延時間ｔａだけ遅くなる。また、図５に示すように、スタートタイミング設定データＴＡ２によって指定する第ｋの出力チャネルでの出力タイミングを「ａ」よりも遅い「ｂ」とした場合、第ｋの出力チャネルでの出力タイミングは、第１の出力チャネルでの出力タイミングよりも遅延時間ｔｂ（ｔａ＜ｔｂ）だけ遅くなる。この際、図５に示すように、第１の出力チャネルから第ｋの出力チャネルに向けて各出力タイミングに施される遅延時間が増加する傾向から低下する傾向に切り替わる境界となる出力チャネルは、第ｋの出力チャネルでの遅延時間が長くなるほど、第ｋの出力チャネル側に近づく。
【0062】
図６は、図１に示すドライバＩＣ４ａ～ＩＣ４ｅのうちから互いに隣接して配置されているドライバＩＣ４ａ及ＩＣ４ｂを抜粋して、スタートタイミング設定データＴＡ１及びＴＡ２によって調整された出力タイミングの遅延形態の一例を表す図である。
【0063】
図６に示す一例では、ドライバＩＣ４ａには、第１の出力チャネルでの出力タイミングとして「ａ１」を指定するスタートタイミング設定データＴＡ１、及び第ｋの出力チャネルでの出力タイミングとして「ａ２」を指定するスタートタイミング設定データＴＡ２を供給する。一方、当該ドライバＩＣ４ａに隣接して配置されているドライバＩＣ４ｂには、第１の出力チャネルでの出力タイミングとして「ａ２」、又は「ａ２」近傍の値を指定するスタートタイミング設定データＴＡ１を供給する。
【0064】
よって、出力タイミング制御部４１によれば、スタートタイミング設定データＴＡ１及びＴＡ２を指定することで、単位遅延時間を短くすることなく、互いに隣接するドライバＩＣ（ソースドライバ）同士の隣り合う出力チャネル間での出力タイミングの遅延時間差を小さくする調整を行うことが可能となる。
【0065】
したがって、本発明によれば、回路規模の増大を招くことなく、且つ表示ムラを抑えた出力タイミングの調整を容易に行えるようになる。
【0066】
以下に、図２に示す出力タイミング制御部４１に含まれる右方向遅延生成部４１１、左方向遅延生成部４１２、及び遅延選択部４１３の具体的な構成について説明する。
【0067】
図７は、右方向遅延生成部４１１、左方向遅延生成部４１２、及び遅延選択部４１３の内部構成の一例を示す回路図である。
【0068】
尚、図７に示す構成を採用する場合、制御信号生成部４１０は、出力遅延制御データ（ＳＡ１、ＳＡ２、ＴＡ１、ＴＡ２）、基準クロック信号ＣＬＫ及び同期信号ＣＳに基づき、以下の遅延パルス信号ＬＤＲ、遅延パルス信号ＬＤＬ、リセット信号ＲＳＴ、クロック信号ＣＬＫ１及びＣＬＫ２を生成する。
【0069】
つまり、制御信号生成部４１０は、遅延シフト量設定データＳＡ１にて指定された単位遅延時間を１周期とする図８に示すようなクロック信号ＣＬＫ１を基準クロック信号ＣＬＫを用いて生成する。また、制御信号生成部４１０は、遅延シフト量設定データＳＡ２にて指定された単位遅延時間を１周期とする図８に示すようなクロック信号ＣＬＫ２を、基準クロック信号ＣＬＫを用いて生成する。
【0070】
尚、図８に示す一例では、クロック信号ＣＬＫ１及びＣＬＫ２の周期が同一となっているが、遅延シフト量設定データＳＡ１およびＳＡ２で指定された単位遅延時間が互いに異なる場合には、クロック信号ＣＬＫ１及びＣＬＫ２の周期も互いに異なるものとなる。
【0071】
また、制御信号生成部４１０は、同期信号ＣＳ（水平同期信号）に応じて、図８に示すような単一パルスのリセット信号ＲＳＴを生成する。
【0072】
また、制御信号生成部４１０は、図８に示すリセット信号ＲＳＴの立ち上がりエッジ部のタイミングを基点とした、スタートタイミング設定データＴＡ１にて指定された出力タイミングにて、図８に示すような単一パルスの遅延パルス信号ＬＤＲを生成する。
【0073】
更に、制御信号生成部４１０は、図８に示すリセット信号ＲＳＴの立ち上がりエッジ部のタイミングを基点とした、スタートタイミング設定データＴＡ２にて指定された出力タイミングにて、図８に示すような単一パルスの遅延パルス信号ＬＤＬを生成する。
【0074】
制御信号生成部４１０は、クロック信号ＣＬＫ１及び遅延パルス信号ＬＤＲを右方向遅延生成部４１１に供給し、クロック信号ＣＬＫ２及び遅延パルス信号ＬＤＬを左方向遅延生成部４１２に供給する。また、制御信号生成部４１０は、リセット信号ＲＳＴを遅延選択部４１３に供給する。
【0075】
右方向遅延生成部４１１は、第１～第ｋの出力チャネルに夫々対応した第１～第ｋの遅延回路としてのフリップフロップＤＦ１～ＤＦｋが、図７に示すように第１～第ｋの並びで縦続に接続されたシフトレジスタからなる。フリップフロップＤＦ１～ＤＦｋは、夫々のクロック端子でクロック信号ＣＬＫ１を受ける。フリップフロップＤＦ１は、図８に示す単一パルスの遅延パルス信号ＬＤＲを受け、これをクロック信号ＣＬＫ１のタイミングで出力して次段のフリップフロップＤＦ２に供給する。同様にして、フリップフロップＤＦ２～ＤＦｋの各々は、前段のフリップフロップＤＦが出力した遅延パルス信号ＬＤＲを、クロック信号ＣＬＫ１のタイミングで次段のフリップフロップＤＦに供給する。
【0076】
右方向遅延生成部４１１では、フリップフロップＤＦ１～ＤＦｋの各々から出力された出力信号を右方向遅延シフト信号Ｒ１～Ｒｋとして、遅延選択部４１３に供給する。
【0077】
左方向遅延生成部４１２は、第１～第ｋの出力チャネルに夫々対応した第１～第ｋの遅延回路としてのフリップフロップＤＦ１１～ＤＦ１ｋが図７に示すように第ｋ～第１の並びで縦続に接続されたシフトレジスタからなる。フリップフロップＤＦ１ｋ～ＤＦ１１は、夫々のクロック端子でクロック信号ＣＬＫ２を受ける。フリップフロップＤＦ１ｋは、図８に示す単一パルスの遅延パルス信号ＬＤＬを受け、これをクロック信号ＣＬＫ２のタイミングで出力して次段のフリップフロップＤＦ１ｋ－１に供給する。同様にして、フリップフロップＤＦ１ｋ－１～ＤＦ１１の各々は、前段のフリップフロップＤＦが出力した遅延パルス信号ＬＤＬを、クロック信号ＣＬＫ２のタイミングで次段のフリップフロップＤＦに供給する。
【0078】
左方向遅延生成部４１２では、フリップフロップＤＦ１１～ＤＦ１ｋの各々から出力された出力信号を左方向遅延シフト信号Ｌ１～Ｌｋとして、遅延選択部４１３に供給する。
【0079】
遅延選択部４１３は、第１～第ｋの出力チャネルに夫々対応して設けられた遅延選択回路ＳＥ１～ＳＥｋを有する。遅延選択回路ＳＥ１～ＳＥｋの各々は同一の回路構成からなり、夫々がリセット信号ＲＳＴを受ける。更に、遅延選択回路ＳＥ１～ＳＥｋの各々は、自身の出力チャネルに対応した一対の右方向遅延シフト信号Ｒ（ｆ）（ｆは１～ｋの整数）及び左方向遅延シフト信号Ｌ（ｆ）を受ける。例えば、図８に示すように、遅延選択回路ＳＥ１は、右方向遅延シフト信号Ｒ１及び左方向遅延シフト信号Ｌ１を受ける。また、遅延選択回路ＳＥ２は、右方向遅延シフト信号Ｒ２及び左方向遅延シフト信号Ｌ２を受ける。
【0080】
遅延選択回路ＳＥ１～ＳＥｋは、図８に示すように、リセット信号ＲＳＴの立ち上がりエッジ部のタイミングで一斉に、夫々が出力する出力タイミング信号ＮＣ１～ＮＣｋを、論理レベル０から論理レベル１の状態にリセットする。その後、遅延選択回路ＳＥ１～ＳＥｋの各々は、自身が受けた右方向遅延シフト信号Ｒ（ｆ）及び左方向遅延シフト信号Ｌ（ｆ）のうちで、遅延パルス信号が現れるタイミングが早い方のタイミングで、出力タイミング信号ＮＣ（ｆ）を論理レベル０に遷移させる。
【0081】
例えば、図８に示す一例では、右方向遅延シフト信号Ｒ１及び左方向遅延シフト信号Ｌ１では、右方向遅延シフト信号Ｒ１の方が、遅延パルス信号の現れるタイミングが早い。よって、これら一対の右方向遅延シフト信号Ｒ１及び左方向遅延シフト信号Ｌ１を受ける遅延選択回路ＳＥ１は、図８に示すように、右方向遅延シフト信号Ｒ１を選択しその立ち上がりエッジ部のタイミングで、出力タイミング信号ＮＣ１を論理レベル１から論理レベル０の状態に遷移させる。
【0082】
尚、右方向遅延生成部４１１、左方向遅延生成部４１２、及び遅延選択部４１３として図７に示す回路構成を採用した場合、図８に示す出力タイミング信号ＮＣ１～ＮＣｋ各々の立下りエッジ部の時点が出力タイミングとなる。これにより、データラッチ部４２は、ラッチしたｋ個の画素データＰＤを、出力タイミング信号ＮＣ１～ＮＣｋ各々のリアエッジ部のタイミングで出力する。
【0083】
図９は、右方向遅延生成部４１１、及び左方向遅延生成部４１２の内部構成の他の一例を示す回路図である。尚、図９において遅延選択部４１３の内部構成については図７に示すものと同一であるので、その説明は省略する。
【0084】
図９に示す構成では、右方向遅延生成部４１１の遅延回路として採用した図７に示すフリップフロップＤＦ１～ＤＦｋに代えて、互いに縦続に接続されている一対のインバータ素子からなるインバータ回路ＩＶ１～ＩＶｋを採用している。また、左方向遅延生成部４１２の遅延回路として、図７に示すフリップフロップＤＦ１ｋ～ＤＦ１１に代えて、縦続した２段のインバータからなるインバータ回路ＩＶ１ｋ～ＩＶ１１を採用している。尚、インバータ回路ＩＶ１～ＩＶｋ及びＩＶ１ｋ～ＩＶ１１の各々は、入力信号を受けてから出力が為されるまでに掛かる素子遅延時間が遅延制御信号によって変更可能な遅延可変素子である。
【0085】
また、制御信号生成部４１０は、クロック信号ＣＬＫ１に代えて、遅延シフト量設定データＳＡ１にて指定された単位遅延時間を示す遅延制御信号ＤＣ１をインバータ回路ＩＶ１～ＩＶｋに供給する。これにより、インバータ回路ＩＶ１～ＩＶｋの各々は、前段から供給された遅延パルス信号ＬＤＲを、遅延制御信号ＤＣ１にて示される遅延時間だけ遅延させて次段のインバータ回路に出力する。
【0086】
また、制御信号生成部４１０は、クロック信号ＣＬＫ２に代えて、遅延シフト量設定データＳＡ２にて指定された単位遅延時間を示す遅延制御信号ＤＣ２をインバータ回路ＩＶ１ｋ～ＩＶ１１に供給する。これにより、インバータ回路ＩＶ１ｋ～ＩＶ１１の各々は、前段から供給された遅延パルス信号ＬＤＬを、遅延制御信号ＤＣ２にて示される遅延時間だけ遅延させて次段のインバータ回路に出力する。
【0087】
【0088】
図１０に示すように、遅延選択回路ＳＥ１～ＳＥｋの各々は、同一の構成、つまりオアゲート５１及びＲＳフリップフロップ５２を含む。
【0089】
オアゲート５１は、同一の出力チャネルに対応した一対の右方向遅延シフト信号Ｒ（ｆ）（ｆは１～ｋの整数）及び左方向遅延シフト信号Ｌ（ｆ）を受け、両者の論理和の結果をＲＳフリップフロップ５２のリセット端子に供給する。尚、オアゲート５１は、右方向遅延シフト信号Ｒ（ｆ）及び左方向遅延シフト信号Ｌ（ｆ）のうちの少なくとも一方が論理レベル１を表す場合に、リセットを促す論理レベル１の信号をＲＳフリップフロップ５２のリセット端子に供給する。
【0090】
また、ＲＳフリップフロップ５２は、自身のセット端子でリセット信号ＲＳＴを受ける。ＲＳフリップフロップ５２は、自身のセット端子に論理レベル１のリセット信号ＲＳＴを受けた場合にセット状態となり、論理レベル１の信号を出力する。一方、自身のリセット端子に論理レベル１の信号を受けた場合にはリセット状態となり、論理レべル０の信号を出力する。
【0091】
遅延選択回路ＳＥ１～ＳＥｋは、夫々のＲＳフリップフロップ５２から出力された信号を出力タイミング信号ＮＣ１～ＮＣｋとしてデータラッチ部４２に出力する。
【0092】
なお、図１０に示す一例では、オアゲート５１の論理和結果、つまりオアゲートの出力をＲＳフリップフロップ５２のリセット端子に供給し、リセット信号ＲＳＴをＲＳフリップフロップ５２のセット端子に供給しているが、オアゲートの出力をセット端子に供給し、リセット信号ＲＳＴをリセット端子に供給するようにしても良い。この際、出力タイミング信号ＮＣ１～ＮＣｋ各々の立ち上がりエッジ部の時点が出力タイミングとなる。要するに、オアゲートの出力をＲＳフリップフロップ５２のリセット端子及びセット端子のうちの一方に供給し、リセット信号ＲＳＴをＲＳフリップフロップ５２のリセット端子及びセット端子のうちの他方に供給する構成であれば良いのである。
【0093】
【0094】
尚、遅延選択回路ＳＥ１～ＳＥｋの各々として図１１に示す回路構成を採用するにあたり、制御信号生成部４１０は、図８に示すリセット信号ＲＳＴに代えて、当該リセット信号ＲＳＴの論理レベルを反転させた反転リセット信号ＸＲＳＴを生成する。
【0095】
図１１に示すように、遅延選択回路ＳＥ１～ＳＥｋの各々は、同一の構成、つまりｐチャネルＭＯＳ(Metal Oxide Semiconductor)型のトランジスタＱ１、ｎチャネルＭＯＳ型のトランジスタＱ２及びＱ３を含む。
【0096】
トランジスタＱ１は、自身のゲートで図８に示す反転リセット信号ＸＲＳＴを受ける。トランジスタＱ１は、この反転リセット信号ＸＲＳＴが論理レベル０の状態にある間に亘りオン状態となり、電源電圧ＶＤＤに基づく電流をノードｎ１に送出することで当該ノードｎ１に電荷を蓄積させる（プリチャージ）。トランジスタＱ１は、かかるプリチャージにより当該ノードｎ１の電圧を上昇させて論理レベル１の状態に到らせる。
【0097】
トランジスタＱ２は、自身のゲートで、同一の出力チャネルに対応した一対の右方向遅延シフト信号Ｒ（ｆ）（ｆは１～ｋの整数）及び左方向遅延シフト信号Ｌ（ｆ）のうちの右方向遅延シフト信号Ｒ（ｆ）を受ける。トランジスタＱ２は、右方向遅延シフト信号Ｒ（ｆ）が論理レベル１の状態にある間に亘り、オン状態となり、ノードｎ１に蓄積された電荷を放電させる（ディスチャージ）。これにより、トランジスタＱ２は、当該ノードｎ１を論理レベル０の状態に到らせる。
【0098】
トランジスタＱ３は、自身のゲートで、同一の出力チャネルに対応した一対の右方向遅延シフト信号Ｒ（ｆ）及び左方向遅延シフト信号Ｌ（ｆ）のうちの左方向遅延シフト信号Ｌ（ｆ）を受ける。トランジスタＱ３は、左方向遅延シフト信号Ｌ（ｆ）が論理レベル１の状態にある間に亘り、オン状態となり、ノードｎ１に蓄積された電荷を放電させる（ディスチャージ）。これにより、トランジスタＱ３は、当該ノードｎ１を論理レベル０の状態に到らせる。
【0099】
遅延選択回路ＳＥ１～ＳＥｋは、夫々のノードｎ１の電圧を出力タイミング信号ＮＣ１～ＮＣｋとしてデータラッチ部４２に出力する。
【0100】
図１１に示す構成では、図８に示す反転リセット信号ＸＲＳＴが論理レベル０となっている間、遅延選択回路ＳＥ１～ＳＥｋ各々のノードｎ１がトランジスタＱ１によってプリチャージされてノードｎ１が論理レベル１の状態に設定される。これにより、夫々がノードｎ１の状態に対応した出力タイミング信号ＮＣ１～ＮＣｋについても、図８に示すように、一斉に論理レベル１の状態に設定される。その後、右方向遅延シフト信号Ｒ（ｆ）及び左方向遅延シフト信号Ｌ（ｆ）のうちで、先に論理レベル１の状態になった方で、トランジスタＱ２又はＱ３がノードｎ１に蓄積された電荷をディスチャージする。これにより、出力タイミング信号ＮＣが論理レベル１から論理レベル０の状態に遷移する。
【0101】
例えば、図８に示すように、第１の出力チャネルに対応した右方向遅延シフト信号Ｒ１及び左方向遅延シフト信号Ｌ１のうちでは、右方向遅延シフト信号Ｒ１が先に論理レベル１の状態に遷移する。よって、図８に示すように、右方向遅延シフト信号Ｒ１の立ち上がりエッジ部のタイミングで、遅延選択回路ＳＥ１のトランジスタＱ２がノードｎ１をディスチャージすることで、図８に示すように、遅延選択回路ＳＥ１の出力である出力タイミング信号ＮＣ１が論理レベル０の状態に遷移する。
【0102】
【0103】
図１２に示す回路は、第１～第ｋの出力チャネルに夫々対応した、夫々同一の回路構成からなる回路ブロックＢＣ１～ＢＣｋを有する。
【0104】
回路ブロックＢＣ１～ＢＣｋの各々は、インバータＩＴ、ｐチャネルＭＯＳ型のトランジスタＵ１、ｎチャネルＭＯＳ型のトランジスタＵ２及びＵ３を含む。
【0105】
回路ブロックＢＣ１～ＢＣｋ各々のトランジスタＵ１は、自身のゲートで図８に示す反転リセット信号ＸＲＳＴを受ける。トランジスタＵ１は、この反転リセット信号ＸＲＳＴが論理レベル０の状態にある間に亘りオン状態となり、電源電圧ＶＤＤに基づく電流をノードｎｄに送出し、当該ノードｎｄに電荷を蓄積させる（プリチャージ）。トランジスタＵ１は、かかるプリチャージにより当該ノードｎｄの電圧を上昇させて論理レベル１の状態に到らせる。
【0106】
回路ブロックＢＣ１～ＢＣｋのうちで、第ｋの出力チャネルに対応した回路ブロックＢＣｋを除く各回路ブロックＢＣのトランジスタＵ２は、自身のゲートで、次段の出力チャネルに対応した回路ブロックＢＣから出力された反転出力タイミング信号を受ける。トランジスタＵ２は、当該反転出力タイミング信号が論理レベル１の状態にある間に亘り、オン状態となり、ノードｎｄに蓄積された電荷を放電させる（ディスチャージ）。これにより、トランジスタＵ２は、当該ノードｎｄを論理レベル０の状態に到らせる。
【0107】
第ｋの出力チャネルに対応した回路ブロックＢＣｋのトランジスタＵ２は、自身のゲートで、スタートタイミング設定データＴＡ２に基づく遅延パルス信号ＬＤＬを受ける。回路ブロックＢＣｋのトランジスタＵ２は、遅延パルス信号ＬＤＬが論理レベル１の状態にある間に亘り、オン状態となり、ノードｎｄに蓄積された電荷を放電させる（ディスチャージ）。これにより、当該トランジスタＵ２は、当該ノードｎｄを論理レベル０の状態に到らせる。
【0108】
回路ブロックＢＣ１～ＢＣｋのうちで、第１の出力チャネルに対応した回路ブロックＢＣ１のトランジスタＵ３は、自身のゲートで、スタートタイミング設定データＴＡ１に基づく遅延パルス信号ＬＤＲを受ける。回路ブロックＢＣ１のトランジスタＵ３は、遅延パルス信号ＬＤＲが論理レベル１の状態にある間に亘り、オン状態となり、ノードｎｄに蓄積された電荷を放電させる（ディスチャージ）。これにより、回路ブロックＢＣ１のトランジスタＵ３は、当該ノードｎｄを論理レベル０の状態に到らせる。
【0109】
回路ブロックＢＣ１のインバータＩＴは、ノードｎｄの論理レベルを反転させた信号を上記した反転出力タイミング信号として次段の回路ブロックＢＣ１のトランジスタＵ３のゲートに供給する。
【0110】
回路ブロックＢＣ１～ＢＣｋのうちのＢＣ２～ＢＣｋ－１各々のインバータＩＴは、ノードｎｄの論理レベルを反転させた信号を上記した反転出力タイミング信号として、次段の回路ブロックＢＣ各々のトランジスタＵ３及び前段の回路ブロックＢＣ各々のトランジスタＵ２のゲートに供給する。
【0111】
回路ブロックＢＣｋのインバータＩＴは、ノードｎｄの論理レベルを反転させた信号を上記した反転出力タイミング信号として、前段の回路ブロックＢＣｋ－１のトランジスタＵ２のゲートに供給する。
【0112】
回路ブロックＢＣ２～ＢＣｋ各々のトランジスタＵ３は、前段の回路ブロックＢＣから出力された反転出力タイミング信号を受け、当該反転出力タイミング信号が論理レベル１の状態にある間に亘り、オン状態となり、ノードｎｄに蓄積された電荷を放電させる（ディスチャージ）。これにより、回路ブロックＢＣ２～ＢＣｋ各々のトランジスタＵ３は、当該ノードｎｄを論理レベル０の状態に到らせる。
【0113】
回路ブロックＢＣ１～ＢＣｋは、夫々のノードｎｄの電圧を出力タイミング信号ＮＣ１～ＮＣｋとしてデータラッチ部４２に出力する。
【0114】
図１２に示す構成では、図８に示すように、先ず、論理レベル０の反転リセット信号ＸＲＳＴに応じて、回路ブロックＢＣ１～ＢＣｋ各々のトランジスタＵ１がノードｎｄをプリチャージする。これにより、図８に示すように、出力タイミング信号ＮＣ１～ＮＣｋが一斉に論理レベル１の状態となる。
【0115】
引き続き、図８に示す遅延パルス信号ＬＤＲが回路ブロックＢＣ１のトランジスタＵ３のゲートに供給されると、回路ブロックＢＣ１のノードｎｄがディスチャージされ、図８に示すように出力タイミング信号ＮＣ１が論理レベル０に遷移する。これにより、回路ブロックＢＣ１のインバータＩＴが論理レベル１の反転出力タイミング信号を次段の回路ブロックＢＣ２のトランジスタＵ３のゲートに供給する。すると、回路ブロックＢＣ２のトランジスタＵ３により、当該回路ブロックＢＣ２のノードｎｄがディスチャージされ、図８に示すように出力タイミング信号ＮＣ２が論理レベル０に遷移する。
【0116】
また、この間に図８に示す遅延パルス信号ＬＤＬが回路ブロックＢＣｋのトランジスタＵ２のゲートに供給されると、回路ブロックＢＣｋのノードｎｄがディスチャージされ、図８に示すように、出力タイミング信号ＮＣｋが論理レベル０に遷移する。これにより、回路ブロックＢＣｋのインバータＩＴが論理レベル１の反転出力タイミング信号を前段の回路ブロックＢＣｋ－１のトランジスタＵ２のゲートに供給する。すると、回路ブロックＢＣｋ－１のトランジスタＵ２により、当該回路ブロックＢＣｋ－１のノードｎｄがディスチャージされ、図８に示すように出力タイミング信号ＮＣｋ－１が論理レベル０に遷移する。
【0117】
【0118】
尚、図２に示す一例では、データラッチ部４２でラッチされたｋ個の画素データＰＤを出力タイミングＮＣ１～ＮＣｋの出力タイミングで出力することで、画素駆動電圧Ｇ１～Ｇｋの各出力チャネル毎の出力タイミングを調整しているが、出力タイミングＮＣ１～ＮＣｋの出力タイミングで画素駆動電圧Ｇ１～Ｇｋを出力するようにしても良い。
【0119】
要するに、本発明に係る表示ドライバ（例えば４ａ～４ｅ）としては、以下の出力タイミング制御部及び出力部を有するものであれば良い。
【0120】
出力タイミング制御部（４１）は、第１～第ｋの出力チャネル各々での出力タイミングを示す第１～第ｋの出力タイミング信号（ＮＣ１～ＮＣｋ）を生成する。出力部（４２、４３）は、第１～第ｋの出力タイミング信号の各々で示される出力タイミングで第１～第ｋの画素駆動電圧（Ｇ１～Ｇｋ）を夫々出力する。
【0121】
尚、出力タイミング制御部（４１）は、以下の制御信号生成部、第１及び第２の遅延生成部、及び遅延選択部を含む。
【0122】
制御信号生成部は、第１及び第ｋの出力チャネル各々での出力タイミングの指定（ＴＡ１、ＴＡ２）を受け、指定された第１の出力チャネルの出力タイミングで第１の遅延パルス信号（ＬＤＲ）を生成する。更に、指定された第ｋの出力チャネルの出力タイミングで第２の遅延パルス信号（ＬＤＬ）を生成する。
【0123】
第１の遅延生成部（４１１）は、上記した第１の遅延パルス信号を受け、第１の出力チャネルから第ｋの出力チャネルに向けて出力チャネル毎に単位遅延時間ずつ増加した遅延を経て第１の遅延パルス信号が現れる第１～第ｋの第１方向遅延シフト信号（Ｒ１～Ｒｋ）を生成する。
【0124】
第２の遅延生成部（４１２）は、上記した第２の遅延パルス信号を受け、第ｋの出力チャネルから第１の出力チャネルに向けて出力チャネル毎に単位遅延時間ずつ増加した遅延を経て第２の遅延パルス信号が現れる第１～第ｋの第２方向遅延シフト信号（Ｌ１～Ｌｋ）を生成する。
【0125】
遅延選択部（４１３）は、第１～第ｋの出力チャネル毎に、同一の出力チャネルに対応したもの同士で、第１～第ｋの第１方向遅延シフト信号の各々と、第１～第ｋの第２方向遅延シフト信号の各々とのうちから、遅延パルス信号が現れるタイミングが早い方を選択し、第１～第ｋの出力チャネル毎に選択した信号を、第１～第ｋの出力タイミング信号（ＮＣ１～ＮＣｋ）として出力する。
【符号の説明】
【0126】
１０ 表示パネル
２０ 駆動制御部
４０ ソースドライバ
４１ 出力タイミング制御部
４２ データラッチ部
４１０ 制御信号生成部
４１１ 右方向遅延生成部
４１２ 左方向遅延生成部
４１３ 遅延選択部
２０ 駆動制御部
４０ ソースドライバ
４１ 出力タイミング制御部
４２ データラッチ部
４１０ 制御信号生成部
４１１ 右方向遅延生成部
４１２ 左方向遅延生成部
４１３ 遅延選択部
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】