特許 7523117 ３次元積層構造体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-18

(45)【発行日】2024-07-26

(54)【発明の名称】３次元積層構造体

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240719BHJP

   H01L 23/36 20060101ALI20240719BHJP

   H01L 23/14 20060101ALI20240719BHJP

【ＦＩ】

H01L23/12 J

H01L23/36 C

H01L23/12 Q

H01L23/14 S

【請求項の数】 8

(21)【出願番号】P 2020146970

(22)【出願日】2020-09-01

(65)【公開番号】P2022041642

(43)【公開日】2022-03-11

【審査請求日】2023-07-13

【新規性喪失の例外の表示】特許法第３０条第２項適用 発行日 令和元年９月２日 刊行物 Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２０１９（ＳＳＤＭ２０１９） 開催日 令和元年９月４日 集会名 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２０１９（ＳＳＤＭ２０１９） 開催場所 Ｎａｇｏｙａ Ｕｎｉｖｅｒｓｉｔｙ，Ａｉｃｈｉ，Ｊａｐａｎ

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２８年度、国立研究開発法人新エネルギー・産業技術総合開発機構「ＩｏＴ推進のための横断技術開発プロジェクト／組合せ最適化処理に向けた革新的アニーリングマシンの研究開発」委託研究開発、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(72)【発明者】

【氏名】菊地 克弥

(72)【発明者】

【氏名】馮 ウェイ

(72)【発明者】

【氏名】荒賀 佑樹

(72)【発明者】

【氏名】川畑 史郎

(72)【発明者】

【氏名】山森 弘毅

【審査官】清水 稔

(56)【参考文献】

【文献】国際公開第２０１５／０４９８０７（ＷＯ，Ａ１）

【文献】特開平１０－２７５８８３（ＪＰ，Ａ）

【文献】国際公開第２０１１／１２５５４６（ＷＯ，Ａ１）

【文献】国際公開第２０１８／２１２０４１（ＷＯ，Ａ１）

【文献】特表２０１９－５３７２３９（ＪＰ，Ａ）

【文献】特開２０２２－００２２３５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２３／３６

Ｈ０１Ｌ ２３／１４

(57)【特許請求の範囲】

【請求項1】

量子ビットチップと、
前記量子ビットチップが搭載されたインターポーザであって、半導体基板、前記半導体基板に形成された能動素子、及び前記半導体基板に形成された貫通電極を備えるインターポーザと、
前記インターポーザが搭載された実装基板であって、半導体基板、前記半導体基板上に形成された配線、及び前記半導体基板に形成された貫通電極を備える実装基板と、
を備え、
４．２Ｋ以下の極低温環境下で使用される、３次元積層構造体。

【請求項2】

前記量子ビットチップ及び前記インターポーザの貫通電極との間にバンプが形成されている、
請求項１に記載の３次元積層構造体。

【請求項3】

前記インターポーザの貫通電極及び前記実装基板の貫通電極との間にバンプが形成されている、
請求項１又は２に記載の３次元積層構造体。

【請求項4】

前記実装基板の前記インターポーザが搭載される面とは反対側の面に放熱金属層が形成されている、
請求項１～３のいずれかに記載の３次元積層構造体。

【請求項5】

真空環境下で使用される、
請求項１～４のいずれかに記載の３次元積層構造体。

【請求項6】

前記インターポーザ及び前記実装基板の前記貫通電極の径が１～１００μｍである、
請求項１～５のいずれかに記載の３次元積層構造体。

【請求項7】

前記量子ビットチップ、前記インターポーザ、及び前記実装基板は、シリコンを含む、
請求項１～６のいずれかに記載の３次元積層構造体。

【請求項8】

前記インターポーザ及び前記実装基板の前記貫通電極は、銅を含む、
請求項１～７のいずれかに記載の３次元積層構造体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、３次元積層構造体に関する。

【背景技術】

【0002】

ポータブルでワイヤレスな電子機器に対する縮小化の要求は、次世代のマイクロエレクトロニクスに使用される集積回路の微細化及び密度化を促進してきた。電子デバイスを相互接続する手法として、現在注目を浴びているものが、３次元実装技術である。シリコン貫通電極（ＴＳＶ）等の貫通電極は、３次元実装を成し遂げるための技術の一つであり、ロジック、メモリ、センサ、アクチュエータ等の３次元に積層されたデバイスを電気的に接続するために使用される（例えば特許文献１参照）。

【先行技術文献】

【非特許文献】

【0003】

【文献】特開２０１６－２１３３４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

３次元実装技術を用いて製造された３次元積層構造体では、半導体チップからの熱をいかに外部に効率良く放散させるかが重要となる。しかしながら、特に極低温かつ真空環境下で使用される量子ビットチップに３次元実装技術を適用した場合には、量子ビットチップからの熱を効率よく放散できない問題が生じた。量子ビットチップの安定動作のためには、量子ビットチップを極低温に保つことが重量となる。

【0005】

本発明は、かかる事情に鑑みてなされたものであり、その目的は、熱放散性能を向上させた３次元積層構造体を提供することにある。

【課題を解決するための手段】

【0006】

上記の課題を解決するため、本発明に係る３次元積層構造体は、半導体チップと、前記半導体チップが搭載された、貫通電極を備えるインターポーザと、前記インターポーザが搭載された、貫通電極を備える実装基板と、を備える。

【0007】

上記構成によれば、インターポーザのみならず実装基板にも貫通電極を設けることにより、半導体チップからの熱は、インターポーザの貫通電極及び実装基板の貫通電極を介して、実装基板のインターポーザの搭載面の反対側の面へと伝達される。

【0008】

好ましくは、前記半導体チップ及び前記インターポーザの貫通電極との間にバンプが形成されている。これにより、半導体チップから発生した熱は、バンプを介して貫通電極へと伝達され、熱伝達性能を向上できる。

【0009】

好ましくは、前記インターポーザの貫通電極及び前記実装基板の貫通電極との間にバンプが形成されている。これにより、インターポーザの貫通電極から実装基板の貫通電極へバンプを介して熱が伝達され、熱伝達性能を向上できる。

【0010】

好ましくは、前記半導体チップは、量子ビットチップである。本発明は、特に半導体チップとして量子ビットチップを用いる場合に有効である。

【0011】

好ましくは、前記実装基板の前記インターポーザが搭載される面とは反対側の面に放熱金属層が形成されている。これにより、放熱特性を向上させることができる。

【0012】

好ましくは、真空環境下で使用される。このような真空環境下では大気雰囲気と異なり空気を介した熱放散性能に乏しいことから、実装基板に貫通電極を設けることによる放熱性能の向上が有用となる。

【0013】

好ましくは、４．２Ｋ以下の極低温環境下で使用される。本発明は、特に半導体チップを極低温環境下で使用することが必要な場合に有用となる。

【0014】

好ましくは、前記インターポーザ及び前記実装基板の前記貫通電極の径が１～１００μｍである。このような径の貫通電極によれば、３次元積層構造体において貫通電極により信号の授受をしつつ、熱を放散させることができる。

【0015】

好ましくは、前記半導体チップ、前記インターポーザ、及び前記実装基板は、シリコンを含む。シリコンは熱伝達率が低いことから、貫通電極を用いることにより、熱伝達性能を向上できる。

【0016】

好ましくは、前記インターポーザ及び前記実装基板の前記貫通電極は、銅を含む。銅は熱伝達率が高いことから、銅を含む貫通電極を用いることにより、熱伝達性能を向上できる。

【図面の簡単な説明】

【0017】

【図1】本実施形態に係る３次元積層構造体の概略構成の一例を示す断面図である。

【図2】（ａ）は貫通電極の構成を示す断面図、（ｂ）は（ａ）のＢ－Ｂ線における断面図である。

【図3】量子ビットチップのバンプ配置の一例を示すレイアウト図である。

【図4】貫通電極配置の一例を示すレイアウト図である。

【図5】熱分布を示す図であり、（ａ）は本発明での実施例、（ｂ）は従来構造での比較例の結果である。

【発明を実施するための形態】

【0018】

以下、本発明を実施するための形態について詳細に説明する。以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形状のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。

【0019】

図１は、本実施形態に係る３次元積層構造体の概略構成の一例を示す断面図である。図２（ａ）は貫通電極の構成を示す断面図、図２（ｂ）は（ａ）のＢ－Ｂ線における断面図である。

【0020】

３次元積層構造体は、量子ビットチップ１と、貫通電極２ａを備えるインターポーザ２と、貫通電極３ａを備える実装基板３とを備える。量子ビットチップ１及びインターポーザ２の貫通電極２ａとの間にバンプ４が形成されている。インターポーザ２の貫通電極２ａ及び実装基板３の貫通電極３ａとの間にバンプ５が形成されている。実装基板３において、インターポーザ２の搭載面の反対側の面が冷却面（放熱面）６となる。

【0021】

量子ビットチップ１は、量子ビットを搭載したチップである。量子ビットは極めて不安定で、ノイズの影響を受けやすいため、それらを均一化かつ安定化させるためには、20ミリケルビン（２０ｍＫ）という極低温状態を作り出す必要がある。量子ビットチップ１の基板材料は、通常の半導体チップと同様に例えばシリコンが用いられる。量子ビットチップ１は、複数の量子ビットチップを平面方向に並べていてもよい。

【0022】

インターポーザ２は、シリコンなどの半導体基板にロジック、メモリ、センサ、アクチュエータ等の能動素子が形成されたものであり、インターポーザチップとも称すべきものである。このため、本実施形態に係るインターポーザ２は、従前の樹脂基板に配線を形成してなるインターポーザとは異なる。インターポーザ２は、複数の貫通電極２ａを備える。インターポーザ２を貫通する複数の貫通電極２ａのうちのいくつかは、量子ビットチップ１との信号の授受を担うように構成される。図１では、インターポーザ２が１層の例を示しているが、能動素子を備えるインターポーザ２が複数積層されていてもよい。

【0023】

実装基板３は、配線基板又はパッケージ基板とも称される。本実施形成に係る実装基板３は、従来の樹脂基板に配線を形成してなる配線基板とは異なり、半導体基板に配線が形成されたものである。半導体基板としては、シリコンを含む材料が用いられる。実装基板３は、複数の貫通電極３ａを備え、図示しないが、実装基板３上には配線が形成されている。配線は、実装基板３におけるインターポーザ搭載面側に形成される。配線は、バンプ５を介してインターポーザ２の貫通電極２ａに接続される。実装基板３の貫通電極３ａは、インターポーザ２の貫通電極２ａにバンプ３を介して接続される。実装基板３の貫通電極３ａは、量子ビットチップ１との信号の授受を担わず、熱を冷却面６ａに伝達する役割を担う。

【0024】

本実施形態では、インターポーザ２に貫通電極２ａが形成されるだけではなく、実装基板３にも貫通電極３ａが形成されている。貫通電極２ａは、インターポーザ２を構成する基板材料よりも熱伝導率が高い材料により構成される。同様に、貫通電極３ａは、実装基板３を構成する基板材料よりも熱伝導率が高い材料により構成される。貫通電極２ａ，３ａは、例えば、銅、タングステン、アルミニウム、ポリシリコン等の金属材料により構成され、さらに好ましくは銅により構成される。貫通電極２ａ，３ａは、いわゆるシリコン貫通電極（ＴＳＶ）と称されるものである。貫通電極２ａ，３ａの周囲には、バリアメタルが形成されていてもよい。また、インターポーザ２と貫通電極２ａとの間、及び、実装基板３と貫通電極３ａとの間には絶縁膜が形成されていてもよい。絶縁膜としては、酸化シリコン、窒化シリコン等の無機絶縁膜、又は、パリレン等の有機絶縁膜が用いられる。

【0025】

貫通電極２ａ，３ａの径に限定はないが、例えば、１μｍ～１００μｍである。また、貫通電極のピッチに限定はないが、例えば、径の２倍以上に設定される。量子ビットチップ１と、インターポーザ２の能動素子との間において信号の授受を担う貫通電極２ａ，３ａは、密集して形成されてもよく、この場合には、貫通電極２ａ，３ａの径及びピッチは小さくなる傾向にある。また、電源に接続される貫通電極２ａ，３ａの場合には、貫通電極２ａ，３ａの径及びピッチは大きくなる傾向にある。貫通電極２ａ，３ａの高さに限定はないが、例えば、２０μｍ～６００μｍ程度である。

【0026】

冷却面６において熱をできるだけ分散させるため、冷却面６に放熱金属層が形成されていてもよい。放熱金属層の材料に限定はないが、例えば、貫通電極２ａ，３ａと同じ金属材料が用いられる。これにより、放熱特性を向上させることができる。

【0027】

本実施形態に係る３次元積層体は、量子ビットチップ１を搭載していることから、極低温及び真空環境下で使用される。本実施形態に係る３次元積層体は、例えば、４．２Ｋ以下の極低温環境下で使用される。また、本実施形態に係る３次元積層体は、例えば、１０^-2Ｐａ以下の真空環境下で使用される。このような真空環境下では大気雰囲気と異なり空気を介した熱放散性能に乏しいことから、実装基板３に貫通電極３ａを設けることによる放熱性能の向上が有用となる。

【0028】

バンプ４，５の材料に限定はないが、例えば、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）など、あるいは、はんだ系材料のＳｎ－Ａｇ－Ｃｕ、Ｓｎ－Ｂｉ、Ａｕ－Ｓｎ、Ｓｎ－Ｐｂなどにより構成される。

【0029】

次に、本実施形態の貫通電極の効果について、ＦＥＭ（Finite Element Method）の結果を参照して説明する。ＦＥＭは、貫通電極による応力状態及び信頼性を解析する上で一般に使用されている手法である。

【0030】

（実施例の構造）
実施例では、量子ビットチップ１、インターポーザ２、及び実装基板３は、４００μｍの厚さのシリコンとし、貫通電極２ａ，３ａとバンプ４，５は銅（熱伝導率０．５３０Ｗ／ｍＫ）とした。実施例の貫通電極２ａ，３ａとバンプ４，５の寸法は、表１に示す通りである。具体的には、貫通電極２ａ，３ａの径は５０μｍとした。バンプ４，５のサイズは径１０μｍ、高さ４μｍとした。１つの量子ビットチップ１のサイズは、１００μｍｘ２００μｍで、１ｍｍ²面積内において横に５個、縦に１０個量子ビットチップ１を配置した。２６個のバンプ４を量子ビットチップ１の４辺にピッチ２０μｍで配置した（図３）。実施例では、インターポーザ２及び実装基板３にそれぞれ５つの貫通電極を配置し、各貫通電極の間にバンプを配置した。（図４）。

【0031】

【表1】

【0032】

（比較例の構造）
比較例として、貫通電極ありのインターポーザ２と貫通電極なしの実装基板３を設定した。比較例の３次元積層構造体の設計は、実装基板３に貫通電極がない点を除き、表１に示す条件を採用した。

【0033】

図５は、熱分布を示す図であり、（ａ）は実施例の結果、（ｂ）は比較例の結果を示す。

【0034】

比較例の構造では、量子ビットチップの最高温度が１６４ｍＫであり、量子ビットチップの温度低減効果が低いことがわかる。また、比較例の構造では、インターポーザ２の発熱面から量子ビットチップ１への熱伝導が抑制できていない。実施例の構造では、貫通電極をインターポーザや半導体基板に製造し、より積極的に熱をインターポーザ２の発熱面（インターポーザにおける量子ビットチップ側の面）から実装基板３の冷却面に熱伝導させることができ、量子ビットチップの温度低減効果を奏することがわかる。インターポーザ２の発熱量が１．５６ｎＷ／ｍｍ²に対し量子ビットチップの最高温度が１６．４ｍＫになるため、量子ビットチップの安定動作に必要な２０ｍＫ以下を達成することができている。このように、本実施例によれば、比較例と比べて実装基板３に貫通電極を設けることにより、量子ビットチップの最高温度を１６４ｍＫから１６．４ｍＫへと極めて顕著に低減することができる。

【0035】

上述したように、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。本実施形態の効果を説明するために、ＦＥＭによる解析結果を用いたが、本実施形態は、ＦＥＭ解析を行うための具体的な条件（材料や膜厚や形）に限定されるものではない。また、本実施形態では、半導体チップとして量子ビットチップを例に説明したが、量子ビットチップ以外の半導体チップに適用することもできる。

【符号の説明】

【0036】

１…量子ビットチップ、２…インターポーザ、２ａ…貫通電極、３…実装基板、３ａ…貫通電極、４，５…バンプ、６…冷却面。

【図1】

【図2】

【図3】

【図4】

【図5】