(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-24
(45)【発行日】2024-08-01
(54)【発明の名称】固体撮像素子および撮像装置、ならびに白キズ抑制方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20240725BHJP
H04N 25/70 20230101ALI20240725BHJP
H01L 31/107 20060101ALI20240725BHJP
【ＦＩ】
H01L27/146 E
H04N25/70
H01L31/10 B
【請求項の数】
14
(21)【出願番号】P 2019211456
(22)【出願日】2019-11-22
(65)【公開番号】P2021082785
(43)【公開日】2021-05-27
【審査請求日】2022-10-24
(73)【特許権者】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100097984
【弁理士】
【氏名又は名称】川野 宏
(74)【代理人】
【識別番号】100125265
【弁理士】
【氏名又は名称】貝塚 亮平
(72)【発明者】
【氏名】新井 俊希
(72)【発明者】
【氏名】為村 成亨
(72)【発明者】
【氏名】萩原 啓
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開平０６－１５１８０１（ＪＰ，Ａ）
【文献】特開２０１４－０１７４４０（ＪＰ，Ａ）
【文献】特開２０１８－１９０８１８（ＪＰ，Ａ）
【文献】特開２０１６－００６９５６（ＪＰ，Ａ）
【文献】特開２００５－３４７４７５（ＪＰ，Ａ）
【文献】特開２０１８－１０７７２５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ２５／７０
Ｈ０１Ｌ ３１／１０７
(57)【特許請求の範囲】
【請求項1】
画素回路上に光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子において、該画素回路は、ｎ型基板上にｐ型ＭＯＳトランジスタが形成されるように構成するか、ｎ型基板上またはｐ型基板上にｎウエルが配され、該ｎウエル内にｐ型ＭＯＳトランジスタが形成されるように構成するとともに、該ｐ型ＭＯＳトランジスタの上部に画素電極を配設してなり、
前記光電変換膜は、正孔注入阻止層、光電変換層兼電荷増倍層、および膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極のリセット電圧に対して負の電圧を印加し、
光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とする固体撮像素子。
【請求項2】
前記光電変換膜として、前記正孔注入阻止層、前記光電変換層兼電荷増倍層、電子注入阻止層、および前記膜電極の各層をこの順に積層されていることを特徴とする請求項１記載の固体撮像素子。
【請求項3】
前記画素電極と前記正孔注入阻止層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とされていることを特徴とする請求項１または２に記載の固体撮像素子。
【請求項4】
前記光電変換層兼電荷増倍層として結晶セレンを用いたことを特徴とする請求項１～３のうちいずれか１項に記載の固体撮像素子。
【請求項5】
前記正孔注入阻止層として酸化ガリウム、酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウムから選択される材料を用いたことを特徴とする請求項１～４のうちいずれか１項に記載の固体撮像素子。
【請求項6】
前記正孔注入阻止層、前記光電変換層兼電荷増倍層、および前記電子注入阻止層として、単結晶材料を用いたことを特徴とする請求項２に記載の固体撮像素子。
【請求項7】
前記光電変換層兼電荷増倍層としてｉ型インジウムアルミニウムヒ素を用いたことを特徴とする請求項２または６に記載の固体撮像素子。
【請求項8】
前記正孔注入阻止層としてｎ型インジウムアルミニウムヒ素を用いたことを特徴とする請求項２、６および７のうちいずれか１項に記載の固体撮像素子。
【請求項9】
前記正孔注入阻止層としてｎ型インジウムリンを用いたことを特徴とする請求項２、６および７のうちいずれか１項に記載の固体撮像素子。
【請求項10】
前記電子注入阻止層としてｐ型インジウムアルミニウムヒ素を用いたことを特徴とする請求項２および６～９のうちいずれか１項に記載の固体撮像素子。
【請求項11】
請求項１～１０のうちいずれか１項に記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。
【請求項12】
画素回路上に、光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子の白キズ抑制方法において、前記光電変換膜を製造する際には、正孔注入阻止層、光電変換層兼電荷増倍層、膜電極の各層をこの順に積層する第１の工程を実行し、
該画素回路を製造する際には、ｎ型基板上にｐ型ＭＯＳトランジスタを形成する手法あるいは、ｎ型基板上またはｐ型基板上にｎウエルを設け、該ｎウエル内に該ｐ型ＭＯＳトランジスタを形成する手法を用いて形成するとともに、上部に画素電極を配設する第２の工程を実行し、
前記膜電極には前記画素電極のリセット電圧に対して負の電圧を印加して、光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして前記画素電極方向に移動させ、前記光電変換膜の膜欠陥により膜抵抗が低下することに応じて増加した電子電流を、前記画素回路の浮遊拡散容量に流入させ、該浮遊拡散容量のリセット時よりも電位が小さい飽和時電位に変化させて、膜欠陥により発生した画像上の白キズを、膜欠陥が存在する領域の範囲に限定する第３の工程を実行する、
ことを特徴とする固体撮像素子の白キズ抑制方法。
【請求項13】
前記画素電極と前記正孔注入阻止層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とすることを特徴とする請求項１２に記載の固体撮像素子の白キズ抑制方法。
【請求項14】
前記光電変換層兼電荷増倍層を結晶セレンにより形成することを特徴とする請求項１２または１３に記載の固体撮像素子の白キズ抑制方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、固体撮像素子および撮像装置、ならびに白キズ抑制方法に関し、詳しくは、画素サイズを微細化することで撮像素子のコンパクト化および多画素化を図り、高精細な画像を撮像し得る光電変換部を備えた固体撮像素子および撮像装置、ならびに白キズ抑制方法に関するものである。
【背景技術】
【0002】
従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、高精細な画像を撮影することができるように、画素サイズの微細化および多画素化を図るための技術開発が進められてきた。しかし、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、裏面照射型や光電変換膜積層型の構造のものが注目されており、研究開発が進められている（下記非特許文献１を参照）。
【0003】
このような光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（下記特許文献１を参照）。
下記非特許文献１に開示された技術は、本願の図１５に示すように、電荷増倍作用を有する光電変換膜４２０を画素回路４３０の画素電極４０３上に直接積層した画素構造を備えており、画素電極４０３にｎ型浮遊拡散容量４０８が接続されている。また、光電変換膜４２０は、正孔注入阻止層としての酸化ガリウム層４０４、光電変換層兼電荷増倍層としての結晶セレン層４０５、および膜電極としてのＩＴＯ層４０６を、この順に直接積層してなる構造とされている。
画素回路４３０はｐ型基板４０１上にｎ型ＭＯＳトランジスタ部４０２を形成することで構成されている。なお、画素電極４０３はｎ型浮遊拡散容量４０８と電気的に接続されている。また、ｐ型基板４０１と画素電極４０３の間には絶縁層４０９が設けられている。
下記非特許文献１に開示された技術は、本願の図１５に示すように、電荷増倍作用を有する光電変換膜４２０を画素回路４３０の画素電極４０３上に直接積層した画素構造を備えており、画素電極４０３にｎ型浮遊拡散容量４０８が接続されている。また、光電変換膜４２０は、正孔注入阻止層としての酸化ガリウム層４０４、光電変換層兼電荷増倍層としての結晶セレン層４０５、および膜電極としてのＩＴＯ層４０６を、この順に直接積層してなる構造とされている。
画素回路４３０はｐ型基板４０１上にｎ型ＭＯＳトランジスタ部４０２を形成することで構成されている。なお、画素電極４０３はｎ型浮遊拡散容量４０８と電気的に接続されている。また、ｐ型基板４０１と画素電極４０３の間には絶縁層４０９が設けられている。
【0004】
図１６は、図１５中、Ａ－Ａ′線の断面の深さ方向に沿ったバンド構造を示すバンド図である。
すなわち図１６は、上記光電変換層兼電荷増倍層として結晶セレン層４０５を、正孔注入阻止層として酸化ガリウム層４０４を、さらに、シリコン材料からなるｎ型浮遊拡散容量４０８とｐ型基板４０１を、各々用いた場合を例にとって説明している。半導体材料においては伝導帯の下端と価電子帯の上端の電位が表されている。膜電極（ＩＴＯ層）４０６と画素電極４０３については金属の仕事関数が表されている。画素内部の状態を示す相対的な電位図とされている。
すなわち図１６は、上記光電変換層兼電荷増倍層として結晶セレン層４０５を、正孔注入阻止層として酸化ガリウム層４０４を、さらに、シリコン材料からなるｎ型浮遊拡散容量４０８とｐ型基板４０１を、各々用いた場合を例にとって説明している。半導体材料においては伝導帯の下端と価電子帯の上端の電位が表されている。膜電極（ＩＴＯ層）４０６と画素電極４０３については金属の仕事関数が表されている。画素内部の状態を示す相対的な電位図とされている。
【0005】
画素電極４０３とｎ型浮遊拡散容量４０８の電位は３．３Ｖであり、ｎ型浮遊拡散容量４０８をリセットした状態のリセット電圧である。膜電極（ＩＴＯ層）４０６には、画素電極４０３を基準とすると-１３Ｖの電圧が印加された状態とされており、膜内の走行キャリアは電子である。
【0006】
図１７に、膜欠陥がなく、ｎ型浮遊拡散容量４０８が飽和の状態のバンド構造のバンド図を示す。画素電極４０３とｎ型浮遊拡散容量４０８の電位が２．３Ｖの状態とされている。この図１７において、結晶セレン層４０５では、入射光により電子正孔対が発生する。電子が膜内の走行キャリアとして画素電極４０３に向かって走行する。一方、ｎ型浮遊拡散容量４０８と画素電極４０３の電位は、ｎ型浮遊拡散容量４０８に信号の電子が入ると、リセット電圧の３．３Ｖから飽和時の２．３Ｖへ、ｎ型浮遊拡散容量４０８の電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。
【先行技術文献】
【特許文献】
【0007】
【文献】特開２０１３－０７０１８１号公報
【非特許文献】
【0008】
【文献】S. Imura et al., “High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes”, IEEE Transactions on Electron Devices, Vol.63, No.1, pp.86-91, January 2016.
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、上記光電変換膜４２０を画素回路４３０上に直接積層により成膜する場合、異物が混入するなどして膜に欠陥が生じてしまうことが避けられない。
膜欠陥が生じたことで、ｎ型浮遊拡散容量４０８の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図１８に示す。
画素電極４０３とｎ型浮遊拡散容量４０８の電位が０．０Ｖの場合である。この図１８において、入射光により、結晶セレン層４０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）４０６から画素電極４０３に過剰な電子が流れる。
膜欠陥が生じたことで、ｎ型浮遊拡散容量４０８の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図１８に示す。
画素電極４０３とｎ型浮遊拡散容量４０８の電位が０．０Ｖの場合である。この図１８において、入射光により、結晶セレン層４０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）４０６から画素電極４０３に過剰な電子が流れる。
【0010】
ｎ型浮遊拡散容量４０８と画素電極４０３の電位は、過剰な電子が入ると、リセット電圧の３．３Ｖから、電位が０．０Ｖよりさらに小さくなる方向へ変化する。すると、ｎ型浮遊拡散容量４０８の電子が溢れて隣の画素へ流入し、さらに隣の隣の画素へ流入することが繰り返される。このような状態となると、画像としては、元々の欠陥の大きさの例えば数百倍にも広がった大きな丸い白キズが発生する。これにより、膜電極（ＩＴＯ層）４０６とｐ型基板４０１が順バイアス状態となるので、過剰な電子が流れ、膜電圧が降下し、膜電圧を、設定された所望の値まで印加することができなくなる。
【0011】
図１９は、上記従来技術の撮像素子により撮像された、膜電圧－５Ｖ、４Ｋ解像度の暗時の画像を示す。膜電圧の－５Ｖは、ｎ型浮遊拡散容量４０８のリセット電圧を基準とした膜電極４０６の電圧である。画像には、大きな丸い白キズが発生している。膜欠陥は白キズの中央部の、本図では視認できない程度の微小な大きさであるが、上述したように、ｎ型浮遊拡散容量４０８の電子が溢れて、隣の画素、さらにその隣の画素と次々に流入していくことによって、画面上に極めて大きな白キズが出現する。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。
【0012】
本発明は上記事情に鑑みなされたものであり、光電変換膜中に膜欠陥や転位が形成された場合であっても、画面上に大きな白キズが発生するのを防止することができるとともに、膜電圧を設定された所望の値まで印加することができる、光電変換膜積層型の固体撮像素子および撮像装置、ならびに白キズ抑制方法を提供することを目的とするものである。
【課題を解決するための手段】
【0013】
本発明の固体撮像素子は、
画素回路上に光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子において、
該画素回路は、ｎ型基板上にｐ型ＭＯＳトランジスタが形成されるように構成するか、ｎ型基板上またはｐ型基板上にｎウエルが配され、該ｎウエル内にｐ型ＭＯＳトランジスタが形成されるように構成するとともに、該ｐ型ＭＯＳトランジスタの上部に画素電極を配設してなり、
前記光電変換膜は、正孔注入阻止層、光電変換層兼電荷増倍層、および膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極へのリセット電圧に対して負の電圧を印加し、
光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とするものである。
画素回路上に光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子において、
該画素回路は、ｎ型基板上にｐ型ＭＯＳトランジスタが形成されるように構成するか、ｎ型基板上またはｐ型基板上にｎウエルが配され、該ｎウエル内にｐ型ＭＯＳトランジスタが形成されるように構成するとともに、該ｐ型ＭＯＳトランジスタの上部に画素電極を配設してなり、
前記光電変換膜は、正孔注入阻止層、光電変換層兼電荷増倍層、および膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極へのリセット電圧に対して負の電圧を印加し、
光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とするものである。
【0014】
前記光電変換膜として、前記正孔注入阻止層、前記光電変換層兼電荷増倍層、電子注入阻止層、および前記膜電極の各層をこの順に積層されていることが好ましい。
また、前記画素電極と前記正孔注入阻止層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とされていることが好ましい。
また、前記光電変換層兼電荷増倍層として結晶セレンを用いることが可能である。
また、前記正孔注入阻止層として酸化ガリウム、酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウムから選択される材料を用いることが可能である。
また、前記正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層として、単結晶材料を用いることが可能である。
また、前記光電変換層兼電荷増倍層としてｉ型インジウムアルミニウムヒ素を用いることが可能である。
また、前記正孔注入阻止層としてｎ型インジウムアルミニウムヒ素を用いることが可能である。
また、前記正孔注入阻止層としてｎ型インジウムリンを用いることが可能である。
また、前記電子注入阻止層としてｐ型インジウムアルミニウムヒ素を用いることが可能である。
さらに、本発明の撮像装置は、上記いずれかに記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
また、本発明の固体撮像素子の白キズ抑制方法は、
画素回路上に、光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子の白キズ抑制方法において、
前記光電変換膜を製造する際には、正孔注入阻止層、光電変換層兼電荷増倍層、膜電極の各層をこの順に積層する第１の工程を実行し、
該画素回路を製造する際には、ｎ型基板上にｐ型ＭＯＳトランジスタを形成する手法あるいは、ｎ型基板上またはｐ型基板上にｎウエルを設け、該ｎウエル内に該ｐ型ＭＯＳトランジスタを形成する手法を用いて形成するとともに、上部に画素電極を配設する第２の工程を実行し、
前記膜電極には前記画素電極のリセット電圧に対して負の電圧を印加して、光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして前記画素電極方向に移動させ、前記光電変換膜の膜欠陥により膜抵抗が低下することに応じて増加した電子電流を、前記画素回路の浮遊拡散容量に流入させ、該浮遊拡散容量のリセット時よりも電位が小さい飽和時電位に変化させて、膜欠陥により発生した画像上の白キズを、膜欠陥が存在する領域の範囲に限定する第３の工程を実行する、
ことを特徴とするものである。
また、前記画素電極と前記正孔注入阻止層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とすることが好ましい。
さらに、前記光電変換層兼電荷増倍層を結晶セレンにより形成することが可能である。
また、前記画素電極と前記正孔注入阻止層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とされていることが好ましい。
また、前記光電変換層兼電荷増倍層として結晶セレンを用いることが可能である。
また、前記正孔注入阻止層として酸化ガリウム、酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウムから選択される材料を用いることが可能である。
また、前記正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層として、単結晶材料を用いることが可能である。
また、前記光電変換層兼電荷増倍層としてｉ型インジウムアルミニウムヒ素を用いることが可能である。
また、前記正孔注入阻止層としてｎ型インジウムアルミニウムヒ素を用いることが可能である。
また、前記正孔注入阻止層としてｎ型インジウムリンを用いることが可能である。
また、前記電子注入阻止層としてｐ型インジウムアルミニウムヒ素を用いることが可能である。
さらに、本発明の撮像装置は、上記いずれかに記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
また、本発明の固体撮像素子の白キズ抑制方法は、
画素回路上に、光電変換膜を積層するタイプであって、該光電変換膜には、画面上に白キズを発生させ得る欠陥が生じているＣＭＯＳ型固体撮像素子の白キズ抑制方法において、
前記光電変換膜を製造する際には、正孔注入阻止層、光電変換層兼電荷増倍層、膜電極の各層をこの順に積層する第１の工程を実行し、
該画素回路を製造する際には、ｎ型基板上にｐ型ＭＯＳトランジスタを形成する手法あるいは、ｎ型基板上またはｐ型基板上にｎウエルを設け、該ｎウエル内に該ｐ型ＭＯＳトランジスタを形成する手法を用いて形成するとともに、上部に画素電極を配設する第２の工程を実行し、
前記膜電極には前記画素電極のリセット電圧に対して負の電圧を印加して、光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして前記画素電極方向に移動させ、前記光電変換膜の膜欠陥により膜抵抗が低下することに応じて増加した電子電流を、前記画素回路の浮遊拡散容量に流入させ、該浮遊拡散容量のリセット時よりも電位が小さい飽和時電位に変化させて、膜欠陥により発生した画像上の白キズを、膜欠陥が存在する領域の範囲に限定する第３の工程を実行する、
ことを特徴とするものである。
また、前記画素電極と前記正孔注入阻止層の接合は、金属と半導体の接合により整流作用を示すショットキー接合とすることが好ましい。
さらに、前記光電変換層兼電荷増倍層を結晶セレンにより形成することが可能である。
【発明の効果】
【0015】
本発明の固体撮像素子および撮像装置、ならびに白キズ抑制方法においては、画素回路を、ｎ型基板上にｐ型ＭＯＳトランジスタが形成されるように構成するか、ｎ型基板上またはｐ型基板上にｎウエルが配され、該ｎウエル内にｐ型ＭＯＳトランジスタが形成されるように構成し、光電変換膜は、正孔注入阻止層、光電変換層兼電荷増倍層、および膜電極をこの順に積層し、膜電極には画素電極へのリセット電圧に対して負の電圧を印加し、電子をキャリアとして用いるように構成している。
【0016】
このような構成においても、光電変換膜内に膜欠陥が生じていると、膜抵抗が低下し、膜電極からｐ型浮遊拡散容量に電子が流れることになる。しかしながら、ｐ型浮遊拡散容量と画素電極においては、電子が入ると電位が小さくなり、ｎ型ウエルとの電位差が増加するのでｐ型ＭＯＳトランジスタの多数キャリアである正孔があふれて隣の画素へ流入する虞はない。これにより膜欠陥の影響が周囲にまで及んで、画面上に大きな白キズが形成される状態を阻止することができる。
また、ｐ型浮遊拡散容量とｎ型ウエルが逆バイアス状態となることにより、過剰な電流は流れず、膜電圧を、設定された所望の電圧まで印加することができる。
また、ｐ型浮遊拡散容量とｎ型ウエルが逆バイアス状態となることにより、過剰な電流は流れず、膜電圧を、設定された所望の電圧まで印加することができる。
【図面の簡単な説明】
【0017】
【図1】本発明の第１実施形態（第２実施形態についても同様）に係る固体撮像素子の構成を模式的に示す図である。
【図2】第１実施形態（第２実施形態についても同様）に係る膜積層タイプでｐ型ＭＯＳ３トランジスタ画素回路の等価回路を示す回路図である。
【図3】ゲート電圧が閾値より大と小の場合のｎ型ＭＯＳトランジスタ（ｎＭＯＳ）とｐ型ＭＯＳトランジスタ（ｐＭＯＳ）のオンおよびオフの状態を示す図である。
【図4】第１実施形態（第２実施形態についても同様）に係る固体撮像素子において、信号読出しを行った場合における画素回路のｐ型ＭＯＳトランジスタとＡＤＣサンプリングのオンとオフの状態を示すタイムチャートである。
【図5】本発明の第１実施形態に係る固体撮像素子の画素部の断面模式図である。
【図10】本発明の第２実施形態に係る固体撮像素子の構成を模式的に示す図である。
【図15】従来の固体撮像素子の画素部の断面模式図であって、画素回路をｐ基板上にｎ型ＭＯＳトランジスタを形成することにより構成し、膜のキャリアを電子とした図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施形態（第１実施形態および第２実施形態）に係る固体撮像素子について、図面を参照しながら説明する。
（第１実施形態）
図１は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型ＣＭＯＳ撮像素子のシステム構成図である。光電変換膜積層型ＣＭＯＳ撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、制御回路（タイミング制御回路１０７、リセット信号制御回路１１１）、水平走査回路１０８、垂直走査回路１０９およびマルチプレクサ回路１１０から構成されている。なお、列並列信号処理回路１０５は、アナログデジタル変換回路（ＡＤＣ）を含む構成となっている。
（第１実施形態）
図１は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型ＣＭＯＳ撮像素子のシステム構成図である。光電変換膜積層型ＣＭＯＳ撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、制御回路（タイミング制御回路１０７、リセット信号制御回路１１１）、水平走査回路１０８、垂直走査回路１０９およびマルチプレクサ回路１１０から構成されている。なお、列並列信号処理回路１０５は、アナログデジタル変換回路（ＡＤＣ）を含む構成となっている。
【0019】
ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にしつつ、単位画素１列あたり１個の列並列信号処理回路を配置することができるという理由からである。
【0020】
なお、本発明の第１実施形態に係る撮像装置は、例えば図１に示す固体撮像素子を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。
【0021】
図２は、第１実施形態に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。図２に示す本実施形態に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２１１から信号電荷を読み出す画素回路が、ｐ型浮遊拡散容量（ＦＤ）２１３、ｐ型リセットトランジスタ（ＲＴ）２１４、ｐ型ソースフォロアアンプトランジスタ（ＳＦ）２１５、ｐ型選択トランジスタ（ＳＬ）２１６、画素出力（ＯＵＴ）２１７、電源（ＶＤＤ）２２２から構成された、ｐ型ＭＯＳ３トランジスタの単位画素１０２の回路構成とされている。
【0022】
図２に示すように、光電変換膜（ＰＬ）２１１は、下部電極がビア（ＶＩＡ）２２７を通してｐ型浮遊拡散容量（ＦＤ）２１３に接続される。ｐ型浮遊拡散容量（ＦＤ）２１３をリセットするｐ型リセットトランジスタ（ＲＴ）２１４がｐ型浮遊拡散容量（ＦＤ）２１３と電源（ＶＤＤ）２２２との間に接続される。ｐ型浮遊拡散容量（ＦＤ）２１３はｐ型ソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ｐ型ソースフォロアアンプトランジスタ（ＳＦ）２１５とｐ型選択トランジスタ（ＳＬ）２１６が電源（ＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。
【0023】
ｐ型リセットトランジスタ（ＲＴ）２１４の電源（ＶＤＤ）２２２とｐ型ソースフォロアアンプトランジスタ（ＳＦ）２１５の電源（ＶＤＤ）２２２は、別系統であってもよい。
なお、図２はｐ型ＭＯＳ３トランジスタの画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。
なお、図２はｐ型ＭＯＳ３トランジスタの画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。
【0024】
図３に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのゲート電圧が閾値より大および小の場合における、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのオンおよびオフの各状態について示す。なお、ゲート電圧が閾値より小とは、閾値が負の場合を含む。
【0025】
図４に、本実施形態に係る単位画素１０２の画素回路におけるｐ型ＭＯＳトランジスタがオン、オフいずれであるかのタイムチャートを示す。具体的には、ｐ型選択トランジスタ（ＳＬ）２１６、ｐ型浮遊拡散容量リセットトランジスタ（ＲＴ）２１４のオンとオフのタイムチャートを示す。
また、これらのラベルの後の（１）、（２）、（ｎ）等の符号は、図１における画素アレイ１０１の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路（ＡＤＣ）のサンプリングタイミングのタイムチャートを示すものである。
また、これらのラベルの後の（１）、（２）、（ｎ）等の符号は、図１における画素アレイ１０１の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路（ＡＤＣ）のサンプリングタイミングのタイムチャートを示すものである。
【0026】
図４における（ａ）のタイミングは、電荷蓄積時であることを示すものである。光電変換膜（ＰＬ）２１１の上部電極（膜電極）に、リセット電圧（ＶＤＤ）２２２を基準として負電圧を加えており、光電変換膜（ＰＬ）２１１で信号電荷の電子が発生し、光電変換膜（ＰＬ）２１１からＶＩＡ２２７を経てｐ型浮遊拡散容量（ＦＤ）２１３に信号電荷が移動し、ｐ型浮遊拡散容量（ＦＤ）２１３で信号電荷が蓄積される。
（ｂ）のタイミングでは、ｐ型選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、ｐ型浮遊拡散容量（ＦＤ）２１３に蓄積された信号電荷が読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｃ）のタイミングでは、ｐ型リセットトランジスタ（ＲＴ）２１４がオンになり、ｐ型浮遊拡散容量（ＦＤ）２１３がリセット電圧（ＶＤＤ）２２２の値にリセットされる。
（ｄ）のタイミングでは、ｐ型リセットトランジスタ（ＲＴ）２１４がオフになる。また、ｐ型浮遊拡散容量（ＦＤ）２１３に混入したリセットノイズが読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｂ）のタイミングでは、ｐ型選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、ｐ型浮遊拡散容量（ＦＤ）２１３に蓄積された信号電荷が読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｃ）のタイミングでは、ｐ型リセットトランジスタ（ＲＴ）２１４がオンになり、ｐ型浮遊拡散容量（ＦＤ）２１３がリセット電圧（ＶＤＤ）２２２の値にリセットされる。
（ｄ）のタイミングでは、ｐ型リセットトランジスタ（ＲＴ）２１４がオフになる。また、ｐ型浮遊拡散容量（ＦＤ）２１３に混入したリセットノイズが読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
【0027】
図４においてＭ－１フレームの１行目の単位画素１０２のリセット後、リセットノイズの値が読み出される。Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。その後、単位画素１０２が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ－１フレーム１行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる（特開２０１５－１６７３４３号公報を参照）。
【0028】
図５に、第１実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路３０上に光電変換膜２０を積層してなる。光電変換膜２０は、正孔注入阻止層としてのｎ型の酸化ガリウム層（厚みは例えば２０ｎｍ）４、光電変換層兼電荷増倍層としてのｐ型の結晶セレン層（ｃ-Ｓｅ（厚みは例えば３００ｎｍ））５、および膜電極としてのＩＴＯ層（厚みは例えば３０ｎｍ）６が、この順に積層された構造とされている。
また、画素回路３０は、ｎ型基板上にｐ型ＭＯＳトランジスタ部２を形成すること、または、ｐ型基板上またはｎ型基板上に配された、ｎ型ウエル１内にｐ型ＭＯＳトランジスタ部２を形成することで構成される。なお、陽極である画素電極３はｐ型浮遊拡散容量８と電気的に接続されている。また、ｎ型ウエル１と画素電極３の間には絶縁層９が設けられている。
また、画素回路３０は、ｎ型基板上にｐ型ＭＯＳトランジスタ部２を形成すること、または、ｐ型基板上またはｎ型基板上に配された、ｎ型ウエル１内にｐ型ＭＯＳトランジスタ部２を形成することで構成される。なお、陽極である画素電極３はｐ型浮遊拡散容量８と電気的に接続されている。また、ｎ型ウエル１と画素電極３の間には絶縁層９が設けられている。
【0029】
図６に、図５のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示す図を示す。
図６のバンド図は画素内部の状態を示す相対的な電位図であり、結晶セレン層５、酸化ガリウム層４、およびｐ型浮遊拡散容量８とｎ型ウエル１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）６と画素電極３については金属の仕事関数が表されている。
また、画素電極３とｐ型浮遊拡散容量８の電位は３．３Ｖであり、ｐ型浮遊拡散容量８をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）６においては、画素電極３のリセット電圧を基準として－１３Ｖが印加されており、膜内の走行キャリアは電子となっている。
図６のバンド図は画素内部の状態を示す相対的な電位図であり、結晶セレン層５、酸化ガリウム層４、およびｐ型浮遊拡散容量８とｎ型ウエル１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）６と画素電極３については金属の仕事関数が表されている。
また、画素電極３とｐ型浮遊拡散容量８の電位は３．３Ｖであり、ｐ型浮遊拡散容量８をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）６においては、画素電極３のリセット電圧を基準として－１３Ｖが印加されており、膜内の走行キャリアは電子となっている。
【0030】
また、図７は、図５のＡ－Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。ここで、画素電極３とｐ型浮遊拡散容量８の電位は、上記ｐ型浮遊拡散容量８のリセット時よりも１．０Ｖだけ小さくなって、２．３Ｖの状態である。
すなわち、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、電子が膜内の走行キャリアとして画素電極３方向に走行する。画素電極３方向に走行している電子がｐ型浮遊拡散容量８に入ると、リセット電圧である３．３Ｖから飽和時電位の２．３Ｖへ、電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。
すなわち、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、電子が膜内の走行キャリアとして画素電極３方向に走行する。画素電極３方向に走行している電子がｐ型浮遊拡散容量８に入ると、リセット電圧である３．３Ｖから飽和時電位の２．３Ｖへ、電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。
【0031】
図８は、図５のＡ－Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が小さくなった時の状態を示すものである。
このとき、画素電極３方向に走行している電子がさらに増加してｐ型浮遊拡散容量８に流入する。画素電極３とｐ型浮遊拡散容量８の電位は０．３Ｖの状態である。
このとき、画素電極３方向に走行している電子がさらに増加してｐ型浮遊拡散容量８に流入する。画素電極３とｐ型浮遊拡散容量８の電位は０．３Ｖの状態である。
【0032】
すなわち、前述したように、本実施形態の場合、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生すると、電子が膜内の走行キャリアとして画素電極３方向に走行する。
【0033】
この状態において、光電変換膜２０に膜欠陥が存在していると、膜抵抗が低下し、電子の流れ（電流量）が大きくなる。そして、多量の電子がｐ型浮遊拡散容量８に流入することにより、リセット電圧の３．３Ｖから、電位がさらに小さくなる方向に変化する。この図の場合、電位は０．３Ｖである。これは、ｎ型ウエル１とｐ型浮遊拡散容量８の電位差が増加する方向に変化することになるので、ｐ型浮遊拡散容量８の正孔が図８右方の、エネルギーバンドの正孔における山を越えて隣の画素へ溢れるような状態となることはない。
これにより、膜欠陥による画像の白キズは膜欠陥がある場所にだけ限定的に小さく発生し、画面上に、従来技術において問題となっていた大きな丸い白キズが発生することはない。
これにより、膜欠陥による画像の白キズは膜欠陥がある場所にだけ限定的に小さく発生し、画面上に、従来技術において問題となっていた大きな丸い白キズが発生することはない。
【0034】
また、ｐ型浮遊拡散容量８とｎ型ウエル１間が逆バイアス状態となるので、過剰な電流は流れず、膜電圧が大幅に降下することはないので、膜電圧を、設定された所望の電圧まで印加することができる。
なお、図８のｐ型浮遊拡散容量８においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、電子が画素電極３のフェルミ準位からシリコンの伝導帯に移動することは阻止される。
なお、図８のｐ型浮遊拡散容量８においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、電子が画素電極３のフェルミ準位からシリコンの伝導帯に移動することは阻止される。
【0035】
図９は、本実施形態の固体撮像素子により得られた画像であって、膜電圧が－５Ｖで、４Ｋ解像度の暗時の画像を示す。膜電圧の－５Ｖは、ｐ型浮遊拡散容量８のリセット電圧を基準とした膜電極６の電圧である。
この図９によれば、従来技術において問題となっていた、図１９に示すような、大きな丸い白キズは発生していない。膜欠陥による白キズは発生しているが、極めて限定的であるため目立たない。
この図９によれば、従来技術において問題となっていた、図１９に示すような、大きな丸い白キズは発生していない。膜欠陥による白キズは発生しているが、極めて限定的であるため目立たない。
【0036】
電荷増倍作用を有する光電変換膜２０を画素回路３０上に成膜する場合、異物が混入する等して膜に欠陥が生じてしまう現象は、現在の膜製造技術においては避けることが難しいことは、膜内の走行キャリアが電子、正孔のいずれであっても同様である。しかし、本実施形態の固体撮像素子のように構成することで、信号の電子がｐ型浮遊拡散容量８に入ったときに、リセット電圧から、電位がさらに小さくなる方向へ変化するようにすることで、大きな丸い白キズを発生させないようにすることができ、膜欠陥による白キズは発生していても、画面上で目立たないようにすることができる。
さらに、本実施形態の固体撮像素子においては、シリコンの画素回路３０上において、膜電極６に電荷増倍現象を起こす効果が得られるために必要な電圧を正常に印加することができる。
さらに、本実施形態の固体撮像素子においては、シリコンの画素回路３０上において、膜電極６に電荷増倍現象を起こす効果が得られるために必要な電圧を正常に印加することができる。
【0037】
上記第１実施形態の態様に替えて、その他の種々の態様のものを採用し得る。例えば、上記第１実施形態のものにおいては、画素回路は、ｎ型ウエル１にｐ型ＭＯＳトランジスタを形成することにより構成しているが、このｎ型ウエル１は、ｎ型基板またはｐ型基板のいずれに形成されていてもよい。さらに、第１実施形態の上記態様に替えて、ｎ型基板上にｐ型ＭＯＳトランジスタを形成することにより構成してもよい。
【0038】
また、結晶セレン層５とＩＴＯ膜電極６の間に、電子注入阻止層を挿入した構成にしてもよい。
また、上記実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば正孔注入阻止層の材料として酸化ガリウムを用いているが、これに替えて酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムあるいは酸化インジウム等の材料を用いることが可能である。
また、結晶セレン層５とＩＴＯ膜電極６の間に、電子注入阻止層として酸化ニッケル、酸化銅（Ｃｕ２Ｏ）のいずれかを用いることが可能である。
また、上記実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば正孔注入阻止層の材料として酸化ガリウムを用いているが、これに替えて酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムあるいは酸化インジウム等の材料を用いることが可能である。
また、結晶セレン層５とＩＴＯ膜電極６の間に、電子注入阻止層として酸化ニッケル、酸化銅（Ｃｕ２Ｏ）のいずれかを用いることが可能である。
【0039】
なお、上記第１実施形態において、光電変換膜２０を画素回路３０上に積層するとは、積層構造に構成される、ことを意味し、製造工程として、真空ポンプで高真空または低真空に真空引きした容器内で、材料をスパッタリング法や蒸着法により成膜することで光電変換膜を形成することができることに加えて、光電変換膜２０を別の支持基板上に形成しておいて、その後、光電変換膜２０を画素回路３０上に接合することにより形成される場合も含まれる。
【0040】
（第２実施形態）
次に、本発明の第２実施形態について説明する。
なお、この第２実施形態は、上記第１実施形態と類似の構成、作用効果を有するほか、第２実施形態特有の構成および作用効果をも有しているので、本来は、第２実施形態の説明において、上記第１実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第１実施形態と重複する部分についても敢えて省略しないで説明する場合がある。
次に、本発明の第２実施形態について説明する。
なお、この第２実施形態は、上記第１実施形態と類似の構成、作用効果を有するほか、第２実施形態特有の構成および作用効果をも有しているので、本来は、第２実施形態の説明において、上記第１実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第１実施形態と重複する部分についても敢えて省略しないで説明する場合がある。
【0041】
インジウムアルミニウムヒ素を材料としたアバランシェ増倍時の過剰雑音について、以下の参考文献には下記のような内容の報告がなされている。
<参考文献> L. J. J. Tan et al.,“Avalanche Noise Characteristics in Submicron InP Diodes”, IEEE Journal of Quantum Electronics, Vol.44, No.4, pp.378-382, 2008.
<報告内容>
インジウムアルミニウムヒ素では、電子のイオン化率αのほうが正孔のイオン化率βより高く、イオン化率比ｋ＝β／αは０．１５から０．２５である。過剰雑音係数Ｆは、増倍率Ｍとイオン化率比ｋを用いて、Ｆ＝Ｍｋ＋（１－ｋ）（２－１／Ｍ）で表され、イオン化率比ｋが小さいほど、過剰雑音係数Ｆは小さくなる。インジウムアルミニウムヒ素は走行キャリアを電子とすることで過剰雑音係数が小さいので、光通信用アバランシェフォトダイオードとして用いられることが知られている。したがって、インジウムアルミニウムヒ素を固体撮像素子の光電変換層兼電荷増倍層に使用することができれば、Ｓ／Ｎの良い増倍が得られるので、好適である。
<参考文献> L. J. J. Tan et al.,“Avalanche Noise Characteristics in Submicron InP Diodes”, IEEE Journal of Quantum Electronics, Vol.44, No.4, pp.378-382, 2008.
<報告内容>
インジウムアルミニウムヒ素では、電子のイオン化率αのほうが正孔のイオン化率βより高く、イオン化率比ｋ＝β／αは０．１５から０．２５である。過剰雑音係数Ｆは、増倍率Ｍとイオン化率比ｋを用いて、Ｆ＝Ｍｋ＋（１－ｋ）（２－１／Ｍ）で表され、イオン化率比ｋが小さいほど、過剰雑音係数Ｆは小さくなる。インジウムアルミニウムヒ素は走行キャリアを電子とすることで過剰雑音係数が小さいので、光通信用アバランシェフォトダイオードとして用いられることが知られている。したがって、インジウムアルミニウムヒ素を固体撮像素子の光電変換層兼電荷増倍層に使用することができれば、Ｓ／Ｎの良い増倍が得られるので、好適である。
【0042】
しかしながら、非特許文献１に記載された従来技術では、上記光電変換膜を画素回路上に直接積層することにより成膜する場合、異物が混入するなどして膜に欠陥が生じてしまうことが避けられない。
膜欠陥が生じたことで、ｎ型浮遊拡散容量４０８の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図１８に示す。
画素電極４０３とｎ型浮遊拡散容量４０８の電位が０．０Ｖの場合である。この図１８において、入射光により、結晶セレン層４０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）４０６から画素電極４０３に過剰な電子が流れる。
膜欠陥が生じたことで、ｎ型浮遊拡散容量４０８の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図１８に示す。
画素電極４０３とｎ型浮遊拡散容量４０８の電位が０．０Ｖの場合である。この図１８において、入射光により、結晶セレン層４０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）４０６から画素電極４０３に過剰な電子が流れる。
【0043】
ｎ型浮遊拡散容量４０８と画素電極４０３の電位は、過剰な電子が入ると、リセット電圧の３．３Ｖから、電位が０．０Ｖよりさらに小さくなる方向へ変化する。すると、ｎ型浮遊拡散容量４０８の電子が溢れて隣の画素へ流入し、さらに隣の隣の画素へ流入することが繰り返される。このような状態となると、画像としては、元々の欠陥の大きさの例えば数百倍にも広がった大きな丸い白キズが発生する。これにより、膜電極（ＩＴＯ層）４０６とｐ型基板４０１が順バイアス状態となるので、過剰な電子が流れ、膜電圧が降下し、膜電圧を、設定された所望の値まで印加することができなくなる。
【0044】
図１９は、上記従来技術の撮像素子により撮像された、膜電圧－５Ｖ、４Ｋ解像度の暗時の画像を示す。膜電圧の－５Ｖは、ｎ型浮遊拡散容量４０８のリセット電圧を基準とした膜電極４０６の電圧である。画像には、大きな丸い白キズが発生している。膜欠陥は白キズの中央部の、本図では視認できない程度の微小な大きさであるが、上述したように、ｎ型浮遊拡散容量４０８の電子が溢れて、隣の画素、さらにその隣の画素と次々に流入していくことによって、画面上に極めて大きな白キズが出現する。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。
なお、光電変換膜中に転位が形成された場合にも、膜欠陥が形成された場合と同様の理由から画面上に極めて大きな白キズが出現する。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。
なお、光電変換膜中に転位が形成された場合にも、膜欠陥が形成された場合と同様の理由から画面上に極めて大きな白キズが出現する。
【0045】
そこで、本実施形態の固体撮像素子および撮像装置、ならびに白キズ抑制方法においては、光電変換膜中に膜欠陥や転位が形成された場合であっても、画面上に大きな白キズが発生するのを防止することができるとともに、膜電圧を、設定された所望の値まで印加することができ、電荷増倍時のＳ／Ｎを向上させることができる、ように構成されている。
【0046】
図１０に、第２実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路３３０上に光電変換膜３２０を接合してなる。光電変換膜３２０は、正孔注入阻止層としてのｎ型インジウムアルミニウムヒ素層（n-InAlAs層（厚みは例えば２０ｎｍ））３０４、光電変換層兼電荷増倍層としてのi型インジウムアルミニウムヒ素層（i-InAlAs層（厚みは例えば３００ｎｍ））３０５、電子注入阻止層としてのｐ型インジウムアルミニウムヒ素層（p-InAlAs層（厚みは例えば２０ｎｍ））３０７、および膜電極としてのＩＴＯ層（厚みは例えば３０ｎｍ）３０６が、この順に積層された構造とされている。
【0047】
上記ｎ型インジウムアルミニウムヒ素層３０４のｎ型不純物濃度としては、例えば１×１０１７／ｃｍ３以下であることが好ましい。上記ｉ型インジウムアルミニウムヒ素層３０５のｉ型不純物濃度としては、例えば１×１０１６／ｃｍ３以下であることが好ましい。また、上記ｐ型インジウムアルミニウムヒ素層３０７のｐ型不純物濃度としては、例えば１×１０１６／ｃｍ３以上であることが好ましい。
【0048】
また、画素回路３３０は、ｐ型基板上またはｎ型基板上にｎ型ウエル３０１を形成し、このｎ型ウエル３０１内にｐ型ＭＯＳトランジスタ部３０２を形成することで構成される。なお、陽極である画素電極３０３はｐ型浮遊拡散容量３０８と電気的に接続されている。また、ｎ型ウエル３０１と画素電極３０３の間には絶縁層３０９が設けられている。
【0049】
図１１は、図１０のＡ－Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。
図１１のバンド図は画素内部の状態を示す相対的な電位図であり、ｐ型インジウムアルミニウムヒ素層３０７、ｉ型インジウムアルミニウムヒ素層３０５、ｎ型インジウムアルミニウムヒ素層３０４、およびｐ型浮遊拡散容量３０８とｎ型ウエル３０１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）３０６と画素電極３０３については金属の仕事関数が表されている。
図１１のバンド図は画素内部の状態を示す相対的な電位図であり、ｐ型インジウムアルミニウムヒ素層３０７、ｉ型インジウムアルミニウムヒ素層３０５、ｎ型インジウムアルミニウムヒ素層３０４、およびｐ型浮遊拡散容量３０８とｎ型ウエル３０１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）３０６と画素電極３０３については金属の仕事関数が表されている。
【0050】
また、画素電極３０３とｐ型浮遊拡散容量３０８の電位は３．３Ｖであり、ｐ型浮遊拡散容量３０８をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）３０６においては画素電極３０３のリセット電圧を基準として－１３Ｖが印加されており、膜内の走行キャリアは電子となっている。
【0051】
図１２は、図１０のＡ－Ａ′線断面におけるバンド図であって、膜欠陥や転位がなく飽和時の状態を示す図である。ここで、画素電極３０３とｐ型浮遊拡散容量３０８の電位は、上記ｐ型浮遊拡散容量３０８のリセット時よりも１．０Ｖだけ小さくなって、２．３Ｖの状態である。
すなわち、電子注入阻止層としてのｐ型インジウムアルミニウムヒ素層３０７および光電変換層兼電荷増倍層としてのｉ型インジウムアルミニウムヒ素層３０５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、電子が膜内の走行キャリアとして画素電極３０３方向に走行する。画素電極３０３方向に走行している電子がｐ型浮遊拡散容量３０８に入ると、リセット電圧である３．３Ｖから飽和時電位の２．３Ｖへ、電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。
すなわち、電子注入阻止層としてのｐ型インジウムアルミニウムヒ素層３０７および光電変換層兼電荷増倍層としてのｉ型インジウムアルミニウムヒ素層３０５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、電子が膜内の走行キャリアとして画素電極３０３方向に走行する。画素電極３０３方向に走行している電子がｐ型浮遊拡散容量３０８に入ると、リセット電圧である３．３Ｖから飽和時電位の２．３Ｖへ、電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。
【0052】
図１３は、図１０のＡ－Ａ′線断面におけるバンド図であって、膜欠陥や転位があるため飽和より電位が小さくなった時の状態を示すものである。
このとき、画素電極３０３とｐ型浮遊拡散容量３０８の電位は０．３Ｖの状態である。
このとき、画素電極３０３とｐ型浮遊拡散容量３０８の電位は０．３Ｖの状態である。
【0053】
すなわち、前述したように、本実施形態の場合、電子注入阻止層としてのｐ型インジウムアルミニウムヒ素層３０７および光電変換層兼電荷増倍層としてのｉ型インジウムアルミニウムヒ素層３０５においては、光入射により電子正孔対が発生すると、電子が膜内の走行キャリアとして画素電極３０３方向に走行する。
【0054】
この状態において、光電変換膜３２０に膜欠陥や転位が存在していると、膜抵抗が低下し、電子電流量が大きくなる。そして、電子がｐ型浮遊拡散容量３０８に入ると、リセット電圧の３．３Ｖから、電位がさらに小さくなる方向へ変化する。これは、ｎ型ウエル３０１とｐ型浮遊拡散容量３０８の電位差が増加する方向に変化することになるので、ｐ型浮遊拡散容量３０８の正孔が図１３右方の、エネルギーバンドの正孔における山を越えて隣の画素へ溢れるような状態となることはない。
これにより、膜欠陥による画像の白キズは膜欠陥や転位がある場所にだけ限定的に小さく発生し、画面上には大きな丸い白キズが発生することはない。
これにより、膜欠陥による画像の白キズは膜欠陥や転位がある場所にだけ限定的に小さく発生し、画面上には大きな丸い白キズが発生することはない。
【0055】
また、ｐ型浮遊拡散容量３０８とｎ型ウエル３０１間が逆バイアス状態となるので、過剰な電流は流れず、膜電圧が大幅に降下することはないので、膜電圧を、設定された所望の電圧まで印加することができる。
なお、図１３のｐ型浮遊拡散容量３０８においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、電子が画素電極のフェルミ準位からシリコンの伝導帯に移動することは阻止される。
なお、図１３のｐ型浮遊拡散容量３０８においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、電子が画素電極のフェルミ準位からシリコンの伝導帯に移動することは阻止される。
【0056】
図１４は、本実施形態の固体撮像素子により得られた画像であって、膜電圧が－５Ｖで、４Ｋ解像度の暗時の画像を示す。膜電圧の－５Ｖは、ｐ型浮遊拡散容量３０８のリセット電圧を基準とした膜電極３０６の電圧である。
この図１４によれば、従来技術において問題となっていた、図１９に示すような、大きな丸い白キズは発生していない。膜欠陥や転位による白キズは発生しているが、極めて限定的であるため目立たない。
この図１４によれば、従来技術において問題となっていた、図１９に示すような、大きな丸い白キズは発生していない。膜欠陥や転位による白キズは発生しているが、極めて限定的であるため目立たない。
【0057】
電荷増倍作用を有する膜３２０を画素回路３３０上に接合する場合に、膜に欠陥や転位が生じてしまう現象を避けることが難しいことは、膜内の走行キャリアが電子、正孔のいずれであっても同様である。しかし、上記第２実施形態の固体撮像素子のように構成することで、信号の電子がｐ型浮遊拡散容量３０８に入ったときに、リセット電圧から、電位がさらに小さくなる方向へ変化するようにすることで、大きな丸い白キズを発生させないようにすることができ、膜欠陥や転位による白キズは発生していても、画面上で目立たないようにすることができる。
【0058】
さらに、本実施形態の固体撮像素子においては、シリコンの画素回路３３０上において、膜電極３０６に電荷増倍現象を起こす効果が得られるために必要な電圧を正常に印加することができる。
【0059】
本実施形態の固体撮像素子および撮像装置、ならびに白キズ抑制方法においては、上述したように、画素回路３３０を、ｐ型基板上またはｎ型基板上にｎウエルを設け、このｎウエル内にｐ型ＭＯＳトランジスタを形成する手法を用いて構成し、光電変換膜３２０は、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層および膜電極３０６をこの順に積層し、膜電極３０６には画素電極３０９のリセット電圧に対して負の電圧を印加し、電子をキャリアとして用いるように構成している。この場合において、光電変換膜３２０は、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の各層をこの順に接合することにより積層することが可能である。
【0060】
本発明の固体撮像素子および撮像装置、ならびに白キズ抑制方法については、上記第２実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、図１０における上記実施形態のものにおいては、画素回路は、ｎウエル３０１にｐ型ＭＯＳトランジスタを形成することにより構成しているが、このｎウエル３０１は、ｎ型基板またはｐ型基板のいずれに形成されていてもよい。さらに、第２実施形態の上記態様に替えて、ｎ型基板上にｐ型ＭＯＳトランジスタを形成することにより構成してもよい。
【0061】
また、本発明の固体撮像素子の光電変換膜は、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の各層をこの順に接合され、および膜電極をこの上方に積層されてなるように構成されているが、これら各層の間に他の層を挿入するようにしてもよい。例えば、独立した、電子輸送層や正孔輸送層を上記層間に別途挿入するようにしてもよい。また、光電変換層と電荷増倍層を２つの層に分離してもよい。また、別の正孔注入阻止層や電子注入阻止層を別途挿入するようにしてもよい。
【0062】
また、上記第２実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の材料としてインジウムアルミニウムヒ素を用いているが、これに替えてゲルマニウム、インジウムガリウムヒ素リン（リン対ヒ素の組成がＸ：１－Ｘにおいて、Ｘが０．６以下）を用いることが可能である。また、一般に電子のイオン化率が正孔のイオン化率より高い材料を用いることが可能である。
また、上記第２実施形態においては、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の材料としてインジウムアルミニウムヒ素を用いているが、正孔注入阻止層としてインジウムリンを用いることが可能である。
また、上記第２実施形態においては、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の材料としてインジウムアルミニウムヒ素を用いているが、正孔注入阻止層としてインジウムリンを用いることが可能である。
【0063】
また、上記第２実施形態において、光電変換膜３２０を画素回路３３０上に接合する、との用語を用いる場合があるが、その場合には、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の各層を別のダミー基板上に形成しておいて、その後、画素回路３３０上に接合することで構造を形成する場合を含むものである。第２実施形態では、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の各層を別の支持基板上に形成しておいて、その後、正孔注入阻止層の上面を画素回路３３０上に接合し、支持基板を除去した後、電子注入阻止層の上に膜電極３０６を直接積層する態様を記載してもよいが、別の支持基板に膜電極３０６を含む光電変換膜３２０を積層したのち、膜電極３０６を含む光電変換膜３２０を画素回路３３０上に接合する手法を用いてもよい。光電変換膜３２０を接合により形成することで、光電変換膜３２０を構成する材料に単結晶材料を用いることができる。
【符号の説明】
【0064】
１、３０１ ｎ型ウエル
２、３０２ ｐ型ＭＯＳトランジスタ部
３、３０３、４０３ 画素電極
４、４０４ 酸化ガリウム層
５、４０５ 結晶セレン層
６、３０６、４０６ ＩＴＯ層（膜電極）
８、３０８ ｐ型浮遊拡散容量
９、３０９、４０９ 絶縁層
２０、３２０、４２０ 光電変換膜
３０、３３０、４３０ 画素回路
１００ 光電変換膜積層型ＣＭＯＳ撮像素子
１０１ 画素アレイ
１０２ 単位画素
１０３ 画素駆動配線
１０４ 垂直信号線
１０５ 列並列信号処理回路
１０６ 出力回路
１０７ タイミング制御回路
１０８ 水平走査回路
１０９ 垂直走査回路
１１０ マルチプレクサ回路
１１１ リセット信号制御回路
２１１ 光電変換膜（ＰＬ）
２１３ ｐ型浮遊拡散容量（ＦＤ）
２１４ ｐ型リセットトランジスタ（ＲＴ）
２１５ ｐ型ソースフォロアアンプトランジスタ（ＳＦ）
２１６ ｐ型選択トランジスタ（ＳＬ）
２１７ 画素出力（ＯＵＴ）
２２２ 電源（ＶＤＤ）
２２７ ビア（ＶＩＡ）
３０４ ｎ型インジウムアルミニウムヒ素層
３０５ ｉ型インジウムアルミニウムヒ素層
３０７ ｐ型インジウムアルミニウムヒ素層
４０１ ｐ型基板
４０２ ｎ型ＭＯＳトランジスタ部
４０８ ｎ型浮遊拡散容量
ＡＤＣ アナログデジタル変換回路
２、３０２ ｐ型ＭＯＳトランジスタ部
３、３０３、４０３ 画素電極
４、４０４ 酸化ガリウム層
５、４０５ 結晶セレン層
６、３０６、４０６ ＩＴＯ層（膜電極）
８、３０８ ｐ型浮遊拡散容量
９、３０９、４０９ 絶縁層
２０、３２０、４２０ 光電変換膜
３０、３３０、４３０ 画素回路
１００ 光電変換膜積層型ＣＭＯＳ撮像素子
１０１ 画素アレイ
１０２ 単位画素
１０３ 画素駆動配線
１０４ 垂直信号線
１０５ 列並列信号処理回路
１０６ 出力回路
１０７ タイミング制御回路
１０８ 水平走査回路
１０９ 垂直走査回路
１１０ マルチプレクサ回路
１１１ リセット信号制御回路
２１１ 光電変換膜（ＰＬ）
２１３ ｐ型浮遊拡散容量（ＦＤ）
２１４ ｐ型リセットトランジスタ（ＲＴ）
２１５ ｐ型ソースフォロアアンプトランジスタ（ＳＦ）
２１６ ｐ型選択トランジスタ（ＳＬ）
２１７ 画素出力（ＯＵＴ）
２２２ 電源（ＶＤＤ）
２２７ ビア（ＶＩＡ）
３０４ ｎ型インジウムアルミニウムヒ素層
３０５ ｉ型インジウムアルミニウムヒ素層
３０７ ｐ型インジウムアルミニウムヒ素層
４０１ ｐ型基板
４０２ ｎ型ＭＯＳトランジスタ部
４０８ ｎ型浮遊拡散容量
ＡＤＣ アナログデジタル変換回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
