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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-30
(45)【発行日】2024-08-07
(54)【発明の名称】固体撮像素子
(51)【国際特許分類】
H04N 25/77 20230101AFI20240731BHJP
H04N 25/78 20230101ALI20240731BHJP
H04N 25/772 20230101ALI20240731BHJP
H01L 27/146 20060101ALI20240731BHJP
H01L 31/107 20060101ALI20240731BHJP
H01L 31/10 20060101ALI20240731BHJP
G01J 1/44 20060101ALI20240731BHJP
G01J 1/42 20060101ALI20240731BHJP
H04N 25/773 20230101ALI20240731BHJP
【ＦＩ】
H04N25/77
H04N25/78
H04N25/772
H01L27/146 E
H01L31/10 B
H01L31/10 G
G01J1/44 P
G01J1/42 H
G01J1/44 F
H04N25/773
【請求項の数】
6
(21)【出願番号】P 2020142028
(22)【出願日】2020-08-25
(65)【公開番号】P2022037743
(43)【公開日】2022-03-09
【審査請求日】2023-07-25
(73)【特許権者】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100161148
【弁理士】
【氏名又は名称】福尾 誠
(72)【発明者】
【氏名】難波 正和
(72)【発明者】
【氏名】後藤 正英
(72)【発明者】
【氏名】為村 成亨
【審査官】門田 宏
(56)【参考文献】
【文献】特開２０２０－０７７９９２（ＪＰ，Ａ）
【文献】特開２０１９－０４７４８６（ＪＰ，Ａ）
【文献】Shigeyuki Imura et al.，Crystalline Selenium-Based Stacked CMOS Image Sensor with in-Pixel Pulse-Generating Operation Suitable for Single-Photon Counting，Proc. IISW(2019)，2019年，R22
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ５／３０ － ５／３３
Ｈ０４Ｎ ２３／１１
Ｈ０４Ｎ ２３／２０ －２３／３０
Ｈ０４Ｎ ２５／００
Ｈ０４Ｎ ２５／２０ －２５／６１
Ｈ０４Ｎ ２５／６１５－２５／７９
Ｈ０１Ｌ ２７／１４ －２７／１４８
Ｈ０１Ｌ ２９／７６
Ｈ１０Ｋ ３９／３２ －３９／３４
(57)【特許請求の範囲】
【請求項1】
光電変換により電荷を生成する光電変換部と、前記光電変換部が受信したフォトンの個数を出力する信号読み出し回路と
を画素ごとに備えた固体撮像素子であって、
前記信号読み出し回路は、
前記光電変換部において生成された電荷を蓄積する蓄積部と、
前記蓄積部に第１の電荷量が蓄積されてから、予め定められた時間を経過した後に、前記蓄積部の電荷をリセットするリセット回路と、
前記蓄積部に第１の電荷量が蓄積されてから前記予め定められた時間が経過する前に、前記蓄積部に第１の電荷量よりも大きな第２の電荷量が蓄積されたことに応じて、パルスを発生し、前記パルスをカウントして当該パルスの数を前記フォトンの個数として出力するアナログ／デジタル変換回路と
を備える固体撮像素子。
【請求項2】
前記信号読み出し回路は、前記蓄積部に蓄積された電荷量に対応する電圧値を発生する電圧発生部を備え、前記リセット回路は、
前記電圧値と第１の閾値電圧とを比較する第１のコンパレータと、
前記第１のコンパレータの出力に接続された遅延回路と、
前記遅延回路により伝達された前記第１のコンパレータの反転信号に応じて、前記蓄積部に蓄積された電荷をリセットするリセット手段と
を備える請求項１に記載の固体撮像素子。
【請求項3】
前記アナログ／デジタル変換回路は、前記電圧値と第２の閾値電圧とを比較する第２のコンパレータと、
前記第２のコンパレータが出力するパルスをカウントするカウンタ回路と
を備える請求項２に記載の固体撮像素子。
【請求項4】
前記遅延回路は、前記光電変換部がフォトンを受信した場合に前記蓄積部に蓄積される電荷が前記第１の電荷量から前記第２の電荷量まで増加するのに要する時間よりも大きな時間だけ、前記第１のコンパレータの反転信号を遅延させる請求項２又は３に記載の固体撮像素子。
【請求項5】
前記光電変換部は、結晶セレン膜を備える請求項１から４のいずれか１項に記載の固体撮像素子。
【請求項6】
前記光電変換部は、アバランシェ電荷増倍をして電荷を生成する請求項１から５のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、固体撮像素子に関する。
【背景技術】
【0002】
近年、撮像デバイスの性能は急速に進歩し、低ノイズ化技術においても、回路の読み出しノイズが既に１電子を下回るような段階にまで進んでいる。更にノイズの低減が進みＳ／Ｎ（Signal/Noise）比が改善できれば、シングルフォトンを検出できるようになり、入射したフォトン数をデジタル的に数えられる究極の感度の撮像デバイスが実現できる。
【0003】
Ｓ／Ｎ比を改善するためには、ノイズ（Ｎ）を低減する以外に信号（Ｓ）を大きくするというアプローチも考えられる。これまでに、膜内でのアバランシェ電荷増倍を利用した信号増幅により撮像デバイスを高感度化し、低照度下でも高画質な撮影が可能なことが実証されている（非特許文献１、２）。効率良く増倍率を高めることで高いＳ／Ｎ比が得られれば、シングルフォトンカウンティングを実現できる可能性がある。
【0004】
また、シングルフォトンカウンティングを実現するためには、複数のフォトンが同時に画素に到達しないよう、撮像デバイスの読み出しの高速化が求められる。近年、読み出し回路の高速化も進められており、８Ｋセンサーのような多画素でも高速撮影を可能にする技術や、読み出し回路を３次元的に積層し、信号を列並列ではなく画素並列で処理することで、画素数に無関係に読み出しを高速化できる技術が報告されている（非特許文献３、特許文献１）。
【0005】
上記、光電変換膜の積層によるアバランシェ増倍を利用した信号増幅と、読み出し回路の高速化を合わせることでフォトンカウンティングの実現を目指すという報告もなされている（非特許文献４）。
【0006】
図１０は、非特許文献４に記載された１画素の信号読み出し回路を示す図である。１画素の信号読み出し回路は、電荷増倍型光電変換膜（増倍膜）９１内で光電変換された電荷を蓄積する浮遊拡散層（ＦＤ）９２、ＦＤ９２をリセットするリセットトランジスタ（ＴRST）９３、コンパレータ（Comp）９４、及び偶数個のインバータチェーン９５から成る画素回路９０と、出力されたパルスをカウントするカウンタ９６とで構成される。ＦＤは、Floating Diffusionの略称である。
【0007】
フォトンが１個増倍膜９１に入射して電荷が１個生成されたとする。その電荷は増倍膜９１内でアバランシェ増倍等により例えば１００倍に増倍され、ＦＤ９２に蓄積される。コンパレータ９４の入力端子９７の電圧ＶFDは当初ＶRSTであるが、ＦＤ９２に蓄積された電荷により入力端子９７の電圧ＶFDは低下する。電荷が蓄積された時のＦＤ９２の電圧ＶFDがコンパレータ９４の閾値ＶTHより小さくなるように、閾値ＶTHは設定される（ＶTH＞ＶFD）。増倍膜９１にフォトンが入射したことに応じて、コンパレータ９４からＨｉｇｈ信号が出力され、インバータチェーン９５を介してカウンタ９６の入力端子９８にパルスが出力されるとともにＴRST９３はＯＮとなり、入力端子９７の電圧ＶFDは再びＶRSTへリセットされる。フォトンが入射する度、この動作が繰り返され、光の強度は時間当たりのパルス数としてカウンタ９６においてカウントされる（図１１Ａ）。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２０１８－１９２７６号公報
【非特許文献】
【0009】
【文献】S. Imura et. al., "High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes," IEEE Trans. Electron Devices, (2016年), vol. 63, no. 1, pp. 86-91
【文献】K．Tanioka et. al, "An Avalanche-Mode Amorphous Selenium Photoconductive Layer for Use as a Camera Tube Target," IEEE Electron Device Lett.， (1987年), vol. 8，no.9, pp. 394-394
【文献】T. Arai et. al, "A 1.1-μm 33-Mpixel 240-fps 3-D-Stacked CMOS Image Sensor With Three-Stage Cyclic-Cyclic-SAR Analog-to-Digital Converters," IEEE Trans. Electron Devices, (2017年), vol. 64, no. 12, pp. 4992-5000
【文献】S. Imura et. al, "Crystalline Selenium-Based Stacked COMS Image Sensor with in-Pixel Pulse-Generating Operation Suitable for Single-Photon Counting," IISW2019, (2019年), R22, pp.214-217
【発明の概要】
【発明が解決しようとする課題】
【0010】
一方、増倍膜９１はフォトンを入射していない場合であっても少なからず暗電流を出力する。増倍膜９１では、その発生する暗電流がフォトン入射に応じて発生する電荷による電流と比べて１／１００以下になるよう対策が取られているが、ＦＤ９２には、このような暗電流の流入により不要な電荷が蓄積する。また、ＦＤ９２自体にも暗電流発生源があり同様に電荷の蓄積が起こる。比較的光量が多く、増倍膜９１からフォトン入射による電荷が頻繁に流入する状態では、暗電流によってのみ入力端子９７の電圧ＶFDがＶTHを超えて低下する前に入力端子９８にパルスが出力され、同時に入力端子９７の電圧ＶFDがリセットされるので問題とはならない（図１１Ａ）。しかし、入射光が少なく到来フォトンの間隔が長くなると、暗電流のみによる蓄積で入力端子９７の電圧ＶFDがＶTHを超えて低下してしまい、暗電流によるパルスが入力端子９８に出力され、偽信号（ノイズ）となる。極端な場合、入射光が全くないときでも、暗電流による電荷の蓄積により、定期的にカウンタ９６の入力端子９８へパルスが出力されてしまう（図１１Ｂ）。そのため、従来の構成においては、極低照度下において、増倍膜で発生する暗電流に起因する電荷蓄積を誤ってフォトンとしてカウントしてしまい、正確なフォトンカウンティングを実現することができなかった。
【0011】
本開示の目的は、極低照度下においても正確なフォトンカウンティングを実現することが可能な撮像技術を提供することを目的とする。
【課題を解決するための手段】
【0012】
本開示の一態様としての固体撮像素子は、光電変換により電荷を生成する光電変換部と、前記光電変換部が受信したフォトンの個数を出力する信号読み出し回路とを画素ごとに備えた固体撮像素子であって、前記信号読み出し回路は、前記光電変換部において生成された電荷を蓄積する蓄積部と、前記蓄積部に第１の電荷量が蓄積されたことに応じて、前記蓄積部の電荷をリセットするリセット回路と、前記蓄積部に第１の電荷量よりも大きな第２の電荷量が蓄積されたことに応じて、パルスを発生し、前記パルスをカウントして当該パルスの数を前記フォトンの個数として出力するアナログ／デジタル変換回路とを備える。
【0013】
一実施形態として、前記リセット回路は、前記蓄積部に第１の電荷量が蓄積されてから、予め定められた時間を経過した後に、前記蓄積部の電荷をリセットする。
【0014】
一実施形態として、前記信号読み出し回路は、前記蓄積部に蓄積された電荷量に対応する電圧値を発生する電圧発生部を備え、前記リセット回路は、前記電圧値と第１の閾値電圧とを比較する第１のコンパレータと、前記第１のコンパレータの出力に接続された遅延回路と、前記遅延回路により伝達された前記第１のコンパレータの反転信号に応じて、前記蓄積部に蓄積された電荷をリセットするリセット手段とを備える。
【0015】
一実施形態として、前記アナログ／デジタル変換回路は、前記電圧値と第２の閾値電圧とを比較する第２のコンパレータと、前記第２のコンパレータが出力するパルスをカウントするカウンタ回路とを備える。
【0016】
一実施形態として、前記遅延回路は、前記光電変換部がフォトンを受信した場合に前記蓄積部に蓄積される電荷が前記第１の電荷量から前記第２の電荷量まで増加するのに要する時間よりも大きな時間だけ、前記第１のコンパレータの反転信号を遅延させる。
【0017】
一実施形態として、前記光電変換部は、結晶セレン膜を備える。
【0018】
一実施形態として、前記光電変換部は、アバランシェ電荷増倍をして電荷を生成する。
【発明の効果】
【0019】
本開示によれば、暗電流に起因する電荷蓄積を誤ってフォトンとしてカウントすることが防止され、極低照度下においても正確なフォトンカウンティングを実現することができる。
【図面の簡単な説明】
【0020】
【図1】本開示の一実施形態に係る固体撮像素子の画素アレイの例を示す図である。
【図2】本開示の一実施形態に係る固体撮像素子の一画素の構成例を示す図である。
【図3】本開示の一実施形態に係る固体撮像素子の光電変換部の例を示す図である。
【図4A】パルス発生の例を示すタイミングチャートである。
【図4B】パルス発生の例を示すタイミングチャートである。
【図4C】パルス発生の例を示すタイミングチャートである。
【図5A】フォトンの入射によるフローティングディフュージョンの電圧の変化を示すタイミングチャートである。
【図5B】フォトンの入射によるフローティングディフュージョンの電圧の変化を示すタイミングチャートである。
【図6】フォトンの入射によるフローティングディフュージョンの電圧の変化を示すタイミングチャートである。
【図7】フォトンの入射によるフローティングディフュージョンの電圧の変化を示すタイミングチャートである。
【図8】暗電流の流入によるフローティングディフュージョンの電圧の変化を示すタイミングチャートである。
【図9】フォトンの入射によるフローティングディフュージョンの電圧の変化を示すタイミングチャートである。
【図10】従来の固体撮像素子の一画素の構成例を示す図である。
【発明を実施するための形態】
【0021】
以下、本開示の一実施形態について、図面を参照して説明する。各図面中、同一又は相当する部分には、同一符号を付している。本実施形態の説明において、同一又は相当する部分については、説明を適宜省略又は簡略化する。
【0022】
（画素アレイ）
図１は、本開示の一実施形態に係る固体撮像素子１００の画素アレイの例を示す図である。図１は、画素を複数有する固体撮像素子１００を平面視した図であり、光電変換部（増倍膜）２と、画素回路１２０及びカウンタ６０とが積層形成されている。画素アレイの周囲に行及び列走査のための垂直シフトレジスタ７０及び水平シフトレジスタ８０が配置されており、１フレーム期間終了後にＸＹアドレス方式で各画素のカウンタ６０の値が読み出される。垂直シフトレジスタ７０の行選択線７１はカウンタ６０を選択しており、信号読み出し線８１からはカウンタ６０の信号が出力される。全画素のカウンタ値が出力された後、全画素のカウンタ値はリセットされて、次のフレームのパルスカウントが開始される。
図１は、本開示の一実施形態に係る固体撮像素子１００の画素アレイの例を示す図である。図１は、画素を複数有する固体撮像素子１００を平面視した図であり、光電変換部（増倍膜）２と、画素回路１２０及びカウンタ６０とが積層形成されている。画素アレイの周囲に行及び列走査のための垂直シフトレジスタ７０及び水平シフトレジスタ８０が配置されており、１フレーム期間終了後にＸＹアドレス方式で各画素のカウンタ６０の値が読み出される。垂直シフトレジスタ７０の行選択線７１はカウンタ６０を選択しており、信号読み出し線８１からはカウンタ６０の信号が出力される。全画素のカウンタ値が出力された後、全画素のカウンタ値はリセットされて、次のフレームのパルスカウントが開始される。
【0023】
（信号読み出し回路）
図２は、本開示の一実施形態に係る固体撮像素子１００の一画素の信号読み出し回路の構成例を示す図である。信号読み出し回路は、画素回路１２０及びカウンタ６０を備える。
図２は、本開示の一実施形態に係る固体撮像素子１００の一画素の信号読み出し回路の構成例を示す図である。信号読み出し回路は、画素回路１２０及びカウンタ６０を備える。
【0024】
本実施形態に係る画素回路１２０は、パルス出力型の画素並列撮像素子において、フローティングディフュージョン（ＦＤ）１０への暗電流の蓄積を検知し基準電圧にリセットするための第１のコンパレータとしてのコンパレータ４１及びインバータチェーン５０と、フォトンによる光生成電荷蓄積を検知し出力パルスを生成する第２のコンパレータとしてのコンパレータ４２とを有する。ここで、暗電流検知のコンパレータ４１の閾値ＶTH1が、光生成電荷を検出するコンパレータ４２の閾値ＶTH2よりも基準電圧ＶC0に近く設定される。そのため、暗電流に起因する電荷蓄積を誤ってフォトンとしてカウントすることが防止され、極低照度下においても正確なフォトンカウンティングを実現することができる。
【0025】
図３に、本実施形態に係る固体撮像素子１００の光電変換部２の例を示す。本実施形態に係る固体撮像素子１００は、画素回路１２０を有する基板１上に、可視光領域に感度を有する光電変換部２を積層した構造を有している。
【0026】
図３の光電変換部２は、例えば、金属画素電極３と、酸化ガリウム（Ｇａ2Ｏ3）膜４と、テルル（Ｔｅ）膜５と、結晶セレン（ｃ－Ｓｅ）膜６と、ＩＴＯ（Indium Tin Oxide）等からなる透明電極７との積層体からなる。ｎ型半導体である酸化ガリウム膜４と、ｐ型半導体である結晶セレン膜６との組み合わせにより、ヘテロ接合のｐｎフォトダイオードが構成される。なお、半導体を結晶セレン（ｃ－Ｓｅ）膜の単層膜として、画素電極又は透明電極７との間でショットキー接合ダイオードが構成されてもよい。
【0027】
図３に示す光電変換部２の製造方法の概要について説明する。まず、基板１上の金属画素電極３上に、例えばスパッタリング法、パルスレーザー蒸着法、真空蒸着法などにより、酸化ガリウム膜４が形成される。その後、例えば真空蒸着法やスパッタリング法などにより、テルル膜５が形成される。テルル膜５は後の熱処理工程において、下層膜と結晶セレン膜６との接着力を向上させ、結晶セレン膜６の膜剥がれを防止する機能を有する。次に、例えば真空蒸着法やスパッタリング法などにより、アモルファスセレン膜が形成される。光電変換膜の厚さは、可視光の吸収率やアバランシェ増倍率等を考慮して適宜な厚さとすることができるが、結晶セレン膜６の場合は３００～５００ｎｍが望ましい。その後、本実施形態では、例えば、１００℃～２２０℃の温度で３０秒～１時間熱処理が行われる。このことにより、アモルファスセレン膜が結晶化され、結晶セレン膜６となる。熱処理温度及び熱処理時間が上記範囲内であると、結晶性の良好な結晶セレン膜６が得られる。最後に真空蒸着法やスパッタリング法により透明電極７が形成される。
【0028】
なお、基板１上に複数画素の光電変換部２を形成するとき、金属画素電極３が画素単位で分離されていれば、酸化ガリウム膜４、テルル膜５、結晶セレン膜６、及び透明電極７は、画素分離する必要がなく、基板１上に一様に形成することができる。
【0029】
本実施形態では、光電変換部２の材料として結晶セレン（ｃ－Ｓｅ）を利用したが、結晶セレンの他にも、可視光領域に吸収を有する半導体である、アモルファスセレン（ａ－Ｓｅ）、ＣＩＧＳ（ＣｕＩｎＧａＳｅ）、結晶シリコン（ｃ－Ｓｉ）、アモルファスシリコン（ａ－Ｓｉ）、カドミウムテルル（ＣｄＴｅ）、ガリウム砒素（ＧａＡｓ）、インジウム燐（ＩｎＰ）、硫化銅（Ｃｕ2Ｓ）等の材料について利用可能性がある。
【0030】
固体撮像素子１００の動作時には、光電変換部２の透明電極７と金属画素電極３との間に電圧が加えられ、光電変換膜としての結晶セレン膜６中に１０7Ｖ／ｍ程度の電界が発生される。
【0031】
透明電極７と金属画素電極３との間に電圧が印加された状態で、フォトンが入射すると、光電変換部２内でフォトンが吸収及び電荷に変換され、その電荷が膜内を走行中にアバランシェ電荷増倍され、信号読み出し回路で検出可能な電荷量が得られる。フォトン検出に好ましい電荷増倍の割合は１０～１００００倍の範囲が考えられる。なお、入射光の波長により光の膜内への侵入長が異なり、電極までの電荷走行距離に差が生じて電荷増倍率に差が生じるおそれがある。短波長の１フォトンが生じる光電変換信号が、長波長の２個のフォトンが生じる光電変換信号を越えることがないように、半導体膜の膜厚、印加電界等が調整されるか、あるいは受光する波長が所定の範囲とされることが望ましい。
【0032】
図２に戻って、本実施形態に係る信号読み出し回路の構成を説明する。画素回路１２０は、光電変換部２で光電変換され増倍された電荷（信号電荷）を蓄積するフローティングディフュージョン１０、フローティングディフュージョン１０をリセットするリセットトランジスタ（ＴRST）２０、アンプ（Ａｍｐ）３０、コンパレータ（Ｃｏｍｐ１，Ｃｏｍｐ２）４１，４２、及び偶数個のインバータ回路としてのインバータ５１1～５１2nからなるインバータチェーン５０を備える。
【0033】
アンプ３０の入力は、フローティングディフュージョン１０の電極１１（信号検出電圧ＶFD）に接続され、出力端３１（出力電圧値ＶC）は、各コンパレータ４１，４２のマイナス（－）入力に接続される。また、各コンパレータ４１，４２のプラス（＋）入力には、異なる閾値電圧（ＶTH1，ＶTH2）が入力される。アンプ３０は、フローティングディフュージョン１０の電圧ＶFDを増幅する増幅回路を備える。
【0034】
フローティングディフュージョン１０とアンプ３０は、光電変換部２で生成する電荷量に対応した電圧値ＶCを発生する電圧発生部として機能する。また、リセットトランジスタ２０は、フローティングディフュージョン１０をリセットするとともに、電圧値ＶCをリセットするリセット手段である。
【0035】
なお、アンプ３０はオプションであり、アンプ３０を用いずにフローティングディフュージョン１０を直接コンパレータ４１，４２の入力端子に接続してもよい。ただし、コンパレータ４１，４２に接続することで、フローティングディフュージョン１０の容量が実質的に大きくなり、信号電荷に対して信号検出電圧ＶFDが小さくなってしまうため、アンプ３０を配置することが望ましい。アンプ３０は、ソースフォロアアンプ等を用いることができる。また、後述のとおり、インバータチェーン５０は遅延回路として機能しており、他の回路部分又は代替回路で十分な遅延時間が確保できるのであれば、省略又は置換してもよい。
【0036】
信号読み出し回路の内、リセットトランジスタ２０、コンパレータ４１、及びインバータチェーン５０は、フローティングディフュージョン１０に一定の電荷量が蓄積されたことに応じて、フローティングディフュージョン１０の電荷をリセットする。すなわち、これらの構成要素は、蓄積部としてのフローティングディフュージョン１０に第１の電荷量が蓄積されたことに応じて、蓄積部の電荷をリセットするリセット回路として機能する。また、コンパレータ４２は、フローティングディフュージョン１０に第１の電荷量よりも大きな第２の電荷量が蓄積されたことに応じてパルスを出力することにより、光電変換部２でフォトンにより生じた電荷量（光電変換回数＝フォトンの入射個数）に対応する数のパルスを出力する。カウンタ６０は、発生したパルス数をカウントし、カウント数をデジタル信号として出力する。すなわち、信号読み出し回路は、１ｂｉｔ型アナログ／デジタル（Ａ／Ｄ）変換回路を構成しており、これはフォトンカウント回路として機能する。コンパレータ４２とカウンタ６０とを備える１ｂｉｔ型アナログ／デジタル変換回路を、アナログ／デジタル変換回路と呼ぶこととする。
【0037】
本実施形態では、リセット回路は、暗電流を検出しフローティングディフュージョン１０をリセットするためのコンパレータ４１とインバータチェーン５０がリセットトランジスタ２０のゲートに接続されたループを備える。インバータチェーン５０は、偶数個のインバータ５１1～５１2nが直列に接続して構成され、コンパレータ４１の反転信号を遅延して伝達する遅延回路として機能する。このように、リセット回路は、フローティングディフュージョン１０に第１の電荷量が蓄積されてから、予め定められた時間を経過した後に、フローティングディフュージョン１０の電荷をリセットする。そのため、アナログ／デジタル変換回路は、フォトンの受信に応じてフローティングディフュージョン１０に第１の電荷量よりも大きな量の電荷が蓄積された場合、それらがリセットされる前に、パルスを出力して光電変換の回数、すなわちフォトンの入射個数を計数することができる。したがって、本実施形態の構成によれば、暗電流に起因する電荷蓄積を誤ってフォトンとしてカウントすることを防止しつつ、極低照度下においても正確なフォトンカウンティングを行うことが可能である。
【0038】
（動作例）
フォトンが１個光電変換部２に入射すると、光電変換部２の材料に応じた一次量子効率に従い電荷が生成される。その電荷は光電変換部２においてアバランシェ増倍等により増倍され、フローティングディフュージョン１０に蓄積される。コンパレータ４２の入力端子３１の電圧ＶCは、後述する暗電流の影響を無視すると当初ＶC0であるが、フローティングディフュージョン１０に蓄積された電荷により入力端子３１の電圧ＶCはＶC0から低下する。電荷が蓄積した時のフローティングディフュージョン１０の電圧ＶFDによるアンプ３０の出力、すなわち入力端子３１の電圧ＶCがコンパレータ４２の閾値ＶTH2より小さくなるように、閾値ＶTH2は設定される（ＶTH2＞ＶC）。フローティングディフュージョン１０に光電変換部２でフォトンを光電変換し増倍した電荷が蓄積されたことに応じて、コンパレータ４１からＨｉｇｈ信号が出力されるとともに、コンパレータ４２からＨｉｇｈ信号が出力される。これに応じて、インバータチェーン５０を介してリセットトランジスタ２０にＨｉｇｈ信号が出力され、入力端子３１の電圧ＶCは再びＶC0へリセットされるとともに、カウンタ６０にパルスが出力される。フォトンが入射する度、この動作が繰り返され、光の強度は時間当たりのパルス数としてカウンタ６０においてカウントされる（図１１Ａ）。
フォトンが１個光電変換部２に入射すると、光電変換部２の材料に応じた一次量子効率に従い電荷が生成される。その電荷は光電変換部２においてアバランシェ増倍等により増倍され、フローティングディフュージョン１０に蓄積される。コンパレータ４２の入力端子３１の電圧ＶCは、後述する暗電流の影響を無視すると当初ＶC0であるが、フローティングディフュージョン１０に蓄積された電荷により入力端子３１の電圧ＶCはＶC0から低下する。電荷が蓄積した時のフローティングディフュージョン１０の電圧ＶFDによるアンプ３０の出力、すなわち入力端子３１の電圧ＶCがコンパレータ４２の閾値ＶTH2より小さくなるように、閾値ＶTH2は設定される（ＶTH2＞ＶC）。フローティングディフュージョン１０に光電変換部２でフォトンを光電変換し増倍した電荷が蓄積されたことに応じて、コンパレータ４１からＨｉｇｈ信号が出力されるとともに、コンパレータ４２からＨｉｇｈ信号が出力される。これに応じて、インバータチェーン５０を介してリセットトランジスタ２０にＨｉｇｈ信号が出力され、入力端子３１の電圧ＶCは再びＶC0へリセットされるとともに、カウンタ６０にパルスが出力される。フォトンが入射する度、この動作が繰り返され、光の強度は時間当たりのパルス数としてカウンタ６０においてカウントされる（図１１Ａ）。
【0039】
図４Ａ、図４Ｂ、及び図４Ｃに本実施形態のパルス発生のタイミングチャートを示す。光電変換部２からの電荷は、電子により蓄積される場合について説明する。まず、図４Ｂのようにフォトンの入射が全くない場合において、フローティングディフュージョン１０がＶRSTにリセットされた状態からスタートする例が説明される。処理の開始時刻はＴ０である。
【0040】
ＶCは、アンプ３０の出力電圧である。ＶC0は、電極１１の電圧ＶFDがＶRSTの場合のアンプ３０の出力電圧である。光電変換部２とフローティングディフュージョン１０内で発生した暗電流による電荷（電子）は、フローティングディフュージョン１０に蓄積され、アンプ３０の出力電圧ＶCはＶC0より下がっていく。このときＶC0＞ＶTH1＞ＶTH2のように設定しておけば、暗電流により電圧ＶCがＶC＜ＶTH1となった時点でコンパレータ４１及びインバータチェーン５０の出力ＶOUT1がＬｏｗからＨｉｇｈに反転する。そして、リセットトランジスタ２０がＯＮし、フローティングディフュージョン１０の電圧ＶFDはＶRSTにリセットされる。ここで、コンパレータ４２はＶC＞ＶTH2のためＶOUT2つまり光信号のパルスは出力されず、フローティングディフュージョン１０内の暗電流による電荷はリセット(ＶC＝ＶC0)できる。
【0041】
図４Ｂの例では、時刻Ｔ０以後、暗電流の影響により、アンプ３０の出力電圧ＶCは、当初のＶC0から低下し、時刻Ｔ１において、ＶCはＶTH1に到達している。これに応じて、コンパレータ４１の出力は、ＬｏｗからＨｉｇｈへ反転する。ただし、コンパレータ４１の出力には遅延回路として機能するインバータチェーン５０が接続しているため、コンパレータ４１の出力が反転してから、インバータチェーン５０の出力ＶOUT1がＬｏｗからＨｉｇｈに反転して、リセットトランジスタ２０がＯＮになるまでにはタイムラグが存在する。図４Ｂの例では、時刻Ｔ１ではなく、時刻Ｔ２（＞Ｔ１）において、インバータチェーン５０の出力ＶOUT1にバルスが生じているのはそのためである。時刻Ｔ２にフローティングディフュージョン１０内の電荷はリセットされ、アンプ３０の出力電圧ＶCはＶC0に復帰している。
【0042】
次に、フォトンが光電変換部２に入射した場合について、図４Ｃを参照して説明する。光電変換部２にフォトン入射すると、光電変換部２における光電変換及び電荷増倍により、大きな電荷がフローティングディフュージョン１０に蓄積される。これにより、アンプ３０の出力電圧ＶCは急激に下がり、ＶC＜ＶTH2に達して（時刻Ｔ２）コンパレータ４２がＨｉｇｈとなり、ＶOUT2へ光信号のパルスが出力される。カウンタ６０は、ＶOUT2へ出力された光信号のパルスをカウントする。ここで、ＶCがＶTH2に達する時刻Ｔ２より前の、時刻Ｔ１において、ＶC＜ＶTH1となるが、ＶOUT1が出力されリセットトランジスタ２０がフローティングディフュージョン１０をリセットするタイミングは、インバータチェーン５０によって遅延され、ＶC＜ＶTH2となってＶOUT2にパルスが出力された後になるように設定する。そのため、フォトン入射による信号出力を終えた後にフローティングディフュージョン１０をリセットすることができる。
【0043】
上記のようにすることで、フローティングディフュージョン１０の電圧ＶFDによるＶCの変化が、暗電流によるものかフォトン入射によるものかを判別し、暗電流による偽信号が生じないよう適宜フローティングディフュージョン１０をリセットし、光信号のパルスのみを出力することができる。図４Ａの例では、時刻Ｔ１、時刻Ｔ３、及び時刻Ｔ７において、フォトンの受信によりアンプ３０の出力電圧ＶCがＶTH1まで低下している。これにより、コンパレータ４１の出力は反転するが、その反転信号はインバータチェーン５０により遅延して伝達される。そのため、アンプ３０の出力電圧ＶCは更に低下し、コンパレータ４２の出力が反転してカウンタ６０へパルスが出力され、その後、時刻Ｔ２、時刻Ｔ４、及び時刻Ｔ８にリセットトランジスタ２０はＯＮとなり、アンプ３０の出力電圧ＶCはＶC0に復帰する。
【0044】
時刻Ｔ４以後、しばらくの間、フォトンが到達していないものの、暗電流がフローティングディフュージョン１０に流入することにより、電極１１の電圧ＶFDが少しずつ低下し、それに応じて、アンプ３０の出力電圧ＶCも時間の経過とともに低下している。時刻Ｔ５において、出力電圧ＶCがＶTH1まで低下したことに応じて、コンパレータ４１の出力が反転し、反転信号がインバータチェーン５０を介してリセットトランジスタ２０へ入力されることにより、時刻Ｔ６にアンプ３０の出力電圧ＶCはＶC0に復帰している。このように、暗電流がフローティングディフュージョン１０に流入しても、アンプ３０の出力電圧ＶCがＶTH2へ達するよりも前にリセットトランジスタ２０はＯＮとなるため、コンパレータ４２が誤ってパルスを出力することを防ぐことができる。したがって、本実施形態によれば、光電変換部２が受信したフォトンの個数を正確に計上することができる。
【0045】
（インバータチェーン５０の遅延時間及びコンパレータ４１，４２の閾値電圧）
次に、コンパレータ４１に接続されたループにおけるインバータチェーン５０によるＶOUT1の遅延時間Ｔdと各コンパレータ４１，４２の閾値ＶTH1、ＶTH2の設定について述べる。
次に、コンパレータ４１に接続されたループにおけるインバータチェーン５０によるＶOUT1の遅延時間Ｔdと各コンパレータ４１，４２の閾値ＶTH1、ＶTH2の設定について述べる。
【0046】
図５Ａにフォトンの入射によるフローティングディフュージョン１０の電圧ＶCの変化を示す。時刻Ｔ１からＴ４までに描かれている左の曲線は、暗電流の蓄積がない場合の、光電変換部２へのフォトンの入射により生成増倍された電荷によるＶCの変化を示す。ここでは、コンパレータ４１の出力ＶOUT1によるフローティングディフュージョン１０のリセット動作がない場合の電圧ＶCの変化を示している。
【0047】
フォトン入射により光電変換部２において生成された電荷量Ｑにより、フローティングディフュージョン１０の電圧ＶCは、時刻Ｔ１から時刻Ｔ４にかけて時間Ｔq（＝Ｔ４－Ｔ１）を経て、ＶC0からＶqまで下がっている。このようなＶCの変化は、様々な要因により決定されるが、フローティングディフュージョン１０の容量Ｃ及び配線抵抗Ｒで決まるＣＲの時定数を主要因として決定される。
【0048】
フローティングディフュージョン１０の電圧ＶCが、時刻Ｔ２にＶTH1に達してから、時刻Ｔ３にＶTH2に達するまでの時間Ｔd（＝Ｔ３－Ｔ２）よりも大きな時間だけ、インバータチェーン５０においてＶOUT1の伝達を遅延させることで、フォトンの入射に応じたコンパレータ４２からのパルス出力を実現することができる。図５Ａの右の曲線のように、より暗電流の蓄積によりＶCが下がっていた場合は、ＶCの変化がＣＲの時定数に従うとすれば、フォトンを受信した時のＶCの初期値が低下している分、ＶCが時刻Ｔ５にＶTH1に達してから時刻Ｔ６にＶTH2に達するまでの時間Ｔd’（＝Ｔ６－Ｔ５）は、前述のＴdよりも短くなる。したがって、インバータチェーン５０における信号の遅延時間は、暗電流が０の場合のＶC変化のカーブから算出されるＴdよりも大きく設定することで、フォトンの入射に応じたコンパレータ４２からのパルス出力を実現することができる。
【0049】
ただし、ＶCがＶTH1からＶTH2へ下がる間は、フローティングディフュージョン１０がリセットされないため、暗電流の蓄積のみでＶCがＶTH2に到達しないよう、インバータチェーン５０における信号の遅延時間は短くする必要がある。
【0050】
インバータチェーン５０における信号の遅延時間を前述のＴdとすると、ＶCがＶTH1に低下してからＴdの時間が経過するまでは、フローティングディフュージョン１０のリセット動作に入らない。そのため、図５Ｂの右の曲線に示すように、仮に時刻Ｔ５にＶCがＶTH1に達すると同時にフォトンを受信した場合であっても、ＶCがＶTH1から時刻Ｔ６にＶTH2へ下がるまでの間に入射したフォトンによる電荷はフローティングディフュージョン１０に蓄積される。そして、ＶCがＶTH1からＶTH2に到達するまでの時間Ｔd''（＝Ｔ６－Ｔ５）は、前述同様Ｔdより短い。そのため、ＶCがＶTH1に達すると同時にフォトンを受信した場合であっても、フォトンの受信に応じて、ＶOUT2からパルスを出力して、カウンタ６０に入力することができる。
【0051】
フローティングディフュージョン１０のリセット電圧ＶC0は、実際にはｋＴＣ雑音（熱雑音）の影響を受けるため、リセットごとにＶCOを基準としたＶC0+～ＶC0-までの範囲にばらつきが生じる。図６は、フローティングディフュージョン１０のリセット電圧ＶC0が変化した場合の、リセット後のＶCの変化を示している。ＶCの変化がＣＲの時定数に従うとすれば、ＶCの初期値が高いほどＶCがＶTH1からＶTH2に到達する時間は長くなる。そのため、想定されるＶCのばらつきのうち最も高い値ＶC0+をＶCの初期値としたＶCの曲線において、ＶCがＶTH1からＶTH2まで変化するのに要する時間Ｔd'''（図６におけるＴ６－Ｔ５）をインバータチェーン５０における信号の遅延時間として設定するとよい。
【0052】
次にコンパレータ４１，４２の閾値ＶTH1，ＶTH2について述べる。この電圧差は、ＶCの電圧変動が、暗電流によるものなのか、フォトンによるものかを識別できればよいという観点からは、ＶTH1＞ＶTH2である必要がある。実際には、図７に示すように、フローティングディフュージョン１０のリセット電圧ＶFDのばらつきによるＶCOのばらつき（ＶC0+～ＶC0-）やＶTH2の熱雑音によるばらつき（ＶTH1+～ＶTH1-）を考慮すると、ＶTH1-＞ＶTH2が必要である。
【0053】
ただし、コンパレータ４１がＯＮしてＶOUT1を発生するまでＴdの遅延時間が設定されているので、この間に暗電流蓄積によるＶCがコンパレータ４２の閾値ＶTH2を下回らないようにする必要がある。図８では、左の曲線は、暗電流蓄積によるＶCの低下を示しているところ、時刻Ｔ１にＶCがＶTH1となってから、インバータチェーン５０の遅延時間Ｔdが経過する時刻Ｔ３よりも前の時刻Ｔ２に、ＶCはＶTH2に到達しており、暗電流蓄積が誤ってパルスとしてカウントされる。そこで、暗電流による単位時間当たりのＶCの変化をＱId（Ｖ/s）とすると、ＶTH1-－ＶTH2＞ＱId×Ｔd、すなわちＶTH2＜ＶTH1-－ＱId×Ｔdも満たす必要がある。
【0054】
光電変換部２の増倍率を高くし、一つのフォトンを受信した場合に生成する電荷数を多くするほど、ノイズマージンが大きくなるので、ノイズへの耐性が強くなる。
【0055】
一つのフォトンの検出時間、すなわち、光電変換部２がフォトンを検出してからフローティングディフュージョン１０の電圧ＶFDを反映したＶCがＶTH2まで低下するのに要する時間Ｔsの間には、さらに追加でフォトンが到来するとその追加のフォトンは検出されない（図９の上の曲線）。光電変換部２の増倍率を高く設定し、一つのフォトンを受信した場合に生成する電荷を増加させたほうが、図９の下の曲線に示すようにフローティングディフュージョン１０の電圧ＶCの変化が大きくなる。例えば、図９において、ＶTH1からＶTH2へ達する時間ＴsをＴs'のように短くできる。到来するフォトン数をどの程度の頻繁までカウントするかに応じて、必要とする増倍率は決まる。
【0056】
インバータチェーン５０から遅延されたＶOUT1が出力されてからフローティングディフュージョン１０の電圧ＶCがＶC0にリセットされるまでの時間も、フォトンの入射による電荷は検出できない不感帯となる。そのため、ＶOUT1が出力されてからリセットトランジスタ２０のＯＮまでの時間が極力短くなるように配線やトランジスタを設計する必要がある。また、リセットトランジスタ２０がＯＮとなりフローティングディフュージョン１０がＶC0に戻るまでの間ＶOUT1がＨｉｇｈとなっているようにＶOUT1のパルス幅を設定する必要がある。
【0057】
また、前述のように、リセットトランジスタ２０がＯＮとなってから、フローティングディフュージョン１０がリセットされるまでの時間、フォトン入射があってもフローティングディフュージョン１０にはＶRSTが印加されているので、その間は不感帯となる。暗電流蓄積によるＶOUT1出力はなるべく少ないほうが不感帯を少なくできるので、ＶTH1はＶTH2に近い値となるように設定したほうが、暗電流によるフローティングディフュージョン１０のリセット回数を少なくすることができる。
【0058】
光電変換部２からの電荷が正孔の場合は、ＶRSTに対して信号の蓄積とともに電圧ＶFDはプラスへ上昇していく動作となる。そのため、ＶC0＜ＶTH1＜ＶTH2の関係になるよう閾値設定とコンパレータ動作が逆になるようにすればよい。
【0059】
上記のように、固体撮像素子１００は、光電変換により電荷を生成する光電変換部２と、光電変換部２が受信したフォトンの個数を出力する信号読み出し回路とを画素ごとに備える。信号読み出し回路は、光電変換部２において生成された電荷を蓄積するフローティングディフュージョン１０と、フローティングディフュージョン１０に第１の電荷量が蓄積されたことに応じて、その電荷をリセットするリセット回路と、フローティングディフュージョン１０に第１の電荷量よりも大きな第２の電荷量が蓄積されたことに応じて、パルスを発生し、パルスをカウントして当該パルスの数をフォトンの個数として出力するアナログ／デジタル変換回路とを備える。したがって、固体撮像素子１００によれば、フォトンの到来が少ない極低照度下においても正確なフォトンカウンティングを実現することができる。
【0060】
また、リセット回路は、フローティングディフュージョン１０に第１の電荷量が蓄積されてから、予め定められた時間を経過した後に、フローティングディフュージョン１０の電荷をリセットする。具体的には、信号読み出し回路は、フローティングディフュージョン１０に蓄積された電荷量に対応する電圧値を発生する電圧発生部を備える。リセット回路は、その電圧値と第１の閾値電圧とを比較するコンパレータ４１と、コンパレータ４１の出力に接続されたインバータチェーン５０と、インバータチェーン５０により伝達されたコンパレータ４１の反転信号に応じて、フローティングディフュージョン１０に蓄積された電荷をリセットするリセットトランジスタ２０とを備える。また、アナログ／デジタル変換回路は、電圧値と第２の閾値電圧とを比較するコンパレータ４２と、コンパレータ４２が出力するパルスをカウントするカウンタ回路とを備える。したがって、暗電流により蓄積された電荷を適切にリセットしつつ、到来したフォトンの個数を正確にカウントすることが可能である。
【0061】
また、遅延回路は、光電変換部２がフォトンを受信した場合にフローティングディフュージョン１０に蓄積される電荷が第１の電荷量から第２の電荷量まで増加するのに要する時間よりも大きな時間だけ、コンパレータ４１の反転信号を遅延させる。したがって、フォトンの受信に応じて確実にパルスを発生させ、パルスを計数することで、受信したフォトンの個数を正確にカウントすることができる。
【0062】
上記のように、固体撮像装置１００は、暗電流に起因する電荷蓄積を誤ってフォトンとしてカウントすることが防止され、極低照度下においても正確なフォトンカウンティングを実現することができる。したがって、固体撮像装置１００を使用して画像を形成する撮像装置は、極低照度下においてもフォトンを正確に検出して、画像を形成することが可能である。
【0063】
本開示は上述の実施形態に限定されるものではない。例えば、ブロック図に記載の複数のブロックを統合してもよいし、又は一つのブロックを分割してもよい。フローチャートに記載の複数のステップを記述に従って時系列に実行する代わりに、各ステップを実行する装置の処理能力に応じて、又は必要に応じて、並列的に又は異なる順序で実行してもよい。その他、本開示の趣旨を逸脱しない範囲での変更が可能である。
【符号の説明】
【0064】
１ 基板
２ 光電変換部
３ 金属画素電極
４ 酸化ガリウム膜
５ テルル膜
６ 結晶セレン膜
７ 透明電極
１０ フローティングディフュージョン
２０ リセットトランジスタ
３０ アンプ
４１，４２ コンパレータ
５０ インバータチェーン
５１ インバータ
６０ カウンタ
７０ 垂直シフトレジスタ
７１ 行選択線
８０ 水平シフトレジスタ
８１ 信号読み出し線
１００ 固体撮像素子
１２０ 画素回路
２ 光電変換部
３ 金属画素電極
４ 酸化ガリウム膜
５ テルル膜
６ 結晶セレン膜
７ 透明電極
１０ フローティングディフュージョン
２０ リセットトランジスタ
３０ アンプ
４１，４２ コンパレータ
５０ インバータチェーン
５１ インバータ
６０ カウンタ
７０ 垂直シフトレジスタ
７１ 行選択線
８０ 水平シフトレジスタ
８１ 信号読み出し線
１００ 固体撮像素子
１２０ 画素回路
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】