知財求人 - 知財ポータルサイト「IP Force」
特許7535399ＩＩＩ族窒化物積層物、半導体素子およびＩＩＩ族窒化物積層物の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-07
(45)【発行日】2024-08-16
(54)【発明の名称】ＩＩＩ族窒化物積層物、半導体素子およびＩＩＩ族窒化物積層物の製造方法
(51)【国際特許分類】
C30B 29/38 20060101AFI20240808BHJP
C30B 25/02 20060101ALI20240808BHJP
C23C 16/34 20060101ALI20240808BHJP
H01L 21/338 20060101ALI20240808BHJP
H01L 29/778 20060101ALI20240808BHJP
H01L 29/812 20060101ALI20240808BHJP
H01L 21/324 20060101ALI20240808BHJP
H01L 21/205 20060101ALI20240808BHJP
【ＦＩ】
C30B29/38 D
C30B25/02 Z
C23C16/34
H01L29/80 H
H01L21/324 C
H01L21/205
【請求項の数】
18
(21)【出願番号】P 2020117719
(22)【出願日】2020-07-08
(65)【公開番号】P2022015092
(43)【公開日】2022-01-21
【審査請求日】2023-06-07
(73)【特許権者】
【識別番号】000002093
【氏名又は名称】住友化学株式会社
(74)【代理人】
【識別番号】100145872
【弁理士】
【氏名又は名称】福岡 昌浩
(74)【代理人】
【識別番号】100187632
【弁理士】
【氏名又は名称】橘高 英郎
(72)【発明者】
【氏名】藤倉 序章
(72)【発明者】
【氏名】今野 泰一郎
(72)【発明者】
【氏名】木村 健司
(72)【発明者】
【氏名】後藤 修
【審査官】今井 淳一
(56)【参考文献】
【文献】特開２０２０－０３７５０７（ＪＰ，Ａ）
【文献】国際公開第２０１６／１４３６５３（ＷＯ，Ａ１）
【文献】特開２０１５－１９９６６３（ＪＰ，Ａ）
【文献】特開２０２０－９７５１０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｃ３０Ｂ ２９／３８
Ｃ３０Ｂ ２５／０２
Ｃ２３Ｃ １６／３４
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／３２４
Ｈ０１Ｌ ２１／２０５
(57)【特許請求の範囲】
【請求項1】
炭化シリコンまたはサファイアからなる下地基板と、前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
前記第１層上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下であり、
前記第２層の厚さは、１μｍ未満であり、
前記第２層の主面における転位密度は、５×１０ ８ ｃｍ －２ 以下である
ＩＩＩ族窒化物積層物。
【請求項2】
前記第２層は、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下である請求項１に記載のＩＩＩ族窒化物積層物。
【請求項3】
炭化シリコンまたはサファイアからなる下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
前記第１層上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下であり、
前記第２層は、厚さが１μｍ未満であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下である
ＩＩＩ族窒化物積層物。
【請求項4】
前記第１層は、全域にわたってアルミニウム面である上面を有する
請求項１～３のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項5】
前記第２層中の酸素濃度は、前記第２層全体に亘って、１×１０１６ｃｍ－３以下である請求項１～４のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項6】
炭化シリコンまたはサファイアからなる下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなり、全域にわたってアルミニウム面である上面を有する第１層と、
前記第１層の前記上面上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下であり、
前記第２層中の酸素濃度は、前記第２層全体に亘って、１×１０ １６ ｃｍ －３ 以下である
ＩＩＩ族窒化物積層物。
【請求項7】
前記第２層中のシリコン濃度は、前記第２層全体に亘って、１×１０１６ｃｍ－３以下である請求項１～６のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項8】
炭化シリコンまたはサファイアからなる下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなり、全域にわたってアルミニウム面である上面を有する第１層と、
前記第１層の前記上面上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下であり、
前記第２層中のシリコン濃度は、前記第２層全体に亘って、１×１０ １６ ｃｍ －３ 以下である
ＩＩＩ族窒化物積層物。
【請求項9】
前記第２層中の鉄濃度および炭素濃度のそれぞれは、１×１０１６ｃｍ－３以下である請求項１～８のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項10】
炭化シリコンまたはサファイアからなる下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなり、全域にわたってアルミニウム面である上面を有する第１層と、
前記第１層の前記上面上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下であり、
前記第２層中の鉄濃度および炭素濃度のそれぞれは、１×１０ １６ ｃｍ －３ 以下である
ＩＩＩ族窒化物積層物。
【請求項11】
前記第１層は、厚さが２００ｎｍ以上７００ｎｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下である請求項１～１０のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項12】
前記第２層上に設けられ、窒化ガリウムよりも広いバンドギャップを有するＩＩＩ族窒化物からなる第３層をさらに有する請求項１～１１のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項13】
前記下地基板は、炭化シリコンからなり、
前記第２層は、最も近い低指数の結晶面が（０００１）面である主面を有し、
２７℃における前記第２層の＜１１－２０＞軸方向の歪み量は、＋０．０５％以上＋０．３％以下である
請求項１～１２のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項14】
前記下地基板は、サファイアからなり、
前記第２層は、最も近い低指数の結晶面が（０００１）面である主面を有し、
２７℃における前記第２層の＜１１－２０＞軸方向の歪み量は、－０．２％以上＋０．２％以下である
請求項１～１２のいずれか１項に記載のＩＩＩ族窒化物積層物。
【請求項15】
請求項１～１４のいずれか１項に記載のＩＩＩ族窒化物積層物が有する前記第２層を、動作層の少なくとも一部として備える、半導体素子。
【請求項16】
炭化シリコンまたはサファイアからなる下地基板と、前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下であり、
前記第１層は、窒化ガリウムからなる第２層が形成される上面を有し、
前記第１層の前記上面は、前記第２層の厚さを１μｍ未満としつつ、前記第２層の主面における転位密度が５×１０ ８ ｃｍ －２ 以下となるように、前記第２層を成長させることが可能に構成されている
ＩＩＩ族窒化物積層物。
【請求項17】
炭化シリコンまたはサファイアからなる下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下であり、
前記第１層は、窒化ガリウムからなる第２層が形成される上面を有し、
前記第１層の前記上面は、前記第２層の厚さを１μｍ未満としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下となるように、前記第２層を成長させることが可能に構成されている
ＩＩＩ族窒化物積層物。
【請求項18】
下地基板上に、窒化アルミニウムからなる第１層を形成する工程と、水素ガスを含む雰囲気下で、前記第１層の熱処理を行う工程と、
前記第１層上に、窒化ガリウムからなる第２層を形成する工程と、
を有し、
前記第１層を形成する工程では、
前記第１層の厚さを１００ｎｍ超１μｍ以下としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下となるように、前記第１層を形成する
ＩＩＩ族窒化物積層物の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＩＩＩ族窒化物積層物、半導体素子およびＩＩＩ族窒化物積層物の製造方法に関する。
【背景技術】
【0002】
ＩＩＩ族窒化物系の高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は、携帯電話の基地局用のパワーアンプとして広く用いられている（例えば特許文献１）。ＩＩＩ族窒化物系のＨＥＭＴでは、従来用いられてきたＳｉ系デバイスと比較して、１素子あたりに投入できる電力を大幅に増加させることができる。これにより、基地局を小型化することができ、設置コストを大幅に低減させることができる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００６－２８６７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、デバイス特性を向上させることにある。
【課題を解決するための手段】
【0005】
本発明の一態様によれば、
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
前記第１層上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物が提供される。
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
前記第１層上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物が提供される。
【0006】
本発明の他の態様によれば、
上述の態様に記載のＩＩＩ族窒化物積層物が有する前記第２層を、動作層の少なくとも一部として備える、半導体素子が提供される。
上述の態様に記載のＩＩＩ族窒化物積層物が有する前記第２層を、動作層の少なくとも一部として備える、半導体素子が提供される。
【0007】
本発明の更に他の態様によれば、
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物が提供される。
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物が提供される。
【0008】
本発明の更に他の態様によれば、
下地基板上に、窒化アルミニウムからなる第１層を形成する工程と、
水素ガスを含む雰囲気下で、前記第１層の熱処理を行う工程と、
前記第１層上に、窒化ガリウムからなる第２層を形成する工程と、
を有し、
前記第１層を形成する工程では、
前記第１層の厚さを１００ｎｍ超１μｍ以下としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下となるように、前記第１層を形成する
ＩＩＩ族窒化物積層物の製造方法が提供される。
下地基板上に、窒化アルミニウムからなる第１層を形成する工程と、
水素ガスを含む雰囲気下で、前記第１層の熱処理を行う工程と、
前記第１層上に、窒化ガリウムからなる第２層を形成する工程と、
を有し、
前記第１層を形成する工程では、
前記第１層の厚さを１００ｎｍ超１μｍ以下としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下となるように、前記第１層を形成する
ＩＩＩ族窒化物積層物の製造方法が提供される。
【発明の効果】
【0009】
本発明によれば、デバイス特性を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の第１実施形態に係るＩＩＩ族窒化物積層物を示す概略断面図である。
【図2】本発明の第１実施形態に係る半導体素子を示す概略断面図である。
【図3】本発明の第１実施形態に係るＩＩＩ族窒化物積層物の製造方法および半導体素子の製造方法を示すフローチャートである。
【図4】本発明の第２実施形態に係るＩＩＩ族窒化物積層物を示す概略断面図である。
【図5】実験１において、ＡｌＮ層の厚さに対するＡｌＮの（０００２）回折および（１０－１２）回折のそれぞれの半値幅を示す図である。
【図6】実験２において、ＧａＮの（０００２）回折および（１０－１２）回折のそれぞれの半値幅が所定条件を満たすときの、ＡｌＮ層の厚さおよびＧａＮ層の厚さの範囲を示す図である。
【図7A】実験３の実施例の半導体素子を示す概略断面図である。
【図7B】実験３の実施例のＳＩＭＳ結果を示す図である。
【図8A】実験３の比較例１の半導体素子を示す概略断面図である。
【図8B】実験３の比較例１のＳＩＭＳ結果を示す図である。
【図9A】実験３の比較例２の半導体素子を示す概略断面図である。
【図9B】実験３の比較例２のＳＩＭＳ結果を示す図である。
【図10A】実験３の比較例３の半導体素子を示す概略断面図である。
【図10B】実験３の比較例３のＳＩＭＳ結果を示す図である。
【図11A】従来の半導体素子におけるゲート電圧に対するドレイン電流の一例を示す図である。
【図11B】実験３において、ストレス印加後の閾値電圧変動に対するバッファリーク電流を示す図である。
【図12】実験４において、電子走行層におけるＧａＮの（１０－１２）回折の半値幅に対する素子寿命を示す図である。
【発明を実施するための形態】
【0011】
＜発明者等の得た知見＞
まず、本発明者等が得た知見について説明する。
まず、本発明者等が得た知見について説明する。
【0012】
ＩＩＩ族窒化物系のＨＥＭＴは、例えば、所定の下地基板と、窒化アルミニウム（ＡｌＮ）からなる第１層と、窒化ガリウム（ＧａＮ）からなる第２層と、ワイドバンドギャップを有する第３層と、を有する。このようなＩＩＩ族窒化物系のＨＥＭＴにおけるデバイス特性としては、例えば、高移動度、素子の高信頼性、低バッファリーク電流が求められる。
【0013】
しかしながら、ＩＩＩ族窒化物系のＨＥＭＴでは、以下のような理由により、デバイス特性を最適化するのが困難となっていた。
【0014】
高移動度および高信頼性を得るためには、ＧａＮからなる第２層の転位密度を低減することが求められる。この方法としては、例えば、ＡｌＮからなる第１層上に第２層を成長させる初期段階に、第２層を３次元成長させる方法が考えられる。当該方法では、第２層の３次元成長の過程で、転位同士を会合させることで消失させる。これにより、第２層の転位密度を低減することができる。第２層の転位密度を低減することで、例えば、ゲート電極の劣化を抑制することができる。その結果、高移動度と高信頼性とを実現することができる。この場合、第２層の膜厚は、転位密度を充分に低減させるための３次元成長の膜厚と、その後に第２層を平坦化させるための膜厚とを含めて、およそ１μｍ以上が必要となる。
【0015】
しかしながら、上述の第２層を３次元成長させる方法では、第２層の３次元成長の過程で、島状結晶における傾斜した結晶面（ファセット）を介して、酸素（Ｏ）等の不純物が混入する。第２層中にＯが混入した部分では、Ｏがｎ型不純物（ドナー）となるため、局所的に自由電子濃度が上昇する。このため、第２層における第１層側の領域（すなわち、第２層内の３次元成長した領域）に流れるリーク電流（バッファリーク電流ともいう）が増大する。第２層の２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）をピンチオフしたときに上述のバッファリーク電流が増大すると、Ｏｎ／Ｏｆｆ電流比が低下する可能性がある。また、バッファリーク電流が大きい場合には、隣接する一対の素子において、一方の素子の動作が、他方の素子の動作に影響を与えてしまう可能性もある。
【0016】
なお、上述の第２層の３次元成長を抑制し、平坦な第２層を薄く成長させる場合では、第２層の転位密度を充分に低減することができない。このため、ゲートリークを充分に抑制することができない。その結果、ＨＥＭＴの素子としての信頼性が低下する可能性がある。
【0017】
一方で、上述のバッファリーク電流を抑制するため、ＡｌＮからなる第１層とＧａＮからなる第２層との界面近傍において、深いエネルギー準位を形成する鉄（Ｆｅ）および炭素（Ｃ）などの不純物を高濃度にドープする方法が考えられる。
【0018】
しかしながら、当該方法では、深いエネルギー準位を形成する不純物が帯電および放電することに伴って、ピンチオフ電圧が大きな時定数を持って変化し、いわゆるヒステリシスが生じうる。このため、動作電流が安定しない可能性がある。したがって、上述のバッファリーク電流の抑制と、ヒステリシスを抑制した安定動作との間に、深刻なトレードオフが生じることとなる。
【0019】
以上のように、従来のＩＩＩ族窒化物系のＨＥＭＴでは、デバイス特性として、高移動度、高信頼性、低バッファリーク電流のうち少なくともいずれかを実現することが困難となっていた。
【0020】
本発明は、発明者等が見出した上記知見に基づくものである。
【0021】
［本発明の実施形態の詳細］
次に、本発明の一実施形態を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
次に、本発明の一実施形態を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0022】
＜本発明の第１実施形態＞
以下、本発明の第１実施形態について図面を参照しながら説明する。
以下、本発明の第１実施形態について図面を参照しながら説明する。
【0023】
【0024】
なお、以下では、ウルツ鉱構造を有するＩＩＩ族窒化物半導体などの結晶において、＜０００１＞軸を「ｃ軸」といい、（０００１）面を「ｃ面」という。なお、（０００１）面を「＋ｃ面（ＩＩＩ族元素極性面）」といい、（０００－１）面を「－ｃ面（窒素（Ｎ）極性面）」ということがある。また、＜１－１００＞軸（例えば［１－１００］軸）を「ｍ軸」といい、｛１－１００｝面を「ｍ面」という。また、＜１１－２０＞軸（例えば［１１－２０］軸）を「ａ軸」といい、｛１１－２０｝面を「ａ面」という。
【0025】
図１に示すように、本実施形態のＩＩＩ族窒化物積層物１（以下、「積層物１」ともいう）は、例えば、下地基板１０と、核形成層（第１層）２０と、電子走行層（第２層）３０と、電子供給層（第３層）４０と、を有している。なお、積層物１は、さらにキャップ層（第４層）５０を有していてもよい。ただし、後述するように、キャップ層５０は設けられていなくてもよい。
【0026】
（下地基板）
下地基板１０は、例えば、炭化シリコン（ＳｉＣ）またはサファイア（Ａｌ２Ｏ３）からなっている。ここでは、下地基板１０は、例えば、ＳｉＣ基板である。下地基板１０としてのＳｉＣ基板のポリタイプは、限定されるものではないが、例えば、４Ｈ、６Ｈまたは３Ｃである。また、下地基板１０としてのＳｉＣ基板は、半絶縁性であることが好ましい。
下地基板１０は、例えば、炭化シリコン（ＳｉＣ）またはサファイア（Ａｌ２Ｏ３）からなっている。ここでは、下地基板１０は、例えば、ＳｉＣ基板である。下地基板１０としてのＳｉＣ基板のポリタイプは、限定されるものではないが、例えば、４Ｈ、６Ｈまたは３Ｃである。また、下地基板１０としてのＳｉＣ基板は、半絶縁性であることが好ましい。
【0027】
下地基板１０は、下地面（主面）１１を有している。本実施形態において、下地面１１に対して最も近い低指数の結晶面は、例えば、ｃ面（（０００１）面、Ｓｉ面）である。
【0028】
下地基板１０のｃ軸は、下地面１１の法線に対して所定のオフ角で傾斜していてもよい。下地面１１のオフ角の大きさは、例えば、０°超１°以下であることが好ましく、０°超０．１°以下であることがより好ましい。下地面１１のオフ角は、上述の範囲内で面内に分布を有していてもよい。また、下地面１１のオフ角の傾斜方向（オフ方向）は、限定されるものではないが、例えば、ａ軸方向であってもよいし、或いは、ｍ軸方向であってもよい。
【0029】
下地基板１０は、例えば、半導体素子を製造する際の生産性を向上させるために大面積を有していることが好ましい。具体的には、下地基板１０の直径は、例えば、２インチ（５０．８ｍｍ）以上であり、好ましくは４インチ（１００ｍｍ）以上であり、より好ましくは６インチ（１５０ｍｍ）以上である。
【0030】
下地基板１０の厚さは、特に限定されるものではないが、下地基板１０の直径に依存する。具体的には、直径２インチの下地基板１０の厚さは、例えば、３００μｍ以上５００μｍ以下（典型的には４３０μｍ）であり、直径４インチの下地基板１０の厚さは、例えば、４００μｍ以上１０００μｍ以下（典型的には５００μｍ）であり、直径６インチの下地基板１０の厚さは、例えば、４００μｍ以上１５００μｍ以下（典型的には６００μｍ）である。
【0031】
また、下地基板１０の下地面１１の５μｍ角領域を原子間力顕微鏡（ＡＦＭ）により測定した二乗平均平方根粗さＲＭＳは、例えば、１ｎｍ以下、好ましくは０．５ｎｍ以下である。
【0032】
（核形成層）
核形成層２０は、例えば、後述の電子走行層３０を成長させるための結晶核を生成するよう構成されている。具体的には、核形成層２０は、例えば、ＡｌＮからなっている。また、核形成層２０は、例えば、下地基板１０上に設けられている。核形成層２０は、例えば、下地基板１０の下地面１１上にＡｌＮの単結晶をヘテロエピタキシャル成長させることにより形成されている。
核形成層２０は、例えば、後述の電子走行層３０を成長させるための結晶核を生成するよう構成されている。具体的には、核形成層２０は、例えば、ＡｌＮからなっている。また、核形成層２０は、例えば、下地基板１０上に設けられている。核形成層２０は、例えば、下地基板１０の下地面１１上にＡｌＮの単結晶をヘテロエピタキシャル成長させることにより形成されている。
【0033】
核形成層２０は、主面２１を有している。ここでいう「主面２１」は、表面側の面のことを意味する（後述の主面３１および主面４１も上記と同様に表面側の面のことを意味する）。本実施形態において、核形成層２０が下地基板１０のｃ面からなる下地面１１上にエピタキシャル成長していることから、核形成層２０の主面２１に対して最も近い低指数の結晶面は、例えば、ｃ面（（０００１）面、Ａｌ面）である。
【0034】
核形成層２０の厚さは、例えば、１００ｎｍ超１μｍ以下である。従来技術においては、核形成層２０としてのＡｌＮ層の厚さは１００ｎｍ以下とされてきた。このため、下地基板１０から核形成層２０を介して後述の電子走行層３０に向けて、不純物が拡散する可能性があった。具体的には、下地基板１０としてＳｉＣ基板を用いた場合には、ＳｉＣ基板から電子走行層３０へのＳｉの拡散が不可避であった。このため、従来技術においては、たとえ電子走行層３０の３次元成長を行わない場合でも、ＡｌＮからなる核形成層２０とＧａＮからなる電子走行層３０との界面近傍に、深いエネルギー準位を形成する鉄（Ｆｅ）および炭素（Ｃ）などの不純物を高濃度にドープしない限り、バッファリークが抑制できないという課題があった。これに対し、本実施形態では、核形成層２０の厚さを１００ｎｍ超とすることで、下地基板１０から核形成層２０を介して電子走行層３０に向けた不純物の拡散を抑制することができる。具体的には、下地基板１０がＳｉＣ基板である場合には、下地基板１０から電子走行層３０に向けたＳｉの拡散を抑制することができる。これにより、ＡｌＮからなる核形成層２０とＧａＮからなる電子走行層３０との界面近傍に、深いエネルギー準位を形成するＦｅおよびＣなどの不純物を高濃度にドープしなくても、バッファリークを抑制することができる。
【0035】
一方で、核形成層２０の厚さが１μｍ超であると、核形成層２０と他の層との主に線膨張係数差に起因して、積層物１が反ったり、核形成層２０などにクラックが生じたりする可能性がある。これに対し、本実施形態では、核形成層２０の厚さを１μｍ以下とすることで、核形成層２０と他の層との線膨張係数差に起因した積層物１の反りおよび核形成層２０などのクラックを抑制することができる。
【0036】
また、後述する製造方法を適用した核形成層２０の厚さに対して、Ｘ線ロッキングカーブ測定によるＡｌＮの所定結晶面回折の半値幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ ａｔ Ｈａｌｆ Ｍａｘｉｍｕｍ）をプロットしたときに、ＡｌＮのＸ線回折半値幅は、下に凸の傾向を示す。このため、核形成層２０の厚さが１００ｎｍ以下であると、ＡｌＮのＸ線回折半値幅が大きくなってしまう。これに対し、本実施形態では、核形成層２０の厚さを１００ｎｍ超とすることで、ＡｌＮのＸ線回折半値幅の増大を抑制することができる。すなわち、核形成層２０の結晶性の低下を抑制することができる。
【0037】
さらに、核形成層２０の厚さは、例えば、２００ｎｍ以上７００ｎｍ以下であることが好ましく、３００ｎｍ以上５００ｎｍ以下であることがより好ましい。核形成層２０の厚さを上記範囲内とすることで、ＡｌＮのＸ線回折半値幅をより小さくすることができる。すなわち、核形成層２０の結晶性を向上させることができる。
【0038】
具体的には、核形成層２０は、例えば、厚さが１００ｎｍ超１μｍ以下であるとき、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が５００秒以下である。
【0039】
また、核形成層２０は、例えば、厚さが２００ｎｍ以上７００ｎｍ以下であるとき、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が４００秒以下である。
【0040】
さらに、核形成層２０は、例えば、厚さが３００ｎｍ以上５００ｎｍ以下であるとき、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が１８０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が３８０秒以下である。
【0041】
このように核形成層２０の結晶性を向上させることで、核形成層２０上に形成する後述の電子走行層３０の結晶性を、電子走行層３０の成長時に３次元成長を導入しなくても、向上させることができる。
【0042】
核形成層２０は、例えば、本実施形態のようにＨＶＰＥ法などを用いて高品質に該核形成層２０を形成した場合には、下地面１１に沿った方向（例えばａ軸方向）に歪みを有している。核形成層２０のａ軸方向の歪み量は、例えば、下地基板１０と核形成層２０との線膨張係数差（および格子定数差）に依存する。
【0043】
なお、ここでいう「ａ軸方向の歪み量」は、例えば、所定層を構成する結晶のａ軸長（ａ軸方向の格子定数）が、無歪みのバルク結晶のａ軸長から変化した割合を意味する。歪み量が正の値の場合は、結晶が引張歪みを有していることを意味し、歪み量が負の値の場合は、結晶が圧縮歪みを有していることを意味する。
【0044】
核形成層２０のａ軸方向の歪み量ε１（％）は、例えば、以下の式（１）で求められる。
ε１＝（ａ１－ａＡｌＮ）／ａＡｌＮ×１００・・・（１）
ただし、ａ１は、核形成層２０を構成するＡｌＮ結晶のａ軸長であり、ａＡｌＮは、無歪みのバルクＡｌＮ結晶のａ軸長である。
ε１＝（ａ１－ａＡｌＮ）／ａＡｌＮ×１００・・・（１）
ただし、ａ１は、核形成層２０を構成するＡｌＮ結晶のａ軸長であり、ａＡｌＮは、無歪みのバルクＡｌＮ結晶のａ軸長である。
【0045】
なお、核形成層２０のａ軸方向の歪み量ε１（％）は、例えば、以下の手順で求めることができる。まず、Ｘ線回折測定（２θ－ωスキャン）により核形成層２０の（０００２）面の回折角を測定し、核形成層２０のｃ軸長（ｃ軸方向の格子定数）、ｃ１を求める。核形成層２０のｃ軸長ｃ１と、ＡｌＮのポアソン比νと、核形成層２０のａ軸方向の歪み量ε１とは、以下の式（２）を満たす。
（ｃ１－ｃＡｌＮ）／ｃＡｌＮ＝－２ν／（１－ν）×ε１ ・・・（２）
（ｃ１－ｃＡｌＮ）／ｃＡｌＮ＝－２ν／（１－ν）×ε１ ・・・（２）
【0046】
ＡｌＮにおけるポアソン比νは０．２とされているため、以下の式（３）により、ｃ軸長ｃ１の変化に基づいて、核形成層２０のａ軸方向の歪み量ε１を求めることができる。
ε１＝－２（ｃ１－ｃＡｌＮ）／ｃＡｌＮ ・・・（３）
ε１＝－２（ｃ１－ｃＡｌＮ）／ｃＡｌＮ ・・・（３）
【0047】
具体的には、本実施形態の下地基板１０がＳｉＣからなる場合では、（室温２７℃における）核形成層２０のａ軸方向の歪み量ε１（％）は、例えば、＋０．１％以上＋０．５％以下である。なお、歪み量が正の値であることから、核形成層２０を構成するＡｌＮ結晶が引張歪みを有していることを意味する。
【0048】
（電子走行層）
電子走行層３０は、例えば、後述のように、電子供給層４０側に位置する領域に２次元電子ガス（２ＤＥＧ）を生成させ、半導体素子２を駆動させたときに電子を走行可能に構成されている。具体的には、電子走行層３０は、例えば、ＧａＮからなっている。また、電子走行層３０は、例えば、核形成層２０上に設けられている。電子走行層３０は、例えば、核形成層２０の主面２１上にＧａＮの単結晶をヘテロエピタキシャル成長させることにより形成されている。
電子走行層３０は、例えば、後述のように、電子供給層４０側に位置する領域に２次元電子ガス（２ＤＥＧ）を生成させ、半導体素子２を駆動させたときに電子を走行可能に構成されている。具体的には、電子走行層３０は、例えば、ＧａＮからなっている。また、電子走行層３０は、例えば、核形成層２０上に設けられている。電子走行層３０は、例えば、核形成層２０の主面２１上にＧａＮの単結晶をヘテロエピタキシャル成長させることにより形成されている。
【0049】
電子走行層３０は、例えば、主面３１を有している。本実施形態において、電子走行層３０の主面３１に対して最も近い低指数の結晶面は、例えば、ｃ面（（０００１）面、Ｇａ面）である。
【0050】
本実施形態では、電子走行層３０の厚さは、例えば、１μｍ未満である。電子走行層３０の厚さが１μｍ以上であると、電子走行層３０と他の層との主に線膨張係数差に起因して、積層物１が反る可能性がある。このため、リソグラフィの際にパターン不良が生じる可能性がある。また、電子走行層３０を構成するＧａＮ自体は、従来技術のようにＦｅまたはＣをドーピングしない限り、僅かながら導電性を有している材料である。このため、電子走行層３０の厚さが１μｍ以上である場合のように、電子走行層３０の厚さを不必要に厚くすると、バッファリーク電流を増加させる可能性がある。これに対し、本実施形態では、電子走行層３０の厚さを１μｍ未満とすることで、電子走行層３０と他の層との線膨張係数差に起因した積層物１の反りを抑制することができる。これにより、リソグラフィ精度を向上させることができる。また、本実施形態では、電子走行層３０の厚さを１μｍ未満とすることで、電子走行層３０を構成するＧａＮ自体の僅かな導電性に起因したバッファリーク電流を抑制することができる。
【0051】
なお、電子走行層３０の厚さの下限値は、限定されるものではない。ただし、電子走行層３０に所定の２ＤＥＧを生成させる観点では、電子走行層３０の厚さは、例えば、１００ｎｍ以上であることが好ましい。
【0052】
本実施形態では、核形成層２０の結晶性を向上させるとともに、後述の熱処理工程Ｓ３０において核形成層２０の主面２１に点欠陥を導入することで、核形成層２０上に電子走行層３０を成長させるときの電子走行層３０の歪みを緩和することができる。その結果、本実施形態では、電子走行層３０を３次元成長させなくても、高品質な電子走行層３０を成長させることが可能となる。
【0053】
ここで、核形成層２０がＡｌＮであり、且つ、電子走行層３０がＧａＮである場合には、これらの間に大きな格子不整合（およそ２．５％）が生じ、これに起因した歪（格子歪）が生じる。このため、電子走行層３０を成長する際には、一般的には、転位の導入による格子歪の緩和が不可避である。
【0054】
従来において、ＧａＮ層を３次元成長させ高品質なＧａＮを得る場合には、３次元成長により、ＧａＮ／ＡｌＮ界面で生じた転位を相互に会合させることで（いわゆる対消滅により）、ＧａＮ層上部に達する貫通転位密度を１０８ｃｍ－２台に低減することができる。この場合に得られるＧａＮ層は、成長中では、転位の導入により格子歪が緩和されるため、無歪に近い状態であるのに対して、当該ＧａＮ層は、室温では、成長後の降温時に生じる熱膨張係数差に起因した歪（熱歪み）を持った状態となる。
【0055】
一方、従来において、ＧａＮ層の３次元成長を行わない場合には、ＡｌＮ層上にＧａＮ層を成長した際に、ＧａＮ層中に転位が導入され、格子歪みが緩和されるため、ＧａＮ層は無歪の状態となる。このときのＧａＮ層の転位密度は、ＧａＮの成長厚の増大とともに、上述の対消滅により徐々に減少する。しかしながら、この場合における転位密度の減少の度合いは、ＧａＮ層を３次元成長させる場合よりも著しく低い。具体的には、ＧａＮ層厚が１～２μｍ程度である場合には、１０９～１０１０ｃｍ－２程度の転位がＧａＮ層表面に残留することとなる。この場合に得られるＧａＮ層も、成長中では、転位の導入により格子歪みが緩和され、無歪に近い状態である。一方で、当該ＧａＮ層は、室温では、成長後の降温時に生じる熱膨張係数差に起因した熱歪を持った状態となりうるが、当該ＧａＮ層が比較的多くの転位を有するため、これらの転位の効果により熱歪の一部が緩和され、残留歪は比較的小さくなる。
【0056】
これに対し、本実施形態では、ＡｌＮからなる核形成層２０の結晶性を向上させるとともに、後述の熱処理工程Ｓ３０において核形成層２０の主面２１に点欠陥を導入することで、ＧａＮからなる電子走行層３０の成長中における格子歪の発生を抑制することができる。これにより、電子走行層３０／核形成層２０の界面（すなわちＧａＮ／ＡｌＮ界面）における転位の発生自体を抑制することができる。その結果、成長中の電子走行層３０を格子歪が抑制されているにも関わらず、電子走行層３０の転位密度を後述のように５×１０８ｃｍ－２以下とすることが可能となる。なお、この場合に得られる電子走行層３０は、成長中では、転位の発生を抑制しつつ無歪に近い状態であるのに対して、室温では、成長後の降温時に生じる熱膨張係数差に起因した熱歪を持った状態となる。
【0057】
なお、電子走行層３０のａ軸方向の歪み量ε２（％）は、例えば、以下の式（４）で求められる。
ε２＝（ａ２－ａＧａＮ）／ａＧａＮ×１００・・・（４）
ただし、ａ２は、電子走行層３０を構成するＧａＮ結晶のａ軸長であり、ａＧａＮは、無歪みのバルクＧａＮ結晶のａ軸長である。
ε２＝（ａ２－ａＧａＮ）／ａＧａＮ×１００・・・（４）
ただし、ａ２は、電子走行層３０を構成するＧａＮ結晶のａ軸長であり、ａＧａＮは、無歪みのバルクＧａＮ結晶のａ軸長である。
【0058】
本実施形態の下地基板１０がＳｉＣからなる場合では、（室温２７℃における）電子走行層３０のａ軸方向の歪み量ε２（％）は、例えば、＋０．０５％以上＋０．３％以下である。
【0059】
本実施形態では、高品質な核形成層２０上に電子走行層３０を成長させるときの電子走行層３０の格子歪を緩和することで、電子走行層３０は、薄くても、高い結晶性を有している。具体的には、電子走行層３０の厚さが上述の範囲内であっても、電子走行層３０は、例えば、Ｘ線ロッキングカーブ測定によるＧａＮの（０００２）回折の半値幅が２００秒以下、好ましくは１５０秒以下であり、Ｘ線ロッキングカーブ測定によるＧａＮの（１０－１２）回折の半値幅が４００秒以下、好ましくは３００秒以下、より好ましくは２００秒以下、さらに好ましくは１５０秒以下である。
【0060】
本実施形態では、高品質な核形成層２０上に電子走行層３０を成長させるときの電子走行層３０の格子歪を緩和することで、電子走行層３０を３次元成長させず、且つ、厚く成長させなくても、上述のように、電子走行層３０の転位密度が低減されている。具体的には、電子走行層３０の厚さが上述の範囲内であっても、電子走行層３０の主面３１における転位密度は、例えば、５×１０８ｃｍ－２以下、好ましくは１×１０８ｃｍ－２未満、より好ましくは７×１０７ｃｍ－２以下である。これにより、半導体素子２を駆動したときのゲートリークを低減することができる。なお、電子走行層３０の主面３１における転位密度は、例えば、多光子励起顕微鏡などにより測定することができる。
【0061】
なお、電子走行層３０の主面３１における転位密度の下限値は、３次元成長をさせない方法を採用することから、例えば、１×１０７ｃｍ－２となると考えられる。
【0062】
本実施形態では、後述の製造方法により、電子走行層３０を３次元成長させることなく、ｃ面成長（横方向成長）させることで、ｃ面以外のファセットを介したＯなどの不純物の混入が抑制されている。具体的には、電子走行層３０中のＯ濃度は、例えば、電子走行層３０全体に亘って、１×１０１６ｃｍ－３以下である。このように、電子走行層３０中でｎ型不純物（ドナー）となるＯの混入を抑制することで、電子走行層３０中の自由電子濃度の上昇を抑制することができる。
【0063】
本実施形態では、下地基板１０がＳｉＣ基板である場合に、核形成層２０の厚さを１００ｎｍ超とすることで、下地基板１０から電子走行層３０に向けたＳｉの拡散が抑制されている。具体的には、電子走行層３０中のＳｉ濃度は、例えば、電子走行層３０全体に亘って、１×１０１６ｃｍ－３以下である。このように、電子走行層３０中でｎ型不純物（ドナー）となるＳｉの混入を抑制することで、電子走行層３０中の自由電子濃度の上昇を抑制することができる。
【0064】
本実施形態では、上述のように、電子走行層３０中でｎ型不純物となるＳｉおよびＯの混入を抑制することで、電子走行層３０中に、深いエネルギー準位を形成するＦｅおよびＣなどの不純物を高濃度にドープする必要が無い。具体的には、電子走行層３０中のＦｅ濃度およびＣ濃度のそれぞれは、例えば、１×１０１６ｃｍ－３以下である。これにより、半導体素子２の駆動時に、深いエネルギー準位を形成する不純物の帯電および放電を抑制することができる。
【0065】
本実施形態では、後述の製造方法により、電子走行層３０を横方向成長させることで、電子走行層３０は、良好な表面平坦性を有している。具体的には、電子走行層３０の主面３１の５μｍ角領域を原子間力顕微鏡（ＡＦＭ）により測定した二乗平均平方根粗さＲＭＳは、例えば、１ｎｍ以下、好ましくは０．５ｎｍ以下である。
【0066】
（電子供給層）
電子供給層４０は、例えば、電子走行層３０内に２ＤＥＧを生成させるよう構成されている。具体的には、電子供給層４０は、電子走行層３０を構成するＧａＮよりも広いバンドギャップと、ＧａＮの格子定数よりも小さい格子定数とを有するＩＩＩ族窒化物からなっている。電子供給層４０を構成するＩＩＩ族窒化物としては、例えば、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、またはＡｌＩｎＧａＮが挙げられ、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（ただし、０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成式で表される。電子供給層４０は、例えば、電子走行層３０上に設けられている。電子供給層４０は、例えば、電子走行層３０の主面３１上に上述のＩＩＩ族窒化物の単結晶をヘテロエピタキシャル成長させることにより形成されている。
電子供給層４０は、例えば、電子走行層３０内に２ＤＥＧを生成させるよう構成されている。具体的には、電子供給層４０は、電子走行層３０を構成するＧａＮよりも広いバンドギャップと、ＧａＮの格子定数よりも小さい格子定数とを有するＩＩＩ族窒化物からなっている。電子供給層４０を構成するＩＩＩ族窒化物としては、例えば、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、またはＡｌＩｎＧａＮが挙げられ、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（ただし、０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）の組成式で表される。電子供給層４０は、例えば、電子走行層３０上に設けられている。電子供給層４０は、例えば、電子走行層３０の主面３１上に上述のＩＩＩ族窒化物の単結晶をヘテロエピタキシャル成長させることにより形成されている。
【0067】
電子供給層４０は、主面４１を有している。本実施形態において、電子供給層４０の主面４１に対して最も近い低指数の結晶面は、例えば、ｃ面（（０００１）面、ＩＩＩ族元素極性面）である。
【0068】
電子供給層４０の厚さは、例えば、５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下である。電子供給層４０の厚さが５ｎｍ未満であると、ゲートリーク電流が大きくなる可能性がある。これに対し、電子供給層４０の厚さを５ｎｍ以上とすることにより、ゲートリーク電流を低減することができる。さらに、電子供給層４０の厚さを１０ｎｍ以上とすることにより、ゲートリーク電流を安定的に低減することができる。一方で、電子供給層４０の厚さが５０ｎｍ超であると、閾値電圧が大きくなり、スイッチング特性が悪くなる可能性がある。これに対し、電子供給層４０の厚さを５０ｎｍ以下とすることにより、閾値電圧を所定値以下とし、スイッチング特性を向上させることができる。電子供給層４０の厚さを３０ｎｍ以下とすることにより、スイッチング特性を安定的に向上させることができる。
【0069】
本実施形態では、電子供給層４０は、電子走行層３０と同様に、良好な表面平坦性を有している。具体的には、電子供給層４０の主面４１の５μｍ角領域を原子間力顕微鏡（ＡＦＭ）により測定した二乗平均平方根粗さＲＭＳは、例えば、電子走行層３０のそれと同等である。
【0070】
（キャップ層）
キャップ層５０は、例えば、成長後の降温時に電子供給層４０の主面４１からのＧａ成分またはＩｎ成分の蒸発を抑制するよう構成されている。具体的には、キャップ層５０は、例えば、例えば、ＧａＮからなっている。キャップ層５０は、例えば、電子供給層４０上に設けられている。キャップ層５０は、例えば、電子供給層４０の主面４１上にＧａＮの単結晶をヘテロエピタキシャル成長させることにより形成されている。このようにＧａＮからなるキャップ層５０を電子供給層４０の主面４１上に形成することで、例えば、電子供給層４０がＡｌＧａＮからなる場合に、成長後の降温時にＡｌＧａＮ表面からＧａが選択的に蒸発することを抑制し、ＡｌリッチなＡｌＧａＮ層が形成されるのを抑制することができる。
キャップ層５０は、例えば、成長後の降温時に電子供給層４０の主面４１からのＧａ成分またはＩｎ成分の蒸発を抑制するよう構成されている。具体的には、キャップ層５０は、例えば、例えば、ＧａＮからなっている。キャップ層５０は、例えば、電子供給層４０上に設けられている。キャップ層５０は、例えば、電子供給層４０の主面４１上にＧａＮの単結晶をヘテロエピタキシャル成長させることにより形成されている。このようにＧａＮからなるキャップ層５０を電子供給層４０の主面４１上に形成することで、例えば、電子供給層４０がＡｌＧａＮからなる場合に、成長後の降温時にＡｌＧａＮ表面からＧａが選択的に蒸発することを抑制し、ＡｌリッチなＡｌＧａＮ層が形成されるのを抑制することができる。
【0071】
キャップ層５０の厚さは、例えば、１ｎｍ以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下である。キャップ層５０の厚さが１ｎｍ未満であると、Ｇａ成分またはＩｎ成分の蒸発を抑制することが困難となる。これに対し、キャップ層５０の厚さを１ｎｍ以上、好ましくは２ｎｍ以上とすることで、Ｇａ成分またはＩｎ成分の蒸発を安定的に抑制することができる。一方で、キャップ層５０の厚さが１０ｎｍ超であると、半導体素子２を作製した際に、キャップ層５０内を流れる電流成分が顕著となり、デバイス動作を阻害してしまう可能性がある。これに対し、キャップ層５０の厚さを１０ｎｍ以下、好ましくは５ｎｍ以下とすることで、キャップ層５０内を流れる電流成分の発生を抑制することができる。これにより、キャップ層５０に起因したデバイス動作の阻害を抑制することができる。
【0072】
以上のように構成される積層物１では、上述のように電子走行層３０の厚さを薄くすることで、当該積層物１の反りを小さくすることができる。具体的には、積層物１の長さ５０．８ｍｍあたりの反りは、例えば、２０μｍ以下、好ましくは１０μｍ以下である。これにより、積層物１の反りに起因したリソグラフィ精度の低下を抑制することができる。その結果、半導体素子２の製造歩留まりを向上させることが可能となる。
【0073】
なお、積層物１の反りは、小さければ小さいほどよく、例えば、０μｍ以上である。
【0074】
【0075】
図２に示すように、本実施形態の半導体素子２は、例えば、上記した積層物１を用いて製造されるものであり、ＨＥＭＴとして構成されている。具体的には、半導体素子２は、例えば、下地基板１０と、核形成層２０と、電子走行層３０と、電子供給層４０と、キャップ層５０と、ゲート電極６１と、ソース電極６２と、ドレイン電極６３と、を有している。すなわち、半導体素子２は、上述のＧａＮからなる電子走行層３０を動作層の少なくとも一部として備えている。
【0076】
（電極）
ゲート電極６１は、電子供給層４０上に設けられている。ゲート電極６１は、例えば、電子供給層４０に接していてもよいし、或いは、キャップ層５０を介して電子供給層４０上に設けられていてもよい。ゲート電極６１は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）との複層構造（Ｎｉ／Ａｕ）からなっている。
ゲート電極６１は、電子供給層４０上に設けられている。ゲート電極６１は、例えば、電子供給層４０に接していてもよいし、或いは、キャップ層５０を介して電子供給層４０上に設けられていてもよい。ゲート電極６１は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）との複層構造（Ｎｉ／Ａｕ）からなっている。
【0077】
ソース電極６２は、例えば、キャップ層５０を介して電子供給層４０上に設けられている。ソース電極６２は、ゲート電極６１から所定距離離れた位置に配置されている。ソース電極６２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）との複層構造（Ｔｉ／Ａｌ）からなっている。
【0078】
ドレイン電極６３は、例えば、キャップ層５０を介して電子供給層４０上に設けられている。ドレイン電極６３は、ゲート電極６１を挟んでソース電極６２と反対側にゲート電極６１から所定距離離れた位置に配置されている。ドレイン電極６３は、ソース電極６２と同様に、例えば、ＴｉとＡｌとの複層構造からなっている。なお、ソース電極６２およびドレイン電極６３では、Ｔｉ／Ａｌの複層構造上にＮｉ／Ａｕの複層構造が積層されていてもよい。
【0079】
（３）ＩＩＩ族窒化物積層物の製造方法および半導体素子の製造方法
次に、図１～図３を用い、本実施形態に係るＩＩＩ族窒化物積層物の製造方法および半導体素子の製造方法について説明する。図３は、本実施形態に係るＩＩＩ族窒化物積層物の製造方法および半導体素子の製造方法を示すフローチャートである。
次に、図１～図３を用い、本実施形態に係るＩＩＩ族窒化物積層物の製造方法および半導体素子の製造方法について説明する。図３は、本実施形態に係るＩＩＩ族窒化物積層物の製造方法および半導体素子の製造方法を示すフローチャートである。
【0080】
本実施形態に係る半導体素子の製造方法は、例えば、下地基板準備工程Ｓ１０と、核形成層形成工程Ｓ２０と、熱処理工程Ｓ３０と、電子走行層形成工程Ｓ４０と、電子供給層形成工程Ｓ５０と、キャップ層形成工程Ｓ６０と、電極形成工程Ｓ７０と、を有する。
【0081】
（Ｓ１０：下地基板準備工程）
まず、下地基板１０を準備する。下地基板１０として、例えば、ポリタイプ４Ｈの半絶縁性ＳｉＣ基板を準備する。
まず、下地基板１０を準備する。下地基板１０として、例えば、ポリタイプ４Ｈの半絶縁性ＳｉＣ基板を準備する。
【0082】
（Ｓ２０：核形成層形成工程）
次に、下地基板１０の下地面１１上に、ＡｌＮの単結晶からなる核形成層２０をヘテロエピタキシャル成長させる。核形成層２０の成長は、例えば、ハイドライド気相成長（ＨＶＰＥ：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法により行う。
次に、下地基板１０の下地面１１上に、ＡｌＮの単結晶からなる核形成層２０をヘテロエピタキシャル成長させる。核形成層２０の成長は、例えば、ハイドライド気相成長（ＨＶＰＥ：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法により行う。
【0083】
ＩＩＩ族（Ａｌ）原料ガスとしては、例えば、一塩化アルミニウム（ＡｌＣｌ）ガスまたは三塩化アルミニウム（ＡｌＣｌ３）ガスを用いる。ＡｌＣｌガスまたはＡｌＣｌ３ガスは、ＨＶＰＥ装置内に設置した金属Ａｌ上へ塩化水素（ＨＣｌ）ガスを供給することで生成することができる。Ｎ原料ガスとしては、例えば、アンモニア（ＮＨ３）ガスを用いる。これらの原料ガスを、水素（Ｈ２）ガス、窒素（Ｎ２）ガス、またはこれらの混合ガスを用いたキャリアガスと混合して供給してもよい。
【0084】
このとき、本実施形態では、核形成層２０の結晶性が高くなるように、核形成層２０を形成する。
【0085】
例えば、核形成層２０の厚さを１００ｎｍ超１μｍ以下としつつ、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２５０秒以下となり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が５００秒以下となるように、核形成層２０を形成する。
【0086】
好ましくは、例えば、核形成層２０の厚さを２００ｎｍ以上７００ｎｍ以下としつつ、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が４００秒以下となるように、核形成層２０を形成する。
【0087】
より好ましくは、例えば、核形成層２０の厚さを３００ｎｍ以上５００ｎｍ以下としつつ、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が１８０秒以下となり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が３８０秒以下となるように、核形成層２０を形成する。
【0088】
このような高品質な核形成層２０を形成するための方法としては、例えば、結晶成長条件を制御する。結晶成長条件としては、例えば、成長温度、Ｖ／ＩＩＩ比、成長速度および成長圧力のうち少なくともいずれかを適切に制御する。これにより、高品質な核形成層２０を成長させることができる。なお、ここでいう「Ｖ／ＩＩＩ比」とは、ＩＩＩ族（Ａｌ）原料ガスの供給量（分圧）に対するＶ族（Ｎ）原料ガスの供給量（分圧）の比である。
【0089】
具体的には、結晶成長条件を、例えば、以下のように設定する。
成長温度：９００℃以上１３００℃以下
Ｖ／ＩＩＩ比：０．２以上２００以下
成長速度：０．５ｎｍ／分以上３０００ｎｍ／分以下
成長圧力：０．９気圧（ａｔｍ）以上１．３気圧以下
成長温度：９００℃以上１３００℃以下
Ｖ／ＩＩＩ比：０．２以上２００以下
成長速度：０．５ｎｍ／分以上３０００ｎｍ／分以下
成長圧力：０．９気圧（ａｔｍ）以上１．３気圧以下
【0090】
このとき、結晶成長時の圧力（成長圧力）を、上述のように、大気圧近傍の０．９気圧以上１．３気圧以下とするのが好ましい。成長圧力を０．９気圧以上とすることで、すなわち、減圧成長装置を用いた場合よりも高い圧力下で成長することで、高品質な核形成層２０を容易に成長させることができる。一方で、成長圧力を１．３気圧超としても、結晶成長の観点からは不都合はないが、そのような高圧に耐える成長装置は耐圧構造を必要とするため、製造コストの観点からは成長圧力を１．３気圧以下とするのが好ましい。
【0091】
なお、このとき、ＨＶＰＥ装置の成長室内に各種ガスを導入するガス供給管のノズルへのＡｌＮの付着を防止するために、ＨＣｌガスを流してもよい。この場合、ＡｌＣｌガスまたはＡｌＣｌ３ガスに対するＨＣｌガスの供給量の比率を、例えば、０．１以上１００以下とする。
【0092】
また、上述のような高品質な核形成層２０を形成するための方法としては、例えば、核形成層２０を成長させた後、Ｎ２ガスを含む雰囲気下で熱処理（アニール処理）を行ってもよい。このとき、例えば、熱処理温度を、例えば、１４００℃以上１７００℃以下とすることが好ましい。
【0093】
以上のように結晶成長条件を制御することで、核形成層２０の結晶性を向上させることができる。
【0094】
なお、本実施形態のように得られた核形成層２０の結晶性が高い場合には、核形成層形成工程Ｓ２０後の降温時、または後述の熱処理工程Ｓ３０後の降温時に、下地基板１０と核形成層２０との線膨張係数差に起因して、核形成層２０に引張歪みが生じることとなる。一方で、従来のように、核形成層２０の結晶性が低い場合、すなわち、核形成層２０が多くの転位を含む場合には、転位の存在により熱歪が緩和されるため、室温付近で残留する歪は比較的小さくなる。（＋０．０５％未満）。
【0095】
（Ｓ３０：熱処理工程）
次に、核形成層２０に対して熱処理を行う。当該熱処理工程Ｓ３０は、例えば、核形成層形成工程Ｓ２０後に温度を下げることなく、同一のＨＶＰＥ装置の成長室内で連続的に行う。なお、熱処理工程Ｓ３０は、核形成層形成工程Ｓ２０後に、別の装置で熱処理を行ってもよい。
次に、核形成層２０に対して熱処理を行う。当該熱処理工程Ｓ３０は、例えば、核形成層形成工程Ｓ２０後に温度を下げることなく、同一のＨＶＰＥ装置の成長室内で連続的に行う。なお、熱処理工程Ｓ３０は、核形成層形成工程Ｓ２０後に、別の装置で熱処理を行ってもよい。
【0096】
本実施形態では、例えば、Ｈ２ガスを含む雰囲気下で、核形成層２０の熱処理を行う。なお、Ｈ２ガスは、Ｎ２ガス、アルゴンガス（Ａｒガス）等の不活性ガスと混合して供給してもよい。
【0097】
Ｈ２ガスを含む雰囲気下での当該熱処理を行うことで、核形成層２０の主面２１上に成長させる電子走行層３０の歪みが緩和されるように、核形成層２０の主面２１を改質することができる。電子走行層３０の歪み緩和のメカニズムは現状明らかではないが、例えば、以下のメカニズムが考えられる。すなわち、熱処理工程Ｓ３０において、雰囲気内にＨ２ガスを含むことで、核形成層２０を構成するＡｌＮ結晶中に、点欠陥が導入される。具体的には、ＡｌＮ中のＮ原子が表面でＨと結合して、ＮＨ３となって脱離する。このため、ＡｌＮ中に多量のＮ空孔が形成され、Ｎ空孔が原子サイズのボイドとして働く。その結果、核形成層２０上に成長させる電子走行層３０の歪みを緩和できるものと考えられる。
【0098】
このとき、ＮＨ３ガスを実質的に含まない雰囲気下で、核形成層２０の熱処理を行うことが好ましい。ここでいう「ＮＨ３ガスを実質的に含まない」とは、例えば、成長室内のＮＨ３ガス分圧が、全圧に対して１％未満であることを意味する。具体的には、例えば、ＮＨ３ガスを成長室内に供給せずに本工程を行う。ここで、ＮＨ３ガスを含む雰囲気下で核形成層２０の熱処理を行った場合には、核形成層２０を構成するＡｌＮ結晶中に、点欠陥を充分に導入することが困難となる。このため、核形成層２０上に成長させる電子走行層３０の歪みを充分に緩和できない可能性がある。これに対し、本実施形態では、ＮＨ３ガスを実質的に含まない雰囲気下で核形成層２０の熱処理を行うことで、核形成層２０を構成するＡｌＮ結晶中に、点欠陥を充分に導入することができる。
【0099】
なお、核形成層形成工程Ｓ２０後に同一のＨＶＰＥ装置の成長室内で熱処理工程Ｓ３０を連続的に行う場合には、核形成層形成工程Ｓ２０にて導入したＮＨ３ガスが成長室内に残留している可能性がある。このため、熱処理工程Ｓ３０を行う前に、成長室内の気体をすべて排出（または置換）することが好ましい。
【0100】
なお、上述したように熱処理工程Ｓ３０では、ＡｌＮ中のＮ原子が表面でＨと結合して、ＮＨ３となって脱離するものと考えられるが、脱離によって生成するＮＨ３はごく微量である。そのため、該脱離したＮＨ３によって、成長室内のＮＨ３ガス分圧が全圧の１％以上になることはない。
【0101】
また、このとき、熱処理温度を、例えば、９００℃以上１３００℃以下とすることが好ましい。熱処理温度が９００℃未満であると、核形成層２０の主面２１が改質され難い。これに対し、熱処理温度を９００℃以上とすることで、核形成層２０の主面２１を充分に改質することができる。一方、熱処理温度が１３００℃を超えると、核形成層２０の主面２１が分解されてしまう可能性がある。これに対し、熱処理温度を１３００℃以下にすることで、核形成層２０の主面２１の分解を抑制することができる。
【0102】
また、このとき、熱処理時間を、例えば、１０分以上１２０分以下とすることが好ましい。熱処理時間が１０分未満であると、核形成層２０の主面２１が改質され難い。これに対し、熱処理時間を１０分以上とすることで、核形成層２０の主面２１を充分に改質することができる。一方、熱処理時間が１２０分超であると、核形成層２０の主面２１の平坦性が低下してしまう可能性がある。これに対し、熱処理時間を１２０分以下にすることで、核形成層２０の主面２１の平坦性の低下を抑制することができる。
【0103】
さらに、熱処理時間を、例えば、３０分以上９０分以下とすることがより好ましく、６０分とすることが最も好ましい。このように熱処理時間を適切に制御することで、核形成層２０の主面２１の表面状態を平坦に維持しつつ、核形成層２０の主面２１に適切な量の点欠陥を導入することができる。これにより、核形成層２０上に形成する電子走行層３０の結晶性をより安定的に向上させることができる。
【0104】
（Ｓ４０：電子走行層形成工程）
次に、熱処理を行った核形成層２０の主面２１上に、ＧａＮの単結晶からなる電子走行層３０をヘテロエピタキシャル成長させる。電子走行層３０の成長は、例えば、有機金属気相成長（ＭＯＶＰＥ：Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法により行う。
次に、熱処理を行った核形成層２０の主面２１上に、ＧａＮの単結晶からなる電子走行層３０をヘテロエピタキシャル成長させる。電子走行層３０の成長は、例えば、有機金属気相成長（ＭＯＶＰＥ：Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法により行う。
【0105】
ＩＩＩ族（Ｇａ）原料ガスとしては、例えば、トリメチルガリウム（Ｇａ（ＣＨ３）３、ＴＭＧ）ガスを用いる。Ｎ原料ガスとしては、例えば、ＮＨ３ガスを用いる。これらの原料ガスを、水素（Ｈ２）ガス、窒素（Ｎ２）ガス、またはこれらの混合ガスを用いたキャリアガスと混合して供給してもよい。
【0106】
なお、本実施形態では、下地基板１０の下地面１１がＡｌＮからなる核形成層２０で覆われている。これにより、ＭＯＶＰＥ装置の成膜室内へのＮＨ３ガスの供給から開始することができる。その結果、成膜室を事前にベーキングしなくてもよい。この点の効果については、後述する。
【0107】
本実施形態では、上述のように、核形成層形成工程Ｓ２０において核形成層２０の結晶性を向上させるとともに、熱処理工程Ｓ３０において核形成層２０の主面２１に点欠陥を導入することで、核形成層２０上に電子走行層３０を成長させるときの電子走行層３０の格子歪みを緩和することができる。これにより、電子走行層３０の厚さを薄くしつつ、結晶性が高い電子走行層３０を形成することができる。
【0108】
具体的には、例えば、電子走行層３０の厚さを１μｍ未満としつつ、Ｘ線ロッキングカーブ測定によるＧａＮの（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定によるＧａＮの（１０－１２）回折の半値幅が４００秒以下となるように、電子走行層３０を形成することができる。
【0109】
また、本実施形態では、電子走行層３０を３次元成長させることなく、横方向成長（２次元成長）させる。すなわち、電子走行層３０において、ｃ面以外のファセットを生じさせるとなく、ｃ面のみを成長面として電子走行層３０を成長させる（ステップフロー成長させる）。
【0110】
電子走行層３０を横方向成長させるための結晶成長条件としては、例えば、成長温度、成長速度および成長圧力のうち少なくともいずれかを適切に制御する。
【0111】
具体的には、電子走行層３０の成長温度を、典型的なＧａＮの結晶成長温度よりも高くし、例えば、１０８０℃以上１２００℃以下、好ましくは１１００℃以上１１５０℃以下とする。
【0112】
また、電子走行層形成工程Ｓ４０での成長速度を、例えば、１０ｎｍ／分以上３０ｎｍ／分以下とする。
【0113】
また、電子走行層形成工程Ｓ４０での成長圧力を、例えば、０．０１気圧以上０．５気圧以下とする。
【0114】
なお、ＭＯＶＰＥ法においては、意図的にＣ（カーボン）を導入しなくても、ＩＩＩ族原料としての有機金属ガスからのＣが成長膜に取り込まれる可能性がある。しかしながら、本実施形態では、電子走行層３０を３次元成長させない上述の条件下において、電子走行層形成工程Ｓ４０でのＶ／ＩＩＩ比を例えば３０００以上とすることで、電子走行層３０へのＣの混入を１×１０１６ｃｍ－３以下とすることができる。
【0115】
本実施形態では、上述のように、高品質な核形成層２０上に成長される電子走行層３０の歪を緩和することで、電子走行層３０を３次元成長させず、且つ、厚く成長させなくても、電子走行層３０の転位密度を低減することができる。具体的には、例えば、電子走行層３０の厚さを１μｍ未満としつつ、電子走行層３０の主面３１における転位密度が、５×１０８ｃｍ－２以下となるように、電子走行層３０を形成することができる。
【0116】
本実施形態では、上述のように、電子走行層３０を３次元成長させることなく、横方向成長させることで、ｃ面以外のファセットを介したＯなどの不純物の混入を抑制することができる。具体的には、例えば、電子走行層３０中のＯ濃度が、電子走行層３０全体に亘って、１×１０１６ｃｍ－３以下となるように、電子走行層３０を形成することができる。
【0117】
本実施形態では、上述のように、電子走行層３０中でｎ型不純物となるＯなどの混入を抑制することで、電子走行層３０中に、深いエネルギー準位を形成するＦｅおよびＣなどの不純物を意図的にドープしない。具体的には、例えば、電子走行層３０中のＦｅ濃度およびＣ濃度のそれぞれが、１×１０１６ｃｍ－３以下となるように、電子走行層３０を形成することができる。
【0118】
本実施形態では、上述のように、電子走行層３０の厚さが薄いため、成長速度を遅くし、例えば、３０ｎｍ／分以下とすることができる。ここで、成長膜へのＣの取り込み量は、成長速度が速いほど増える傾向がある。そこで、本実施形態では、成長速度を上述のように遅くすることで、高純度な電子走行層３０を容易に得ることができる。すなわち、ＭＯＶＰＥ法を用いていても、上述のように、容易にＣ濃度を１×１０１６ｃｍ－３以下とすることができる。なお、この場合、成長時間が若干長くなるが、電子走行層３０の厚さが薄いため、生産性の低下を抑制することができる。
【0119】
（Ｓ５０：電子供給層形成工程）
次に、電子走行層３０の主面３１上に、電子走行層３０を構成するＧａＮよりも広いバンドギャップを有するＩＩＩ族窒化物の単結晶からなる電子供給層４０をヘテロエピタキシャル成長させる。電子供給層４０の成長は、例えば、ＭＯＶＰＥ法により行う。したがって、当該電子供給層形成工程Ｓ５０は、例えば、電子走行層形成工程Ｓ４０後に、同一のＭＯＶＰＥ装置の成長室内で連続的に行うことが好ましい。
次に、電子走行層３０の主面３１上に、電子走行層３０を構成するＧａＮよりも広いバンドギャップを有するＩＩＩ族窒化物の単結晶からなる電子供給層４０をヘテロエピタキシャル成長させる。電子供給層４０の成長は、例えば、ＭＯＶＰＥ法により行う。したがって、当該電子供給層形成工程Ｓ５０は、例えば、電子走行層形成工程Ｓ４０後に、同一のＭＯＶＰＥ装置の成長室内で連続的に行うことが好ましい。
【0120】
本実施形態では、例えば、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、またはＡｌＩｎＧａＮの単結晶からなる電子供給層４０を成長させる。
【0121】
なお、Ａｌ原料ガスとしては、例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３、ＴＭＡ）ガスを用いる。Ｉｎ原料ガスとしては、例えば、トリメチルインジウム（Ｉｎ（ＣＨ３）３、ＴＭＩ）ガスを用いる。他のガスについては、電子走行層形成工程Ｓ４０と同様のガスを用いる。
【0122】
また、電子供給層４０の厚さを、例えば、５ｎｍ以上５０ｎｍ以下とする。
【0123】
（Ｓ６０：キャップ層形成工程）
次に、電子供給層４０の主面４１上に、ＧａＮからなるキャップ層５０を成長させる。キャップ層５０の成長は、特に限定されないが、例えば、ＭＯＶＰＥ法により行う。この場合、キャップ層形成工程Ｓ６０も、電子供給層形成工程Ｓ５０から連続的に行うことが好ましい。
次に、電子供給層４０の主面４１上に、ＧａＮからなるキャップ層５０を成長させる。キャップ層５０の成長は、特に限定されないが、例えば、ＭＯＶＰＥ法により行う。この場合、キャップ層形成工程Ｓ６０も、電子供給層形成工程Ｓ５０から連続的に行うことが好ましい。
【0124】
キャップ層５０の厚さを、例えば、１ｎｍ以上１０ｎｍ以下とする。
【0125】
以上により、本実施形態の積層物１が製造される。
【0126】
（Ｓ７０：電極形成工程）
積層物１を製造したら、電子供給層４０の上方に、ゲート電極６１、ソース電極６２およびドレイン電極６３を形成する。
積層物１を製造したら、電子供給層４０の上方に、ゲート電極６１、ソース電極６２およびドレイン電極６３を形成する。
【0127】
具体的には、レジストパターニング、所定の金属膜形成およびリフトオフをこの順で行うことで、キャップ層５０上の所定領域に、Ｔｉ／Ａｌからなるソース電極６２およびドレイン電極６３を形成する。その後、Ｎ２雰囲気下で積層物１を熱処理する（例えば、６５０℃３分間）。これにより、ソース電極６２およびドレイン電極６３のそれぞれをキャップ層５０に対してオーミック接合させる。
【0128】
次に、平面視でゲート電極６１の形成領域が開口となるようにレジストパターニングを行い、レジスト膜をマスクとして、ゲート電極６１の形成領域におけるキャップ層５０をエッチングする。キャップ層５０のエッチング方法としては、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング、または電気化学エッチングが用いられる。
【0129】
所定領域のキャップ層５０をエッチングしたら、所定の金属膜形成およびリフトオフをこの順で行うことで、電子供給層４０の上記所定領域にゲート電極６１を形成する。その後、Ｎ２雰囲気下で積層物１を熱処理する（例えば、４５０℃１０分間）。
【0130】
上述のように、ゲート電極６１、ソース電極６２およびドレイン電極６３を形成したら、積層物１をダイシングし、所定の大きさのチップに切り分ける。
【0131】
以上により、本実施形態の半導体素子２が製造される。
【0132】
（４）本実施形態により得られる効果
本実施形態によれば、以下に示す１つまたは複数の効果が得られる。
本実施形態によれば、以下に示す１つまたは複数の効果が得られる。
【0133】
（ａ）本実施形態では、ＡｌＮからなる核形成層２０は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が５００秒以下である。このように核形成層２０の結晶性を向上させることで、核形成層２０上に形成する電子走行層３０の結晶性を向上させることができる。その結果、半導体素子２の特性を向上させることが可能となる。
【0134】
（ｂ）本実施形態では、核形成層２０の結晶性を向上させるとともに、熱処理工程Ｓ３０において核形成層２０の主面２１に点欠陥を導入することで、核形成層２０上に成長される電子走行層３０の歪みを緩和することができる。すなわち、結晶性が高い核形成層２０の主面２１の上に電子走行層３０を成長させることで、結晶軸（ｃ軸）が揃った状態で電子走行層３０を成長させることができる。さらに、熱処理工程Ｓ３０において核形成層２０の主面２１に点欠陥を導入することで、核形成層２０において点欠陥が導入された領域を、核形成層２０と電子走行層３０との間で生じる応力を緩和する応力緩衝領域として機能させることができる。これらの結果、電子走行層３０の歪みを緩和することができる。
【0135】
（ｃ）本実施形態では、高品質な核形成層２０上に成長される電子走行層３０の歪を緩和することで、電子走行層３０の厚さが薄くても、電子走行層３０の結晶性を向上させることができる。具体的には、電子走行層３０は、厚さが１μｍ未満であり、Ｘ線ロッキングカーブ測定によるＧａＮの（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定によるＧａＮの（１０－１２）回折の半値幅が４００秒以下である。このように電子走行層３０の結晶性を向上させることで、電子走行層３０の移動度を向上させるとともに、ゲート電極の劣化を抑制し、素子の信頼性を向上させることができる。
【0136】
（ｄ）本実施形態では、高品質な核形成層２０上に成長される電子走行層３０の歪を緩和することで、電子走行層３０を３次元成長させず、且つ、厚く成長させなくても、電子走行層３０の転位密度を低減することができる。具体的には、電子走行層３０の厚さが上述の範囲内であっても、電子走行層３０の主面３１における転位密度を、５×１０８ｃｍ－２以下とすることができる。これにより、半導体素子２を駆動したときのゲート電極の劣化を抑制することができる。その結果、ＨＥＭＴとしての半導体素子２の信頼性を向上させることが可能となる。
【0137】
（ｅ）本実施形態では、電子走行層３０を３次元成長させることなく、横方向成長させることで、ｃ面以外のファセットを介したＯなどの不純物の混入を抑制することができる。具体的には、電子走行層３０中のＯ濃度を、電子走行層３０全体に亘って、１×１０１６ｃｍ－３以下とすることができる。
【0138】
また、本実施形態では、核形成層２０の厚さを１００ｎｍ超とすることで、下地基板１０から核形成層２０を介して電子走行層３０に向けた不純物の拡散を抑制することができる。具体的には、下地基板１０がＳｉＣ基板である場合には、下地基板１０から電子走行層３０に向けたＳｉの拡散を抑制することができる。これにより、電子走行層３０中のＳｉ濃度を、電子走行層３０全体に亘って、１×１０１６ｃｍ－３以下とすることができる。
【0139】
このように、電子走行層３０中でｎ型不純物となるＳｉおよびＯの混入を抑制することで、電子走行層３０中の自由電子濃度の上昇を抑制することができる。電子走行層３０中の自由電子濃度の上昇を抑制することで、バッファリーク電流の増大を抑制することができる。第２層の２ＤＥＧをピンチオフしたときにバッファリーク電流の増大を抑制することで、Ｏｎ／Ｏｆｆ電流比の低下を抑制することができる。また、バッファリーク電流の増大を抑制することで、素子間のリーク電流を抑制することができ、隣接する素子間での動作の干渉を抑制することができる。
【0140】
（ｆ）本実施形態では、電子走行層３０中でｎ型不純物となるＳｉおよびＯの混入を抑制することで、電子走行層３０中に、深いエネルギー準位を形成するＦｅおよびＣなどの不純物を高濃度にドープする必要が無い。具体的には、電子走行層３０中のＦｅ濃度およびＣ濃度のそれぞれは、１×１０１６ｃｍ－３以下である。これにより、半導体素子２の駆動時に、深いエネルギー準位を形成する不純物の帯電および放電を抑制することができる。すなわち、不純物の帯電および放電することに伴うヒステリシスの発生を抑制することができる。その結果、半導体素子２を安定的に動作させることが可能となる。
【0141】
このように、本実施形態では、バッファリーク電流の抑制と、ヒステリシスを抑制した安定動作とを両立することが可能となる。
【0142】
（ｇ）本実施形態では、電子走行層形成工程Ｓ４０の開始時に、下地基板１０の下地面１１がＡｌＮからなる核形成層２０で覆われている。これにより、電子走行層形成工程Ｓ４０において、気相成長装置の成膜室内へのＮＨ３ガスの供給から開始することができる。すなわち、ＮＨ３ガスの供給から開始しても、ＳｉＣからなる下地基板１０の下地面１１が、ＩＩＩ族窒化物の結晶成長を阻害する窒化シリコン（ＳｉＮ）へと変質することを抑制することができる。
【0143】
成膜室内へのＮＨ３ガスの供給から開始することで、該成長装置内に付着したＧａをＧａＮへと変質させ、該Ｇａの気化を抑制し、下地基板１０の下地面１１へのＧａの付着を抑制することができる。つまり、成長装置内に付着したＧａを除去するために、気相成長装置の成膜室を事前にベーキングしなくてもよい。その結果、積層物１の製造時間を大幅に短縮することができ、積層物１の生産性を顕著に向上させることができる。
【0144】
＜本発明の第２実施形態＞
次に、本発明の第２実施形態について説明する。
次に、本発明の第２実施形態について説明する。
【0145】
上述の第１実施形態では、積層物１が核形成層２０上に少なくとも電子走行層３０を有する場合について説明したが、本発明はこの場合に限られない。以下の本実施形態のように、積層物１の構成を変更してもよい。
【0146】
以下、上述の実施形態と異なる要素についてのみ説明し、上述の実施形態で説明した要素と実質的に同一の要素には、同一の符号を付してその説明を省略する。
【0147】
【0148】
図４に示すように、本実施形態の積層物１は、例えば、下地基板１０と、核形成層２０と、を有している。言い換えれば、本実施形態の積層物１は、電子走行層３０、電子供給層４０およびキャップ層５０を有しない点を除いて、第１実施形態の積層物１と同様である。
【0149】
核形成層２０は、上述の第１実施形態の核形成層２０と同様に高い結晶性を有している。すなわち、核形成層２０は、例えば、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が５００秒以下である。
【0150】
核形成層２０は、例えば、ＧａＮからなる電子走行層３０が形成される主面２１を有している。核形成層２０の主面２１には、例えば、熱処理工程Ｓ３０が施され、点欠陥が導入されている。すなわち、核形成層２０の主面２１は、電子走行層３０の歪みが緩和するように、電子走行層３０を成長させることができるようになっている。
【0151】
すなわち、核形成層２０の主面２１は、電子走行層３０の厚さが薄くても、結晶性が高い電子走行層３０を成長可能に構成されている。具体的には、核形成層２０の主面２１は、例えば、電子走行層３０の厚さを１μｍ未満としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下となるように、電子走行層３０を成長させることが可能に構成されている。
【0152】
また、核形成層２０の主面２１は、電子走行層３０の厚さが薄くても、転位密度が低くなるように電子走行層３０を成長可能に構成されている。具体的には、核形成層２０の主面２１は、例えば、電子走行層３０の厚さを１μｍ未満としつつ、電子走行層３０の主面３１における転位密度が５×１０８ｃｍ－２以下となるように、電子走行層３０を成長させることが可能に構成されている。
【0153】
（２）本実施形態により得られる効果
本実施形態では、下地基板１０および核形成層２０のみを有する積層物１であっても、上述の第１実施形態と同様の効果を得ることができる。例えば、下地基板１０および核形成層２０のみを有する積層物１を製造するメーカから、半導体素子２を製造するメーカに向けて、当該積層物１を提供したとしても、半導体素子２を製造するメーカにおいて、高品質な電子走行層３０などを容易に成長させることができる。その結果、デバイス特性が良好な半導体素子２を容易に製造することが可能となる。
本実施形態では、下地基板１０および核形成層２０のみを有する積層物１であっても、上述の第１実施形態と同様の効果を得ることができる。例えば、下地基板１０および核形成層２０のみを有する積層物１を製造するメーカから、半導体素子２を製造するメーカに向けて、当該積層物１を提供したとしても、半導体素子２を製造するメーカにおいて、高品質な電子走行層３０などを容易に成長させることができる。その結果、デバイス特性が良好な半導体素子２を容易に製造することが可能となる。
【0154】
＜他の実施形態＞
以上、本発明の実施形態を具体的に説明した。しかしながら、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。なお、「上述の実施形態」とは、第１実施形態および第２実施形態を含んでいる。
以上、本発明の実施形態を具体的に説明した。しかしながら、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。なお、「上述の実施形態」とは、第１実施形態および第２実施形態を含んでいる。
【0155】
上述の実施形態では、下地基板１０がＳｉＣ基板である場合について説明したが、下地基板１０は、サファイア基板であってもよい。この場合であっても、上述の製造方法により、電子走行層３０の歪を緩和することができる。ただし、この場合では、各層の歪み量が上述の実施形態のそれと異なることになる。具体的には、核形成層２０のａ軸方向の歪み量ε１（％）は、例えば、－０．５％以上－０．１％以下である（すなわち、圧縮歪み）。電子走行層３０のａ軸方向の歪み量ε２（％）は、例えば、－０．２％以上＋０．２％以下である。
【0156】
上述の実施形態では、キャップ層５０が設けられている場合について説明したが、キャップ層５０はなくてもよい。
【0157】
上述の実施形態では、キャップ層５０の上面のうち電極以外の領域には何も設けられていないように図示したが、キャップ層５０の上面のうち電極以外の領域を覆うように、保護膜が設けられていてもよい。保護膜としては、例えば、窒化シリコン（ＳｉＮ）などが挙げられる。
【0158】
上述の実施形態では、電子供給層４０などの半導体層にゲート電極６１が直接接するいわゆるＭＥＳゲート（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｏｔｒ）型として半導体素子２が構成されている場合について説明したが、電子供給層４０などの半導体層とゲート電極６１との間に酸化シリコン（ＳｉＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）などからなる絶縁層が挿入されたいわゆるＭＩＳゲート（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型として半導体素子２が構成されていても良い。
【0159】
上述の実施形態では、核形成層２０の成長をＨＶＰＥ法により行う場合について説明したが、核形成層２０の成長をＭＯＶＰＥ法により行ってもよい。
【0160】
上述の実施形態では、電子走行層３０の成長をＭＯＶＰＥ法により行う場合について説明したが、電子走行層３０の成長をＨＶＰＥ法により行ってもよい。
【0161】
上述の実施形態では、核形成層形成工程Ｓ２０および熱処理工程Ｓ３０をＨＶＰＥ装置で行った後に、電子走行層形成工程Ｓ４０を別のＭＯＶＰＥ装置で行う場合について説明したが、この場合に限られない。変形例として、核形成層２０は、例えば、第１ＡｌＮ層と第２ＡｌＮ層とを有していてもよく、核形成層形成工程Ｓ２０は、例えば、第１ＡｌＮ層形成工程と第２ＡｌＮ層形成工程とを有していてもよい。ここで、上述の実施形態のように、特に、核形成層形成工程Ｓ２０および熱処理工程Ｓ３０と、電子走行層形成工程Ｓ４０とを別の装置で行う場合には、電子走行層３０形成前における核形成層２０の主面２１に不純物が付着している恐れがある。これに対し、上述の変形例では、核形成層形成工程Ｓ２０が第１ＡｌＮ層形成工程と第２ＡｌＮ層形成工程とに分けられていることで、まず、第１ＡｌＮ層形成工程をＨＶＰＥ装置で行い、その後、第２ＡｌＮ層形成工程、熱処理工程Ｓ３０、電子走行層形成工程Ｓ４０を同一のＭＯＶＰＥ装置で行うことができる。これにより、電子走行層３０形成前における第２ＡｌＮ層の主面への不純物付着を抑制し、電子走行層３０の汚染を抑制することができる。なお、変形例における第２ＡｌＮ層の厚さは、例えば、１０ｎｍ以上２００ｎｍ以下である。
【実施例】
【0162】
以下、本発明の効果を裏付ける各種実験結果について説明する。
【0163】
（１）実験１
（１－１）ＩＩＩ族窒化物積層物の作製
以下の条件下で、核形成層の厚さが異なる複数の積層物を作製した。
（１－１）ＩＩＩ族窒化物積層物の作製
以下の条件下で、核形成層の厚さが異なる複数の積層物を作製した。
【0164】
［積層物の作製条件］
（下地基板）
材質：ＳｉＣ（半絶縁性）
直径：２インチ
厚さ：４００μｍ
下地面に対して最も近い低指数の結晶面：ｃ面（下地面のパターン加工なし）
ポリタイプ：４Ｈ
（核形成層）
材質：ＡｌＮ
成長方法：ＨＶＰＥ法
成長温度：１０２０℃
成長圧力：０．９８７ａｔｍ（１００ｋＰａ）
ＡｌＣｌ分圧：０．８ｋＰａ
Ｖ／ＩＩＩ比：５０
成長速度：１００ｎｍ／分
厚さ：約１００ｎｍ以上１４００ｎｍ以下の範囲内で異ならせた。
（熱処理工程）
雰囲気：Ｈ２ガス（ＮＨ３ガス分圧は全圧に対して１％未満）
熱処理温度：１２２０℃
熱処理時間：６０分
（下地基板）
材質：ＳｉＣ（半絶縁性）
直径：２インチ
厚さ：４００μｍ
下地面に対して最も近い低指数の結晶面：ｃ面（下地面のパターン加工なし）
ポリタイプ：４Ｈ
（核形成層）
材質：ＡｌＮ
成長方法：ＨＶＰＥ法
成長温度：１０２０℃
成長圧力：０．９８７ａｔｍ（１００ｋＰａ）
ＡｌＣｌ分圧：０．８ｋＰａ
Ｖ／ＩＩＩ比：５０
成長速度：１００ｎｍ／分
厚さ：約１００ｎｍ以上１４００ｎｍ以下の範囲内で異ならせた。
（熱処理工程）
雰囲気：Ｈ２ガス（ＮＨ３ガス分圧は全圧に対して１％未満）
熱処理温度：１２２０℃
熱処理時間：６０分
【0165】
（１－２）評価
（Ｘ線ロッキングカーブ測定）
上述の実験１の積層物のそれぞれにおいて、ＡｌＮの（０００２）回折のＸ線ロッキングカーブ測定、およびＡｌＮの（１０－１２）回折のＸ線ロッキングカーブ測定を行った。その結果、ＡｌＮの（０００２）回折の半値幅（ＦＷＨＭ）、およびＡｌＮの（１０－１２）回折の半値幅を求めた。
（Ｘ線ロッキングカーブ測定）
上述の実験１の積層物のそれぞれにおいて、ＡｌＮの（０００２）回折のＸ線ロッキングカーブ測定、およびＡｌＮの（１０－１２）回折のＸ線ロッキングカーブ測定を行った。その結果、ＡｌＮの（０００２）回折の半値幅（ＦＷＨＭ）、およびＡｌＮの（１０－１２）回折の半値幅を求めた。
【0166】
（１－３）結果
図５を用い、実験１のＸ線ロッキングカーブ測定の結果について説明する。図５は、実験１において、ＡｌＮ層の厚さに対するＡｌＮの（０００２）回折および（１０－１２）回折のそれぞれの半値幅を示す図である。
図５を用い、実験１のＸ線ロッキングカーブ測定の結果について説明する。図５は、実験１において、ＡｌＮ層の厚さに対するＡｌＮの（０００２）回折および（１０－１２）回折のそれぞれの半値幅を示す図である。
【0167】
図５に示すように、上述の製造方法を適用した核形成層としてのＡｌＮ層の厚さに対して、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折および（１０－１２）回折のそれぞれの半値幅をプロットしたときに、ＡｌＮのＸ線回折半値幅は、下に凸の傾向を示した。
【0168】
核形成層としてのＡｌＮ層の厚さが１００ｎｍ超１μｍ以下であるとき、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が５００秒以下であることを確認した。
【0169】
核形成層としてのＡｌＮ層の厚さが２００ｎｍ以上７００ｎｍ以下であるとき、Ｘ線ロッキングカーブ測定によるＡｌＮの（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定によるＡｌＮの（１０－１２）回折の半値幅が４００秒以下であることを確認した。
【0170】
核形成層としてのＡｌＮ層の厚さが３００ｎｍ以上５００ｎｍ以下であるとき、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が１８０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が３８０秒以下であることを確認した。
【0171】
（２）実験２
（２－１）ＩＩＩ族窒化物積層物の作製
実験１の積層物を用い、実験２において、以下の条件下で、核形成層の厚さおよび電子走行層の厚さがそれぞれ異なる複数の積層物を作製した。
（２－１）ＩＩＩ族窒化物積層物の作製
実験１の積層物を用い、実験２において、以下の条件下で、核形成層の厚さおよび電子走行層の厚さがそれぞれ異なる複数の積層物を作製した。
【0172】
［積層物の作製条件］
（下地基板、核形成層および熱処理条件）
実験１と同じ。
（電子走行層）
材質：ＧａＮ
成長方法：ＭＯＶＰＥ法
成長条件：以下の横方向成長させる条件
成長温度：１１２０℃
成長圧力：０．４ａｔｍ
ＴＭＧ流量：５０ｓｃｃｍ
Ｖ／ＩＩＩ比：５０００
成長速度：２０ｎｍ／分
なお、意図的な不純物のドープなし。
厚さ：約１００ｎｍ以上２８００ｎｍ以下の範囲内で異ならせた。
（下地基板、核形成層および熱処理条件）
実験１と同じ。
（電子走行層）
材質：ＧａＮ
成長方法：ＭＯＶＰＥ法
成長条件：以下の横方向成長させる条件
成長温度：１１２０℃
成長圧力：０．４ａｔｍ
ＴＭＧ流量：５０ｓｃｃｍ
Ｖ／ＩＩＩ比：５０００
成長速度：２０ｎｍ／分
なお、意図的な不純物のドープなし。
厚さ：約１００ｎｍ以上２８００ｎｍ以下の範囲内で異ならせた。
【0173】
（２－２）評価
（Ｘ線ロッキングカーブ測定）
上述の実験２の積層物のそれぞれにおいて、ＧａＮの（０００２）回折のＸ線ロッキングカーブ測定、およびＧａＮの（１０－１２）回折のＸ線ロッキングカーブ測定を行った。その結果、ＧａＮの（０００２）回折の半値幅（ＦＷＨＭ）、およびＧａＮの（１０－１２）回折の半値幅を求めた。
（Ｘ線ロッキングカーブ測定）
上述の実験２の積層物のそれぞれにおいて、ＧａＮの（０００２）回折のＸ線ロッキングカーブ測定、およびＧａＮの（１０－１２）回折のＸ線ロッキングカーブ測定を行った。その結果、ＧａＮの（０００２）回折の半値幅（ＦＷＨＭ）、およびＧａＮの（１０－１２）回折の半値幅を求めた。
【0174】
（多光子励起顕微鏡による観察）
多光子励起顕微鏡を用い、ＡｌＮからなる核形成層の厚さを１００ｎｍ超１μｍ以下とし、ＧａＮからなる電子供給層の厚さを１００ｎｍ以上１μｍ未満とした積層物において、電子供給層の主面を観察した。
多光子励起顕微鏡を用い、ＡｌＮからなる核形成層の厚さを１００ｎｍ超１μｍ以下とし、ＧａＮからなる電子供給層の厚さを１００ｎｍ以上１μｍ未満とした積層物において、電子供給層の主面を観察した。
【0175】
（２－３）結果
（Ｘ線ロッキングカーブ測定）
図６を用い、実験２のＸ線ロッキングカーブ測定の結果について説明する。図６は、実験２において、ＧａＮの（０００２）回折および（１０－１２）回折のそれぞれの半値幅が所定条件を満たすときの、ＡｌＮ層の厚さおよびＧａＮ層の厚さの範囲を示す図である。図６において、実線で囲まれた範囲のうち、一番外側の範囲は、ＧａＮの（０００２）回折の半値幅が２００秒以下かつＧａＮの（１０－１２）回折の半値幅が４００秒以下である範囲を示している。中間の範囲は、ＧａＮの（０００２）回折の半値幅が２００秒以下かつＧａＮの（１０－１２）回折の半値幅が３００秒以下である範囲を示している。一番内側の範囲は、ＧａＮの（０００２）回折の半値幅が１５０秒以下かつＧａＮの（１０－１２）回折の半値幅が１５０秒以下である範囲を示している。
（Ｘ線ロッキングカーブ測定）
図６を用い、実験２のＸ線ロッキングカーブ測定の結果について説明する。図６は、実験２において、ＧａＮの（０００２）回折および（１０－１２）回折のそれぞれの半値幅が所定条件を満たすときの、ＡｌＮ層の厚さおよびＧａＮ層の厚さの範囲を示す図である。図６において、実線で囲まれた範囲のうち、一番外側の範囲は、ＧａＮの（０００２）回折の半値幅が２００秒以下かつＧａＮの（１０－１２）回折の半値幅が４００秒以下である範囲を示している。中間の範囲は、ＧａＮの（０００２）回折の半値幅が２００秒以下かつＧａＮの（１０－１２）回折の半値幅が３００秒以下である範囲を示している。一番内側の範囲は、ＧａＮの（０００２）回折の半値幅が１５０秒以下かつＧａＮの（１０－１２）回折の半値幅が１５０秒以下である範囲を示している。
【0176】
図６に示すように、電子走行層としてのＧａＮ層の厚さが所定値であるときに、ＧａＮのＸ線回折半値幅は、核形成層としてのＡｌＮ層の厚さに依存していた。すなわち、ＡｌＮ層の厚さが、ＡｌＮのＸ線回折半値幅が極小となる厚さに近づくにつれて、ＧａＮ層の結晶性が向上することを確認した。
【0177】
また、核形成層としてのＡｌＮ層の厚さが、ＡｌＮのＸ線回折半値幅が極小となる約３００ｎｍであるときに、電子走行層としてのＧａＮ層の厚さがおよそ２６００ｎｍ以下であれば、電子走行層としてのＧａＮ層において、Ｘ線ロッキングカーブ測定によるＧａＮの（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定によるＧａＮの（１０－１２）回折の半値幅が４００秒以下となることを確認した。
【0178】
これらの結果から、核形成層としてのＡｌＮ層の厚さを上述のＡｌＮの結晶性が向上するように最適化すれば、電子走行層としてのＧａＮ層の厚さを１μｍ未満としつつ、Ｘ線ロッキングカーブ測定によるＧａＮの（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定によるＧａＮの（１０－１２）回折の半値幅が４００秒以下となるように、電子走行層を成長させることができることを確認した。
【0179】
（転位密度）
多光子励起顕微鏡による観察の結果、ＡｌＮからなる核形成層の厚さを１００ｎｍ超１μｍ以下とし、ＧａＮからなる電子供給層の厚さを１００ｎｍ以上１μｍ未満とした積層物において、電子供給層の主面における転位密度が５×１０８ｃｍ－２以下となることを確認した。
多光子励起顕微鏡による観察の結果、ＡｌＮからなる核形成層の厚さを１００ｎｍ超１μｍ以下とし、ＧａＮからなる電子供給層の厚さを１００ｎｍ以上１μｍ未満とした積層物において、電子供給層の主面における転位密度が５×１０８ｃｍ－２以下となることを確認した。
【0180】
（３）実験３
（３－１）半導体素子の作製
実験３において、以下の条件下で、実施例、比較例１～３の半導体素子を作製した。
（３－１）半導体素子の作製
実験３において、以下の条件下で、実施例、比較例１～３の半導体素子を作製した。
【0181】
以下、図７Ａ、図８Ａ、図９Ａおよび図１０Ａを用いて、実施例、比較例１～比較例３の半導体素子の構造について説明する。図７Ａ、図８Ａ、図９Ａおよび図１０Ａは、それぞれ、実験３の実施例、比較例１～比較例３の半導体素子を示す概略断面図である。なお、上記図面間でスケールは統一されていない。
【0182】
［実施例の半導体素子の作製条件］
（下地基板、核形成層、熱処理条件および電子走行層）
実験２と同じ。
すなわち、電子走行層の成長条件はノンドープで横方向成長させる条件とした。
ただし、
核形成層（ＡｌＮ層）の厚さ：３００ｎｍ
電子走行層（ＧａＮ層）の厚さ：４００ｎｍ
（電子供給層）
組成：Ａｌ０．２５Ｇａ０．７５Ｎ
成長方法：ＭＯＶＰＥ法
厚さ：２５ｎｍ
（キャップ層）
材質：ＧａＮ
成長方法：ＭＯＶＰＥ法
厚さ：２．５ｎｍ
（電極）
ゲート電極：Ｎｉ／Ａｕ、電子供給層に接するように形成した。
ソース電極およびドレイン電極：Ｔｉ／Ａｌ、キャップ層に接するように形成した。
ゲート長を１０μｍとし、ゲート幅を１００μｍとし、ゲート・ソース間距離を５μｍとし、ゲート・ドレイン間距離を５μｍとした。また、ソース電極の長さおよびドレイン電極の長さも、それぞれ１００μｍとした。なお、隣り合う素子において、一方の素子のソース電極と他方の素子のドレイン電極との間隔を５０μｍとした。
（素子分離）
積層物において、それぞれの半導体素子領域の周囲を囲むように、表面側から２００ｎｍの深さで幅１０μｍにわたってエッチングし、面内の複数の半導体素子同士を分離させた。
（下地基板、核形成層、熱処理条件および電子走行層）
実験２と同じ。
すなわち、電子走行層の成長条件はノンドープで横方向成長させる条件とした。
ただし、
核形成層（ＡｌＮ層）の厚さ：３００ｎｍ
電子走行層（ＧａＮ層）の厚さ：４００ｎｍ
（電子供給層）
組成：Ａｌ０．２５Ｇａ０．７５Ｎ
成長方法：ＭＯＶＰＥ法
厚さ：２５ｎｍ
（キャップ層）
材質：ＧａＮ
成長方法：ＭＯＶＰＥ法
厚さ：２．５ｎｍ
（電極）
ゲート電極：Ｎｉ／Ａｕ、電子供給層に接するように形成した。
ソース電極およびドレイン電極：Ｔｉ／Ａｌ、キャップ層に接するように形成した。
ゲート長を１０μｍとし、ゲート幅を１００μｍとし、ゲート・ソース間距離を５μｍとし、ゲート・ドレイン間距離を５μｍとした。また、ソース電極の長さおよびドレイン電極の長さも、それぞれ１００μｍとした。なお、隣り合う素子において、一方の素子のソース電極と他方の素子のドレイン電極との間隔を５０μｍとした。
（素子分離）
積層物において、それぞれの半導体素子領域の周囲を囲むように、表面側から２００ｎｍの深さで幅１０μｍにわたってエッチングし、面内の複数の半導体素子同士を分離させた。
【0183】
［比較例１の半導体素子の作製条件］
（下地基板）
実施例と同じ。
（各層条件）
全層の成長方法：ＭＯＶＰＥ法
核形成層（ＡｌＮ層）の厚さ：１０ｎｍ
電子走行層（アンドープＧａＮ層）の厚さ：１５００ｎｍ
なお、電子走行層の成長初期に３次元成長させた。
電子供給層（Ａｌ０．２５Ｇａ０．７５Ｎ層）の厚さ：２５ｎｍ（実施例と同じ）
キャップ層（ＧａＮ層）の厚さ：２．５ｍ（実施例と同じ）
各電極：実施例と同じ
（下地基板）
実施例と同じ。
（各層条件）
全層の成長方法：ＭＯＶＰＥ法
核形成層（ＡｌＮ層）の厚さ：１０ｎｍ
電子走行層（アンドープＧａＮ層）の厚さ：１５００ｎｍ
なお、電子走行層の成長初期に３次元成長させた。
電子供給層（Ａｌ０．２５Ｇａ０．７５Ｎ層）の厚さ：２５ｎｍ（実施例と同じ）
キャップ層（ＧａＮ層）の厚さ：２．５ｍ（実施例と同じ）
各電極：実施例と同じ
【0184】
［比較例２の半導体素子の作製条件］
（下地基板）
実施例と同じ。
（各層条件）
全層の成長方法：ＭＯＶＰＥ法
核形成層（ＡｌＮ層）の厚さ：１０ｎｍ
半絶縁層（ＣドープＧａＮ層）の厚さ：１０００ｎｍ
電子走行層（アンドープＧａＮ層）の厚さ：５００ｎｍ
なお、電子走行層の成長初期に３次元成長させた。
電子供給層（Ａｌ０．２５Ｇａ０．７５Ｎ層）の厚さ：２５ｎｍ（実施例と同じ）
キャップ層（ＧａＮ層）の厚さ：２．５ｍ（実施例と同じ）
各電極：実施例と同じ
なお、半絶縁層（ＣドープＧａＮ層）の成長工程では、Ｖ／ＩＩＩ比を約２０００とした。これにより、半絶縁層中にＣをドープした。
（下地基板）
実施例と同じ。
（各層条件）
全層の成長方法：ＭＯＶＰＥ法
核形成層（ＡｌＮ層）の厚さ：１０ｎｍ
半絶縁層（ＣドープＧａＮ層）の厚さ：１０００ｎｍ
電子走行層（アンドープＧａＮ層）の厚さ：５００ｎｍ
なお、電子走行層の成長初期に３次元成長させた。
電子供給層（Ａｌ０．２５Ｇａ０．７５Ｎ層）の厚さ：２５ｎｍ（実施例と同じ）
キャップ層（ＧａＮ層）の厚さ：２．５ｍ（実施例と同じ）
各電極：実施例と同じ
なお、半絶縁層（ＣドープＧａＮ層）の成長工程では、Ｖ／ＩＩＩ比を約２０００とした。これにより、半絶縁層中にＣをドープした。
【0185】
［比較例３の半導体素子の作製条件］
（下地基板）
実施例と同じ。
（各層条件）
全層の成長方法：ＭＯＶＰＥ法
核形成層（ＡｌＮ層）の厚さ：１０ｎｍ
半絶縁層（ＦｅドープＧａＮ層）の厚さ：８００ｎｍ
電子走行層（アンドープＧａＮ層）の厚さ：７００ｎｍ
なお、電子走行層の成長初期に３次元成長させた。
電子供給層（Ａｌ０．２５Ｇａ０．７５Ｎ層）の厚さ：２５ｎｍ（実施例と同じ）
キャップ層（ＧａＮ層）の厚さ：２．５ｍ（実施例と同じ）
各電極：実施例と同じ
（下地基板）
実施例と同じ。
（各層条件）
全層の成長方法：ＭＯＶＰＥ法
核形成層（ＡｌＮ層）の厚さ：１０ｎｍ
半絶縁層（ＦｅドープＧａＮ層）の厚さ：８００ｎｍ
電子走行層（アンドープＧａＮ層）の厚さ：７００ｎｍ
なお、電子走行層の成長初期に３次元成長させた。
電子供給層（Ａｌ０．２５Ｇａ０．７５Ｎ層）の厚さ：２５ｎｍ（実施例と同じ）
キャップ層（ＧａＮ層）の厚さ：２．５ｍ（実施例と同じ）
各電極：実施例と同じ
【0186】
（３－２）評価
（二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ））
実施例、比較例１～比較例３のそれぞれの半導体素子の表面側からＳＩＭＳを行った。
（二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ））
実施例、比較例１～比較例３のそれぞれの半導体素子の表面側からＳＩＭＳを行った。
【0187】
（デバイス特性：閾値電圧変動）
実施例、比較例１～比較例３のそれぞれの半導体素子において、ドレイン－ソース間電圧Ｖｄｓを５０Ｖとした条件下で、初期特性として、ゲート電圧Ｖｇに対するドレイン電流Ｉｄを測定し、ドレイン電流Ｉｄが立ち上がるときのゲート電圧Ｖｇの閾値電圧Ｖｔｈを求めた。次に、ゲート電圧Ｖｇを－５Ｖとし２ＤＥＧをピンチオフさせた状態とし、ドレイン－ソース間電圧Ｖｄｓを５０Ｖとし、印加時間を３０秒とした条件下で、それぞれの半導体素子にストレスを印加した。ストレス印加後、初期特性の測定と同様の条件下で、ゲート電圧Ｖｇに対するドレイン電流Ｉｄを測定し、外レス印加後のゲート電圧Ｖｇの閾値電圧Ｖｔｈ’を求めた。
実施例、比較例１～比較例３のそれぞれの半導体素子において、ドレイン－ソース間電圧Ｖｄｓを５０Ｖとした条件下で、初期特性として、ゲート電圧Ｖｇに対するドレイン電流Ｉｄを測定し、ドレイン電流Ｉｄが立ち上がるときのゲート電圧Ｖｇの閾値電圧Ｖｔｈを求めた。次に、ゲート電圧Ｖｇを－５Ｖとし２ＤＥＧをピンチオフさせた状態とし、ドレイン－ソース間電圧Ｖｄｓを５０Ｖとし、印加時間を３０秒とした条件下で、それぞれの半導体素子にストレスを印加した。ストレス印加後、初期特性の測定と同様の条件下で、ゲート電圧Ｖｇに対するドレイン電流Ｉｄを測定し、外レス印加後のゲート電圧Ｖｇの閾値電圧Ｖｔｈ’を求めた。
【0188】
ここで、図１１Ａを用い、従来の半導体素子の一例におけるデバイス特性について説明する。図１１Ａは、従来の半導体素子におけるゲート電圧に対するドレイン電流の一例を示す図である。図１１Ａにおいて、「Ｂｅｆｏｒｅ」とは、上述のストレスを印加する前の特性を示し、「Ａｆｔｅｒ」とは、上述のストレスを印加した後の特性を示している。
【0189】
図１１Ａに示すように、従来の半導体素子では、ストレス印加に起因して、動作層の一部に混入した不純物の帯電および放電が生じるため、ストレス印加後のゲート電圧の閾値電圧に変動が生じる可能性がある。
【0190】
そこで、実施例、比較例１～比較例３のそれぞれの半導体素子において、上述のようにして求めたストレス印加前の閾値電圧Ｖｔｈとストレス印加後の閾値電圧Ｖｔｈ’に基づいて、ゲート電圧Ｖｇの閾値電圧変動ΔＶｔｈ（＝Ｖｔｈ’－Ｖｔｈ）を求めた。
【0191】
（デバイス特性：バッファリーク電流）
実施例、比較例１～比較例３のそれぞれにおいて、隣り合う素子において、一方の素子のソース電極と他方の素子のドレイン電極との間（間隔５０μｍ）に１００Ｖを印加し、素子間でのバッファリーク電流を測定した。この場合、１つの半導体素子領域内でのエッチングしていない領域は２次元電子ガス（２ＤＥＧ）で導通しているので、ソース電極およびドレイン電極のそれぞれの長さ１００μｍに相当する長さで、且つ、エッチング幅１０μｍの領域において、バッファリーク電流を測定していることになる。
実施例、比較例１～比較例３のそれぞれにおいて、隣り合う素子において、一方の素子のソース電極と他方の素子のドレイン電極との間（間隔５０μｍ）に１００Ｖを印加し、素子間でのバッファリーク電流を測定した。この場合、１つの半導体素子領域内でのエッチングしていない領域は２次元電子ガス（２ＤＥＧ）で導通しているので、ソース電極およびドレイン電極のそれぞれの長さ１００μｍに相当する長さで、且つ、エッチング幅１０μｍの領域において、バッファリーク電流を測定していることになる。
【0192】
（３－３）結果
（ＳＩＭＳ）
図７Ｂ、図８Ｂ、図９Ｂおよび図１０Ｂを用い、実験３のＳＩＭＳの結果について説明する。図７Ｂ、図８Ｂ、図９Ｂおよび図１０Ｂは、それぞれ、実験３の実施例、比較例１、比較例２および比較例３のＳＩＭＳ結果を示す図である。
（ＳＩＭＳ）
図７Ｂ、図８Ｂ、図９Ｂおよび図１０Ｂを用い、実験３のＳＩＭＳの結果について説明する。図７Ｂ、図８Ｂ、図９Ｂおよび図１０Ｂは、それぞれ、実験３の実施例、比較例１、比較例２および比較例３のＳＩＭＳ結果を示す図である。
【0193】
図８Ｂに示すように、比較例１では、電子走行層としてのアンドープＧａＮ層の下地基板側に、１×１０１６ｃｍ－３超の濃度で、Ｓｉが検出された。上述のように、比較例１では、従来技術である薄い厚さ（１０ｎｍ）を有するＡｌＮ層を核生成層として形成した。このため、下地基板としてのＳｉＣ基板からＳｉが拡散し、アンドープＧａＮ層の下地基板側でＳｉ濃度が１×１０１６ｃｍ－３超となったと考えられる。また、比較例１では、アンドープＧａＮ層の成長初期にＧａＮ結晶を３次元成長させたため、ｃ面以外のファセットを介して、Ｏが混入し、アンドープＧａＮ層の下地基板側に、１×１０１7ｃｍ－３に近い濃度で、Ｏが検出された。また、比較例１では、アンドープＧａＮ層中には、深さ方向に均一に、およそ６×１０１５ｃｍ－３の濃度で、Ｃが検出された。
【0194】
図９Ｂに示すように、比較例２では、比較例１と同様に核形成層としてのＡｌＮ層の厚さが薄く、下地基板としてのＳｉＣ基板からＳｉが拡散したため、半絶縁層としてのＣドープＧａＮ層の下地基板側に、１×１０１６ｃｍ－３超の濃度で、Ｓｉが検出された。また、比較例２では、半絶縁層としてのＣドープＧａＮ層の成長初期にＧａＮ結晶を３次元成長させたため、ｃ面以外のファセットを介して、Ｏが混入していた。このため、半絶縁層の下地基板側に、１×１０１7ｃｍ－３に近い濃度で、Ｏが検出された。一方で、比較例２では、半絶縁層中にＣをドープしたため、半絶縁層中に混入したＳｉおよびＯのうち少なくとも一部を補償するように、８×１０１６ｃｍ－３超の濃度で、Ｃが検出された。
【0195】
図１０Ｂに示すように、比較例３では、比較例１と同様に核形成層としてのＡｌＮ層の厚さが薄く、下地基板としてのＳｉＣ基板からＳｉが拡散したため、半絶縁層としてのＦｅドープＧａＮ層の下地基板側に、１×１０１６ｃｍ－３超の濃度で、Ｓｉが検出された。また、比較例３では、半絶縁層としてのＦｅドープＧａＮ層の成長初期にＧａＮ結晶を３次元成長させたため、ｃ面以外のファセットを介して、Ｏが混入していた。このため、半絶縁層の下地基板側に、１×１０１７ｃｍ－３に近い濃度で、Ｏが検出された。一方で、比較例３では、半絶縁層中にＦｅをドープしたため、半絶縁層中に混入したＳｉおよびＯを十分に補償するように、１×１０１８ｃｍ－３超の濃度で、Ｆｅが検出された。
【0196】
これらに対し、図７Ｂに示すように、実施例では、核形成層としてのＡｌＮ層の厚さを１００ｎｍ超としたことで、下地基板としてのＳｉＣ基板から電子走行層に向けたＳｉの拡散を抑制することができた。これにより、実施例では、電子走行層中のＳｉ濃度を、電子走行層全体に亘って、１×１０１６ｃｍ－３以下とすることができたことを確認した。
【0197】
また、実施例では、電子走行層を３次元成長させることなく、横方向成長させることで、ｃ面以外のファセットを介したＯなどの不純物の混入を抑制することができた。これにより、実施例では、電子走行層中のＯ濃度を、電子走行層全体に亘って、１×１０１６ｃｍ－３以下とすることができたことを確認した。
【0198】
また、実施例では、電子走行層中にＦｅおよびＣなどの不純物を意図的にドープしなかった。このため、実施例では、電子走行層中のＦｅ濃度およびＣ濃度のそれぞれを、１×１０１６ｃｍ－３以下とすることができたことを確認した。
【0199】
（デバイス特性）
図１１Ｂを用い、実験３のデバイス特性の結果について説明する。図１１Ｂは、実験３において、ストレス印加後の閾値電圧変動に対するバッファリーク電流を示す図である。なお、図１１Ｂでは、バッファリーク電流の値は、測定に用いたソース・ドレイン電極の単位長さあたりの電流値で記載している。
図１１Ｂを用い、実験３のデバイス特性の結果について説明する。図１１Ｂは、実験３において、ストレス印加後の閾値電圧変動に対するバッファリーク電流を示す図である。なお、図１１Ｂでは、バッファリーク電流の値は、測定に用いたソース・ドレイン電極の単位長さあたりの電流値で記載している。
【0200】
図１１Ｂに示すように、比較例２および比較例３では、深いエネルギー準位を形成するＦｅまたはＣが帯電するため、ストレス印加後の閾値電圧変動ΔＶｔｈが大きくなっていた。一方で、比較例２および比較例３では、ＦｅまたはＣが、下地基板側におけるｎ型不純物としてのＳｉおよびＯを補償するため、バッファリーク電流が小さくなっていた。
【0201】
これに対し、比較例１では、下地基板側におけるｎ型不純物としてのＳｉおよびＯの混入に起因したバッファリーク電流が大きくなっていた。一方で、比較例１では、バッファリーク電流が大きくなるため、電子走行層中の不純物の帯電が生じにくく、ストレス印加後の閾値電圧変動ΔＶｔｈが小さくなっていた。
【0202】
以上の結果から、比較例１～３のような従来構造のＨＥＭＴでは、バッファリーク電流の抑制と、閾値電圧変動ΔＶｔｈを抑制した安定動作との両立が困難であることを確認した。
【0203】
これに対し、実施例では、核形成層としてのＡｌＮ層の厚さを１００ｎｍ超としたことで、下地基板としてのＳｉＣ基板から電子走行層に向けたｎ型不純物としてのＳｉの拡散を抑制することができた。また、実施例では、電子走行層を３次元成長させることなく、横方向成長させることで、ｎ型不純物としてのＯなどの不純物の混入を抑制することができた。これらにより、実施例では、バッファリーク電流が小さくなっていたことを確認した。また、実施例では、ＦｅおよびＣなどの不純物を意図的にドーピングしなかった。これにより、実施例では、不純物の帯電および放電することに伴う閾値電圧変動ΔＶｔｈが小さくなっていたことを確認した。
【0204】
以上の結果、実施例では、バッファリーク電流の抑制と、閾値電圧変動ΔＶｔｈを抑制した安定動作とを両立できたことを確認した。
【0205】
（４）実験４
（４－１）半導体素子の作製
実験４において、以下の条件下で、実験３の実施例に相当する半導体素子を作製した。
（４－１）半導体素子の作製
実験４において、以下の条件下で、実験３の実施例に相当する半導体素子を作製した。
【0206】
［半導体素子の作製条件］
図６に従い、電子走行層におけるＧａＮの結晶性を異ならせた点を除いて、実験３の実施例と同様に半導体素子を作製した。
図６に従い、電子走行層におけるＧａＮの結晶性を異ならせた点を除いて、実験３の実施例と同様に半導体素子を作製した。
【0207】
（４－２）評価
（Ｘ線ロッキングカーブ測定）
上述の実験４の半導体素子のそれぞれにおいて、電子走行層におけるＧａＮの（１０－１２）回折のＸ線ロッキングカーブ測定を行った。その結果、電子走行層におけるＧａＮの（１０－１２）回折の半値幅を求めた。
（Ｘ線ロッキングカーブ測定）
上述の実験４の半導体素子のそれぞれにおいて、電子走行層におけるＧａＮの（１０－１２）回折のＸ線ロッキングカーブ測定を行った。その結果、電子走行層におけるＧａＮの（１０－１２）回折の半値幅を求めた。
【0208】
（デバイス特性：素子寿命）
実験４の半導体素子において、温度を１５０℃とし、ゲート電圧Ｖｇを－２Ｖとし、ドレイン－ソース間電圧Ｖｄｓを５０Ｖとした条件下で、半導体素子を駆動した。その後、ゲート電流（ゲートリーク電流）Ｉｇが１×１０－８Ａ／ｍｍ未満の初期値から１×１０－４Ａ／ｍｍを超えたときの時間を素子寿命として評価した。当該ゲートリーク電流の値は、ゲート電極の幅が単位長さ（１ｍｍ）当たりの値である。
実験４の半導体素子において、温度を１５０℃とし、ゲート電圧Ｖｇを－２Ｖとし、ドレイン－ソース間電圧Ｖｄｓを５０Ｖとした条件下で、半導体素子を駆動した。その後、ゲート電流（ゲートリーク電流）Ｉｇが１×１０－８Ａ／ｍｍ未満の初期値から１×１０－４Ａ／ｍｍを超えたときの時間を素子寿命として評価した。当該ゲートリーク電流の値は、ゲート電極の幅が単位長さ（１ｍｍ）当たりの値である。
【0209】
【0210】
図１２に示すように、半導体素子の電子走行層におけるＧａＮの（１０－１２）回折の半値幅が小さくなるにつれて（図中左側に行くにつれて、すなわち、結晶性が向上するにつれて）、上述の素子寿命が単調増加する傾向を示した。つまり、核形成層の結晶性を向上させ、核形成層上に形成する電子走行層の結晶性を向上させることで、素子寿命を長くすることができることを確認した。具体的には、電子走行層におけるＧａＮの（１０－１２）回折の半値幅を４００秒以下とすることで、上記駆動条件下における素子寿命を、半導体素子として実用に耐える寿命に相当する１００００時間超とすることができることを確認した。
【0211】
＜本発明の好ましい態様＞
以下、本発明の好ましい態様について付記する。
以下、本発明の好ましい態様について付記する。
【0212】
（付記１）
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
前記第１層上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物。
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
前記第１層上に設けられ、窒化ガリウムからなる第２層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物。
【0213】
（付記２）
前記第２層の厚さは、１μｍ未満であり、
前記第２層の主面における転位密度は、５×１０８ｃｍ－２以下である
付記１に記載のＩＩＩ族窒化物積層物。
前記第２層の厚さは、１μｍ未満であり、
前記第２層の主面における転位密度は、５×１０８ｃｍ－２以下である
付記１に記載のＩＩＩ族窒化物積層物。
【0214】
（付記３）
前記第２層は、厚さが１μｍ未満であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下である
付記１又は２に記載のＩＩＩ族窒化物積層物。
前記第２層は、厚さが１μｍ未満であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下である
付記１又は２に記載のＩＩＩ族窒化物積層物。
【0215】
（付記４）
前記第２層中の酸素濃度は、前記第２層全体に亘って、１×１０１６ｃｍ－３以下である
付記１～３のいずれか１つに記載のＩＩＩ族窒化物積層物。
前記第２層中の酸素濃度は、前記第２層全体に亘って、１×１０１６ｃｍ－３以下である
付記１～３のいずれか１つに記載のＩＩＩ族窒化物積層物。
【0216】
（付記５）
前記第２層中のシリコン濃度は、前記第２層全体に亘って、１×１０１６ｃｍ－３以下である
付記１～４のいずれか１つに記載のＩＩＩ族窒化物積層物。
前記第２層中のシリコン濃度は、前記第２層全体に亘って、１×１０１６ｃｍ－３以下である
付記１～４のいずれか１つに記載のＩＩＩ族窒化物積層物。
【0217】
（付記６）
前記第２層中の鉄濃度および炭素濃度のそれぞれは、１×１０１６ｃｍ－３以下である
付記１～５のいずれか１つに記載のＩＩＩ族窒化物積層物。
前記第２層中の鉄濃度および炭素濃度のそれぞれは、１×１０１６ｃｍ－３以下である
付記１～５のいずれか１つに記載のＩＩＩ族窒化物積層物。
【0218】
（付記７）
前記第１層は、厚さが２００ｎｍ以上７００ｎｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下である
付記１～６のいずれか１つに記載のＩＩＩ族窒化物積層物。
前記第１層は、厚さが２００ｎｍ以上７００ｎｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下である
付記１～６のいずれか１つに記載のＩＩＩ族窒化物積層物。
【0219】
（付記８）
前記第１層は、厚さが３００ｎｍ以上５００ｎｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が１８０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が３８０秒以下である
付記１～７のいずれか１つに記載のＩＩＩ族窒化物積層物。
前記第１層は、厚さが３００ｎｍ以上５００ｎｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が１８０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が３８０秒以下である
付記１～７のいずれか１つに記載のＩＩＩ族窒化物積層物。
【0220】
（付記９）
前記下地基板は、炭化ケイ素またはサファイアからなる
付記１～８のいずれか１つに記載のＩＩＩ族窒化物積層物。
前記下地基板は、炭化ケイ素またはサファイアからなる
付記１～８のいずれか１つに記載のＩＩＩ族窒化物積層物。
【0221】
（付記１０）
前記第２層上に設けられ、窒化ガリウムよりも広いバンドギャップを有するＩＩＩ族窒化物からなる第３層をさらに有する
付記１～９のいずれか１つに記載のＩＩＩ族窒化物積層物。
前記第２層上に設けられ、窒化ガリウムよりも広いバンドギャップを有するＩＩＩ族窒化物からなる第３層をさらに有する
付記１～９のいずれか１つに記載のＩＩＩ族窒化物積層物。
【0222】
（付記１１）
付記１～１０のいずれか１つに記載のＩＩＩ族窒化物積層物が有する前記第２層を、動作層の少なくとも一部として備える、半導体素子。
付記１～１０のいずれか１つに記載のＩＩＩ族窒化物積層物が有する前記第２層を、動作層の少なくとも一部として備える、半導体素子。
【0223】
（付記１２）
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物。
下地基板と、
前記下地基板上に設けられ、窒化アルミニウムからなる第１層と、
を有し、
前記第１層は、厚さが１００ｎｍ超１μｍ以下であり、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下であり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下である
ＩＩＩ族窒化物積層物。
【0224】
（付記１３）
前記第１層は、窒化ガリウムからなる第２層が形成される主面を有し、
前記第１層の前記主面は、前記第２層の厚さを１μｍ未満としつつ、前記第２層の主面における転位密度が５×１０８ｃｍ－２以下となるように、前記第２層を成長させることが可能に構成されている
付記１２に記載のＩＩＩ族窒化物積層物。
前記第１層は、窒化ガリウムからなる第２層が形成される主面を有し、
前記第１層の前記主面は、前記第２層の厚さを１μｍ未満としつつ、前記第２層の主面における転位密度が５×１０８ｃｍ－２以下となるように、前記第２層を成長させることが可能に構成されている
付記１２に記載のＩＩＩ族窒化物積層物。
【0225】
（付記１４）
前記第１層は、窒化ガリウムからなる第２層が形成される主面を有し、
前記第１層の前記主面は、前記第２層の厚さを１μｍ未満としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下となるように、前記第２層を成長させることが可能に構成されている
付記１２又は１３に記載のＩＩＩ族窒化物積層物。
前記第１層は、窒化ガリウムからなる第２層が形成される主面を有し、
前記第１層の前記主面は、前記第２層の厚さを１μｍ未満としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２００秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が４００秒以下となるように、前記第２層を成長させることが可能に構成されている
付記１２又は１３に記載のＩＩＩ族窒化物積層物。
【0226】
（付記１５）
下地基板上に、窒化アルミニウムからなる第１層を形成する工程と、
水素ガスを含む雰囲気下で、前記第１層の熱処理を行う工程と、
前記第１層上に、窒化ガリウムからなる第２層を形成する工程と、
を有し、
前記第１層を形成する工程では、
前記第１層の厚さを１００ｎｍ超１μｍ以下としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下となるように、前記第１層を形成する
ＩＩＩ族窒化物積層物の製造方法。
下地基板上に、窒化アルミニウムからなる第１層を形成する工程と、
水素ガスを含む雰囲気下で、前記第１層の熱処理を行う工程と、
前記第１層上に、窒化ガリウムからなる第２層を形成する工程と、
を有し、
前記第１層を形成する工程では、
前記第１層の厚さを１００ｎｍ超１μｍ以下としつつ、Ｘ線ロッキングカーブ測定による（０００２）回折の半値幅が２５０秒以下となり、Ｘ線ロッキングカーブ測定による（１０－１２）回折の半値幅が５００秒以下となるように、前記第１層を形成する
ＩＩＩ族窒化物積層物の製造方法。
【符号の説明】
【0227】
１ ＩＩＩ族窒化物積層物（積層物）
２ 半導体素子
１０ 下地基板
２０ 核形成層
３０ 電子走行層
４０ 電子供給層
５０ キャップ層
２ 半導体素子
１０ 下地基板
２０ 核形成層
３０ 電子走行層
４０ 電子供給層
５０ キャップ層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】