特許 7535674 低電力状態におけるオンダイタイマの正確なシャドーイング及び調整

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-07

(45)【発行日】2024-08-16

(54)【発明の名称】低電力状態におけるオンダイタイマの正確なシャドーイング及び調整

(51)【国際特許分類】

   G06F 1/324 20190101AFI20240808BHJP

【ＦＩ】

G06F1/324

【請求項の数】 20

(21)【出願番号】P 2023577878

(86)(22)【出願日】2022-06-08

(65)【公表番号】

(43)【公表日】2024-07-30

(86)【国際出願番号】 US2022032658

(87)【国際公開番号】W WO2022271450

(87)【国際公開日】2022-12-29

【審査請求日】2024-01-31

(31)【優先権主張番号】17/357,200

(32)【優先日】2021-06-24

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ベンジャミン チェン

(72)【発明者】

【氏名】プラベッシュ グプタ

【審査官】漆原 孝治

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０３８０７６９（ＵＳ，Ａ１）

【文献】米国特許第０８６２４６２７（ＵＳ，Ｂ１）

【文献】米国特許第０５９８７６１４（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／３２４

(57)【特許請求の範囲】

【請求項1】

集積回路であって、
調整可能なクロック信号を受信するタイマを含む第１の回路であって、前記第１の回路は、前記調整可能なクロック信号が失われる非動作電力状態を有する、第１の回路を備え、
前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態に入るために前記非動作電力状態を離れることに応じて、前記第１の回路は、前記調整可能なクロック信号の周波数を、前記低い周波数よりも高い周波数に調整し、次いで、前記非動作電力状態に関連付けられた経過時間値を受信し、調整されたタイマ値を使用して前記タイマを開始する、
集積回路。

【請求項2】

前記基準クロック信号を受信するシャドータイマを含む電力状態コントローラを備え、
前記電力状態コントローラは、前記タイマからのタイマ値をメモリに記憶し、前記非動作電力状態に関連付けられた経過時間値を測定するために前記シャドータイマを開始し、前記非動作電力状態に続いて前記調整されたタイマ値で前記タイマを復元する、
請求項１の集積回路。

【請求項3】

前記基準クロック信号を受信するシャドータイマを含む電力状態コントローラを備え、
前記電力状態コントローラは、前記タイマからのタイマ値をメモリに記憶し、前記非動作電力状態に関連付けられた経過時間値を測定するために前記シャドータイマを開始し、前記非動作電力状態に続いて前記調整されたタイマ値で前記タイマを復元する、
請求項１の集積回路。

【請求項4】

前記第１の回路は、前記経過時間値を受信する前に前記電力状態コントローラと同期するように動作可能なクロスドメイン同期回路を含み、
前記第１の回路は、前記電力状態コントローラと同期する場合に、前記クロスドメイン同期回路を介してタイマ読み取り信号を前記電力状態コントローラに送信し、前記クロスドメイン同期回路を介して確認応答信号を前記電力状態コントローラから受信するように動作可能である、
請求項３の集積回路。

【請求項5】

前記第１の回路は、前記メモリに記憶された前記タイマ値、前記シャドータイマ、前記クロスドメイン同期回路の同期時間、前記タイマ値の受信に関連する第１のエラー値、及び、前記タイマの復元に関連する第２のエラー値に基づいて、前記調整されたタイマ値を計算する、
請求項４の集積回路。

【請求項6】

前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態は、前記調整可能なクロック信号が前記タイマに供給されるが、前記第１の回路の少なくとも一部からゲーティングされるライトアイドル状態である、
請求項１の集積回路。

【請求項7】

第２の調整可能なクロック信号を受信する第２のタイマを含む第２の回路であって、前記第２の回路は、前記第２の調整可能なクロック信号が失われる非動作電力状態と、前記第２の調整可能なクロック信号が異なる周波数で動作する複数の電力状態と、を有する、第２の回路を備え、
前記電力状態コントローラは、前記非動作電力状態に入るように前記第２の回路に命令し、前記第２のタイマからのタイマ値をメモリに記憶し、前記タイマ及び前記第２のタイマの中から選択された最も早いウェイクアップ時間及び非動作電力状態抜け出し待ち時間値に基づいて、前記シャドータイマのタイマウェイクアップ値を設定するように動作可能である、
請求項３の集積回路。

【請求項8】

第１の回路を、前記第１の回路の調整可能なクロック信号がゲーティングされるか又は電力切断される非動作電力状態に入らせることと、
前記第１の回路を、前記非動作電力状態から離れさせ、調整されたタイマ値でタイマを復元させることと、
前記第１の回路が、前記非動作電力状態を離れて、前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態に入ると、前記調整可能なクロック信号を前記低い周波数よりも高い周波数に調整し、次いで、前記非動作電力状態に関連付けられた経過時間値を受信することと、を含む、
方法。

【請求項9】

前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態は、前記調整可能なクロック信号が前記タイマに供給されるが、前記第１の回路の少なくとも一部からゲーティングされるライトアイドル状態である、
請求項８の方法。

【請求項10】

電力状態コントローラが、前記第１の回路からタイマ値を受信することと、前記タイマ値をメモリに記憶することと、前記非動作電力状態に関連付けられた経過時間値を測定するために、基準クロック信号で動作するシャドータイマを開始することと、を含む、
請求項８の方法。

【請求項11】

前記経過時間値を受信する前に、クロスドメイン同期回路を使用して前記第１の回路を前記電力状態コントローラと同期させることと、
前記第１の回路を前記電力状態コントローラと同期させる場合に、前記クロスドメイン同期回路を介してタイマ読み取り信号を前記電力状態コントローラに送信することと、前記クロスドメイン同期回路を介して確認応答信号を前記電力状態コントローラから受信することと、を含む、
請求項１０の方法。

【請求項12】

前記第１の回路が、前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態を離れると、前記調整可能なクロック信号の周波数を前記低い周波数よりも高い周波数に調整し、次いで、前記タイマ値を電力状態コントローラに送信することを含む、
請求項８の方法。

【請求項13】

データ処理システムであって、
複数のプロセッサコアと、
前記複数のプロセッサコアに結合され、調整可能なクロック信号を受信するタイマを含む第１の回路であって、前記第１の回路は、前記調整可能なクロック信号が失われる非動作電力状態を有する、第１の回路と、を備え、
前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態に入るために前記非動作電力状態を離れることに応じて、前記第１の回路は、前記調整可能なクロック信号の周波数を、前記低い周波数よりも高い周波数に調整し、次いで、経過時間値を受信し、調整されたタイマ値を使用して前記タイマを開始するように動作可能である、
データ処理システム。

【請求項14】

前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態は、前記調整可能なクロック信号が前記タイマに供給されるが、前記第１の回路の少なくとも一部からゲーティングされるライトアイドル状態である、
請求項１３のデータ処理システム。

【請求項15】

前記第１の回路は、前記経過時間値を受信する前に電力状態コントローラと同期するように動作可能なクロスドメイン同期回路を含み、
前記第１の回路は、前記電力状態コントローラと同期する場合に、前記クロスドメイン同期回路を介してタイマ読み取り信号を前記電力状態コントローラに送信し、前記クロスドメイン同期回路を介して確認応答信号を前記電力状態コントローラから受信するように動作可能である、
請求項１４のデータ処理システム。

【請求項16】

前記第１の回路は、メモリに記憶された前記タイマ値、前記経過時間値、前記クロスドメイン同期回路の同期時間、前記タイマ値の受信に関連する第１のエラー値、及び、前記タイマの復元に関連する第２のエラー値に基づいて、前記調整されたタイマ値を計算する、
請求項１５のデータ処理システム。

【請求項17】

前記基準クロック信号を受信するシャドータイマを含む電力状態コントローラを備え、
前記電力状態コントローラは、前記タイマからのタイマ値をメモリに記憶し、前記非動作電力状態に関連付けられた経過時間値を測定するために前記シャドータイマを開始し、前記非動作電力状態に続いて前記調整されたタイマ値で前記タイマを復元する、
請求項１３のデータ処理システム。

【請求項18】

前記第１の回路は、前記調整可能なクロック信号が基準クロック信号よりも低い周波数を有する電力状態を離れると、前記調整可能なクロック信号の周波数を前記低い周波数よりも高い周波数に調整し、次いで、前記タイマ値を前記電力状態コントローラに送信するように動作可能である、
請求項１７のデータ処理システム。

【請求項19】

第２の調整可能なクロック信号を受信する第２のタイマを含む第２の回路であって、前記第２の回路は、前記第２の調整可能なクロック信号が失われる非動作電力状態と、前記第２の調整可能なクロック信号が異なる周波数で動作する複数の電力状態と、を有する、第２の回路を備え、
前記電力状態コントローラは、前記第２の回路が前記非動作電力状態に入ることにより、前記第２のタイマからのタイマ値をメモリに記憶し、前記タイマ及び前記第２のタイマの中から選択された最も早いウェイクアップ時間及び非動作電力状態抜け出し待ち時間値に基づいて、前記シャドータイマのタイマウェイクアップ値を設定するように動作可能である、
請求項１７のデータ処理システム。

【請求項20】

前記第１の回路は、データファブリックであり、前記第２の回路は、メモリコントローラ、入力／出力コントローラ及びプロセッサコアのうち何れかである、
請求項１９のデータ処理システム。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、異なる入力／出力及び通信機能のために様々な周辺構成要素を利用する。システムオンチップ（system-on-chip、ＳＯＣ）は、単一の集積回路チップ上で中央処理ユニット（central processing unit、ＣＰＵ）コア及びグラフィックス処理ユニット（graphics processing unit、ＧＰＵ）等のデータ処理回路を周辺コントローラ及びメモリインターフェースと組み合わせており、携帯型の電池駆動式動作によく適している。例えば、ＳＯＣは、ディスプレイコントローラ、画像信号プロセッサ（image signal processor、ＩＳＰ）及びＳＯＣ上の他の周辺コントローラを組み込んで、コンピュータシステムへの情報の入力及びコンピュータシステムからの情報の出力を可能にし得る。そのような大規模且つ複雑なＳＯＣでは、デバイスは、通常、大型のオンチップルーティング回路又は「データファブリック」を介してアクセスをルーティングすることによって、メモリ等のリソース間でデータを転送する。

【0002】

典型的なＳＯＣ上の回路の多様性は、省電力モードを実装するための問題を提示する。動作モード及び省電力モードは、コンピュータシステムの多くの部分に対して用いられ、異なるモードは、プロセッサコアに対する処理電力、通信バスに対するシグナリングデータレート等の異なる動作容量、又は、使用されていない場合の省電力の異なるレベルを提供する。動作モード及び非動作省電力モードの両方は、本明細書では「電力状態」と称される。このような電力モードを管理するための一般的な標準の１つは、高度構成及び電力インターフェース（Advanced Configuration and Power Interface、ＡＣＰＩ）であり、これは、パーソナルコンピュータ（personal computer、ＰＣ）及びサーバ等のコンピュータの電力管理及び構成モデルである。ＡＣＰＩは、コンピュータオペレーティングシステムが、限られたセットのモードの中からデバイスの動作モードを変更することによって、各デバイスが消費する電力量を制御することを可能にする。例えば、そのような変更は、デバイスのクロック速度をより高い周波数若しくはより低い周波数に変更すること、又は、デバイスをスタンバイモード若しくは電力オフモードにすることを含み得る。ＡＣＰＩは、オペレーティングシステムに公開される制御の一般化されたセットを提供する業界標準であるが、特定のデータ処理システムの電力消費又は性能を最適化することを目的とした特定の機能を含まない。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。

【図2】例示的な実施形態による、タイマを有する回路についての電力状態遷移を管理するための要素を示すＡＰＵの一部のブロック図である。

【図3】いくつかの実施形態による、非動作電力状態に遷移するためのプロセスのフロー図である。

【図4】いくつかの実施形態による、非動作電力状態から遷移するためのプロセスのフロー図である。

【図5】いくつかの実施形態による、非動作電力状態のためのバックアップ及び復元タイマ値に関与する信号を含むタイミング図である。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。

【0005】

集積回路は、電力状態コントローラと、第１の回路と、を含む。第１の回路は、調整可能なクロック信号を受信するタイマを含み、調整可能なクロック信号が失われる非動作電力状態を有する。非動作電力状態を離れて、調整可能なクロックが基準クロックよりも低い周波数を有する電力状態に入ることに応じて、第１の回路は、調整可能なクロックの周波数を低い周波数よりも高い周波数に調整し、次いで、非動作電力状態に関連付けられた調整されたタイマ値を受信し、調整されたタイマ値を使用してタイマを開始する。

【0006】

方法は、第１の回路を、第１の回路に対する調整可能なクロック信号がゲーティングされるか又は電力切断される、非動作電力状態に入らせることを含む。方法は、第１の回路に非動作電力状態を離れさせることと、調整されたタイマ値を用いてタイマを復元させることと、を含む。第１の回路が非動作電力状態を離れて、調整可能なクロックが基準クロックよりも低い周波数を有する電力状態に入ると、方法は、まず、調整可能なクロックをより低い周波数よりも高い周波数に調整し、次いで、非動作電力状態に関連付けられた経過時間値（elapsed time value）を受信する。

【0007】

データ処理システムは、複数のプロセッサコアと、複数のプロセッサコアに結合された第１の回路と、電力状態コントローラと、を含む。第１の回路は、調整可能なクロック信号を受信するタイマを含み、調整可能なクロック信号が失われる非動作電力状態を有する。非動作電力状態を離れて、調整可能なクロックが基準クロックよりも低い周波数を有する電力状態に入ることに応じて、第１の回路は、調整可能なクロックの周波数を低い周波数よりも高い周波数に調整し、次いで、非動作電力状態に関連付けられた経過時間を受信し、調整されたタイマ値を使用してタイマを開始する。

【0008】

図１は、いくつかの実施形態による、加速処理ユニット（ＡＰＵ）１００及びメモリシステム１３０のブロック図を示している。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして使用するのに好適な集積回路であり、概して、中央処理ユニット（ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジンのセット１２２と、データファブリック１２５と、メモリ管理ハブ１４０と、周辺コントローラのセット１６０と、周辺バスコントローラのセット１７０と、システム管理ユニット（system management unit、ＳＭＵ）１８０と、システム電力状態コントローラ１８２と、を含む。

【0009】

ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２及び１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）及びデータファブリック１２５に双方向に接続されており、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２及び１１４の各々は、単体のコアであってもよいし、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。

【0010】

グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続されており、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。

【0011】

ディスプレイエンジン１２２は、モニタ上に表示するために、グラフィックスコア１２０によって生成されたオブジェクトをレンダリング及びラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの一様な変換のために、データファブリック１２５を介して共通メモリ管理ハブ１４０に双方向に接続されている。

【0012】

データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するために基本入出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、及び、各仮想接続のためのバッファも含む。

【0013】

周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続されている。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。

【0014】

周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ（Southbridge、ＳＢ）」１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入出力（input/output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続されている。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続されている。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。概して、ＢＩＯＳメモリは、ＰＣＩｅバスを介してアクセスされ、システムデータドライブは、ＳＡＴＡインターフェースを介してアクセスされる。

【0015】

ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのためのＡＣＰＩ電力状態を管理し、適切な電力状態を判定するためにＣＰＵコア１１２及び１１４並びにグラフィックスコア１２０から測定された電力消費値を受信し得る。

【0016】

システム電力状態コントローラ１８２は、ＡＰＵ２００の様々な部分でローカル電力状態コントローラと通信するために、ＳＭＮに双方向に接続されており、ＳＭＵ１８０によって制御されるＡＣＰＩ電力状態とは無関係にＡＰＵ２００における周辺回路の電力状態を制御する。システム電力状態コントローラ１８２によって制御される電力状態は、ＡＣＰＩ仕様で定義されるように、典型的には、オペレーティングシステムに公開されない、又は、ＡＣＰＩ仕様下でそのＯＳＰＭ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ－ｄｉｒｅｃｔｅｄ ｃｏｎｆｉｇｕｒａｔｉｏｎ ａｎｄ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ）システムを介して制御可能である追加の電力状態であるという点で、様々なＡＣＰＩプロセッサ状態及びパフォーマンス状態とは異なる。ローカル電力状態コントローラ２７０によって制御される電力状態は、以下で更に説明するように、システム電力状態コントローラ１８２によってＡＰＵ１００内の他のブロックの電力状態と調整される（指定された回路ブロックの電力切断することを含む）アイドル状態及び「ディープアイドル」状態を含む。

【0017】

メモリ管理ハブ１４０、並びに、その関連する物理インターフェース（physical interface、ＰＨＹ）１５１及び１５２は、この実施形態では、ＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１及び１４２と、パワーエンジン１４９と、を含む。メモリチャネル１４１は、ホストインターフェース１４５と、メモリチャネルコントローラ１４３と、物理インターフェース１４７と、を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアルプレゼンス検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＰＨＹ１５１を構成するためのＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４、及び、物理インターフェース１４８を含む。ホストインターフェース１４６は、別のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、アドバンスト周辺バス（advanced peripheral bus、ＡＰＢ）インターフェース２５４を介してＰＨＹ１５１及び１５２に対して双方向で接続されているとともに、メモリチャネルコントローラ１４３及び１４４に対して双方向で接続されている。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、双方向接続メモリチャネル１３３を有する。

【0018】

メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１及び１４２のそれぞれは、ＤＤＲバージョン５（DDR version five、ＤＤＲ５）、ＤＤＲバージョン４（DDR version four、ＤＤＲ４）、低電力ＤＤＲ４（low power DDR4、ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（graphics DDR version five、ＧＤＤＲ５）、及び、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを提供するとともに、内蔵熱監視も行う。

【0019】

様々なプロセッサコア、コントローラ及びインターフェースは、高度なプログラム可能割り込みコントローラ（Advanced Programmable Interrupt Controller、ＡＰＩＣ）等の割り込みコントローラを含み得る。ＡＰＩＣは、マルチプロセッサシステムにおいて使用され得る割り込みコントローラのファミリーである。これは、マルチプロセッサコンピュータシステムにおける割り込みルーティング効率問題を解決することを意図したいくつかのアーキテクチャ設計の１つである。ＡＰＩＣは、スプリットアーキテクチャ設計であり、通常はプロセッサ自体に統合されるローカル構成要素ＡＰＩＣ（local component APIC、ＬＡＰＩＣ）と、システムバス上のオプションのＩ／Ｏ ＡＰＩＣと、を有する。

【0020】

メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。

【0021】

ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。

【0022】

また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は、熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２及び１１４並びに／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になりすぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電力供給電圧を低減することができる。

【0023】

図２は、例示的な実施形態による、タイマを有する回路についての電力状態遷移を管理するための要素を示すＡＰＵ２００の一部のブロック図を示している。ＡＰＵ２００の図示された部分は、中央処理ユニット（ＣＰＵ）コア複合体１１０と、データファブリック１２５と、ＳＭＵ１８０と、ＳＭＮと、システム電力状態コントローラ１８２と、Ｉ／Ｏハブ１７６と、メモリチャネルコントローラ１４４と、本明細書で説明されるタイマ同期技術とともに使用するのに好適なタイマも含む他の周辺機器２４０を示すブロックと、を含む。

【0024】

ＣＰＵコア１１２及び１１４の各々は、データファブリック１２５に双方向に接続されている。また、ＣＰＵコア複合体１１０は、典型的には個々のコアレベルでＳＭＮに双方向に接続されている。省略記号によって示されるように、ＣＰＵコア複合体１１０は、通常、２つより多くのコアを含む。いくつかの実施形態では、ＧＰＵコア及び人工知能又はニューラルネットワーク処理コア等の他のタイプのプロセッサコアも用いられる。いくつかの実施形態では、プロセッサコアは、本明細書のタイマ同期技術とともに使用するのに好適なＡＰＩＣタイマ等のタイマを含む。

【0025】

システム電力状態コントローラ１８２は、ＡＰＵ２００の様々な部分でローカル電力状態コントローラと通信するために、ＳＭＮに双方向に接続されており、ＳＭＵ１８０によって制御されるＡＣＰＩ電力状態とは無関係にＡＰＵ２００における周辺回路の電力状態を制御する。これらの電力状態遷移のうち少なくともいくつかは、オペレーティングシステムに対して透過的であり、システム性能に大きな影響を与えることなく電力を節約するためにシステム作業負荷に基づいて頻繁に用いることができるように、低い抜け出し待ち時間（low exit latency）を有する。例えば、システム電力状態コントローラ１８２によって制御される２つの非動作電力状態は、それぞれ、３５０μｓ及び１ｍｓの抜け出し待ち時間を有し、それらが、ＡＣＰＩ電力状態（典型的には、より高い抜け出し待ち時間を有する）又はより高い抜け出し待ち時間を伴う他の電力状態よりもはるかに高い頻度で使用されることを可能にする。また、システム電力状態コントローラ１８２は、ローカルＡＰＩＣタイマ等の特定の回路への直接サイドバンド接続を含み得る。ここでは特定のシステム周辺機器のみが図２に示されているが、様々な他のシステムブロックも、システム電力状態コントローラ１８２からのコマンドに応じてそれぞれのシステムブロックの構成及び状態データを保存及び復元することを含めて、電力状態の開始及び抜け出しを制御するように構成されたローカル電力状態コントローラを含む。システム電力状態コントローラ１８２は、システムＤＲＡＭに保存することによって、又は、オンチップＳＲＡＭ２０４に保存することによって、構成及び状態データを保存及び復元する２つの方法を提供する。

【0026】

オンチップＳＲＡＭ２０４は、低電力状態中に記憶されるＡＰＵ２００内の様々な回路から構成データ及び状態データを受信するために、ＳＭＮへの双方向接続を有する。この実施形態では、ＳＲＡＭが用いられているが、ＳＲＡＭ速度程度の速度で動作する任意の好適な形態のＲＡＭが、構成及び状態データを保存するために用いられ得る。

【0027】

基準クロック１８６（ＲＥＦＣＬＫ）は、システム電力状態コントローラ１８２にクロック信号を提供し、指定された非動作電力状態中に動作し続ける。好ましくは、ＲＥＦＣＬＫ１８６は、システムイベントの粗いタイミングのために典型的に用いられるタイムスタンプカウンタ（time stamp counter、ＴＳＣ）クロックと比較して比較的高い周波数のクロック信号を提供する水晶発振器、非拡散スペクトルクロック回路である。このクロック信号は、ＡＰＵ２００のＡＰＩＣタイマに対する基本タイマレートを生成するための基礎として使用される。基本タイマレートは、周辺構成要素の動作電力状態に応じて、各特定の周辺構成要素において、典型的には分割することによって更に変更することができる。この実施形態ではＡＰＩＣタイマが説明されているが、他の実施形態では他のタイプのタイマが使用される。ＡＰＩＣという用語は、一般に、タイマを含む周辺コントローラを指すが、ＡＰＩＣタイマは、完全なＡＰＩＣ周辺コントローラなしで様々な実施形態において用いられ、ＡＰＩＣタイマに関連する特徴のサブセットのみを含み得る。

【0028】

データファブリック１２５は、ファブリックコントローラ２２０と、ローカルＡＰＩＣタイマ２３０と、データファブリック位相ロックループ（ＤＦ ＰＬＬ）２３６と、を含む。ポート及びクロスバールータ等のデータファブリック１２５の他の部分は、関連する特徴に焦点を当てるために示されていないが、データファブリックは、概して、データファブリック１２５に接続されたリクエスタの代わりにメモリアクセス要求を生成するための複数のマスターポートと、データファブリック１２５に接続されたメモリデバイスからのそのような要求を満たすための複数のスレーブポートと、要求の宛先アドレスに基づいてマスターポートとスレーブポートとの間に仮想接続を形成するクロスバールータと、を含む。ファブリックコントローラ２２０は、ＳＭＮに双方向に接続されており、ローカルＡＰＩＣタイマ２３０及びＤＦ ＰＬＬ２３６を含む、データファブリックを制御及び構成するための様々な制御回路に接続される。ローカルＡＰＩＣタイマ２３０は、カウンタ２３４及びクロスドメイン同期回路２３２（ＳＹＮＣ）を含む。カウンタ２３４は、ＤＦ ＰＬＬ２３６に接続されており、カウンタが動作する基準となるクロック源としてＤＦ ＰＬＬを使用する。ＤＦ ＰＬＬ２３６は、少なくともローカルＡＰＩＣタイマ２３０に調整可能なクロック信号を供給する調整可能なＰＬＬであり、好ましくは、データファブリック１２５の全てにクロック信号を供給する。クロスドメイン同期回路２３２は、システム電力状態コントローラ１８２のシャドータイマ（shadow timer）１８４及びカウンタ２３４に接続されている。クロスドメイン同期回路２３２は、クロックドメインにわたって準安定状態が発生するのを防止するための複数の同期フリップフロップと、以下で更に説明するように、あるクロック同期プロセス中に回路をシステム電力状態コントローラ１８２と同期させるように動作可能な制御論理と、を含む、シンクロナイザとして構成されることが好ましい。

【0029】

ファブリックコントローラ２２０は、システム電力状態コントローラ１８２からのコマンドに応じて動作して、データファブリック１２５を選択された動作電力状態及び非動作電力状態にする。いくつかの実施形態では、ファブリックコントローラ２２０は、データファブリック１２５上のトラフィックを監視し、データファブリック１２５がアイドル状態であり得る状態を検出することに基づいて、データファブリック１２５を、ライトアイドル状態等の選択された電力状態に置く。例えば、いくつかの実施形態では、あるポートが切断され、他のポートが、トラフィックがバッファ内に蓄積することを可能にすることによってトラフィックを「スタッター（stutter）」することを可能にされる条件は、ライトアイドル状態を可能にする。いくつかの指定された非動作電力状態では、ＤＦ ＰＬＬ２３６の信号は、ゲーティングされるか、又は、ＰＬＬが電力切断されるかの何れかのために失われる。いくつかの指定された非動作電力状態では、ファブリックコントローラ等の周辺回路又は知的財産（intellectual property、ＩＰ）ブロック全体が電力切断される。ＡＰＩＣタイマ２３０は、システム電力状態コントローラ１８２によって指示される非動作電力状態への遷移及び非動作電力状態からの遷移の間に、調整されたタイマ値でバックアップされ、追跡され、復元されることが可能である。これらの遷移において、システム電力状態コントローラ１８２は、ＡＰＩＣタイマ２３０からのタイマ値をオンチップＳＲＡＭ ２０４等のメモリに記憶し、指定された非動作電力状態に関連付けられた時間を測定するためにシャドータイマ１８４を開始し、指定された非動作電力状態に続く調整されたタイマ値でＡＰＩＣタイマ３２０を復元する。動作電力状態は、ＤＦ ＰＬＬ２３６の周波数がＲＥＦＣＬＫ１８６以上であり、ＤＦ ＰＬＬ２３６のクロック信号エッジがＲＥＦＣＬＫのクロックエッジと同期している状態を含む。そのような状態は、ローカルＡＰＩＣタイマ２３０のタイマ値の保存及び復元におけるエラーが低いので、「低エラー」状態と称され得る。また、他の電力状態は、ＤＦ ＰＬＬ２３６の周波数がＲＥＦＣＬＫ１８６より低い動作電力状態及びアイドル電力状態を含む。これらの状態のうちいくつかにおけるＤＦ ＰＬＬ２３６周波数は、タイマ精度のための十分な粒度を提供するが、これらの電力状態は、不明なサイズの潜在的に高い累積エラーが、これらの状態からタイマ値を保存及び復元する場合に生じ得ることから、本明細書では「高エラー」電力状態と称される。そのようなエラーは、ＤＦ ＰＬＬ２３６のより遅いクロック信号及びＲＥＦＣＬＫ１８６のクロック信号エッジとのその非同期関係によるものである。重要なことに、このようなエラーは増分的であるため、時間とともに増大し、最終的にはタイマの特定の用途に応じて予測不可能な動作上の問題を引き起こす可能性がある。非動作電力状態が頻繁に使用されるほど、そのような増分エラーが大きくなる。この実施形態では、図示されたローカルＡＰＩＣタイマ２３０及びシャドータイマ１８４は、増分エラーを緩和するためのプロセスとともに使用される。

【0030】

Ｉ／Ｏハブ１７６、並びに、メモリコントローラ、グラフィカル処理ユニット（graphical processing unit、ＧＰＵ）及びディープラーニング処理ユニット（deep-learning processing unit、ＤＬＰ）等の他の周辺回路２４０は、クロスドメイン同期回路２３２を含むローカルＡＰＩＣタイマ２３０ーと同様に構成されたタイマを含み得る。本明細書のタイマ追跡及び調整プロセスは、タイマの電力又はクロック信号が失われる非動作電力状態を有する回路の一部である任意の好適なタイマとともに使用され得る。

【0031】

図３は、いくつかの実施形態による、非動作電力状態に遷移するためのプロセスのフロー図３００を示している。このプロセスは、上記のＡＰＵ１００及びＡＰＵ２００、又は、タイマを有する周辺回路を含む別の好適な集積回路とともに使用するのに好適であり、システム電力状態コントローラ１８２及びファブリックコントローラ２２０等のような、問題のＩＰブロック用のローカル電力状態コントローラの制御下で実行される。このプロセスは、ブロック３０２においてシステム電力状態コントローラによって開始され、通常、ＡＰＵ２００内の回路又は知的財産（ＩＰ）ブロックについてアイドル状態又は非動作電力状態に入ることを可能にする条件を検出することに応じて、非動作電力状態への遷移を開始する。概して、データファブリック１２５等の関連するＩＰブロック全体は、非動作電力状態に置かれる。しかしながら、いくつかの実施形態では、「回路」は、ＩＰブロックの一部のみを指し得る。

【0032】

ブロック３０４に示されるように、タイマ保存及び復元シーケンスを必要とする各ＩＰブロックについて、プロセスはブロック３０６、３０８、３１０、３１２、３１４を実行する。関係する特定のＩＰブロックに応じて、状態デートの保存及びバッファの消去等の様々な他のステップ（図示せず）が含まれる。

【0033】

ブロック３０６において、プロセスは、ＩＰブロックのＰＬＬがすでに低エラー状態にあるかどうかを判定し、低エラー状態では、ＰＬＬは、ＲＥＦＣＬＫ周波数又は別の好適な周波数で動作しており、ＲＥＦＣＬＫ１８６との同期を低エラーで実行することができる。例えば、特定のＩＰブロックが、ＲＥＦＣＬＫ１８６のクロック周波数に対して低減されたクロック周波数を有するライトアイドル状態等の低電力状態にある場合、ブロック３１０において、そのような低減された周波数は高エラー状態とみなされる。低エラー状態の場合、プロセスは、ブロック３１０に進む。高エラー状態の場合、プロセスは、ブロック３０８に進み、そこで、回路ＰＬＬ周波数を調整することによって、ＩＰブロックのＰＬＬを低エラー状態にする。ブロック３０８から、プロセスは、ブロック３１０に進む。

【0034】

ブロック３１０において、プロセスは、システム電力状態コントローラ１８２において遷移中の回路からタイマ値を受信し、タイマ値をメモリに記憶する。いくつかの実施形態では、ＳＲＡＭメモリ２０４（図２）等のオンチップメモリが使用されるか、又は、システム電力状態コントローラ１８２内のローカルメモリも使用することができる。

【0035】

次に、ブロック３１２において、プロセスは、指定された非動作電力状態に関連付けられた時間を測定するために、ＲＥＦＣＬＫ信号上で動作するシャドータイマ１８４を開始する。ブロック３１２において、プロセスは、非動作電力状態に遷移されているＩＰブロックの中で必要とされる最も早いウェイクアップ時間のためのウェイクアップタイマを開始する。このウェイクアップ時間は、ウェイクアップ待ち時間を考慮して調整される。次に、ブロック３１４において、プロセスは、回路が遷移されているＩＰブロックを、回路のＰＬＬ若しくは調整可能なクロックがゲーティングされるか又は電力切断される非動作電力状態に入らせる。

【0036】

図３のプロセスは、非動作電力状態に入り、バックアップ及び復元されるように構成されたタイマを有する各ＩＰブロックに対して使用される。概して、プロセスが使用するのに好適なタイマは、非動作電力状態に移行されているＩＰブロック内の全てのＡＰＩＣタイマ又は他の同様のタイマを含む。サイドバンド接続（図２）によって図示されるように、タイマバックアッププロセスは、タイマ値の保存及び復元の両方において予測可能な待ち時間を達成するために、ＳＭＮを介してではなく、各ＩＰブロックに対する専用サイドバンドシグナリングを介して行われることが好ましい。

【0037】

図４は、いくつかの実施形態による、非動作電力状態から遷移するためのプロセスのフロー図４００を示している。このプロセスは、ＡＰＵ２００及び図３の遷移プロセスを用いるか、又は、より正確なバックアップ及び復元プロセスから利益を得ることができるローカルタイマとともに調整可能なクロックを使用する、他のシステム設計とともに使用するのに好適である。

【0038】

ブロック４０２において、プロセスは、少なくとも１つのタイマ値が保存され、シャドータイマ１８４によってシャドーされたＩＰブロックの回路に対する非動作電力状態からの終了を開始する。ブロック４０４に示すように、抜け出しプロセスは、通常、シャドータイマ１８４上のタイマウェイクアップイベントで開始し、これが電力状態変更及びクロック復元をトリガする。しかしながら、低電力状態から抜け出したことを必要とする条件を検出するシステム電力状態コントローラ１８２等の他のトリガイベントも、電力状態変更及びクロック復元をトリガし得る。

【0039】

ブロック４０４におけるトリガに応じて、ブロック４０６において、システム電力状態コントローラ１８２は、メモリから復元されているタイマのタイマ値を取り出す。システム電力状態コントローラ１８２は、図示されたプロセスと並行して、復元されているＩＰブロック内の他の電力状態遷移回路を開始し得る。例えば、非動作電力状態から抜け出した特定の回路に依存して、他の回路が電力投入され、初期化され、キュー及びレジスタの内容等の状態データがロードされる。

【0040】

ブロック４０８において、プロセスは、回路のＰＬＬ又は復元される第１の回路のための他の調整可能なクロックを、クロックがＲＥＦＣＬＫ信号と正確に同期され得る低エラー状態にする。次に、ブロック４１０において、シャドータイマによって追跡された時間を示す経過時間が電力状態コントローラから読み取られる。

【0041】

ブロック４１２において、プロセスは、クロスドメイン同期回路を使用して第１の回路を電力状態コントローラと同期させることを含む。ブロック４１２は、いくつかの実施形態では、ブロック４１０と同時に又は順不同に行われ得る。好ましくは、第１の回路をシステム電力状態コントローラ１８２と同期させることは、クロスドメイン同期回路２３２を介してシステム電力状態コントローラ１８２にタイマ読み取り信号を送信することと、クロスドメイン同期回路２３２を介してシステム電力状態コントローラ１８２から確定応答信号を受信することと、を含む。

【0042】

ブロック４１４において、プロセスは、クロスドメイン同期回路の同期時間、タイマ値を受信する待ち時間に関連する第１のエラー値、及び、タイマ値を復元する待ち時間に関連する第２のエラー値を含むいくつかの要因を使用して計算された経過時間に基づいて、調整されたタイマ値を計算する。第１及び第２のエラー値は、好ましくは、推定され、組み合わされて、調整されたタイマ値を計算する際に第１の回路で用いられる構成値である単一の調整値を形成する。このような設計により、各ＩＰブロックは、それ自身の調整されたタイマ値を計算することができる。この実施形態では、調整されたタイマ値は、取り出されたタイマ値、経過時間及び上記で説明した他の調整に基づいて、ＩＰブロックにおいて計算されるが、調整されたタイマ値が計算される特定の位置が変わり得る。いくつかの実施形態では、調整されたタイマ値は、システム電力状態コントローラ１８２において計算される。

【0043】

ブロック４１６において、調整されたタイマ値がタイマにロードされ、非動作電力状態中のシャドータイミングの期間を含む値にタイマを復元するために、タイマが初期化される。好ましくは、このステップは、タイマをロードすることに関連する遅延が予測可能であるように、ブロック４１２における同期の直後に行われる。

【0044】

ブロック４１８において、プロセスは、回路が非動作電力状態を離れて、調整可能なクロックが基準クロックよりも低い周波数を有する動作電力状態に入るかどうかを判定する。もしそうであれば、プロセスはブロック４２０に進み、ＰＬＬ又は調整可能なクロックを、回路が高エラー状態で駆動される所望のより低い周波数に調整する。例えば、回路が非動作電力状態から離れて、ＲＥＦＣＬＫよりも低いクロック周波数を有するライトアイドル状態又は低電力動作電力状態に入る場合、ブロック４０８～４２０は、調整可能なクロックをターゲットのより低い周波数よりも高い周波数に調整し、調整されたタイマ値を受信し、次いで、調整可能なクロックをより低い周波数に調整する。この技術は、タイマシャドーイングプロセスの精度及び正確度を増加させる。次に、プロセスはブロック４２２で終了する。ブロック４１８において回路が高エラー状態に移行していない場合、例えば、非動作電力状態から抜け出して、ＰＬＬが低エラー状態の周波数にある動作電力状態に入る場合に、プロセスはブロック４１８からブロック４２２４１に進む。

【0045】

図５は、いくつかの実施形態による、非動作電力状態のためのタイマ値のバックアップ及び復元に関与する信号を含むタイミングダイアグラム（タイミング図）５００を示している。ダイアグラム５００は、「ＣＰＵ Ｗａｋｅ」信号、「Ｓｈａｄｏｗ ＴｉｍｅｒＷａｋｅ」信号、「ＴｉｍｅｒＳｅｔ」信号、「ＴｉｍｅｒＲｅａｄ」信号、「ＴｉｍｅｒＡｃｋ」信号、「ＡＰＩＣＴｉｍｅｒ［ｎ］」信号、「ＡｐｉｃＳｎａｐｓｈｏｔ［ｎ］」信号、「ＷａｋｅＴｉｍｅ」信号、「Ｓｈａｄｏｗ Ｔｉｍｅｒ」値、「ＥｌａｐｓｅｄＴｉｍｅ」信号、「ＤＲＡＭ値［ｎ］」信号、及び、「Ｖｏｌｔａｇｅ Ｒａｉｌ」供給電圧を示す。ダイアグラム５００に図示される非動作電力状態は、ＡＰＵ２００等のホストシステムがＡＣＰＩ「ＰＣ６」（パッケージＣ６）アイドル状態等の電力状態にある場合に入る。先行技術のシステムでは、ＰＣ６からの抜け出しがＡＰＩＣタイマによってトリガされるので、ＰＣ６アイドル状態では、ＡＰＩＣタイマを電力切断することができない。本明細書の技術を使用して、改善された抜け出し待ち時間は、選択されたＩＰブロックをＰＣ６中に非動作電力状態に置き、システムがＰＣ６状態を終了するための適切な時間にそれを抜け出すことによって、より多くの電力節約を可能にする。

【0046】

ブロック５０２において、タイマを含む１つ以上のＩＰブロックが非動作電力状態に入り得ると判定すると、システム電力状態コントローラ１８２は、ブロック５０４においてＤＲＡＭ値［ｎ］として示されるメモリ位置に記憶される値「ＦＣ」を有するＡｐｉｃＳｎａｐｓｈｏｔ［ｎ］信号によって示されるように、「ｎ」個のＡＰＩＣタイマの各々のスナップショットタイマ値をメモリに記憶させる。また、システム電力状態コントローラ１８２は、電力投入待ち時間を考慮するために、全てのＡＰＩＣタイマの最も早いウェイクアップ時間からプログラム可能なウェイクアップ時間オフセットを減算する。ＷａｋｅＴｉｍｅ信号上で「ＥＡ」とラベル付けされたこのウェイクアップ時間値は、シャドータイマ１８４のウェイクアップ時間を提供する。また、この時点で、ブロック５０２に示すように、ＴｉｍｅｒＳｅｔ信号はシャドータイマ１８４を開始する。

【0047】

次に、Ｖｏｌｔａｇｅ ＲａｉｌがＯＮ状態からＯＦＦ状態に変更され、関係するＩＰブロックに対する電圧供給がオフにされる。（関係する各ＩＰブロックが非動作電力状態に入るためには追加のシグナリングが必要であるが、このようなシグナリングは、タイマバックアッププロセスに焦点を当てるためにここでは図示されていない。）この時点で、ＩＰブロックは、シャドータイマ１８４が動作している間、ＩＰブロックの信号に関連付けられた図の陰影領域によって示されるように、非動作電力状態にある。

【0048】

ブロック５０６において、シャドータイマ１８４の値は、シャドータイマ信号上の「ＥＡ」とラベル付けされたクロックサイクル上に示されるようにウェイクアップ設定に達する。それに応じて、電圧供給Ｖｏｌｔａｇｅ Ｒａｉｌは、ＯＦＦ状態からＯＮ状態に変更され、非動作電力状態において電力切断されたＩＰブロックを電力投入し、それらのＰＬＬを復元する。

【0049】

次に、ブロック５０８で、ＡＰＩＣタイマスナップショットがメモリから復元される。初期化プロセスにおいて好適なポイントに到達すると、各ＩＰブロックは、クロスドメイン同期回路２３２を介してＴｉｍｅｒＲｅａｄ信号をアサートする。ＩＰブロックのタイマが動作していない間に経過した時間を測定するために、経過時間値がシャドータイマによって提供される。ブロック５１０に示されるように、システム電力状態コントローラ１８２は、標識「Ｆ４」によって図示される経過時間をカウンタ２３４へのＥｌａｐｓｅｄＴｉｍｅ信号接続にラッチし、クロスドメイン同期回路２３２を介してＴｉｍｅｒＡｃｋ信号をアサートして、ＥｌａｐｓｅｄＴｉｍｅ信号が有効であることを示す。

【0050】

次に、ブロック５１２において、ＴｉｍｅｒＡｃｋ信号のエッジで、各ＡＰＩＣタイマが、調整されたタイマ値で初期化される。次に、ブロック５１４に示すように、最も早いウェイクアップ時間設定を有するＡＰＩＣタイマが、そのウェイクアップタイマ値に達し、ＣＰＵ Ｗａｋｅ信号をトリガする。この例では、ＰＣ６アイドル電力状態等のＣＰＵ低電力状態からの抜け出しを開始するために、ＣＰＵ Ｗａｋｅ信号が、ＳＭＵ１８０に進む。しかしながら、他のタイプのイベントは、他の実施形態では、ＩＰブロックのタイマウェイクアップによって開始される。

【0051】

この特定のシグナリング及びタイミング構成は、例として示されているが、多くの他のシグナリング及びタイミング構成が、本明細書で説明されるタイマバックアップ及び復元能力並びにプロセスを実装するために用いられ得る。

【0052】

図２のＡＰＵ２００又はシステム電力状態コントローラ１８２及びデータファブリック１２５等の任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であり得る。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクは、集積回路を製造するために、様々な半導体製造ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望される際、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0053】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な変更が当業者には明らかである。例えば、ＡＰＩＣタイマが説明されているが、様々なタイプのタイマが様々な実施形態においてバックアップされ、復元される。図１に示されるＩＰブロックの何れも、本明細書で説明されるように、ローカルタイマがバックアップ及び復元される電力状態をサポートすることができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【図1】

【図2】

【図3】

【図4】

【図5】