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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-13
(45)【発行日】2024-08-21
(54)【発明の名称】半導体装置の製造方法及び固体撮像装置の製造方法
(51)【国際特許分類】
H01L 21/76 20060101AFI20240814BHJP
H01L 21/764 20060101ALI20240814BHJP
H01L 21/762 20060101ALI20240814BHJP
H01L 27/146 20060101ALI20240814BHJP
【ＦＩ】
H01L21/76 L
H01L21/76 A
H01L21/76 D
H01L21/76 S
H01L27/146 A
【請求項の数】
4
(21)【出願番号】P 2019069321
(22)【出願日】2019-03-29
(65)【公開番号】P2020167358
(43)【公開日】2020-10-08
【審査請求日】2022-01-25
【審判番号】
【審判請求日】2023-09-06
(73)【特許権者】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100084995
【弁理士】
【氏名又は名称】加藤 和詳
(74)【代理人】
【識別番号】100099025
【弁理士】
【氏名又は名称】福田 浩志
(72)【発明者】
【氏名】三浦 規之
【合議体】
【審判長】恩田 春香
【審判官】松永 稔
【審判官】中野 浩昌
(56)【参考文献】
【文献】特開２００９－００４７４１（ＪＰ，Ａ）
【文献】特開２０００－３１１９５８（ＪＰ，Ａ）
【文献】特開２００３－２０４０４８（ＪＰ，Ａ）
【文献】特開昭５６－１６００５１（ＪＰ，Ａ）
【文献】特開２０００－０８２８０８（ＪＰ，Ａ）
【文献】特開２０００－１８３１５４（ＪＰ，Ａ）
【文献】特開平１１－１３５６１５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H01L21/76
(57)【特許請求の範囲】
【請求項1】
ＦＺ法によって製造されたシリコンウエハであって支持基板であるＦＺウエハ上に絶縁層を介してシリコン層が配置されたＳＯＩウエハを準備する工程と、素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記溝の内部にＣＶＤ法によって酸化膜を形成する工程と、
前記溝の内部に形成された酸化膜を、前記ＦＺウエハにスリップが発生しない温度で熱処理する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、
を含む、半導体装置の製造方法。
【請求項2】
前記溝を形成する工程の後、前記溝の形成によって分離された前記シリコン層の端部にイオン注入を行う工程をさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項3】
前記溝を形成する工程の後、前記溝の内部に前記酸化膜を形成する工程の前に、前記溝の形成によって分離された前記シリコン層の端部にイオン注入を行う工程をさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項4】
半導体装置を含む固体撮像装置を製造する方法であって、前記半導体装置を請求項１～請求項３のいずれか１項に記載の半導体装置の製造方法によって製造する工程を含む、
固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置の製造方法及び固体撮像装置の製造方法に関する。
【背景技術】
【0002】
固体撮像装置に用いられる半導体装置として、同一の半導体基板に、光の検出用のフォトダイオードとトランジスタとが形成されている半導体装置が知られている。この種の半導体装置として、例えば、特許文献１、２には、シリコン基板上に酸化膜（絶縁膜）を介して厚みの薄いシリコン層（本開示において「ＳＯＩ層」と称する場合がある。）を備えた、いわゆるＳＯＩ（Silicon On Insulator）ウエハを用いた半導体装置が開示されている。
ＳＯＩウエハを用いれば、支持基板であるシリコン基板側に光センサを構築し、ＳＯＩ層側に回路を作り込むことができ、シリコン基板側のセンサ上に回路を構築することができる。
ＳＯＩウエハを用いれば、支持基板であるシリコン基板側に光センサを構築し、ＳＯＩ層側に回路を作り込むことができ、シリコン基板側のセンサ上に回路を構築することができる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１４－１３０９２０号公報
【文献】特開２０１２－０８００４５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１、２に開示されている半導体装置の製造方法では、ＳＯＩ層にトランジスタなど周辺回路を形成するＡｃｔｉｖｅ（活性層）領域を分離する素子分離方法として、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離・フィールド酸化法が用いられている。ＬＯＣＯＳ分離・フィールド酸化法では、１１００℃程度で熱処理して素子分離領域に熱酸化膜が形成される。
【0005】
一方、シリコンウエハを得るためのシリコン単結晶インゴットを製造する方法として、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法とＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法が主に知られている。一般的に、ＣＺ法はＦＺ法よりも大径のインゴットを製造することができ、ＦＺ法よりもＣＺ法によって製造したシリコンウエハ（ＣＺウエハ）の方が安価なシリコンウエハとなる。ＳＯＩウエハを用いて半導体装置を製造する場合、支持基板がＣＺウエハであれば、ＬＯＣＯＳ分離・フィールド酸化法によって１１００℃程度でＳＯＩ層の一部を熱酸化して素子分離領域を形成することができる。
【0006】
一方、ＦＺ法を経て製造したシリコンウエハ（ＦＺウエハ）を支持基板として備えたＳＯＩウエハを用いて半導体装置を製造する場合、ＬＯＣＯＳ分離・フィールド酸化法によって最高温度１１００℃程度で数十分間の熱処理が施されると、支持基板であるＦＺウエハにスリップと呼ばれる結晶欠陥が生じやすい。
【0007】
本開示は、上記課題を解決すべくなされたものであり、支持基板としてＦＺウエハを備えたＳＯＩウエハを用いても、スリップの発生を抑制して半導体装置を製造することができる半導体装置の製造方法及び固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示の半導体装置の製造方法は、ＦＺ法によって製造されたシリコンウエハであるＦＺウエハ上に絶縁層を介してシリコン層が配置されたＳＯＩウエハを準備する工程と、
素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、
を含む、半導体装置の製造方法である。
素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、
を含む、半導体装置の製造方法である。
【発明の効果】
【0009】
本開示によれば、支持基板としてＦＺウエハを備えたＳＯＩウエハを用いても、スリップの発生を抑制して半導体装置を製造することができる半導体装置の製造方法及び固体撮像装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【0010】
【図1】本開示の第１実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図2】本開示の第１実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図3】本開示の第２実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図4】本開示の第２実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図5】本開示の第３実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図6】本開示の第３実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図7】本開示の第３実施形態に係る半導体装置の製造方法の一例を示す概略断面図である。
【図8】本開示の半導体装置の製造方法によって製造される半導体装置（画素）の構成の一例を示す概略構成図である。
【図9】本開示の半導体装置の製造方法によって製造される固体撮像装置の構成の一例を示す断面図である。
【図10】支持基板としてＦＺウエハを備えたＳＯＩウエハのＦＺウエハに発生したスリップの一例を示す図である。
【発明を実施するための形態】
【0011】
以下、本開示の実施形態に係る半導体装置の製造方法について図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。
また、本開示において「工程」との用語は、独立した工程だけではなく、他の工程と明確に区別できない場合であってもその工程の所期の目的が達成されれば、本用語に含まれる。
また、本開示において「工程」との用語は、独立した工程だけではなく、他の工程と明確に区別できない場合であってもその工程の所期の目的が達成されれば、本用語に含まれる。
【0012】
ＳＯＩウエハを用いて例えば固体撮像装置に用いる半導体装置を製造する場合、ＳＯＩウエハを構成する支持基板の電気抵抗が大きい方が低電圧で空乏層を支持基板側に大きく延ばすことができ、高感度な固体撮像装置を製造することができる。
ＣＺウエハは、ＦＺウエハに比べて安価であるが、ＣＺ法によってシリコンインゴットを製造する際に石英坩堝から酸素がインゴットに混入し、格子間酸素を含むシリコンウエハである。そのため、支持基板としてＣＺウエハを備えたＳＯＩウエハを用い、半導体装置の製造プロセスを経るに従って不純物が混入すると、電気抵抗が低下してしまう。その結果、ＣＺウエハを支持基板として備えたＳＯＩウエハを用いて固体撮像装置を製造しても高感度化を図ることが難しい。
ＣＺウエハは、ＦＺウエハに比べて安価であるが、ＣＺ法によってシリコンインゴットを製造する際に石英坩堝から酸素がインゴットに混入し、格子間酸素を含むシリコンウエハである。そのため、支持基板としてＣＺウエハを備えたＳＯＩウエハを用い、半導体装置の製造プロセスを経るに従って不純物が混入すると、電気抵抗が低下してしまう。その結果、ＣＺウエハを支持基板として備えたＳＯＩウエハを用いて固体撮像装置を製造しても高感度化を図ることが難しい。
【0013】
一方、ＦＺウエハはＣＺウエハに比べて高価であるが、ＣＺ法のように石英坩堝から酸素がシリコンインゴットに混入することはなく、ＣＺウエハよりも高純度であり、高抵抗のシリコンウエハが得られる。そこで、本発明者らは、支持基板としてＦＺウエハを備えたＳＯＩウエハを用いることで高感度な固体撮像装置を製造することができると考えた。
ところが、ウエハ中の酸素は電気抵抗を低下させる反面、機械的強度を高める効果があり、ＦＺウエハはＣＺウエハに比べて強度が小さい。そのため、支持基板としてＦＺウエハを備えたＳＯＩウエハを用いてＳＯＩ層に素子分離領域を形成する際、ＬＯＣＯＳ分離・フィールド酸化法によって最高温度１１００℃程度で数十分間の熱処理を施すと、その機械的強度の弱さ故に、支持基板であるＦＺウエハに図１０に示すようなスリップと呼ばれる結晶欠陥が生じてしまう。そして、このようなスリップが発生したＳＯＩウエハを用いて例えばイメージセンサを製造した場合、スリップがセンサ画像に「白傷」として表れてしまう。
ところが、ウエハ中の酸素は電気抵抗を低下させる反面、機械的強度を高める効果があり、ＦＺウエハはＣＺウエハに比べて強度が小さい。そのため、支持基板としてＦＺウエハを備えたＳＯＩウエハを用いてＳＯＩ層に素子分離領域を形成する際、ＬＯＣＯＳ分離・フィールド酸化法によって最高温度１１００℃程度で数十分間の熱処理を施すと、その機械的強度の弱さ故に、支持基板であるＦＺウエハに図１０に示すようなスリップと呼ばれる結晶欠陥が生じてしまう。そして、このようなスリップが発生したＳＯＩウエハを用いて例えばイメージセンサを製造した場合、スリップがセンサ画像に「白傷」として表れてしまう。
【0014】
そこで、本発明者は検討を重ねたところ、支持基板としてＦＺウエハを備えたＳＯＩウエハを用い、ＬＯＣＯＳ分離・フィールド酸化法に依らずに素子分離領域を形成すれば、ＦＺウエハにスリップの発生が抑制された半導体装置を製造することができることを見出し、本発明の完成に至った。
以下、本開示の実施形態に係る半導体装置の製造方法及び固体撮像装置の製造方法について具体的に説明する。
以下、本開示の実施形態に係る半導体装置の製造方法及び固体撮像装置の製造方法について具体的に説明する。
【0015】
［第１実施形態］
まず、本開示の第１実施形態に係る半導体装置の製造方法について説明する。
第１実施形態に係る半導体装置の製造方法は、
ＦＺ法によって製造されたシリコンウエハであるＦＺウエハ上に絶縁層を介してシリコン層が配置されたＳＯＩウエハを準備する工程と、
素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、を含む。
このように支持基板としてＦＺウエハを備えたＳＯＩウエハを用い、ＦＺウエハ上に絶縁層を介して配置されたシリコン層（ＳＯＩ層）にトランジスタ、ダイオード等の複数の回路素子を形成して半導体装置を製造する場合に、素子分離領域としてＳＯＩ層の一部を除去して溝（トレンチ）を形成することで、高温によってＦＺウエハにスリップが発生することを抑制した半導体装置を製造することができる。
図１～図２は、それぞれ第１実施形態に係る半導体装置の製造方法の一例を示している。
まず、本開示の第１実施形態に係る半導体装置の製造方法について説明する。
第１実施形態に係る半導体装置の製造方法は、
ＦＺ法によって製造されたシリコンウエハであるＦＺウエハ上に絶縁層を介してシリコン層が配置されたＳＯＩウエハを準備する工程と、
素子分離領域として、前記シリコン層の一部を除去して前記シリコン層を分離する溝を形成する工程と、
前記素子分離領域以外の前記シリコン層の少なくとも一部を含み、前記素子分離領域によって互いに分離される複数の回路素子を形成する工程と、を含む。
このように支持基板としてＦＺウエハを備えたＳＯＩウエハを用い、ＦＺウエハ上に絶縁層を介して配置されたシリコン層（ＳＯＩ層）にトランジスタ、ダイオード等の複数の回路素子を形成して半導体装置を製造する場合に、素子分離領域としてＳＯＩ層の一部を除去して溝（トレンチ）を形成することで、高温によってＦＺウエハにスリップが発生することを抑制した半導体装置を製造することができる。
図１～図２は、それぞれ第１実施形態に係る半導体装置の製造方法の一例を示している。
【0016】
＜ＳＯＩウエハの準備＞
まず、ＦＺ法によって製造されたシリコンウエハであるＦＺウエハ１４上に絶縁層２０を介してシリコン層（ＳＯＩ層）２１が配置されたＳＯＩウエハ１５（本開示において「ＦＺ-ＳＯＩウエハ」と称する場合がある。）を準備する（図１）。
ＦＺ法によって製造されたシリコンウエハ（ＦＺウエハ）を支持基板１４としたＳＯＩウエハ１５は、ＣＺウエハを支持基板としたＳＯＩウエハよりも高抵抗であり、空乏層を支持基板１４の厚さ全体、すなわちＳＯＩ層２１が配置されている側とは反対側の面にまで拡大させることができ、センサの感度を向上させることができる。
まず、ＦＺ法によって製造されたシリコンウエハであるＦＺウエハ１４上に絶縁層２０を介してシリコン層（ＳＯＩ層）２１が配置されたＳＯＩウエハ１５（本開示において「ＦＺ-ＳＯＩウエハ」と称する場合がある。）を準備する（図１）。
ＦＺ法によって製造されたシリコンウエハ（ＦＺウエハ）を支持基板１４としたＳＯＩウエハ１５は、ＣＺウエハを支持基板としたＳＯＩウエハよりも高抵抗であり、空乏層を支持基板１４の厚さ全体、すなわちＳＯＩ層２１が配置されている側とは反対側の面にまで拡大させることができ、センサの感度を向上させることができる。
【0017】
絶縁層２０は、通常ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層とも呼ばれるシリコン酸化膜である。
一方、ＳＯＩ層２１は、厚みが例えば５０ｎｍ程度のシリコン層であり、絶縁層２０を介してＦＺウエハ１４上に配置（支持）されている。
一方、ＳＯＩ層２１は、厚みが例えば５０ｎｍ程度のシリコン層であり、絶縁層２０を介してＦＺウエハ１４上に配置（支持）されている。
【0018】
第１実施形態において用いるＳＯＩウエハ１５は、支持基板がＦＺウエハ１４であれば特に限定されない。例えば、２枚のシリコンウエハを貼り合わせてＳＯＩウエハを製造する場合、支持基板としてはＦＺウエハ１４を用い、ＳＯＩ層２１を形成するウエハ（ＳＯＩ層形成用ウエハ）としてはＦＺウエハ又はＣＺウエハのいずれでもよいが、コストを低く抑える観点から、ＣＺウエハを用いることが好ましい。
例えば、同じサイズの鏡面研磨したＦＺウエハとＣＺウエハを用意し、ＦＺウエハの少なくとも片面にＣＶＤ法などによってＢＯＸ層２０となる酸化膜を形成する。一方、ＣＺウエハの片面にＳＯＩ層２１の厚さに相当する深さまで水素イオンを注入する。ＦＺウエハの酸化膜が形成されている面とＣＺウエハのイオン注入された側の面とを貼り合わせ、熱処理後、ＣＺウエハを剥離する。ＣＺウエハは水素イオン注入された部分から剥離され、剥離面を化学機械研磨（ＣＭＰ）により表面仕上げする。これにより、ＦＺウエハの表面に酸化膜を介して厚みの薄いシリコン層（ＳＯＩ層）２１が形成されたＳＯＩウエハ１５を製造することができる。
また、ＦＺウエハ（支持基板用ウエハ）とＣＺウエハ（ＳＯＩ層形成用ウエハ）とを貼り合わせて、ＣＺウエハを研削してＳＯＩ層を形成したＳＯＩウエハを用いてもよい。
例えば、同じサイズの鏡面研磨したＦＺウエハとＣＺウエハを用意し、ＦＺウエハの少なくとも片面にＣＶＤ法などによってＢＯＸ層２０となる酸化膜を形成する。一方、ＣＺウエハの片面にＳＯＩ層２１の厚さに相当する深さまで水素イオンを注入する。ＦＺウエハの酸化膜が形成されている面とＣＺウエハのイオン注入された側の面とを貼り合わせ、熱処理後、ＣＺウエハを剥離する。ＣＺウエハは水素イオン注入された部分から剥離され、剥離面を化学機械研磨（ＣＭＰ）により表面仕上げする。これにより、ＦＺウエハの表面に酸化膜を介して厚みの薄いシリコン層（ＳＯＩ層）２１が形成されたＳＯＩウエハ１５を製造することができる。
また、ＦＺウエハ（支持基板用ウエハ）とＣＺウエハ（ＳＯＩ層形成用ウエハ）とを貼り合わせて、ＣＺウエハを研削してＳＯＩ層を形成したＳＯＩウエハを用いてもよい。
【0019】
＜ＳＯＩ層の一部除去＞
ＳＯＩ層２１を用いて複数の回路素子を分離する素子分離領域Ｂとして、ＳＯＩ層２１の一部を除去してＳＯＩ層を分離する溝１３を形成する（図２）。
ＳＯＩ層２１において素子分離領域Ｂとなる部分を除去する方法は、ＦＺウエハ１４にスリップが発生しない方法であれば特に限定されない。例えば、フォトリソグラフィ・エッチング法を用いることで、ＳＯＩ層２１の所定の部分を高精度に除去して素子分離領域Ｂとなる溝１３を形成することができる。具体的には、ＳＯＩ層２１の全面に感光性絶縁材料をスピンコート法によって塗布した後、露光及び現像によってパターニングを行うことで、ＳＯＩ層２１に溝１３を形成する領域以外にレジストマスク（図示せず）を形成する。
そして、レジストマスクが形成されていない領域のＳＯＩ層２１を例えばドライエッチングによって除去する。なお、シリコン酸化膜（ＢＯＸ層）２０はシリコン（ＳＯＩ層）２１に比べてエッチングレートが極めて遅いため、ＳＯＩ層２１に溝１３が形成された領域のＢＯＸ層２０は残存し、ＢＯＸ層２０が露出した溝１３が形成される（図２）。溝１３が形成された領域には絶縁層２０であるＢＯＸ層２０が存在するため、溝１３が形成された領域を素子分離領域Ｂとすることができる。
ＳＯＩ層２１を用いて複数の回路素子を分離する素子分離領域Ｂとして、ＳＯＩ層２１の一部を除去してＳＯＩ層を分離する溝１３を形成する（図２）。
ＳＯＩ層２１において素子分離領域Ｂとなる部分を除去する方法は、ＦＺウエハ１４にスリップが発生しない方法であれば特に限定されない。例えば、フォトリソグラフィ・エッチング法を用いることで、ＳＯＩ層２１の所定の部分を高精度に除去して素子分離領域Ｂとなる溝１３を形成することができる。具体的には、ＳＯＩ層２１の全面に感光性絶縁材料をスピンコート法によって塗布した後、露光及び現像によってパターニングを行うことで、ＳＯＩ層２１に溝１３を形成する領域以外にレジストマスク（図示せず）を形成する。
そして、レジストマスクが形成されていない領域のＳＯＩ層２１を例えばドライエッチングによって除去する。なお、シリコン酸化膜（ＢＯＸ層）２０はシリコン（ＳＯＩ層）２１に比べてエッチングレートが極めて遅いため、ＳＯＩ層２１に溝１３が形成された領域のＢＯＸ層２０は残存し、ＢＯＸ層２０が露出した溝１３が形成される（図２）。溝１３が形成された領域には絶縁層２０であるＢＯＸ層２０が存在するため、溝１３が形成された領域を素子分離領域Ｂとすることができる。
【0020】
このように素子分離領域ＢとしてＳＯＩ層２１一部を除去して溝１３を形成すれば、ＬＯＣＯＳ分離・フィールド酸化法によってＳＯＩ層２１の一部を熱酸化する方法のように素子分離工程における高温熱処理が施されることなく、素子分離領域Ｂを形成することができる。そのため、支持基板であるＦＺウエハ１４にスリップが発生することが抑制される。
【0021】
＜回路素子の形成＞
ＳＯＩ層２１の素子領域Ａに、ＳＯＩ層２１の少なくとも一部を含み、素子分離領域Ｂ（溝１３）によって互いに分離される複数の回路素子を形成する。
例えば、ＳＯＩ層２１上の所定の領域にフォトリソグラフィによってレジストマスクを形成し、露出した領域にｐ型の不純物元素（ホウ素、インジウムなど）又はｎ型の不純物元素（リン、ヒ素など）を所定の量及び所定の深さにイオン注入する。なお、後述する図９では２つのトランジスタが形成されているが、これに限定されず、製造目的の半導体装置に応じて回路素子を形成すればよい。なお、本開示において、回路素子とは半導体装置の電気回路を構成する素子を意味し、トランジスタ、ダイオード等の電子素子のほか、電極、配線など、回路の一部を構成する部材も含まれる。
ＳＯＩ層２１の素子領域Ａに、ＳＯＩ層２１の少なくとも一部を含み、素子分離領域Ｂ（溝１３）によって互いに分離される複数の回路素子を形成する。
例えば、ＳＯＩ層２１上の所定の領域にフォトリソグラフィによってレジストマスクを形成し、露出した領域にｐ型の不純物元素（ホウ素、インジウムなど）又はｎ型の不純物元素（リン、ヒ素など）を所定の量及び所定の深さにイオン注入する。なお、後述する図９では２つのトランジスタが形成されているが、これに限定されず、製造目的の半導体装置に応じて回路素子を形成すればよい。なお、本開示において、回路素子とは半導体装置の電気回路を構成する素子を意味し、トランジスタ、ダイオード等の電子素子のほか、電極、配線など、回路の一部を構成する部材も含まれる。
【0022】
また、必要に応じて支持基板（ＦＺウエハ）１４側にも回路、電極等を形成する。なお、支持基板（ＦＺウエハ）１４側における回路、電極等はＳＯＩ層２１に溝１３を形成する前に行ってもよい。例えば、ＳＯＩ層２１に溝１３を形成する前のＳＯＩ層２１上の所定の領域にレジストマスク（図示せず）を形成し、ＳＯＩ層２１及び絶縁層２０を介して支持基板１４の所定の深さまでｎ型又はｐ型の不純物をイオン注入することで、ｐ型又はｎ型の半導体層を形成することができる。
【0023】
上記工程を経て、例えば光センサ用の半導体装置を製造した場合、素子分離領域を形成する工程において支持基板であるＦＺウエハ１４にスリップが発生することが抑制されるため、センサ画像の白傷を抑制することができる。
また、支持基板であるＦＺウエハ１４は高抵抗であるため、低電圧で空乏層が支持基板の深い位置まで広がり、高感度のセンサを得ることができる。
また、支持基板であるＦＺウエハ１４は高抵抗であるため、低電圧で空乏層が支持基板の深い位置まで広がり、高感度のセンサを得ることができる。
【0024】
［第２実施形態］
次に、本開示の第２実施形態に係る半導体装置の製造方法について説明する。
第２実施形態に係る半導体装置の製造方法は、前述した第１実施形態に係る半導体装置の製造方法の変形例であり、前記溝を形成する工程の後、前記溝の内部にＣＶＤ法によって酸化膜を形成する工程と、前記溝の内部に形成された酸化膜を、前記ＦＺウエハにスリップが発生しない温度で熱処理する工程と、をさらに含む方法である。
第１実施形態では、支持基板（ＦＺウエハ）１４のスリップの発生を抑制することができる一方、ＳＯＩ層２１の一部を除去して形成した溝１３を素子分離領域Ｂとした場合、素子分離端が尖った又は角ばった形状となって、その部分に寄生チャネルと呼ばれるトランジスタのリーク電流が発生する場合がある。そこで、上記のように、溝１３の内部にＣＶＤ法によって酸化膜を形成することで、寄生トランジスタのゲート酸化膜厚が厚くなって寄生トランジスタのＶｔが上がることになり、リーク電流の発生を抑制することができる。
図３～図４は、それぞれ第２実施形態に係る半導体装置の製造方法の一例を示している。
次に、本開示の第２実施形態に係る半導体装置の製造方法について説明する。
第２実施形態に係る半導体装置の製造方法は、前述した第１実施形態に係る半導体装置の製造方法の変形例であり、前記溝を形成する工程の後、前記溝の内部にＣＶＤ法によって酸化膜を形成する工程と、前記溝の内部に形成された酸化膜を、前記ＦＺウエハにスリップが発生しない温度で熱処理する工程と、をさらに含む方法である。
第１実施形態では、支持基板（ＦＺウエハ）１４のスリップの発生を抑制することができる一方、ＳＯＩ層２１の一部を除去して形成した溝１３を素子分離領域Ｂとした場合、素子分離端が尖った又は角ばった形状となって、その部分に寄生チャネルと呼ばれるトランジスタのリーク電流が発生する場合がある。そこで、上記のように、溝１３の内部にＣＶＤ法によって酸化膜を形成することで、寄生トランジスタのゲート酸化膜厚が厚くなって寄生トランジスタのＶｔが上がることになり、リーク電流の発生を抑制することができる。
図３～図４は、それぞれ第２実施形態に係る半導体装置の製造方法の一例を示している。
【0025】
＜ＳＯＩウエハの準備及びＳＯＩ層の一部除去＞
第２実施形態において使用するＳＯＩウエハ１５は第１実施形態において説明したＦＺ－ＳＯＩウエハと同様であり、ここでの説明は省略する。
ＳＯＩウエハ１５のＳＯＩ層２１の一部を除去して素子分離領域Ｂとなる溝１３を形成する。このような溝１３の形成方法についても第１実施形態と同様であるため、ここでの説明は省略する。
第２実施形態において使用するＳＯＩウエハ１５は第１実施形態において説明したＦＺ－ＳＯＩウエハと同様であり、ここでの説明は省略する。
ＳＯＩウエハ１５のＳＯＩ層２１の一部を除去して素子分離領域Ｂとなる溝１３を形成する。このような溝１３の形成方法についても第１実施形態と同様であるため、ここでの説明は省略する。
【0026】
＜溝内部の酸化膜形成＞
ＳＯＩ層２１の素子分離領域Ｂとなる部分を除去して溝１３を形成した後、ＣＶＤ（化学気相蒸着：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって溝１３の内部に酸化膜２３（本開示において「ＣＶＤ酸化膜」と称する場合がある。）を形成する（図３）。
ＣＶＤ法によれば、比較的低温でＳＯＩ層２１上及び溝１３の内部に酸化膜（ＳｉＯ２）２３を形成することができる。ここで酸化膜２３を形成するＣＶＤ法としては、ＦＺウエハ１４にスリップが発生しない方法であれば特に限定されない。溝１３を埋め込むＳｉＯ２膜を比較的低温度で、かつ、効率的に成膜する観点からプラズマＣＶＤ法又はＬＰＣＶＤ（減圧ＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が好適である。プラズマＣＶＤ法又はＬＰＣＶＤ法によれば、溝１３の内部を埋める酸化膜２３を効率的に形成することができる。
ＳＯＩ層２１の素子分離領域Ｂとなる部分を除去して溝１３を形成した後、ＣＶＤ（化学気相蒸着：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって溝１３の内部に酸化膜２３（本開示において「ＣＶＤ酸化膜」と称する場合がある。）を形成する（図３）。
ＣＶＤ法によれば、比較的低温でＳＯＩ層２１上及び溝１３の内部に酸化膜（ＳｉＯ２）２３を形成することができる。ここで酸化膜２３を形成するＣＶＤ法としては、ＦＺウエハ１４にスリップが発生しない方法であれば特に限定されない。溝１３を埋め込むＳｉＯ２膜を比較的低温度で、かつ、効率的に成膜する観点からプラズマＣＶＤ法又はＬＰＣＶＤ（減圧ＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が好適である。プラズマＣＶＤ法又はＬＰＣＶＤ法によれば、溝１３の内部を埋める酸化膜２３を効率的に形成することができる。
【0027】
なお、ＣＶＤ法によって酸化膜２３を形成すると、溝１３の内部だけでなく、ＳＯＩ層２１上にもＣＶＤ酸化膜２３が形成される。例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｓｈｉｎｇ）によって溝１３内部の酸化膜２３Ａを残存させたままＳＯＩ層２１（素子領域Ａ）上の酸化膜２３を除去することができる（図４）。
【0028】
＜熱処理＞
次いで、溝１３内部に形成されたＣＶＤ酸化膜２３Ａを、ＦＺウエハ（支持基板）１４にスリップが発生しない温度で熱処理する。ＣＶＤ法によって形成された酸化膜（ＣＶＤ酸化膜）は、そのままでは、後の回路素子の形成工程などで洗浄に使用するフッ酸等に触れると容易に除去されてしまう。ＣＶＤ酸化膜に熱処理を施すことで、ＣＶＤ酸化膜の耐久性（フッ酸に対する耐久性など）を高めることができる。
熱処理温度が低過ぎると、熱処理時間が長くなり、溝１３内部のＣＶＤ酸化膜２３Ａの耐久性を向上させる効果が不十分となる可能性がある。一方、熱処理温度が高過ぎると、支持基板であるＦＺウエハ１４にスリップが発生する可能性がある。そこで、ＦＺウエハにスリップが発生しない温度で熱処理を行う。なお、「ＦＺウエハにスリップが発生しない温度」は、例えば、テストサンプルのＦＺウエハに温度、時間を変えて熱処理を施して設定すればよい。通常は、９５０℃程度で熱処理を施すことでＦＺウエハ１４におけるスリップの発生を抑制しつつ、溝１３内部のＣＶＤ酸化膜２３Ａの耐久性を高めることができる。
次いで、溝１３内部に形成されたＣＶＤ酸化膜２３Ａを、ＦＺウエハ（支持基板）１４にスリップが発生しない温度で熱処理する。ＣＶＤ法によって形成された酸化膜（ＣＶＤ酸化膜）は、そのままでは、後の回路素子の形成工程などで洗浄に使用するフッ酸等に触れると容易に除去されてしまう。ＣＶＤ酸化膜に熱処理を施すことで、ＣＶＤ酸化膜の耐久性（フッ酸に対する耐久性など）を高めることができる。
熱処理温度が低過ぎると、熱処理時間が長くなり、溝１３内部のＣＶＤ酸化膜２３Ａの耐久性を向上させる効果が不十分となる可能性がある。一方、熱処理温度が高過ぎると、支持基板であるＦＺウエハ１４にスリップが発生する可能性がある。そこで、ＦＺウエハにスリップが発生しない温度で熱処理を行う。なお、「ＦＺウエハにスリップが発生しない温度」は、例えば、テストサンプルのＦＺウエハに温度、時間を変えて熱処理を施して設定すればよい。通常は、９５０℃程度で熱処理を施すことでＦＺウエハ１４におけるスリップの発生を抑制しつつ、溝１３内部のＣＶＤ酸化膜２３Ａの耐久性を高めることができる。
【0029】
＜回路素子の形成＞
その後、第１実施形態と同様にして、素子領域Ａとして残留するＳＯＩ層２１を利用して、素子分離領域Ｂによって互いに分離される複数の回路素子を形成する。
また、必要に応じて支持基板（ＦＺウエハ）１４側にも回路、電極等を形成する。
その後、第１実施形態と同様にして、素子領域Ａとして残留するＳＯＩ層２１を利用して、素子分離領域Ｂによって互いに分離される複数の回路素子を形成する。
また、必要に応じて支持基板（ＦＺウエハ）１４側にも回路、電極等を形成する。
【0030】
第２実施形態によれば、支持基板（ＦＺウエハ）１４のスリップの発生を抑制することができるとともに、溝１３の内部にＣＶＤ酸化膜２３Ａを形成することで、第１実施形態に比べ、素子分離領域Ｂにおける絶縁性をより確実に確保することができ、寄生トランジスタのゲート酸化膜厚が厚くなる。そのため、寄生トランジスタのＶｔが上がることになり、リーク電流の発生を抑制することができる。
【0031】
［第３実施形態］
次に、本開示の第３実施形態に係る半導体装置の製造方法について説明する。
第３実施形態に係る半導体装置の製造方法は、前述した第１実施形態及び第２実施形態に係る半導体装置の製造方法の変形例であり、前記溝を形成する工程の後、前記溝の形成によって分離された前記シリコン層の端部にイオン注入を行う工程をさらに含む方法である。
第３実施形態では、溝内部におけるＣＶＤ酸化膜の形成は必須ではないが、例えば、第２実施形態のように素子分離領域として溝内部に酸化膜を形成しても寄生チャネルリーク電流の抑制が十分でない場合であっても、溝の形成によって分離されたＳＯＩ層の端部にイオン注入されていることで寄生トランジスタの該当チャネル濃度が高く、そのＶｔが高くなっているため、寄生チャネルリーク電流を効果的に抑制することができる。
以下、第３実施形態に係る半導体装置の製造方法の一例として、ＳＯＩ層に素子分離領域として溝を形成してＳＯＩ層を分離し、溝によって分離されたＳＯＩ層の端部にイオン注入した後、溝の内部にＣＶＤ法によって酸化膜を形成する場合について説明する。
図５～図７は、それぞれ第３実施形態に係る半導体装置の製造方法の一例を示している。
次に、本開示の第３実施形態に係る半導体装置の製造方法について説明する。
第３実施形態に係る半導体装置の製造方法は、前述した第１実施形態及び第２実施形態に係る半導体装置の製造方法の変形例であり、前記溝を形成する工程の後、前記溝の形成によって分離された前記シリコン層の端部にイオン注入を行う工程をさらに含む方法である。
第３実施形態では、溝内部におけるＣＶＤ酸化膜の形成は必須ではないが、例えば、第２実施形態のように素子分離領域として溝内部に酸化膜を形成しても寄生チャネルリーク電流の抑制が十分でない場合であっても、溝の形成によって分離されたＳＯＩ層の端部にイオン注入されていることで寄生トランジスタの該当チャネル濃度が高く、そのＶｔが高くなっているため、寄生チャネルリーク電流を効果的に抑制することができる。
以下、第３実施形態に係る半導体装置の製造方法の一例として、ＳＯＩ層に素子分離領域として溝を形成してＳＯＩ層を分離し、溝によって分離されたＳＯＩ層の端部にイオン注入した後、溝の内部にＣＶＤ法によって酸化膜を形成する場合について説明する。
図５～図７は、それぞれ第３実施形態に係る半導体装置の製造方法の一例を示している。
【0032】
＜ＳＯＩウエハの準備及びＳＯＩ層の一部除去＞
第３実施形態において使用するＳＯＩウエハ１５は第１実施形態において説明したＦＺ－ＳＯＩウエハと同様であり、ここでの説明は省略する。
ＳＯＩウエハ１５のＳＯＩ層２１の一部を除去して素子分離領域Ｂとなる溝１３を形成する。このような溝１３の形成方法についても第１実施形態と同様であるため、ここでの説明は省略する。
第３実施形態において使用するＳＯＩウエハ１５は第１実施形態において説明したＦＺ－ＳＯＩウエハと同様であり、ここでの説明は省略する。
ＳＯＩウエハ１５のＳＯＩ層２１の一部を除去して素子分離領域Ｂとなる溝１３を形成する。このような溝１３の形成方法についても第１実施形態と同様であるため、ここでの説明は省略する。
【0033】
＜イオン注入＞
ＳＯＩ層２１の一部を除去して素子分離領域Ｂとなる溝１３を形成した後、素子分離領域Ｂ、すなわち本実施形態では溝１３に面するＳＯＩ層２１の端部にイオン注入を行う（図５）。
例えば、図５に示すように、素子分離領域Ｂとして形成した溝１３の内壁となるＳＯＩ層２１の端部にイオン注入できるように、フォトリソグラフィによってＳＯＩ層２１上にレジストマスク２７を形成した上でイオン注入を行う。ＳＯＩ層２１の端部にイオン注入する不純物としては、素子領域Ａに形成する回路素子の導電型に応じて、寄生チャネルのＶｔを上げる不純物を選択すればよい。例えば、素子分離領域Ｂに隣接する回路素子としてＮＭＯＳトランジスタを形成する場合は、Ｐ型不純物（ボロンなど）、ＰＭＯＳトランジスタを形成する場合はＮ型不純物（リン、ヒ素など）をイオン注入に用いる。このように、素子分離領域Ｂに隣接するＳＯＩ層２１の端部に所定のタイプのイオン注入を行って寄生トランジスタの該当チャネル濃度を高くしてＶｔを上げることで、寄生チャネルのリーク電流を効果的に抑制することができる。
ＳＯＩ層２１の一部を除去して素子分離領域Ｂとなる溝１３を形成した後、素子分離領域Ｂ、すなわち本実施形態では溝１３に面するＳＯＩ層２１の端部にイオン注入を行う（図５）。
例えば、図５に示すように、素子分離領域Ｂとして形成した溝１３の内壁となるＳＯＩ層２１の端部にイオン注入できるように、フォトリソグラフィによってＳＯＩ層２１上にレジストマスク２７を形成した上でイオン注入を行う。ＳＯＩ層２１の端部にイオン注入する不純物としては、素子領域Ａに形成する回路素子の導電型に応じて、寄生チャネルのＶｔを上げる不純物を選択すればよい。例えば、素子分離領域Ｂに隣接する回路素子としてＮＭＯＳトランジスタを形成する場合は、Ｐ型不純物（ボロンなど）、ＰＭＯＳトランジスタを形成する場合はＮ型不純物（リン、ヒ素など）をイオン注入に用いる。このように、素子分離領域Ｂに隣接するＳＯＩ層２１の端部に所定のタイプのイオン注入を行って寄生トランジスタの該当チャネル濃度を高くしてＶｔを上げることで、寄生チャネルのリーク電流を効果的に抑制することができる。
【0034】
＜溝内部の酸化膜形成及び熱処理＞
ＳＯＩ層２１の端部にイオン注入した後、溝１３の内部にＣＶＤ酸化膜を形成し、熱処理して溝１３内部のＣＶＤ酸化膜の耐久性を向上させる（図６）。溝１３内部のＣＶＤ酸化膜の形成及び熱処理は第２実施形態と同様であるため、ここでの説明は省略する。
なお、第３実施形態に係る半導体装置の製造方法では、素子分離領域Ｂとして形成した溝１３の内部にＣＶＤ酸化膜２３Ａを形成しなくてもよい。ただし、寄生トランジスタのゲート酸化膜厚を厚くして、リーク電流の発生をより確実に抑制する観点から、第２実施形態と同様に溝１３の内部にＣＶＤ酸化膜２３Ａを形成することが好ましい。
ＳＯＩ層２１の端部にイオン注入した後、溝１３の内部にＣＶＤ酸化膜を形成し、熱処理して溝１３内部のＣＶＤ酸化膜の耐久性を向上させる（図６）。溝１３内部のＣＶＤ酸化膜の形成及び熱処理は第２実施形態と同様であるため、ここでの説明は省略する。
なお、第３実施形態に係る半導体装置の製造方法では、素子分離領域Ｂとして形成した溝１３の内部にＣＶＤ酸化膜２３Ａを形成しなくてもよい。ただし、寄生トランジスタのゲート酸化膜厚を厚くして、リーク電流の発生をより確実に抑制する観点から、第２実施形態と同様に溝１３の内部にＣＶＤ酸化膜２３Ａを形成することが好ましい。
【0035】
また、溝１３の内部にＣＶＤ酸化膜２３Ａを形成する場合、ＣＶＤ酸化膜２３Ａを形成する前に溝１３によって分離されたＳＯＩ層２１の端部にイオン注入を行ってもよいし、ＣＶＤ酸化膜２３Ａを形成した後にＳＯＩ層２１の端部にイオン注入を行ってもよい。ただし、例えば、ＳＯＩ層２１上及び溝１３内部にＣＶＤ酸化膜２３を形成した後にイオン注入工程を行う場合、イオン注入する不純物を、ＣＶＤ酸化膜２３を通過してＳＯＩ層２１の所望の領域に到達させる必要があり、ＳＯＩ層２１上及び溝１３内部に形成されるＣＶＤ酸化膜２３は厚さのばらつきもあるためコントロールが難しい。そのため、ＳＯＩ層２１上及び溝１３内部にＣＶＤ酸化膜２３を形成する前に、溝によって分離されたＳＯＩ層２１の端部にイオン注入を行うことが好ましい。
【0036】
＜回路素子の形成＞
第２実施形態と同様にして、素子領域Ａに、ＳＯＩ層２１の少なくとも一部を含み、素子分離領域Ｂによって互いに分離される複数の回路素子を形成する（図７）。
さらに、必要に応じて支持基板（ＦＺウエハ）１４側にも回路、電極等を形成する。
第２実施形態と同様にして、素子領域Ａに、ＳＯＩ層２１の少なくとも一部を含み、素子分離領域Ｂによって互いに分離される複数の回路素子を形成する（図７）。
さらに、必要に応じて支持基板（ＦＺウエハ）１４側にも回路、電極等を形成する。
【0037】
第３実施形態によれば、支持基板（ＦＺウエハ）１４のスリップの発生を抑制することができるとともに、第２実施形態のように素子分離領域Ｂとして溝１３内部における酸化膜２３Ａの形成では寄生チャネルリーク電流の抑制が十分でない場合であっても、ＳＯＩ層２１の端部にイオン注入されていることで寄生トランジスタの該当チャネル濃度が高く、そのＶｔが高くなっているため、寄生チャネルリーク電流を効果的に抑制することが可能となる。
【0038】
以上、本開示の第１実施形態～第３実施形態に係る半導体装置の製造方法について説明したが、いずれの実施形態でも、素子分離領域Ｂの形成において１１００℃に達するフィールド酸化工程を行わないため、支持基板がＦＺウエハであるＳＯＩウエハを用いても、支持基板にスリップが発生することを効果的に抑制することができる。
そのため、本開示に係る半導体装置の製造方法を適用して例えばイメージセンサを製造した場合、支持基板のスリップに起因するセンサ画像の「白傷」の発生を効果的に抑制することができる。
そのため、本開示に係る半導体装置の製造方法を適用して例えばイメージセンサを製造した場合、支持基板のスリップに起因するセンサ画像の「白傷」の発生を効果的に抑制することができる。
【0039】
［固体撮像装置の製造方法］
本開示に係る半導体装置の製造方法を適用することができる半導体装置は特に限定されず、例えば回路素子は、製造目的である半導体装置に応じて形成すればよい。本開示に係る半導体装置の製造方法は、特に固体撮像装置に含まれる半導体装置の製造に好適である。本開示に係る半導体装置の製造方法を好適に適用できる固体撮像装置の構成の一例について説明する。
図８は、固体撮像装置の構成の一例を示す構成図である。本例の固体撮像装置１００は、イメージセンサとして用いられる固体撮像装置である。図８に示すように、本例の固体撮像装置１００は、半導体装置１１、制御部１１０、垂直シフトレジスタ１１２、水平シフトレジスタ１１４、及び信号処理回路１１６（１１６１～１１６ｙ）を備えており、いわゆる２次元イメージセンサである。
本開示に係る半導体装置の製造方法を適用することができる半導体装置は特に限定されず、例えば回路素子は、製造目的である半導体装置に応じて形成すればよい。本開示に係る半導体装置の製造方法は、特に固体撮像装置に含まれる半導体装置の製造に好適である。本開示に係る半導体装置の製造方法を好適に適用できる固体撮像装置の構成の一例について説明する。
図８は、固体撮像装置の構成の一例を示す構成図である。本例の固体撮像装置１００は、イメージセンサとして用いられる固体撮像装置である。図８に示すように、本例の固体撮像装置１００は、半導体装置１１、制御部１１０、垂直シフトレジスタ１１２、水平シフトレジスタ１１４、及び信号処理回路１１６（１１６１～１１６ｙ）を備えており、いわゆる２次元イメージセンサである。
【0040】
半導体装置１１は、ｘ行、かつｙ列の２次元状に配置された複数（ｘ×ｙ個）の画素１０１１～画素１０ｘｙを備えている。なお、以下では、固体撮像装置１００の各部について、総称する場合は、個々を示す「ｘ」、「ｙ」の符号の記載を省略し、例えば、「画素１０」のように称する。本例の画素１０は、画素内で発生した電子（電荷）の検出を時間領域変調する機能を有するセンサ素子である、いわゆるロックインピクセルと呼ばれる画素である。
【0041】
半導体装置１１の画素１０が形成された領域が固体撮像装置１００における撮像領域に対応する。なお、図８に示した固体撮像装置１００は、撮像領域が矩形状である形態を示したが、撮像領域の形状は特に限定されるものではなく、例えば円形状であってもよい。また、図８に示した半導体装置１１は、複数の画素１０がマトリクス状に配置された形態を示したが、画素１０の配置の仕方は特に限定されるものではなく、例えば、千鳥状に配置されていてもよい。
【0042】
画素１０の行（以下、「画素行」という）毎に、各画素１０で発生した電荷を読み出す画素行を選択するための選択信号ＳＬが流れる信号線１２２、各画素１０にゲート電圧（詳細後述）ＶＴＧを印加するための信号線１２４、及び検出電極３０によりチャージされた電荷をリセットするためのリセット電圧ＶＲＴを印加するための信号線１２６が設けられている。すなわち、固体撮像装置１００は、信号線１２２、信号線１２４、及び信号線１２６を各々ｘ本ずつ、備えている。
【0043】
垂直シフトレジスタ１１２は、半導体装置１１の一方の辺に沿って設けられており、信号線１２２、信号線１２４、及び信号線１２６を介して各画素１０に接続されている。また、垂直シフトレジスタ１１２は、制御部１１０に接続されており、制御部１１０の制御に応じて、信号線１２２に選択信号を印加し、信号線１２４にゲート電圧ＶＴＧを印加し、また信号線１２６にリセット電圧ＶＲＴを印加する。
【0044】
一方、図８に示すように、画素１０の列（以下、「画素列」という）毎に、垂直信号線１２０が設けられており、各垂直信号線１２０は、信号処理回路１１６に接続されている。すなわち、固体撮像装置１００は、ｙ本の垂直信号線１２０と、ｙ個の信号処理回路１１６を備えている。各画素１０から読み出された電荷は、垂直信号線１２０により、信号処理回路１１６に読み出される。信号処理回路１１６は、図示を省略した、相関２重サンプリング（ＣＤＳ：Correlated DoubleSampling）等を行うノイズキャンセル回路や、Ａ／Ｄ（Analog／Digital）変換回路等を含んでいる。
【0045】
水平シフトレジスタ１１４は、半導体装置１１の垂直シフトレジスタ１１２が設けられた辺と交差する辺に沿って設けられており、制御部１１０に接続されている。水平シフトレジスタ１１４は、制御部１１０の制御に応じて、信号処理回路１１６を順次選択して、読み出された電荷を外部に出力させる。
【0046】
上記構成により、本例の固体撮像装置１００では、垂直シフトレジスタ１１２によって選択された１画素行分の信号に対して、各信号処理回路１１６によってノイズキャンセル処理が行われ、ノイズキャンセル処理後のアナログ信号がＡ／Ｄ変換回路によってデジタル信号に変換される。デジタル信号となった１画素行分の画像データは、水平シフトレジスタ１１４により水平走査されて、固体撮像装置１００の外部に出力される。
【0047】
次に、本例の半導体装置１１の構成について説明する。
【0048】
【0049】
図９に示すように、本例の半導体装置１１は、ｐ型（ｐ－）の支持基板１４と、ＢＯＸ層２０と、画素回路５０が形成された層間絶縁層２２と、が積層されている。さらに、図９に示すように、本例の半導体装置１１は、裏面電極１２、電位障壁層１６、ホール集積層１８、電極２４、電極２６、及び検出電極３０を備える。本例の半導体装置１１では、ｐ型の支持基板１４とｎ型の電位障壁層１６とのｐｎ接合を用いたフォトダイオードが形成される。
【0050】
支持基板１４の裏面には、支持基板１４よりも高濃度のｐ型（ｐ＋）の裏面電極１２が設けられている。
【0051】
ｎ型のｗｅｌｌ層である電位障壁層１６は、支持基板１４の裏面電極１２が設けられている面と対向する面に設けられている。
【0052】
本例の支持基板１４は、ＦＺウエハである。なお、支持基板１４の厚み（図９における矢印Ｚ方向の厚さ）は、検出対象の光に応じて定めればよい。
【0053】
層間絶縁層２２は、ＢＯＸ層２０に接しており、ＢＯＸ層２０上の一部の領域において、Ｎ型のＭＯＳトランジスタである増幅トランジスタとして機能するトランジスタ５２及び選択トランジスタとして機能するトランジスタ５４等を含む画素回路５０が形成されている。トランジスタ５２及びトランジスタ５４は、素子分離領域として溝内部に形成されたＣＶＤ酸化膜を隔てて分離され、さらに層間絶縁層２２に覆われて保護されている。
【0054】
トランジスタ５２は、制御端子が検出電極３０に接続されており、一方の主端子が電圧ＶＤＤを印加する電源線に接続されており、また他方の主端子がトランジスタ５４に接続されている。トランジスタ５４は、制御端子が信号線１２２に接続されており、一方の主端子がトランジスタ５２に接続されており、また他方の主端子が信号線１２０に接続されている。
【0055】
また、本例の画素回路５０は、Ｎ型のＭＯＳトランジスタであるリセットトランジスタとして機能するトランジスタ５１を含む。トランジスタ５１は、一方の主端子がドレイン電圧Ｖｄｒａｉｎとを印加する電源線に接続されており、他方の主端子が、トランジスタ５２の制御端子に接続されている。図９に示した半導体装置１１では、フォトダイオードに蓄積された電子を排出する際に、リセット電圧ＶＲＴがトランジスタ５１の制御端子に印加される。
【0056】
なお、図９に示す例では、トランジスタ５２及びトランジスタ５４はＢＯＸ層２０上の素子領域とされたＳＯＩ層を用いて形成されているが、トランジスタ５１、トランジスタ５２、及びトランジスタ５４の各々が設けられている位置は限定されず、例えば、放射線検出器２０と、支持基板１４にわたって形成されていてもよい。
【0057】
ｐ型のｗｅｌｌ層であるホール集積層１８は、ＢＯＸ層２０に接しており、電位が中性化されている。本例のホール集積層１８は、画素回路５０の下部に対応する領域に設けられており、ＢＯＸ層２０下に形成されるフォトダイオードや半導体回路を、ＢＯＸ層２０上の回路（画素回路５０等）から静電的にシールドする機能を有する。また、ホール集積層１８は、光が照射されたことによりフォトダイオードによって発生したホール（正孔）を誘引かつ集積する機能を有する。
【0058】
ｐ型（ｐ＋）の半導体層である電極２４及び電極２６は、ＢＯＸ層２０に接した支持基板に形成された、画素回路５０が設けられている素子領域と異なる領域に設けられている。電極２４及び電極２６と、裏面電極１２とは電気的に接続されており、支持基板１４及び電位障壁層１６を空乏化する際に、電源１３１により電圧ＶＢＢが印加され、電源１３２により電圧ＶＢＢ２が印加される。電圧ＶＢＢ２は、例えば、０Ｖ～４Ｖ程度である。一方、電圧ＶＢＢは、支持基板１４の空乏化の程度や支持基板１４の厚みに応じて定められる（詳細後述）。
【0059】
ｎ型（ｎ＋）の半導体層である検出電極３０は、ＢＯＸ層２０の第２の面に接した支持基板１４のホール集積層１８が接していない領域に設けられている。検出電極３０は、フォトダイオードにより発生した電子を検出する機能を有する。
【0060】
ｎ型（ｎ－）のｗｅｌｌ層である電位障壁層１６は、支持基板１４の裏面電極１２が設けられている面と対向する面に設けられている。電位障壁層１６は、支持基板１４及び電位障壁層１６を空乏化する際に、ホール集積層１８から支持基板１４に対してホールが注入されるのを抑制するための電位障壁層としても機能する。
【0061】
また、本例の電位障壁層１６は、電子を検出電極３０に向けてＢＯＸ層２０の第２の面に沿った方向（以下、「水平方向」という）にドリフトさせる機能も有する。
本例の電位障壁層１６は、少なくともホール集積層１８の下面に設けられていることが好ましく、ホール集積層１８や電極２４等のｐ型の半導体層と支持基板１４との間全体に設けられていることがより好ましい。
なお、本例の半導体装置１１において、支持基板１４及び電位障壁層１６の空乏化は、空乏層の厚さ（Ｚ方向の厚さ）をｄと、εをＳｉの誘電率、ｑを素電荷、Ｎａを不純物濃度とした場合、以下の（１）式で定義される条件に従う。
ｄ＝√（２ε×ＶＢＢ／ｑＮａ） ・・・（１）
ここで、厚さｄが支持基板１４の厚さよりも大きい場合、全空乏化された状態となる。
本例の電位障壁層１６は、少なくともホール集積層１８の下面に設けられていることが好ましく、ホール集積層１８や電極２４等のｐ型の半導体層と支持基板１４との間全体に設けられていることがより好ましい。
なお、本例の半導体装置１１において、支持基板１４及び電位障壁層１６の空乏化は、空乏層の厚さ（Ｚ方向の厚さ）をｄと、εをＳｉの誘電率、ｑを素電荷、Ｎａを不純物濃度とした場合、以下の（１）式で定義される条件に従う。
ｄ＝√（２ε×ＶＢＢ／ｑＮａ） ・・・（１）
ここで、厚さｄが支持基板１４の厚さよりも大きい場合、全空乏化された状態となる。
【0062】
上記構成を有する固体撮像装置１００における半導体装置１１を、本開示に係る半導体装置の製造方法を適用して製造すれば、支持基板のスリップに起因するセンサ画像の「白傷」の発生を効果的に抑制し、高感度な固体撮像装置を製造することができる。
なお、上記各実施形態で説明した固体撮像装置１００及び半導体装置１１等は、本開示に係る半導体装置の製造方法を適用可能な装置の一例であり、使用目的、要求される特性等、に応じて変更可能である。本開示に係る半導体装置の製造方法は、例えば、Ｘ線イメージセンサに用いる半導体装置の製造方法、さらにはイメージセンサ以外の半導体装置の製造方法としても有効である。
なお、上記各実施形態で説明した固体撮像装置１００及び半導体装置１１等は、本開示に係る半導体装置の製造方法を適用可能な装置の一例であり、使用目的、要求される特性等、に応じて変更可能である。本開示に係る半導体装置の製造方法は、例えば、Ｘ線イメージセンサに用いる半導体装置の製造方法、さらにはイメージセンサ以外の半導体装置の製造方法としても有効である。
【0063】
また、本開示において、素子分離領域Ｂを形成する工程と、素子領域Ａに回路素子を形成する工程の順序は特に限定されず、例えば、素子領域に回路素子の一部を形成した後、素子分離領域を形成してもよい。
【符号の説明】
【0064】
１０（１０１１～１０ｘｙ） 画素
１１ 半導体装置
１２ 裏面電極
１３ 溝
１４ ＦＺウエハ（支持基板）
１５ ＳＯＩウエハ
１６ 電位障壁層
１８ ホール集積層
２０ 絶縁層（ＢＯＸ層）
２１ シリコン層（ＳＯＩ層）
２２ 層間絶縁層
２３ ＣＶＤ酸化膜
２４、２６ 電極
２７ レジストマスク
３０ 検出電極
５０ 画素回路
５１、５２，５４ トランジスタ
１００ 固体撮像装置
１１０ 制御部
１００ 固体撮像装置
１１０ 制御部
１１２ 垂直シフトレジスタ
１１４ 水平シフトレジスタ
１１６ 信号処理回路
１１６ 各信号処理回路
１２０、１２２、１２４、１２６ 信号線
１３１ 電源、電源
Ａ 素子領域
Ｂ 素子分離領域
１１ 半導体装置
１２ 裏面電極
１３ 溝
１４ ＦＺウエハ（支持基板）
１５ ＳＯＩウエハ
１６ 電位障壁層
１８ ホール集積層
２０ 絶縁層（ＢＯＸ層）
２１ シリコン層（ＳＯＩ層）
２２ 層間絶縁層
２３ ＣＶＤ酸化膜
２４、２６ 電極
２７ レジストマスク
３０ 検出電極
５０ 画素回路
５１、５２，５４ トランジスタ
１００ 固体撮像装置
１１０ 制御部
１００ 固体撮像装置
１１０ 制御部
１１２ 垂直シフトレジスタ
１１４ 水平シフトレジスタ
１１６ 信号処理回路
１１６ 各信号処理回路
１２０、１２２、１２４、１２６ 信号線
１３１ 電源、電源
Ａ 素子領域
Ｂ 素子分離領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
