特許 7544439 集積回路構造体および集積回路構造体の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-26

(45)【発行日】2024-09-03

(54)【発明の名称】集積回路構造体および集積回路構造体の製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20240827BHJP

   H01L 23/522 20060101ALI20240827BHJP

   H01L 25/07 20060101ALI20240827BHJP

   H01L 25/065 20230101ALI20240827BHJP

   H01L 25/18 20230101ALI20240827BHJP

【ＦＩ】

H01L21/90 B

H01L25/08 Z

【請求項の数】 33

(21)【出願番号】P 2022513630

(86)(22)【出願日】2020-08-11

(65)【公表番号】

(43)【公表日】2023-02-27

(86)【国際出願番号】 US2020045719

(87)【国際公開番号】W WO2021133434

(87)【国際公開日】2021-07-01

【審査請求日】2023-02-09

(31)【優先権主張番号】16/727,747

(32)【優先日】2019-12-26

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】エルシェビニ、アデル

(72)【発明者】

【氏名】コブリンスキー、マウロ

(72)【発明者】

【氏名】リフ、シャウナ

(72)【発明者】

【氏名】スワン、ジョアンナ

(72)【発明者】

【氏名】パスダスト、ジェラルド

(72)【発明者】

【氏名】ティアガラジ、サシャ ナラシマン

【審査官】宇多川 勉

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０１６６５６８（ＵＳ，Ａ１）

【文献】特開２００４－１１１７４８（ＪＰ，Ａ）

【文献】特開２０１５－１６７１８０（ＪＰ，Ａ）

【文献】特開平０５－１２９５１８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２３／５２２

(57)【特許請求の範囲】

【請求項1】

第１導電ビアと、
前記第１導電ビア上の第１導電パッドまたは第１配線と、
前記第１導電パッドまたは前記第１配線から延在する第２導電ビアと、
前記第２導電ビア上の第２導電パッドまたは第２配線と、
前記第２導電パッドまたは前記第２配線の上方の誘電材料層と、
前記誘電材料層内の第１導電構造および第２導電構造であって、前記第２導電構造は前記第１導電構造の側方に間隔を空けて配置された、前記第１導電構造および前記第２導電構造と、
前記誘電材料層の上方の第３導電パッドまたは第３配線と、
前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで延在する第３導電ビアであって、前記第３導電ビアは、前記第１導電構造と前記第２導電構造との間の領域で前記誘電材料層を通って延在し、前記第３導電ビアは、前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで連続する、前記第３導電ビアと、
を備え、
前記第１導電構造は、電源構造体Ｖｃｃであり、
前記第２導電構造は、グランド構造体Ｖｓｓである、
集積回路構造体。

【請求項2】

第１導電ビアと、
前記第１導電ビア上の第１導電パッドまたは第１配線と、
前記第１導電パッドまたは前記第１配線から延在する第２導電ビアと、
前記第２導電ビア上の第２導電パッドまたは第２配線と、
前記第２導電パッドまたは前記第２配線の上方の誘電材料層と、
前記誘電材料層内の第１導電構造および第２導電構造であって、前記第２導電構造は前記第１導電構造の側方に間隔を空けて配置された、前記第１導電構造および前記第２導電構造と、
前記誘電材料層の上方の第３導電パッドまたは第３配線と、
前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで延在する第３導電ビアであって、前記第３導電ビアは、前記第１導電構造と前記第２導電構造との間の領域で前記誘電材料層を通って延在し、前記第３導電ビアは、前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで連続する、前記第３導電ビアと、
を備え、
前記第３導電パッドまたは前記第３配線から、前記第１導電ビアへの方向に見た場合において、前記第１導電構造および前記第２導電構造の少なくとも一方は、前記第３導電ビアに隣接するノッチを有する、
集積回路構造体。

【請求項3】

前記第１導電構造と前記第２導電構造との間の前記誘電材料層が、前記ノッチに設けられている、請求項２に記載の集積回路構造体。

【請求項4】

前記第１導電構造から前記第２導電構造へ向かう方向に交差する交差方向における、前記ノッチの幅が、前記交差方向における前記第３導電ビアの幅よりも大きい、請求項２または３に記載の集積回路構造体。

【請求項5】

第１導電ビアと、
前記第１導電ビア上の第１導電パッドまたは第１配線と、
前記第１導電パッドまたは前記第１配線から延在する第２導電ビアと、
前記第２導電ビア上の第２導電パッドまたは第２配線と、
前記第２導電パッドまたは前記第２配線の上方の誘電材料層と、
前記誘電材料層内の第１導電構造および第２導電構造であって、前記第２導電構造は前記第１導電構造の側方に間隔を空けて配置された、前記第１導電構造および前記第２導電構造と、
前記誘電材料層の上方の第３導電パッドまたは第３配線と、
前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで延在する第３導電ビアであって、前記第３導電ビアは、前記第１導電構造と前記第２導電構造との間の領域で前記誘電材料層を通って延在し、前記第３導電ビアは、前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで連続する、前記第３導電ビアと、
を備え、
複数の前記第２導電パッドまたは前記第２配線と、複数の前記第３導電ビアとを備え、
前記第３導電パッドまたは前記第３配線から、前記第１導電ビアへの方向に見た場合において、
第１の前記第２導電パッドまたは第１の前記第２配線が、前記第１導電構造と重なる位置に配置され、第１の前記第２導電パッドまたは第１の前記第２配線から、前記第１導電構造まで、第１の前記第３導電ビアが延在し、
第２の前記第２導電パッドまたは第２の前記第２配線から、第２の前記第３導電ビアが延在し、
第３の前記第２導電パッドまたは第３の前記第２配線が、前記第２導電構造と重なる位置に配置され、第３の前記第２導電パッドまたは第３の前記第２配線から、前記第２導電構造まで、第３の前記第３導電ビアが延在する、
集積回路構造体。

【請求項6】

前記第３導電パッドまたは前記第３配線から、前記第１導電ビアへの方向に見た場合において、第２の前記第２導電パッドまたは第２の前記第２配線は、前記第１導電構造および前記第２導電構造と重ならない位置に配置される、請求項５に記載の集積回路構造体。

【請求項7】

前記第１導電構造は、電源構造体Ｖｃｃである、請求項２から６のいずれか一項に記載の集積回路構造体。

【請求項8】

前記第２導電構造は、グランド構造体Ｖｓｓである、請求項２から７のいずれか一項に記載の集積回路構造体。

【請求項9】

前記第３導電ビアはスキップレベルビアである、請求項１から８のいずれか一項に記載の集積回路構造体。

【請求項10】

前記誘電材料層の下方の第２誘電材料層をさらに備え、
前記第３導電ビアは、前記第２誘電材料層を通って延在する、
請求項１から９のいずれか一項に記載の集積回路構造体。

【請求項11】

前記第２導電ビアは、前記第１導電ビアの縦方向の上方に配置される、請求項１から１０のいずれか一項に記載の集積回路構造体。

【請求項12】

前記第３導電ビアは、前記第２導電ビアの縦方向の上方に配置される、請求項１から１１のいずれか一項に記載の集積回路構造体。

【請求項13】

第１導電ビアと、
前記第１導電ビア上の第１導電パッドと、
前記第１導電パッドから延在する第２導電ビアと、
前記第２導電ビア上の第２導電パッドと、
前記第２導電パッドの上方の複数の誘電材料層と、
前記複数の誘電材料層のうちの第１誘電材料層の内部における第１導電構造および第２導電構造であって、前記第２導電構造は前記第１導電構造の側方に間隔を空けて配置された、前記第１導電構造および前記第２導電構造と、
前記複数の誘電材料層の上方の第３導電パッドであって、前記第１導電構造および前記第２導電構造の上方に配置された前記第３導電パッドと、
前記第２導電パッドから前記第３導電パッドまで延在するスキップレベルビアであって、前記第１導電構造および前記第２導電構造の間で、前記複数の誘電材料層を通って延在する前記スキップレベルビアと、
を備え、
前記第１導電構造は、電源構造体Ｖｃｃであり、
前記第２導電構造は、グランド構造体Ｖｓｓである、
集積回路構造体。

【請求項14】

第１導電ビアと、
前記第１導電ビア上の第１導電パッドと、
前記第１導電パッドから延在する第２導電ビアと、
前記第２導電ビア上の第２導電パッドと、
前記第２導電パッドの上方の複数の誘電材料層と、
前記複数の誘電材料層のうちの第１誘電材料層の内部における第１導電構造および第２導電構造であって、前記第２導電構造は前記第１導電構造の側方に間隔を空けて配置された、前記第１導電構造および前記第２導電構造と、
前記複数の誘電材料層の上方の第３導電パッドであって、前記第１導電構造および前記第２導電構造の上方に配置された前記第３導電パッドと、
前記第２導電パッドから前記第３導電パッドまで延在するスキップレベルビアであって、前記第１導電構造および前記第２導電構造の間で、前記複数の誘電材料層を通って延在する前記スキップレベルビアと、
を備え、
前記第３導電パッドから前記第１導電ビアへの方向に見た場合において、前記第１導電構造および前記第２導電構造の少なくとも一方は、前記スキップレベルビアに隣接するノッチを有する、
集積回路構造体。

【請求項15】

前記第１導電構造と前記第２導電構造との間の前記第１誘電材料層が、前記ノッチに設けられている、請求項１４に記載の集積回路構造体。

【請求項16】

前記第１導電構造から前記第２導電構造へ向かう方向に交差する交差方向における、前記ノッチの幅が、前記交差方向における前記スキップレベルビアの幅よりも大きい、請求項１４または１５に記載の集積回路構造体。

【請求項17】

第１導電ビアと、
前記第１導電ビア上の第１導電パッドと、
前記第１導電パッドから延在する第２導電ビアと、
前記第２導電ビア上の第２導電パッドと、
前記第２導電パッドの上方の複数の誘電材料層と、
前記複数の誘電材料層のうちの第１誘電材料層の内部における第１導電構造および第２導電構造であって、前記第２導電構造は前記第１導電構造の側方に間隔を空けて配置された、前記第１導電構造および前記第２導電構造と、
前記複数の誘電材料層の上方の第３導電パッドであって、前記第１導電構造および前記第２導電構造の上方に配置された前記第３導電パッドと、
前記第２導電パッドから前記第３導電パッドまで延在するスキップレベルビアであって、前記第１導電構造および前記第２導電構造の間で、前記複数の誘電材料層を通って延在する前記スキップレベルビアと、
を備え、
複数の前記第２導電パッドと、複数の前記スキップレベルビアとを備え、
前記第３導電パッドから前記第１導電ビアへの方向に見た場合において、
第１の前記第２導電パッドが前記第１導電構造と重なる位置に配置され、第１の前記第２導電パッドから前記第１導電構造まで、第１の前記スキップレベルビアが延在し、
第２の前記第２導電パッドから、第２の前記スキップレベルビアが延在し、
第３の前記第２導電パッドが前記第２導電構造と重なる位置に配置され、第３の前記第２導電パッドから前記第２導電構造まで、第３の前記スキップレベルビアが延在する、
集積回路構造体。

【請求項18】

前記第３導電パッドから前記第１導電ビアへの方向に見た場合において、第２の前記第２導電パッドは、前記第１導電構造および前記第２導電構造と重ならない位置に配置される、請求項１７に記載の集積回路構造体。

【請求項19】

前記第１導電構造は、電源構造体Ｖｃｃであり、前記第２導電構造は、グランド構造体Ｖｓｓである、請求項１４から１８のいずれか一項に記載の集積回路構造体。

【請求項20】

前記スキップレベルビアは、前記スキップレベルビアの導電材料に層および導通の破断がない、請求項１３から１９のいずれか一項に記載の集積回路構造体。

【請求項21】

前記スキップレベルビアは、前記第２導電ビアの縦方向の上方に配置される、請求項１３から２０のいずれか一項に記載の集積回路構造体。

【請求項22】

集積回路構造体の製造方法であって、
第１導電ビアを形成する段階と、
前記第１導電ビア上に第１導電パッドまたは第１配線を形成する段階と、
前記第１導電パッドまたは前記第１配線から延在する第２導電ビアを形成する段階と、
前記第２導電ビア上に第２導電パッドまたは第２配線を形成する段階と、
前記第２導電パッドまたは前記第２配線の上方に誘電材料層を形成する段階と、
前記誘電材料層に第１導電構造および第２導電構造を形成する段階であって、前記第２導電構造は、前記第１導電構造の側方に間隔を空けて配置される、段階と、
前記誘電材料層の上方に第３導電パッドまたは第３配線を形成する段階と、
前記第２導電パッドまたは前記第２配線から前記第３導電パッドまたは前記第３配線まで延在する第３導電ビアを形成する段階であって、前記第３導電ビアは、前記第１導電構造および前記第２導電構造の間の領域で前記誘電材料層を通って延在し、前記第３導電ビアは、前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで連続する、段階と、
を備え、
前記第１導電構造は、電源構造体Ｖｃｃであり、
前記第２導電構造は、グランド構造体Ｖｓｓである、
集積回路構造体の製造方法。

【請求項23】

集積回路構造体の製造方法であって、
第１導電ビアを形成する段階と、
前記第１導電ビア上に第１導電パッドまたは第１配線を形成する段階と、
前記第１導電パッドまたは前記第１配線から延在する第２導電ビアを形成する段階と、
前記第２導電ビア上に第２導電パッドまたは第２配線を形成する段階と、
前記第２導電パッドまたは前記第２配線の上方に誘電材料層を形成する段階と、
前記誘電材料層に第１導電構造および第２導電構造を形成する段階であって、前記第２導電構造は、前記第１導電構造の側方に間隔を空けて配置される、段階と、
前記誘電材料層の上方に第３導電パッドまたは第３配線を形成する段階と、
前記第２導電パッドまたは前記第２配線から前記第３導電パッドまたは前記第３配線まで延在する第３導電ビアを形成する段階であって、前記第３導電ビアは、前記第１導電構造および前記第２導電構造の間の領域で前記誘電材料層を通って延在し、前記第３導電ビアは、前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで連続する、段階と、
を備え、
前記誘電材料層に第１導電構造および第２導電構造を形成する前記段階は、前記第３導電パッドまたは前記第３配線から、前記第１導電ビアへの方向に見た場合において、前記第１導電構造および前記第２導電構造の少なくとも一方が、前記第３導電ビアに隣接するノッチを有するように、前記第１導電構造および前記第２導電構造を形成する段階である、
集積回路構造体の製造方法。

【請求項24】

前記第２導電パッドまたは前記第２配線の上方に誘電材料層を形成する前記段階は、前記第１導電構造と前記第２導電構造との間の前記誘電材料層が、前記ノッチに設けられるように、前記誘電材料層を形成する段階である、請求項２３に記載の集積回路構造体の製造方法。

【請求項25】

前記誘電材料層に第１導電構造および第２導電構造を形成する前記段階は、前記第１導電構造から前記第２導電構造へ向かう方向に交差する交差方向における、前記ノッチの幅が、前記交差方向における前記第３導電ビアの幅よりも大きくなるように、前記第１導電構造および前記第２導電構造を形成する段階である、請求項２３または２４に記載の集積回路構造体の製造方法。

【請求項26】

集積回路構造体の製造方法であって、
第１導電ビアを形成する段階と、
前記第１導電ビア上に第１導電パッドまたは第１配線を形成する段階と、
前記第１導電パッドまたは前記第１配線から延在する第２導電ビアを形成する段階と、
前記第２導電ビア上に第２導電パッドまたは第２配線を形成する段階と、
前記第２導電パッドまたは前記第２配線の上方に誘電材料層を形成する段階と、
前記誘電材料層に第１導電構造および第２導電構造を形成する段階であって、前記第２導電構造は、前記第１導電構造の側方に間隔を空けて配置される、段階と、
前記誘電材料層の上方に第３導電パッドまたは第３配線を形成する段階と、
前記第２導電パッドまたは前記第２配線から前記第３導電パッドまたは前記第３配線まで延在する第３導電ビアを形成する段階であって、前記第３導電ビアは、前記第１導電構造および前記第２導電構造の間の領域で前記誘電材料層を通って延在し、前記第３導電ビアは、前記第２導電パッドまたは前記第２配線から、前記第３導電パッドまたは前記第３配線まで連続する、段階と、
を備え、
前記第２導電ビア上に第２導電パッドまたは第２配線を形成する前記段階は、複数の前記第２導電パッドまたは前記第２配線を形成する段階であり、
前記第３導電ビアを形成する前記段階は、複数の前記第３導電ビアを形成する段階であり、
複数の前記第３導電ビアを形成する前記段階は、前記第３導電パッドまたは前記第３配線から、前記第１導電ビアへの方向に見た場合において、
第１の前記第２導電パッドまたは第１の前記第２配線が、前記第１導電構造と重なる位置に配置され、第１の前記第２導電パッドまたは第１の前記第２配線から、前記第１導電構造まで、第１の前記第３導電ビアが延在し、
第２の前記第２導電パッドまたは第２の前記第２配線から、第２の前記第３導電ビアが延在し、
第３の前記第２導電パッドまたは第３の前記第２配線が、前記第２導電構造と重なる位置に配置され、第３の前記第２導電パッドまたは第３の前記第２配線から、前記第２導電構造まで、第３の前記第３導電ビアが延在する、
ように、複数の前記第３導電ビアを形成する段階である、
集積回路構造体の製造方法。

【請求項27】

複数の前記第３導電ビアを形成する前記段階は、前記第３導電パッドまたは前記第３配線から、前記第１導電ビアへの方向に見た場合において、第２の前記第２導電パッドまたは第２の前記第２配線が、前記第１導電構造および前記第２導電構造と重ならない位置に配置されるように、複数の前記第３導電ビアを形成する段階である、請求項２６に記載の集積回路構造体の製造方法。

【請求項28】

前記第１導電構造は、電源構造体Ｖｃｃである、請求項２３から２７のいずれか一項に記載の集積回路構造体の製造方法。

【請求項29】

前記第２導電構造は、グランド構造体Ｖｓｓである、請求項２３から２８のいずれか一項に記載の集積回路構造体の製造方法。

【請求項30】

前記第３導電ビアは、スキップレベルビアである、請求項２２から２９のいずれか一項に記載の集積回路構造体の製造方法。

【請求項31】

前記誘電材料層の下方に第２誘電材料層を形成する段階をさらに備え、前記第３導電ビアは、前記第２誘電材料層を通って延在する、請求項２２から３０のいずれか一項に記載の集積回路構造体の製造方法。

【請求項32】

前記第２導電ビアは、前記第１導電ビアの縦方向の上方に配置される、請求項２２から３１のいずれか一項に記載の集積回路構造体の製造方法。

【請求項33】

前記第３導電ビアは、前記第２導電ビアの縦方向の上方に配置される、請求項２２から３２のいずれか一項に記載の集積回路構造体の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

［優先権の主張］
本願は、２０１９年１２月２６日出願の、名称が「集積回路デバイスのためのメタライゼーション層におけるスキップレベルビア」である米国特許出願第１６／７２７，７４７号の優先権を主張し、全体が参照により組み込まれる。

【0002】

本明細書の実施形態は、概して集積回路デバイス製造の分野に関し、より具体的には、集積回路デバイス内のメタライゼーション構造体の製造に関する。

【背景技術】

【0003】

集積回路産業は、コンピュータサーバおよび、ポータブルコンピュータ、電子タブレット、携帯電話、デジタルカメラなどの持ち運び可能な製品を含むがそれに限定されるものではない、様々な電子製品における使用のために、より高速な、より小さい、より薄い集積回路デバイスを常に生産するように継続的に努力している。

【0004】

これらの目標が実現するように、集積回路デバイスのシグナリングおよび電力接続のためのメタライゼーション構造体もまた、より小さくなりつつあり、すなわち、ピッチがより小さくなる。当業者には理解されるであろうように、厚いメタライゼーション構造体は、低い抵抗に起因して一様な配電、ならびに追加の熱拡散を可能にする。しかしながら、メタライゼーション構造体の厚さもまた、その最小限のフィーチャサイズ（すなわち限界寸法「ＣＤ」）に限定される。従って、産業的目標を実現すべくメタライゼーション構造体におけるピッチがより小さくなる場合、電力供給および熱拡散性能が悪化する。従って、電力供給および熱拡散性能を低減することなく限界寸法を低減するメタライゼーション構造体を開発するための、継続的な取り組みがある。

【図面の簡単な説明】

【0005】

本開示の主題は、本明細書の結論部分において特に示され、かつ明確に特許請求されている。本開示についての前述の他の特徴は、添付の図面と共に、以下の説明および添付の特許請求の範囲と合わせて、より完全に明らかになるであろう。添付の図面は、本開示に従ういくつかの実施形態のみを図示しており、従って、本開示の範囲を限定するものとみなされないことが理解される。本開示の利点がより容易に確認され得るように、添付の図面の使用を通じて、本開示が付加的な特異性および詳細と共に説明されるであろう。

【0006】

【図1】集積回路デバイスの垂直断面図である。

【0007】

【図2】本明細書の一実施形態による、そのメタライゼーション構造体においてスキップレベルビアを有する集積回路デバイスの垂直断面図である。

【0008】

【図3】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルを形成するプロセスの垂直断面図である。

【図4】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルを形成するプロセスの側断面図である。

【図5】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルを形成するプロセスの垂直断面図である。

【図6】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルを形成するプロセスの垂直断面図である。

【図7】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルを形成するプロセスの垂直断面図である。

【図8】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルを形成するプロセスの垂直断面図である。

【図9】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルを形成するプロセスの垂直断面図である。

【0009】

【図10】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルビアを構成する平面図である。

【図11】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルビアを構成する平面図である。

【図12】本明細書の一実施形態による、集積回路デバイスのメタライゼーション構造体においてスキップレベルビアを構成する平面図である。

【0010】

【図13】本明細書の一実施形態による、積層デバイスパッケージの垂直断面図である。

【0011】

【図14】本明細書の別の実施形態による、積層デバイスパッケージの垂直断面図である。

【0012】

【図15】本明細書の一実施形態による、パッドまたは配線ごとに複数のスキップレベルビアを構成する平面図である。

【0013】

【図16】本明細書の一実施形態による、集積回路デバイスを製造するプロセスのフロー図である。

【0014】

【図17】本明細書のある実施形態による、電子システムである。

【発明を実施するための形態】

【0015】

以下の詳細な説明において、特許請求の範囲に記載された主題が実施され得る特定の実施形態を例示によって示す添付の図面が参照される。これらの実施形態は、当業者が主題を実施することを可能にするのに十分詳細に説明される。様々な実施形態は、異なるが、必ずしも相互に排他的ではないことが理解されるであろう。例えば、一実施形態に関連して本明細書で説明される特定の特徴、構造または特性は、特許請求の範囲に記載された主題の趣旨及び範囲から逸脱せずに、他の実施形態内で実装され得る。この明細書内で「ある実施形態」または「一実施形態」に対する複数の参照は、その実施形態に関連して説明される特定の特徴、構造または特性が、本明細書内に包含される少なくとも１つの実装例に含まれることを意味する。従って、「ある実施形態」または「一実施形態において」という文言の使用は、必ずしも同じ実施形態を指していない。更に、特許請求の範囲に記載された主題の趣旨及び範囲から逸脱せずに、開示されているそれぞれの実施形態内の個々の要素の位置または配列が修正され得ることが理解されるであろう。従って、以下の詳細な説明は、限定的な意味で用いられることを予定されておらず、主題の範囲は、添付の特許請求の範囲が権利を与えられる同等物の最大範囲と共に、適切に解釈される添付の特許請求の範囲によってのみ定義される。図面において、同様の符号は、いくつかの図面全体を通じて同じ又は類似の要素または機能性を指す。図面内に図示されている要素は、必ずしも互いに同縮尺で描かれておらず、むしろ、個々の要素は、本明細書の文脈の中で要素をより容易に理解すべく、拡大され得、または縮小され得る。

【0016】

本明細書において用いられる「の上方に（ｏｖｅｒ）」、「～に（ｔｏ）」、「～の間（ｂｅｔｗｅｅｎ）」、「～上に（ｏｎ）」という用語は、１つの層の、他の層に対する相対位置を指す場合がある。他の層の「上方（ｏｖｅｒ）」または「上（ｏｎ）」にある１つの層、または、他の層「に（ｔｏ）」接合された１つの層は、他の層と直接接触してよく、あるいは、１または複数の介在層を有してもよい。複数の層「間（ｂｅｔｗｅｅｎ）」にある１つの層は、当該複数の層と直接接触してよく、あるいは、１または複数の介在層を有してもよい。

【0017】

用語「パッケージ」は、概して１または複数のダイの内蔵型キャリアを指し、ダイはパッケージ基板に付随し、ダイと、パッケージ基板の外側部分に配置されるリード、ピン、またはバンプとの間の、統合型またはワイヤボンディングによるインターコネクトと共に保護手段によって封止されてよい。パッケージは、特定の機能を提供する、単一のダイまたは複数のダイを含む場合がある。パッケージは通常、より大きな回路を形成する、他のパッケージにされた集積回路および個別のコンポーネントとの相互接続のために、プリント回路ボード上に搭載される。

【0018】

ここで、用語「コア」は、概して、フレキシブルでない固い材料を含むボード、カード、またはウェハ上に構築される集積回路パッケージの基板を指す。典型的には、小さなプリント回路ボードが、コアとして使用され、集積回路デバイスおよびディスクリート受動コンポーネントがその上にはんだ付けされ得る。典型的には、コアは、一方の側から他の側に延びるビアを有し、コアの一方の側上にある回路がコアの対向する側上にある回路に直接的に結合されることを可能にする。コアはまた、導体および誘電材料の層を構築するためのプラットフォームとして機能してもよい。

【0019】

ここで、用語「コアレス」は、概して、コアを有しない集積回路パッケージの基板を指す。スルービアは、高密度相互接続と比較して、比較的大きな寸法およびピッチを有するので、コアを欠くことは、より高密度のパッケージアーキテクチャを可能にする。

【0020】

ここで、用語「ランド面」は、本明細書で用いられる場合、概して、プリント回路ボード、マザーボード、または他のパッケージに取り付ける面に最も近い集積回路パッケージの基板の側を指す。これは、ダイ（ｄｉｅ）またはダイ（ｄｉｃｅ）が付着される集積回路パッケージの基板の側面である、「ダイ面」との用語とは対照的である。

【0021】

ここで、用語「誘電」は、概して、パッケージ基板の構造体を作成する、任意の数の非導電材料を指す。本開示の目的のために、誘電材料は、積層フィルムの層として、または基板上にマウントされた集積回路ダイ上にモールドされた樹脂として集積回路パッケージに組み込まれてよい。

【0022】

ここで、用語「メタライゼーション」は、概して、パッケージ基板の誘電材料の上に、またはそれを通って形成される金属層を指す。金属層は概して、配線およびボンディングパッドなどの金属構造を形成するべくパターニングされる。パッケージ基板のメタライゼーションは、単一層に制限されてもよく、誘電体の層によって分離された複数の層にあってもよい。

【0023】

ここで、用語「ボンディングパッド」は、概して、集積回路パッケージおよびダイにおける集積配線およびビアを終結させるメタライゼーション構造体を指す。用語「はんだパッド」は、時々、「ボンディングパッド」の代替となってよく、同じ意味を持つ。

【0024】

ここで、用語「はんだバンプ」は、概して、ボンディングパッド上に形成されたはんだ層を指す。はんだ層は典型的に、円形状を有し、従って、「はんだバンプ」との用語を有する。

【0025】

ここで、用語「基板」は、概して、誘電性のメタライゼーション構造体を含む平坦なプラットフォームを指す。基板は、モールド可能な誘電材料によって１または複数のＩＣダイをカプセル化しながら、単一のプラットフォーム上で１または複数のＩＣダイを機械的に支持し、電気的に結合する。基板は、概して、両側での接合インターコネクトとしてはんだバンプを備える。基板の一方の側は、概して「ダイ面」と呼ばれ、チップまたはダイ接合のためのはんだバンプを備える。基板の他方の側は、概して「ランド面」と呼ばれ、パッケージをプリント回路ボードに接合するためのはんだバンプを備える。

【0026】

ここで、用語「アセンブリ」は、概して、複数の部品を単一機能ユニットへとグループ化することを指す。複数の部品は、別個であってもよく、機能的ユニットへ機械的に組み立てられ、ここで、複数の部品は取り外し可能であってもよい。別の例においては、複数の部品は、共に恒久的に接合されてもよい。いくつかの例において、複数の部品は、共に統合される。

【0027】

明細書中および特許請求の範囲において、「接続された（ｃｏｎｎｅｃｔｅｄ）」と言う用語は、中間デバイスがない状態で、接続された物と物との間の電気的、機械的、または磁気的接続などの直接的な接続を意味する。

【0028】

用語「結合」は、接続される物の間の電気的、機械的、磁気的、または流体的な直接接続、あるいは、１または複数のパッシブまたはアクティブな中間デバイスを介しての間接接続などの、直接または間接の接続を意味する。

【0029】

用語「回路」または「モジュール」は、所望の機能を提供するために互いに協働するように配置される、１または複数のパッシブおよび／またはアクティブなコンポーネントを指してよい。用語「信号」は、少なくとも１つの電流信号、電圧信号、磁気信号またはデータ／クロック信号を指してよい。「ａ」、「ａｎ」および「ｔｈｅ」の意味は、複数の参照を含む。「ｉｎ（において）」の意味は、「ｉｎ（において）」および「ｏｎ（で）」を含む。

【0030】

鉛直方向とは、ｚ方向にあり、「上部」「下部」「上方」および「下方」の記述は、通常の意味でｚ次元における相対位置を指すことが理解される。しかしながら、実施形態は、必ずしも、図に例示される方向又は構成に限定されないことが理解される。

【0031】

用語「実質的に」「近く（ｃｌｏｓｅ）」「約（ａｐｐｒｏｘｉｍａｔｅｌｙ）」「近く（ｎｅａｒ）」および「約（ａｂｏｕｔ）」は、概して、（具体的な指定がない場合は）目標値の＋／－１０％内にあることを指す。他に指定がない場合は、共通の物を記載するための序数形容詞「第１の」「第２の」および「第３の」などの使用は、単に、参照されている同様の対象の異なるインスタンスを示すにすぎず、そのように説明された物が、時間的、空間的、順番付け、または任意の他の方式のいずれかの与えられた順序でなければならないことを暗示することは意図されていない。

【0032】

本開示の目的として、「Ａおよび／またはＢ」および「ＡまたはＢ」という文言は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本開示の目的として、「Ａ、Ｂおよび／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。

【0033】

「断面」「プロファイル」および「平面」とラベル付けされた表示は、デカルト座標系における直交面に対応する。従って、断面図および側面図は、ｘ－ｚ面で取られ、平面図は、ｘ－ｙ面で取られる。典型的には、ｘ－ｚ面の側面図は断面図である。適切な場合には、図面は、図の向きを示すべく、複数の軸を用いてラベル付けされる。

【0034】

本明細書の実施形態は、集積回路デバイスを含み、集積回路デバイスは、電子基板と、電子基板上のメタライゼーション構造体とを備え、メタライゼーション構造体は、第１の誘電材料層を含む第１のレベルと、第１のレベル上の第２のレベルであって、第２のレベルは第２の誘電材料層を含む、第２のレベルと、第２のレベル上の第３のレベルであって、第３のレベルは第３の誘電材料層を含む、第３のレベルと、第２のレベルにおける少なくとも１つの電源／グランド構造体と、第１のレベルの第１の誘電材料層を少なくとも部分的に通り、第２のレベルの第２の誘電材料層を通り、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと、を含む。

【0035】

図１は、メタライゼーション構造１２０をその上に形成された電子基板１１０を含む、集積回路デバイス１００を例示する。少なくとも１つのトランジスタ１５０が、電子基板１１０内または電子基板１１０上に形成されてよい。少なくとも１つのトランジスタ１５０の構造および回路は、当技術分野でよく知られており、明確性および簡略化の目的でブロック（すなわち、要素１５０）として単に例示されるにすぎない。一実施形態において、電子基板１１０は、シリコン、ゲルマニウム、シリコンゲルマニウム、またはＩＩＩ－Ｖ族化合物半導体材料を含んでよいがそれらに限定されるものではない、材料の単一結晶で構築されるバルク基板であってよい。他の実施形態において、電子基板１１０は、シリコン・オン・インシュレーター基板（ＳＯＩ）を備えてよく、上部絶縁体層は、バルク基板上に配置された、二酸化ケイ素、窒化ケイ素、または酸窒化シリコンを含むがそれらに限定されるものではない材料で構築される。あるいは、電子基板１１０は、バルク基板から直接形成されてよく、局所酸化が、上述された上部絶縁体層の代わりに電気的絶縁部分を形成するように用いられる。電子基板１１０はまた、いずれかはシリコンと組み合わされてもよい、ゲルマニウム、ヒ化ガリウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、アンチモン化ガリウムなどの他のタイプの基板であってもよい。集積回路デバイス１００は、マイクロプロセッサ、チップセット、グラフィクスデバイス、無線デバイス、メモリデバイス、特定用途向け集積回路デバイス、フィールドプログラマブルゲートアレイデバイス、チップレット、それらの組み合わせ、それらの積層などを含むが、それらに限定されるものではない、任意の適切なデバイスであってよい。電子基板１１０はまた、集積回路デバイス１００を他のデバイスまたは電子パッケージへと積層可能にし得るスルー基板ビア（図示しない）を含んでよい。

【0036】

当業者には理解されるように、メタライゼーション構造１２０は、レベル１２２_１から１２２_５として例示される、複数の層またはレベルを備えてよい。図１に示される一実施形態において、メタライゼーション構造１２０のレベルのそれぞれ（例えば、レベル１２２_１－１２２_５）は、それぞれ誘電材料層１３２_１－１３２_５を備え、導電経路１４０の少なくとも部分は、誘電材料層１３２_１－１３２_５のうち少なくとも１つを通って形成される。図１に示される一実施形態において、少なくとも１つの導電経路１４０は、（要素１４２_１、１４２_２、１４２_３および１４２_４として例示される）電気的に結合された複数の経路区間を備えてよい。経路区間１４２_１、１４２_２、１４２_３および１４２_４のそれぞれは、誘電材料層１３２_１－１３２_５のうち少なくとも１つの中に、または上に形成される導電パッドまたは配線１４４_１、１４４_２、１４４_３および１４４_４を備えてよく、少なくとも１つの導電ビア１４６_１、１４６_２、１４６_３および１４６_４は、誘電材料層１３２_１－１３２_５のうち少なくとも１つを介して、それぞれの導電性配線１４４_１、１４４_２、１４４_３および１４４_４から延在する。他の実施形態において、電気経路が、容量結合されたインターコネクトの場合などの、２つの同一平面または積層されたパッドの間の容量結合によって形成されてもよい。

【0037】

誘電材料層１３２_１－１３２_５は、酸化ケイ素、窒化ケイ素、炭素ドープ誘電体、フッ素ドープ誘電体、多孔性誘電体、有機ポリマ誘電体などを含むが、それらに限定されるものではない、適切な誘電材料で構築され得る、１または複数の誘電材料層を備えてよい。

【0038】

少なくとも１つの導電性配線１４４_１－１４４_４、および少なくとも１つの導電ビア１４６_１－１４６_４は、銅、銀、ニッケル、金、アルミニウム、それらの合金などの金属を含むが、それらに限定されるものではない、任意の適切な導電材料で作成されてよい。導電材料がマイグレーションの影響を受けやすい場合、バリア層（図示しない）が用いられてよいことが理解される。導電ビア１４６_１－１４６_４は、シングルまたはデュアルダマシンプロセス、リソグラフィデファインドビア、ゼロミスアライメントビア、セルフアライメントビアなどを含むが、それらに限定されるものではない、当技術分野で知られる任意の適切なプロセスによって形成され得る。一実施形態において、導電経路１４０は、信号またはＩ／Ｏ（入力／出力）経路であってよく、それはトランジスタ１５０に、および場合によっては、静電気保護回路、電圧制限回路、ならびに、インダクタ、コンデンサ、抵抗などのパッシブデバイスなどの、他のデバイスに電気的に接続される。これは単に、トランジスタ１５０に当接する導電経路１４０として示され、導電経路１４０およびトランジスタ１５０の相互接続は、当技術分野でよく知られるプロセスおよび構造体を含むので、明確および簡略の目的で、本明細書では例示または説明を行わない。

【0039】

図１に示されるように、レベルのうち少なくとも１つ、例えばレベル１２２_４は、少なくとも１つのトランジスタ１５０の動作のための電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓとして例示される、少なくとも１つの電源／グランド構造体を有してよい。導電経路１４０と同様に、トランジスタ１５０を有する電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓの相互接続は、当技術分野でよく知られるプロセスおよび構造体を含むので、明確および簡略の目的で、本明細書では例示または説明を行わない。一実施形態において、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓを含むレベル１２２_４は、他のレベル、例えばメタライゼーション構造１２０のレベル１２２_１－１２２_３および１２２_５よりも厚くてよい。電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓは、銅、銀、ニッケル、金、アルミニウム、それらの合金などの金属を含が、それらに限定されるものではない、任意の適切な導電材料で作成されてよい。

【0040】

メタライゼーション構造１２０の形成のプロセスは、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓを含むレベル１２２_４における導電経路１４０のための、導電パッドまたは配線１４４_３の形成を必要とし、それはレベル１２２_４の空間を占める。従って、レベル１２２_４内の大きな限界寸法をもたらすアスペクト比制限に起因して、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓは、導電パッドまたは配線１４４_３のパッドまたは配線サイズＣＤｐおよびそれらの間の空間ＣＤｓを支持するように、より小さく作成される必要がある。当業者には理解されるように、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓのそれぞれのサイズが低減されると、同じ負荷電流における電圧降下（またはＩＲ降下）がより大きくなり、それぞれの電流運搬能力が低減され、熱拡散性能がより悪化することがある。

【0041】

本明細書の一実施形態において、図１に示されるように電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓを含むレベル１２２_４における導電経路１４０に関する導電パッドまたは配線１４４_３は、図２に示されるように、導電ビア１４６ｓ（「スキップレベルビア」１４６ｓと呼ばれる）に置換されてよく、それは「レベル」すなわちレベル１２２_４を、通過すなわち「スキップ」する。図２に示されるように、導電ビアまたは「スキップレベル」ビア１４６ｓは、レベル１２２_３の誘電材料層１３２_３の少なくとも部分を通って、レベル１２２_４の誘電材料層１３２_４を通って、レベル１２２_５の誘電材料層１３２_５の少なくとも部分を通って、延在してよい。スキップレベルビア１４６ｓは、連続的な構造体である。本明細書の目的のために、用語「連続」は、スキップレベルビア１４６ｓを形成するために用いられる導電材料の連続性に、導電材料の単一の堆積に由来するように、層または破断がないことを意味すると定義される。デバイス設計および電力に依存して、１２２_４に類似する１より多くの厚い層が存在してよく、この場合、ビアは、電源構造体または面の性能に影響することを回避すべく、厚い層の全体を通ってよい。

【0042】

スキップレベルビア１４６ｓの形成は、図３から図９に例示されるように、一意的な形成プロセスを必要とする。図３に示されるように、レベル１２２_１－１２２_５は、レベル１２２_４内の導電性配線１４４_３（図１参照）の形成なしで、および、関連する導電ビア１４６_３および１４６_４（図１参照）なしで、前に説明された態様で電子基板１１０上に形成されてよい。図４に示されるように、フォトレジスト材料１７２がレベル１２２_５上に堆積され、当技術分野でよく知られるように、その中に少なくとも１つの開口１７４を形成するように、露光によってパターニングされる。当業者に理解されるように、スキップレベルビア１４６ｓ（図２参照）のための開口１７４のためのフォトレジスト材料１７２の露出は、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓに対してアライメントされてよく、それは、説明されるように、スルーキープアウトゾーンＴＫＯＺの低減に役立ち得、または、配線１４４_２に対してアライメントされてよく、それは、そのサイズを低減することに役立ち得、経路に関してより広い面積を可能にし得る。選択は、具体的なプロセス、アラインメント能力、および設計要求に依存するであろう。

【0043】

図５に示されるように、導電性配線１４４_２の少なくとも部分を露出するように、エッチャント（矢印１７６として示される）が、誘電材料層１３２_５の少なくとも部分を通って、誘電材料層１３２_４を通って、および、誘電材料層１３２_３の少なくとも部分を通って、スキップレベルビア開口１８２を形成するように導入されてよい。フォトレジスト材料１７２は、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓの少なくとも部分を露出するように、誘電材料層１３２_５にビア開口１８４もまた形成する開口１７４を有してよい。エッチング処理は、（例えば、異なる層において用いられ得る異なるタイプの誘電体を除去するように）複数のエッチャントおよび／または複数のステップを用いてよい。

【0044】

図６に示されるように、リソグラフィックマスク１７２（図５参照）が除去されてよく、図７に示されるように、ビア開口１８２および１８４のそれぞれに、誘電材料層１３２_５においてパッド／配線凹部１８６が形成されてよい（例えば、別のリソグラフィおよびエッチング段階によって）。図８に示されるように、当技術分野で知られるシード堆積および電気めっきなどによって、導電材料１８８は誘電材料層１３２_５を覆って形成されてよく、実質的に開口１８２、１８４および凹部１８６（図７に示される）を充填してよい。図９に示されるように、スキップレベルビア１４６ｓおよび導電性配線１４４ｓを含む経路区間１４２ｓ、ならびに、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓのそれぞれに関して、少なくとも１つの導電性配線１４４_５および少なくとも１つの導電ビア１４６_５を含むコンタクト構造１９０を形成するように、ポリッシングなどによって、導電材料１８８の任意の過剰な被覆膜が除去されてよい。導電性配線１４４_５および１４４ｓは、円形、長方形、正方形、六角形などの任意の適切な形であってよい。

【0045】

図３から図９に関して示され、記載された方法は、スキップレベルビア１４６ｓのために開口１８２を、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓのために開口１８４を形成するように、単一のマスクプロセスを用いる。そのようなプロセスは、実質的にミスアライメントがないことをもたらすので好ましい。しかしながら、スキップレベルビア１４６ｓに関する電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓ電源がパッドまたは配線１４４_２より大きい、ミックスされた限界寸法などのために、小さいミスアライメントが許容可能な場合には、複数のプロセス段階およびマスクが用いられてよい。あるいは、当業者に理解されるように、多色リソグラフィ技術が用いられてよい。

【0046】

当業者に理解されるように、本明細書の実施形態は、ＩＲ降下が知られている構成と同等の状態で、導電経路１４０（図９参照）のより高い密度を可能にし、または、知られている構成と実質的に同じ密度の導電経路１４０（図９参照）を有して、実質的により低いＩＲ降下を可能にする。本明細書の実施形態は、最小限の追加の処理ステップで実現され得る。更に、電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓを有するレベル１２２_４において導電性配線１４４_３（図１参照）を除去することは、それへの寄生容量、およびメタライゼーション構造１２０内に形成され得るコンデンサ（図示しない）への寄生容量を低減し得る。これは、当業者に理解されるように、より低電力でより小さいドライバの使用を可能にし得、より高いデータレートでの動作を可能にし得る。更に、より大きい電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓが製造されてよい（前に説明されたように）ので、誘導／抵抗ノイズカップリングは低減され得、それは次に、データレートおよび／またはシグナリング電力を向上させ得る。

【0047】

本明細書の実施形態は、図２から図９に示されるように、１つの誘電材料層、すなわち誘電材料層１３２_４を完全に通り、ならびに、上方の誘電材料層、すなわち誘電材料層１３２_５および下方の誘電体層、すなわち誘電材料層１３２_３を少なくとも部分的に通って延在するスキップレベルビアを例示するのみであるが、本明細書の実施形態はそれには限定されず、スキップレベルビアは、任意の数のレベル、例えば１２２_１－１２２_５を部分的および／または完全に通って延在してもよく、そのことは特に、当業者に理解されるように、電流路においてより少なくなる、前に説明されたようなバリア層（図示しない）を利用する必要があるとき、抵抗を低減することができる。延在可能な誘電体層の数は、集積回路デバイス１００のプロセス限界および熱機械的考察ならびに最大の電流を流す能力に依存するであろうことが理解される。

【0048】

スキップレベルビア１４６ｓは、任意の適切な位置および構成であり得る。しかしながら、本明細書の実施形態の基本の構造体は、その一部が電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓである電源供給ネットワーク（図示しない）の抵抗を最小化するように可能な限り限界寸法ＣＤに近い、誘電材料層１３２_４を通る「キープアウトゾーン」（「スルーキープアウトゾーン」または「ＴＫＯＺ」と呼ばれる）を用いてよい。しかしながら、スキップレベルビア１４６ｓがメタライゼーションと異なる段階およびレベルで形成されるので、それは関連する標準のリソグラフィック限界寸法（例えば、最小可能フォトレジスト幅）に限定されるものではないことが、理解される。一実施形態において、図１０に（図２の辺１０－１０に沿った表示に）示されるように、スキップレベルビア１４６ｓは、スルーキープアウトゾーンＴＫＯＺが実質的に限界寸法ＣＤに等しくなるように、電源構造体Ｖｃｃとグランド構造体Ｖｓｓとの間の空間（すなわち、限界寸法ＣＤ）に位置してよい。別の実施形態において、図１１に示されるように、スキップレベルビア１４６ｓの過度なミスアライメントが潜在的にある場合、または、スキップレベルビア１４６ｓを形成するように用いられる導電材料の拡散またはドリフトの懸念がある場合、スルーキープアウトゾーンＴＫＯＺ（図１０参照）は、電源構造体Ｖｃｃおよび／またはグランド構造体Ｖｓｓにおいてノッチ１９２を形成することによって拡大されてもよい。さらに別の実施形態において、図１２に示されるように、電源構造体Ｖｃｃおよび／またはグランド構造体Ｖｓｓは、そこを通って形成される少なくとも１つの開口１９４を有し、誘電材料層１３２_４の部分は少なくとも１つの開口１９４内にある。スキップレベルビア１４６ｓは、少なくとも１つの開口１９４を通って延在してよく、その中の誘電材料層１３２_４の部分によって電源構造体Ｖｃｃおよびグランド構造体Ｖｓｓから分離される。少なくとも１つの開口１９４の周辺（具体的にはラベル付けしない）は、スルーキープアウトゾーンＴＫＯＺを画定してよい。

【0049】

図２から図１２の実施形態は、信号またはＩ／Ｏ（入力／出力）ルーティング目的のために利用されるスキップレベルビア１４６ｓを意図するが、本明細書の主題はそれには限定されない。本明細書の更なる実施形態において、積層デバイスパッケージ２００において、スキップレベルビアは、第１の集積回路デバイス２１０を通って第２の集積回路デバイス３１０に電力を供給するように用いられてよい。図１３に示されるように、第１の集積回路デバイス２１０は、接して形成されるメタライゼーション構造２３０を有する第１の電子基板２２０を備えてよく、メタライゼーション構造２３０は、レベル２３２_１から２３２_６で例示される、複数のレベルを備えてよい。図１３に更に示されるように、集積回路デバイス３１０は、接して形成されるメタライゼーション構造３３０を有する第１の電子基板３２０を備えてよく、メタライゼーション構造３３０は、レベル３３２_１から３３２_３で例示される、複数のレベルを備えてよい。

【0050】

一実施形態において、第１の集積回路デバイス２１０は、間に電気接続を形成するためのハイブリッド接合技術によって、第２の集積回路デバイス３１０に電気的に付着してよい。ハイブリッド接合技術によって、第１の集積回路デバイス２１０のメタライゼーション層２３０のレベル２３２_６の誘電材料層（ラベル付けされない）は、室温（例えば摂氏約２５度）で、第２の集積回路デバイス３１０のメタライゼーション層３３０のレベル３３２_３の誘電材料層（ラベル付けされない）と化学結合（共有結合など）を形成する。第１の集積回路デバイス２１０のメタライゼーション層２３０のレベル２３２_６における少なくとも１つの導電性配線またはパッド（ラベル付けされない）は、第２の集積回路デバイス３１０のメタライゼーション層３３０のレベル３３２_３の少なくとも１つの導電性配線またはパッド（ラベル付けされない）とアライメントされてよい。第１の集積回路デバイス２１０のメタライゼーション層２３０のレベル２３２_６の誘電材料層（ラベル付けされない）と、第２の集積回路デバイス３１０のメタライゼーション層３３０のレベル３３２_３の誘電材料層（ラベル付けされない）との間に、より強い接合を形成する熱が、そうして加えられる。熱はまた同時に、第１の集積回路デバイス２１０のメタライゼーション層２３０のレベル２３２_６における少なくとも１つの導電性配線またはパッド（ラベル付けされない）と、第２の集積回路デバイス３１０のメタライゼーション層３３０のレベル３３２_３の少なくとも１つの導電性配線またはパッド（ラベル付けされない）とに、恒常的な接合を形成するための膨張および溶解をもたらす。

【0051】

図１３に示されるように、第１のスルーシリコンビア２２４_１および第５のスルーシリコンビア２２４_５は、第１の集積回路デバイス２１０において利用されるように、第１の電源電圧Ｖｃｃ１をメタライゼーション層２３０へとルーティングし得る。第３のスルーシリコンビア２２４_３は、第１の集積回路デバイス２１０のためのメタライゼーション層２３０内にグランド経路Ｖｓｓを提供するように、導電経路２６０の一部であってよく、導電経路２６０はまた、第２の集積回路デバイス３１０のためのグランド経路を提供するように、メタライゼーション層３３０内を通ってよい。第２のスルーシリコンビア２２４_２は、導電経路２５０_１の一部であってよく、第４のスルーシリコンビア２２４_４は、導電経路２５０_２の一部であってよく、その両方は、第２の集積回路デバイス３１０において利用されるように、第２の電源電圧Ｖｃｃ２をメタライゼーション層３３０へとルーティングする。図１３に示されるように、導電経路２５０_１および導電経路２５０_２は、メタライゼーション層２３０内でレベル２３２_４を通過するためのスキップレベルビアＳＬＶをそれぞれ含み、それは図２から図１２で説明される態様において、第１の集積回路デバイス２１０のための電源構造体およびグランド構造体を含む。図１２に示される実施形態は、積層するデバイスに関する２つの課題を軽減し得、それは、上部デバイスすなわち集積回路デバイス３１０の金属層パッド／配線消耗、および、スルーシリコンビア２２４_１－２２４_５に到達するためのメタライゼーション構造２２０および３２０を介する抵抗である。当業者に理解されるように、第１の集積回路デバイス２１０および第２の集積回路デバイス３１０が、ノイズレベルおよびＩＲ降下に起因して同じ電圧で動作するとき、第１の集積回路デバイス２１０および第２の集積回路デバイス３１０の送信および受信回路（図示しない）における電圧は異なってよく、それは設計において大きい保護バンドを追加する必要がある。本明細書の実施形態によって、誘導および抵抗電圧降下は著しく低減され、それは、低減したガードバンドおよび向上した性能をもたらし得る。

【0052】

図１３に更に示されるように、積層デバイスパッケージ２００は、フリップチップまたはコントロールドコラプスチップ接続（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ、「Ｃ４」）構成として概して知られる構成の、リフロー可能なはんだバンプまたはボールなどの複数のパッケージトゥボードインターコネクト３５２を介して、電子インタポーザ、有機パッケージ、またはボード３５０に付着してよい。パッケージトゥボードインターコネクト３５２は、間に電気接続を形成するように、積層デバイスパッケージ２００のスルーシリコンビア２２４_１－２２４_５と、電子ボード３５０上の、または中の、対応するボンドパッド３５４との間に延在してよい。電子ボード３５０は、積層デバイスパッケージ２００と外部コンポーネント（図示しない）の間に導電経路３５８を提供し得る。

【0053】

パッケージトゥボードインターコネクト３５２は、はんだボール、金属バンプまたはピラー、エポキシ充填金属、またはそれらの組み合わせを含むが、それらに限定されるものではない、任意の適切な導電材料または構造体であってよい。一実施形態において、パッケージトゥボードインターコネクト３５２は、スズ、鉛／スズ合金（例えば、６３％スズ／３７％鉛はんだ）、およびスズ含有量の高い合金（スズ／ビスマス、共晶スズ／銀、三元スズ／銀／銅、共晶スズ／銅、および類似の合金などの、例えば９０％かそれより多いスズ）から形成されるはんだボールであってよい。別の実施形態において、パッケージトゥボードインターコネクト３５２は銅バンプまたはピラーであってよい。更なる実施形態において、パッケージトゥボードインターコネクト３５２は、はんだ材料でコーティングされた金属バンプまたはピラーであってよい。

【0054】

図１３に示される実施形態は、第１の集積回路デバイス２１０のメタライゼーション構造２３０の形成前に、スルーシリコンビア２２４_１－２２４_５が電子基板２２０を通って形成される、集積回路パッケージ２００を例示する。しかしながら、本明細書の実施形態は、それに限定されない。図１４に示される更なる実施形態において、スルーシリコンビア２２４_１－２２４_５は、第１の集積回路デバイス２１０のメタライゼーション構造２１０の形成後に、電子基板２２０を通って形成されてよい。これは、スルー基板ビア２２４_１－２２４_５が、メタライゼーション層２３０内に延在することを可能にし、中に形成される必要がある配線／パッドおよびビアの数を低減するであろう。

【0055】

図１３および１４に示されるなどの電源供給実施形態に関して、単一の比較的厚いスキップレベルビアよりもむしろ、単一の配線またはパッドに電気的に接続される１より多いスキップレベルビアを有することが有利であり得る。図１５に示されるように、複数のスキップレベルビア（ＳＬＶ１－ＳＬＶ４として示される）は、第２の電源構造体Ｖｃｃ２と接触するように、グランド構造体Ｖｓｓと第１の電源構造体Ｖｃｃ１の間または近くに延在し得る。関連する誘電材料層は、明確および簡略のために図示されていない。そのような構成は、図２のスキップレベルビア１４２ｓなどの単一の厚いスキップレベルビアと比較して、スキップレベルビアＳＬＶ１－ＳＬＶ４の近くの抵抗を低減するのに役立ち得、熱機械応力を低減するのに役立ち得る。

【0056】

図１６は、本明細書の一実施形態による、集積回路パッケージを製造するプロセス４００のフローチャートである。ブロック４１０に記載されるように、第１の誘電材料層を含む第１のレベルが形成されてよい。第１のレベル上に第２のレベルが形成されてよく、第２のレベルは、ブロック４２０に記載されるように、第２の誘電材料層を備える。ブロック４３０に記載されるように、第２のレベル上に第３のレベルが形成されてよく、第３のレベルは、第３の誘電材料層を備える。ブロック４４０に記載されるように、少なくとも１つの電源／グランド構造体が第２のレベルに形成されてよい。ブロック４５０に記載されるように、少なくとも１つの開口が、第１の層の第１の誘電材料層を少なくとも部分的に通って、第２の層の第２の誘電材料層を通って、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在するように形成されてよい。ブロック４６０に記載されるように、連続的な導電材料が、第１の層の第１の誘電材料層を少なくとも部分的に通って、第２の層の第２の誘電材料層を通って、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在するスキップレベルビアを形成する開口内に配置されてよい。

【0057】

図１７は、本明細書の一実装例に従う電子システムまたはコンピューティングデバイス５００を例示する。コンピューティングデバイス５００は、その中に配置されるボード５０２を有するハウジング５０１を含んでもよい。コンピューティングデバイス５００は、これに限定されるものではないが、プロセッサ５０４、少なくとも１つの通信チップ５０６Ａ、５０６Ｂ、揮発性メモリ５０８（例えばＤＲＡＭ）、不揮発性メモリ５１０（例えばＲＯＭ）、フラッシュメモリ５１２、グラフィックプロセッサまたはＣＰＵ５１４、デジタル信号プロセッサ（図示しない）、暗号プロセッサ（図示しない）、チップセット５１６、アンテナ、ディスプレイ（タッチスクリーンディスプレイ）、タッチスクリーンコントローラ、バッテリ、オーディオコーデック（図示しない）、ビデオコーデック（図示しない）、電力増幅器（ＡＭＰ）、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計（図示しない）、ジャイロスコープ（図示しない）、スピーカ、カメラ、および、大容量記憶装置（図示しない）（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等）を含む、多数の集積回路コンポーネントを含んでもよい。複数の集積回路コンポーネントの何れかは、ボード５０２に物理的に且つ電気的に結合されてもよい。幾つかの実装例において、複数の集積回路コンポーネントのうち少なくとも１つは、プロセッサ５０４の一部であってもよい。

【0058】

通信チップは、コンピューティングデバイス への、およびこれからのデータ転送のための複数の無線通信を可能にする。「無線」との用語、およびその派生語は、非固体媒体を通じた変調電磁放射の使用によってデータを通信し得る、回路、デバイス、システム、方法、技術、通信チャネル、などを説明するのに使用されてもよい。当該用語は、関連するデバイスがいかなるワイヤも含まないことを暗示するものではないが、いくつかの実施形態においては含まないことがある。通信チップまたはデバイスは、３Ｇ、４Ｇ、５Ｇおよびそれを上回るものとして示される任意の他の無線プロトコルと同様に、これに限定されるものではないが、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生語、を含む、多数の無線規格またはプロトコルの何れかを実装してもよい。コンピューティングデバイスは、複数の通信チップを含んでもよい。例えば、第１の通信チップは、Ｗｉ‐ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信に専用であってもよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯおよび他のものなどの長距離無線通信に専用であってもよい。

【0059】

「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの部分を指し得る。

【0060】

集積回路コンポーネントのうち少なくとも１つは、集積回路デバイスを含み、集積回路デバイスは、電子基板と、電子基板上のメタライゼーション構造体とを備え、メタライゼーション構造体は、第１の誘電材料層を含む第１のレベルと、第１のレベル上の第２のレベルであって、第２のレベルは第２の誘電材料層を含む、第２のレベルと、第２のレベル上の第３のレベルであって、第３のレベルは第３の誘電材料層を含む、第３のレベルと、第２のレベルにおける少なくとも１つの電源／グランド構造体と、第１のレベルの第１の誘電材料層を少なくとも部分的に通り、第２のレベルの第２の誘電材料層を通り、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと、を含む。

【0061】

様々な実装例においてコンピューティングデバイスは、ラップトップ、ネットブック、ノートブック、ウルトラブック（登録商標）、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダであり得る。更なる実装例において、コンピューティングデバイスは、データを処理する任意の他の電子デバイスであってもよい。

【0062】

本明細書の主題は、図１から図１７で例示される特定の用途に必ずしも限定されないことが理解される。主題は、当業者に理解されるように、任意の適切な電子用途と同様に、他の集積回路デバイスや、アセンブリ用途に適用されてもよい。

【0063】

以下の例は更なる実施形態に関し、例における詳細は、１または複数の実施形態のいずれにも用いられてよく、例１は、集積回路構造体であり、集積回路構造体は、第１の誘電材料層を含む第１のレベルと、第１のレベル上の第２のレベルであって、第２のレベルは第２の誘電材料層を含む、第２のレベルと、第２のレベル上の第３のレベルであって、第３のレベルは第３の誘電材料層を含む、第３のレベルと、第２のレベルにおける少なくとも１つの電源／グランド構造体と、第１のレベルの第１の誘電材料層を少なくとも部分的に通り、第２のレベルの第２の誘電材料層を通り、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと、を含む。

【0064】

例２において、例１の主題は任意で、電源構造体およびグランド構造体を含む少なくとも１つの電源／グランド構造体を含み、少なくとも１つのスキップレベルビアは、電源構造体とグランド構造体との間の、第２のレベルの第２の誘電材料層を通って延在する。

【0065】

例３において、例２の主題は任意で、少なくとも１つのスキップレベルビアに隣接するノッチを有する、電源構造体およびグランド構造体のうち少なくとも一方を含む。

【0066】

例４において、例１の主題は任意で、そこを通って延在する少なくとも１つの開口を含む少なくとも１つの電源／グランド構造体を含み、第２の誘電材料層の部分は少なくとも１つの開口内に配置され、少なくとも１つのスキップレベルビアは第２の誘電材料層の部分内で少なくとも１つの開口を通って延在する。

【0067】

例５は集積回路デバイスであり、集積回路デバイスは、電子基板と、電子基板上のメタライゼーション構造体とを備え、メタライゼーション構造体は、第１の誘電材料層を含む第１のレベルと、第１のレベル上の第２のレベルであって、第２のレベルは第２の誘電材料層を含む、第２のレベルと、第２のレベル上の第３のレベルであって、第３のレベルは第３の誘電材料層を含む、第３のレベルと、第２のレベルにおける少なくとも１つの電源／グランド構造体と、第１のレベルの第１の誘電材料層を少なくとも部分的に通り、第２のレベルの第２の誘電材料層を通り、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと、を含む。

【0068】

例６において、例５の主題は任意で、電源構造体およびグランド構造体を含む少なくとも１つの電源／グランド構造体を含み、少なくとも１つのスキップレベルビアは、電源構造体とグランド構造体との間の、第２のレベルの第２の誘電材料層を通って延在する。

【0069】

例７において、例６の主題は任意で、少なくとも１つのスキップレベルビアに隣接するノッチを有する、電源構造体およびグランド構造体のうち少なくとも一方を含む。

【0070】

例８において、例５の主題は任意で、そこを通って延在する少なくとも１つの開口を含む少なくとも１つの電源／グランド構造体を含み、第２の誘電材料層の部分は少なくとも１つの開口内に配置され、少なくとも１つのスキップレベルビアは第２の誘電材料層の部分内で少なくとも１つの開口を通って延在する。

【0071】

例９は電子システムであり、電子システムは、ボードと、ボードに電気的に付着した集積回路デバイスとを含み、集積回路デバイスは、電子基板と、電子基板上のメタライゼーション構造体とを備え、メタライゼーション構造体は、第１の誘電材料層を含む第１のレベルと、第１のレベル上の第２のレベルであって、第２のレベルは第２の誘電材料層を含む、第２のレベルと、第２のレベル上の第３のレベルであって、第３のレベルは第３の誘電材料層を含む、第３のレベルと、第２のレベルにおける少なくとも１つの電源／グランド構造体と、第１のレベルの第１の誘電材料層を少なくとも部分的に通り、第２のレベルの第２の誘電材料層を通り、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと、を含む。

【0072】

例１０において、例９の主題は任意で、電源構造体およびグランド構造体を含む少なくとも１つの電源／グランド構造体を含み、少なくとも１つのスキップレベルビアは、電源構造体とグランド構造体との間の、第２のレベルの第２の誘電材料層を通って延在する。

【0073】

例１１において、例１０の主題は任意で、少なくとも１つのスキップレベルビアに隣接するノッチを有する、電源構造体およびグランド構造体のうち少なくとも一方を含む。

【0074】

例１２において、例９の主題は任意で、そこを通って延在する少なくとも１つの開口を含む少なくとも１つの電源／グランド構造体を含み、第２の誘電材料層の部分は少なくとも１つの開口内に配置され、少なくとも１つのスキップレベルビアは第２の誘電材料層の部分内で少なくとも１つの開口を通って延在する。

【0075】

例１３は集積回路構造体を製造する方法であり、方法は、第１の誘電材料層を含む第１のレベルを形成する段階と、第１のレベル上の第２のレベルであって、第２のレベルは第２の誘電材料層を含む、第２のレベルを形成する段階と、第２のレベル上の第３のレベルであって、第３のレベルは第３の誘電材料層を含む、第３のレベルを形成する段階と、第２のレベルにおける少なくとも１つの電源／グランド構造体を形成する段階と、第１のレベルの第１の誘電材料層を少なくとも部分的に通り、第２のレベルの第２の誘電材料層を通り、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つの開口を形成する段階と、第１のレベルの第１の誘電材料層を少なくとも部分的に通り、第２のレベルの第２の誘電材料層を通り、第３のレベルの第３の誘電材料層を少なくとも部分的に通って延在するスキップレベルビアを形成するように、開口内に連続的な導電材料を配置する段階と、を含む。

【0076】

例１４において、例１３の主題は任意で、電源構造体よびグランド構造体を含む少なくとも１つの電源／グランド構造体を含み、少なくとも１つのスキップレベルビアは、電源構造体とグランド構造体との間の、第２のレベルの第２の誘電材料層を通って延在する。

【0077】

例１５において、例１４の主題は任意で、少なくとも１つのスキップレベルビアに隣接するノッチを有する、電源構造体およびグランド構造体のうち少なくとも一方を含む。

【0078】

例１６において、例１３の主題は任意で、そこを通って延在する少なくとも１つの開口を含む少なくとも１つの電源／グランド構造体を含み、第２の誘電材料層の部分は少なくとも１つの開口内に配置され、少なくとも１つのスキップレベルビアは第２の誘電材料層の部分内で少なくとも１つの開口を通って延在する。

【0079】

例１７において、例１３の主題は任意で、電子基板を形成する段階および電子基板上にメタライゼーション層を形成する段階によって集積回路デバイスを形成する段階を含み得、メタライゼーション層は第１のレベル、第２のレベル、第３のレベル、第２のレベルにおける少なくとも１つの電源／グランド構造体、および少なくとも１つのスキップレベルビアを含む。

【0080】

例１８において、例１７の主題は任意で、中にトランジスタを形成する段階と、トランジスタをスキップレベルビアに電気的に接続する段階とを含む、電子基板を形成する段階を含む。

【0081】

例１９において、例１７または１８の主題は任意で、電子ボードを形成する段階と、電子基板を電子ボードに電気的に付着する段階とを含む。

【0082】

例２０において、例１７から１９の主題は任意で、第１の集積回路デバイスのメタライゼーション層に第２の集積回路デバイスを電気的に付着する段階を含む。

【0083】

このように本発明の実施形態を詳細に説明してきたが、添付の特許請求の範囲によって定義される発明は、上記説明に記載された特定の詳細によって限定されるべきではなく、その理由は、本発明の多くの明らかな変形形態が、本発明の趣旨又は範囲から逸脱することなく可能であることが理解される。
（他の可能な項目）
［項目１－１］
第１の誘電材料層を含む第１のレベルと、
前記第１のレベル上の第２のレベルであって、前記第２のレベルは第２の誘電材料層を含む、第２のレベルと、
前記第２のレベル上の第３のレベルであって、前記第３のレベルは第３の誘電材料層を含む、第３のレベルと、
前記第２のレベルにおける少なくとも１つの電源／グランド構造体と、
前記第１のレベルの前記第１の誘電材料層を少なくとも部分的に通り、前記第２のレベルの前記第２の誘電材料層を通り、前記第３のレベルの前記第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、前記少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと
を備える、集積回路構造体。
［項目１－２］
前記少なくとも１つの電源／グランド構造体は電源構造体およびグランド構造体を含み、前記少なくとも１つのスキップレベルビアは、前記電源構造体と前記グランド構造体との間の、前記第２のレベルの前記第２の誘電材料層を通って延在する、項目１－１に記載の集積回路構造体。
［項目１－３］
前記電源構造体および前記グランド構造体のうち少なくとも一方は、前記少なくとも１つのスキップレベルビアに隣接するノッチを有する、項目１－２に記載の集積回路構造体。
［項目１－４］
前記少なくとも１つの電源／グランド構造体は、そこを通って延在する少なくとも１つの開口を含み、前記第２の誘電材料層の部分は前記少なくとも１つの開口内に配置され、前記少なくとも１つのスキップレベルビアは前記第２の誘電材料層の前記部分内で前記少なくとも１つの開口を通って延在する、項目１－１に記載の集積回路構造体。
［項目１－５］
電子基板と、
前記電子基板上のメタライゼーション構造体と、を備え、前記メタライゼーション構造体は、第１の誘電材料層を含む第１のレベルと、前記第１のレベル上の第２のレベルであって、前記第２のレベルは第２の誘電材料層を含む、第２のレベルと、前記第２のレベル上の第３のレベルであって、前記第３のレベルは第３の誘電材料層を含む、第３のレベルと、前記第２のレベルにおける少なくとも１つの電源／グランド構造体と、前記第１のレベルの前記第１の誘電材料層を少なくとも部分的に通り、前記第２のレベルの前記第２の誘電材料層を通り、前記第３のレベルの前記第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、前記少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと、を含む、
集積回路デバイス。
［項目１－６］
前記少なくとも１つの電源／グランド構造体は電源構造体およびグランド構造体を含み、前記少なくとも１つのスキップレベルビアは、前記電源構造体と前記グランド構造体との間の、前記第２のレベルの前記第２の誘電材料層を通って延在する、項目１－５に記載の集積回路デバイス。
［項目１－７］
前記電源構造体および前記グランド構造体のうち少なくとも一方は、前記少なくとも１つのスキップレベルビアに隣接するノッチを有する、項目１－６に記載の集積回路デバイス。
［項目１－８］
前記少なくとも１つの電源／グランド構造体は、そこを通って延在する少なくとも１つの開口を含み、前記第２の誘電材料層の部分は前記少なくとも１つの開口内に配置され、前記少なくとも１つのスキップレベルビアは前記第２の誘電材料層の前記部分内で前記少なくとも１つの開口を通って延在する、項目１－５に記載の集積回路デバイス。
［項目１－９］
ボードと、
前記ボードに電気的に付着した集積回路デバイスと、を含み、
前記集積回路デバイスは、電子基板と、
前記電子基板上のメタライゼーション構造体と、を備え、前記メタライゼーション構造体は、第１の誘電材料層を含む第１のレベルと、前記第１のレベル上の第２のレベルであって、前記第２のレベルは第２の誘電材料層を含む、第２のレベルと、前記第２のレベル上の第３のレベルであって、前記第３のレベルは第３の誘電材料層を含む、第３のレベルと、前記第２のレベルにおける少なくとも１つの電源／グランド構造体と、前記第１のレベルの前記第１の誘電材料層を少なくとも部分的に通り、前記第２のレベルの前記第２の誘電材料層を通り、前記第３のレベルの前記第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つのスキップレベルビアであって、前記少なくとも１つのスキップレベルビアは連続的な導電材料を含む、スキップレベルビアと、を含む、
電子システム。
［項目１－１０］
少なくとも１つの電源／グランド構造体は、電源構造体およびグランド構造体を含み、前記少なくとも１つのスキップレベルビアは、前記電源構造体と前記グランド構造体との間の、前記第２のレベルの前記第２の誘電材料層を通って延在する、項目１－９に記載の電子システム。
［項目１－１１］
前記電源構造体および前記グランド構造体のうち少なくとも一方は、前記少なくとも１つのスキップレベルビアに隣接するノッチを有する、項目１－１０に記載の電子システム。
［項目１－１２］
前記少なくとも１つの電源／グランド構造体は、そこを通って延在する少なくとも１つの開口を含み、前記第２の誘電材料層の部分は前記少なくとも１つの開口内に配置され、前記少なくとも１つのスキップレベルビアは前記第２の誘電材料層の前記部分内で前記少なくとも１つの開口を通って延在する、項目１－９に記載の電子システム。
［項目１－１３］
集積回路構造体を形成する方法であって、
第１の誘電材料層を含む第１のレベルを形成する段階と、
前記第１のレベル上の第２のレベルであって、前記第２のレベルは第２の誘電材料層を含む、第２のレベルを形成する段階と、
前記第２のレベル上の第３のレベルであって、前記第３のレベルは第３の誘電材料層を含む、第３のレベルを形成する段階と、
前記第２のレベルにおける少なくとも１つの電源／グランド構造体を形成する段階と、
前記第１のレベルの前記第１の誘電材料層を少なくとも部分的に通り、前記第２のレベルの前記第２の誘電材料層を通り、前記第３のレベルの前記第３の誘電材料層を少なくとも部分的に通って延在する少なくとも１つの開口を形成する段階と、前記第１のレベルの前記第１の誘電材料層を少なくとも部分的に通り、前記第２のレベルの前記第２の誘電材料層を通り、前記第３のレベルの前記第３の誘電材料層を少なくとも部分的に通って延在するスキップレベルビアを形成するように、前記開口内に連続的な導電材料を配置する段階と、を含む、
方法。
［項目１－１４］
前記少なくとも１つの電源／グランド構造体を形成する段階は、電源構造体を形成する段階およびグランド構造体を形成する段階を含み、前記少なくとも１つのスキップレベルビアを形成する段階は、前記電源構造体と前記グランド構造体との間の、前記第２のレベルの前記第２の誘電材料層を通って延在するように、前記少なくとも１つのスキップレベルビアを形成する段階を含む、項目１－１３に記載の方法。
［項目１－１５］
前記電源構造体および前記グランド構造体のうち少なくとも一方にノッチを形成する段階を更に含み、前記ノッチは、少なくとも１つのスキップレベルビアに隣接する、項目１－１４に記載の方法。
［項目１－１６］
前記少なくとも１つの電源／グランド構造体を形成する段階は、そこを通って延在する少なくとも１つの開口を形成する段階を含み、前記第２の誘電材料層の部分は前記少なくとも１つの開口内に配置され、前記少なくとも１つのスキップレベルビアは前記第２の誘電材料層の前記部分内で前記少なくとも１つの開口を通って延在する、項目１－１３に記載の方法。
［項目１－１７］
電子基板を形成する段階および前記電子基板上にメタライゼーション層を形成する段階によって集積回路デバイスを形成する段階を更に含み、前記メタライゼーション層は前記第１のレベル、前記第２のレベル、前記第３のレベル、前記第２のレベルにおける少なくとも１つの電源／グランド構造体、および少なくとも１つのスキップレベルビアを含む、項目１－１３から１－１６のいずれか一項に記載の方法。
［項目１－１８］
前記電子基板はトランジスタを含み、前記トランジスタは前記スキップレベルビアに電気的に接続される、項目１－１７に記載の方法。
［項目１－１９］
電子ボードを形成する段階と、前記電子基板を前記電子ボードに電気的に付着する段階とを更に含む、項目１－１７に記載の方法。
［項目１－２０］
第１の集積回路デバイスの前記メタライゼーション層に第２の集積回路デバイスを電気的に付着する段階を更に含む、項目１－１７に記載の方法。
［項目２－１］
第１の導電ビアと、
前記第１の導電ビア上の第１の導電パッドまたは配線と、
前記第１の導電パッドまたは配線から延在する第２の導電ビアと、
前記第２の導電ビア上の第２の導電パッドまたは配線と、
前記第２の導電パッドまたは配線の上方の誘電材料層と、
前記誘電材料層内の第１の導電構造および第２の導電構造であって、前記第２の導電構造は前記第１の導電構造の側方に間隔を空けて配置された、前記第１の導電構造および前記第２の導電構造と、
前記誘電材料層の上方の第３の導電パッドまたは配線と、
前記第２の導電パッドまたは配線から前記第３の導電パッドまたは配線まで延在する第３の導電ビアであって、前記第３の導電ビアは、前記第１の導電構造および前記第２の導電構造の間の領域で前記誘電材料層を通って延在し、前記第３の導電ビアは、前記第２の導電パッドまたは配線から前記第３の導電パッドまたは配線まで連続する、前記第３の導電ビアと、
を備える、集積回路構造体。
［項目２－２］
前記第３の導電ビアはスキップレベルビアである、項目２－１に記載の集積回路構造体。
［項目２－３］
前記誘電材料層の下方の第２の誘電材料層をさらに備え、
前記第３の導電ビアは、前記第２の誘電材料層を通って延在する、項目２－１に記載の集積回路構造体。
［項目２－４］
前記第１の導電構造は、電源構造体Ｖｃｃである、項目２－１に記載の集積回路構造体。
［項目２－５］
前記第２の導電構造は、グランド構造体Ｖｓｓである、項目２－１に記載の集積回路構造体。
［項目２－６］
前記第２の導電ビアは、前記第１の導電ビアの縦方向の上方に配置される、項目２－１に記載の集積回路構造体。
［項目２－７］
前記第３の導電ビアは、前記第２の導電ビアの縦方向の上方に配置される、項目２－１に記載の集積回路構造体。
［項目２－８］
前記第２の導電ビアは、前記第１の導電ビアの縦方向の上方に配置され、前記第３の導電ビアは、前記第２の導電ビアの縦方向の上方に配置される、項目２－１に記載の集積回路構造体。
［項目２－９］
第１の導電ビアと、
前記第１の導電ビア上の第１の導電パッドと、
前記第１の導電パッドから延在する第２の導電ビアと、
前記第２の導電ビア上の第２の導電パッドと、
前記第２の導電パッドの上方の複数の誘電材料層と、
前記複数の誘電材料層のうちの１つの内部における第１の導電構造および第２の導電構造であって、前記第２の導電構造は前記第１の導電構造の側方に間隔を空けて配置された、前記第１の導電構造および前記第２の導電構造と、
前記複数の誘電材料層の上方の第３の導電パッドであって、前記第１の導電構造および前記第２の導電構造の上方に配置された前記第３の導電パッドと、
前記第２の導電パッドから前記第３の導電パッドまで延在するスキップレベルビアであって、前記第１の導電構造および前記第２の導電構造の間で、前記複数の誘電材料層を通って延在する前記スキップレベルビアと、
を備える、集積回路構造体。
［項目２－１０］
前記スキップレベルビアは、前記スキップレベルビアの導電材料に層および導通の破断がない、項目２－９に記載の集積回路構造体。
［項目２－１１］
前記第１の導電構造は、電源構造体Ｖｃｃであり、前記第２の導電構造は、グランド構造体Ｖｓｓである、項目２－９に記載の集積回路構造体。
［項目２－１２］
前記スキップレベルビアは、前記第２の導電ビアの縦方向の上方に配置される、項目２－９に記載の集積回路構造体。
［項目２－１３］
集積回路構造体を形成する方法であって、
第１の導電ビアを形成する段階と、
前記第１の導電ビア上に第１の導電パッドまたは配線を形成する段階と、
前記第１の導電パッドまたは配線から延在する第２の導電ビアを形成する段階と、
前記第２の導電ビア上に第２の導電パッドまたは配線を形成する段階と、
前記第２の導電パッドまたは配線の上方に誘電材料層を形成する段階と、
前記誘電材料層に第１の導電構造および第２の導電構造を形成する段階であって、前記第２の導電構造は、前記第１の導電構造の側方に間隔を空けて配置される、段階と、
前記誘電材料層の上方に第３の導電パッドまたは配線を形成する段階と、
前記第２の導電パッドまたは配線から前記第３の導電パッドまたは配線まで延在する第３の導電ビアを形成する段階であって、前記第３の導電ビアは、前記第１の導電構造および前記第２の導電構造の間の領域で前記誘電材料層を通って延在し、前記第３の導電ビアは、前記第２の導電パッドまたは配線から前記第３の導電パッドまたは配線まで連続する、段階と、
を備える、方法。
［項目２－１４］
前記第３の導電ビアは、スキップレベルビアである、項目２－１３に記載の方法。
［項目２－１５］
前記誘電材料層の下方に第２の誘電材料層を形成する段階をさらに備え、前記第３の導電ビアは、前記第２の誘電材料層を通って延在する、項目２－１３に記載の方法。
［項目２－１６］
前記第１の導電構造は、電源構造体Ｖｃｃである、項目２－１３に記載の方法。
［項目２－１７］
前記第２の導電構造は、グランド構造体Ｖｓｓである、項目２－１３に記載の方法。
［項目２－１８］
前記第２の導電ビアは、前記第１の導電ビアの縦方向の上方に配置される、項目２－１３に記載の方法。
［項目２－１９］
前記第３の導電ビアは、前記第２の導電ビアの縦方向の上方に配置される、項目２－１３に記載の方法。
［項目２－２０］
前記第２の導電ビアは、前記第１の導電ビアの縦方向の上方に配置され、前記第３の導電ビアは、前記第２の導電ビアの縦方向の上方に配置される、項目２－１３に記載の方法。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】