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特許7559202ゲートオールアラウンドトランジスタのための選択的シリコンエッチング
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-20
(45)【発行日】2024-10-01
(54)【発明の名称】ゲートオールアラウンドトランジスタのための選択的シリコンエッチング
(51)【国際特許分類】
   H01L 21/336 20060101AFI20240924BHJP
   H01L 29/78 20060101ALI20240924BHJP
   H01L 21/3065 20060101ALI20240924BHJP
   H01L 21/306 20060101ALI20240924BHJP
【FI】
H01L29/78 301Z
H01L29/78 301H
H01L29/78 301Y
H01L21/302 105
H01L21/306 Z
【請求項の数】 14
(21)【出願番号】P 2023500077
(86)(22)【出願日】2021-06-25
(65)【公表番号】
(43)【公表日】2023-08-04
(86)【国際出願番号】 US2021039052
(87)【国際公開番号】W WO2022010664
(87)【国際公開日】2022-01-13
【審査請求日】2023-03-01
(31)【優先権主張番号】63/048,404
(32)【優先日】2020-07-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/354,251
(32)【優先日】2021-06-22
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】APPLIED MATERIALS,INCORPORATED
【住所又は居所原語表記】3050 Bowers Avenue Santa Clara CA 95054 U.S.A.
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ストルフィ, マイケル
(72)【発明者】
【氏名】キム, ミョンソン
(72)【発明者】
【氏名】コロンボー, ベンジャミン
(72)【発明者】
【氏名】ナタラジャン, サンジェイ
【審査官】岩本 勉
(56)【参考文献】
【文献】米国特許出願公開第2020/0152493(US,A1)
【文献】特開2006-270107(JP,A)
【文献】米国特許出願公開第2006/0216897(US,A1)
【文献】特開2016-213229(JP,A)
【文献】米国特許出願公開第2017/0140933(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 21/336
H01L 21/3065
H01L 21/306
(57)【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、
基板上の超格子構造を選択的にエッチングすることであって、前記超格子構造は、複数の積み重ねられた対に交互に配置された、複数の半導体材料層および対応する複数のリリース層を含み、前記複数のリリース層の各々を除去して前記超格子構造中に複数のボイドを形成し、前記複数の半導体材料層は、ソース領域とドレイン領域との間に延在する、超格子構造を選択的にエッチングすることと、
自然酸化物および/または残留物を除去するために前記複数の半導体材料層を前洗浄することと、
前記基板の一部の前記複数の半導体材料層を露出させるために、前記基板の上にマスクを形成することと、
トリムされた半導体材料層を形成するために、露出させた前記複数の半導体材料層を選択的にトリムすることと
前記マスクを除去することと、
を含む方法。
【請求項2】
前記複数の半導体材料層を選択的にトリムすることが前記半導体材料層を等方性エッチングすることを含む、請求項1に記載の方法。
【請求項3】
前記トリムされた半導体材料層が約3nmから約10nmまでの範囲の幅を有する、請求項2に記載の方法。
【請求項4】
前記超格子構造の第1の端部に隣接する前記ソース領域、および前記超格子構造の第2の反対側の端部に隣接する前記ドレイン領域を形成することをさらに含む、請求項に記載の方法。
【請求項5】
基板の頂面に前記超格子構造を形成することをさらに含む、請求項に記載の方法。
【請求項6】
前記複数の半導体材料層を選択的にトリムすることにより、前記複数のボイドの幅が第1のボイド幅から第2のボイド幅まで広くなる、請求項に記載の方法。
【請求項7】
前記第1のボイド幅が約5nmから約15nmまでの範囲である、請求項に記載の方法。
【請求項8】
前記第2のボイド幅が約6nmから約20nmまでの範囲である、請求項に記載の方法。
【請求項9】
前記半導体材料層がシリコン(i)を含み、前記リリース層がシリコンゲルマニウム(SiGe)を含む、請求項1に記載の方法。
【請求項10】
前記方法が、真空を破壊することなく処理チャンバの中で実施される、請求項1に記載の方法。
【請求項11】
請求項1から10のいずれか一項に記載の方法により形成された半導体デバイスである水平ゲートオールアラウンドデバイスであって、
前記ソース領域と前記ドレイン領域の間に複数の水平トリム半導体材料層を備える水平ゲートオールアラウンドデバイス。
【請求項12】
前記トリムされた半導体材料層が約3nmから約10nmまでの範囲の幅を有する、請求項11に記載のデバイス。
【請求項13】
前記水平トリム半導体材料層がシリコン(Si)を含む、請求項11に記載のデバイス。
【請求項14】
命令を含む非一時的コンピュータ可読媒体であって、前記命令は、処理チャンバのコントローラによって実行されると、前記処理チャンバに、
基板上の超格子構造を選択的にエッチングする動作であって、前記超格子構造は、複数の積み重ねられた対に交互に配置された、複数の半導体材料層および対応する複数のリリース層を含み、前記複数のリリース層の各々を除去して前記超格子構造中に複数のボイドを形成し、前記複数の半導体材料層は、ソース領域とドレイン領域との間に延在する、超格子構造を選択的にエッチングする動作と、
自然酸化物および/または残留物を除去するために前記複数の半導体材料層を前洗浄する動作と、
前記基板の一部の前記複数の半導体材料層を露出させるために、前記基板の上にマスクを形成する動作と、
トリムされた半導体材料層を形成するために、露出させた前記複数の半導体材料層を選択的にトリムする動作と
前記マスクを除去する動作と、
を実施させる、非一時的コンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は一般に半導体デバイスに関し、より詳細には水平ゲートオールアラウンドデバイス構造および水平ゲートオールアラウンドデバイス構造を形成するための方法ならびに装置に関する。
【背景技術】
【0002】
トランジスタは、ほとんどの集積回路の基本構成要素である。トランジスタのドライバ電流、したがってトランジスタの速度はトランジスタのゲート幅に比例するため、より速いトランジスタには、通常、より広いゲート幅が必要である。したがってトランジスタサイズと速度の間にはトレードオフが存在しており、また、最大ドライバ電流および最小サイズを有するトランジスタの対立する目標に対処するために「フィン」電界効果トランジスタ(finFET)が開発されている。FinFETは、トランジスタの設置面積を有意に大きくすることなく、トランジスタのサイズを著しく大きくするフィン形チャネル領域を特徴とし、現在、多くの集積回路に適用されている。しかしながらfinFETには独自の欠点がある。
【0003】
より大きい回路密度およびより高い性能を達成するためにトランジスタデバイスの特徴サイズは縮小し続けているため、トランジスタデバイス構造を改善して静電結合を改善し、かつ、パラメータキャパシタンスおよびオフ状態リークなどの負の効果を小さくする必要が存在している。トランジスタデバイス構造の例には、平面構造、フィン電界効果トランジスタ(FinFET)構造および水平ゲートオールアラウンド(hGAA)構造がある。hGAAデバイス構造は、スタック構成中に懸垂され、また、ソース/ドレイン領域によって接続されたいくつかの格子整合チャネルを含む。hGAA構造は良好な静電制御を提供し、また、相補型金属酸化物半導体(CMOS)ウエハ製造における広範囲の採用を見出すことができる。
【0004】
論理ゲート性能は、使用される材料の特性ならびに構造層の厚さおよび面積に関連付けられる。しかしながらデバイススケーリングに適応するためにいくつかのゲート特性が調整されるため、課題をもたらしている。さらに、水平ゲートオールアラウンド(hGAA)デバイス上のワイヤ同士の間の空間拘束が、I/Oトランジスタのためのゲート誘電体材料の厚さを制限している。
【0005】
相補型金属酸化物半導体(CMOS)デバイスは、論理アプリケーションのために複数の閾値電圧で製造する必要がある。閾値電圧調整は、典型的には、異なる金属膜をゲート誘電体の上に堆積させ、かつ、エッチングすることによって実施される。さらに、デバイス寸法が縮小し、また、デバイスアーキテクチャがゲートオールアラウンド設計に変化しているため、膜堆積およびエッチングのための物理的空間が少なくなっている。
【0006】
したがって水平ゲートオールアラウンドデバイスを形成するための改善された方法が必要である。
【発明の概要】
【0007】
本開示の1つまたは複数の実施形態は、半導体デバイスを形成する方法を対象としている。1つまたは複数の実施形態では、半導体デバイスを形成する方法は、自然酸化物および/または残留物を除去するために複数の半導体材料層を前洗浄することと、トリムされた半導体材料層を形成するためにそれらの複数の半導体材料層をトリムすることとを含む。
【0008】
本開示の追加実施形態は水平ゲートオールアラウンドデバイスを対象としている。1つまたは複数の実施形態では、水平ゲートオールアラウンドデバイスは、ソース領域とドレイン領域の間に複数の水平トリム半導体材料層を備えている。
【0009】
本開示のさらなる実施形態はコンピュータ可読媒体を対象としている。1つまたは複数の実施形態では、非一時的コンピュータ可読媒体は、処理チャンバのコントローラによって実行されると、その処理チャンバに、自然酸化物および/または残留物を除去するために複数の半導体材料層を前洗浄する動作と、トリムされた半導体材料層を形成するためにそれらの複数の半導体材料層をトリムする動作とを実施させる命令を含む。
【0010】
したがって上で示した本開示の特徴を詳細に理解することができる方法においては、上で簡単に要約した本開示のより特定の説明には実施形態が参照されてよく、それらの実施形態のうちのいくつかは添付の図面に示されている。しかしながら添付の図面は本開示の典型的な実施形態を示したものにすぎず、したがって本開示の範囲を制限するものと見なしてはならず、本開示のために他の同様に有効な実施形態を許容し得ることに留意されたい。
【図面の簡単な説明】
【0011】
図1】本開示のいくつかの実施形態による半導体デバイスを形成するための方法のプロセス流れ図を示す図である。
図2A】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2B】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2C】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2D】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2E】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2F】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2G】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2H】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図2I】本開示のいくつかの実施形態による半導体デバイスを形成する方法の間に基板を製造するステージを示す図である。
図3】1つまたは複数の実施形態によるクラスタツールを示す図である。
【発明を実施するための形態】
【0012】
理解を容易にするために、可能である場合、図に共通の全く同じ要素を示すために全く同じ参照番号が使用されている。図はスケール通りには描かれておらず、分かりやすくするために単純化することができる。1つの実施形態の要素および特徴は、さらに詳述することなく他の実施形態に有利に組み込むことができる。
【0013】
本開示のいくつかの例示的実施形態についての説明に先立って、本開示は、以下の説明の中で示される構造またはプロセスステップの詳細に限定されないことを理解されたい。本開示には他の実施形態が可能であり、また、本開示は様々な方法で実践または実施することができる。
【0014】
本明細書および添付の特許請求の範囲で使用されているように、「基板」という用語は、プロセスが作用する表面または表面の一部を意味している。基板に対する参照はまた、文脈が他に明確に示していない限り、基板の一部のみを意味することができることはまた当業者には理解されよう。さらに、基板の上に堆積させる、に対する参照は、裸の基板および1つまたは複数の膜または特徴がその上に堆積され、または形成された基板の両方を意味し得る。
【0015】
本明細書において使用されている「基板」は、任意の基板、または製造プロセスの間に膜処理が実施される基板の上に形成された材料表面を意味している。例えば処理を実施することができる基板表面は、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、絶縁体上シリコン(SOI)、炭素ドープド酸化ケイ素、アモルファスシリコン、ドープドシリコン、ゲルマニウム、砒化ガリウム、ガラス、サファイアなどの材料、および金属、金属窒化物、金属合金などの任意の他の材料、ならびに他の導電性材料を含む。基板は、それには限定されないが半導体ウエハを含む。基板は、基板表面を研磨し、エッチングし、還元し、酸化し、ヒドロキシル化し、アニールし、および/またはベークするために前処理プロセスを施すことができる。基板自体の表面に直接膜処理を施すことに加えて、本開示では、以下でより詳細に開示されるように、開示される膜処理ステップのうちの任意のステップを基板の上に形成された下側の層の上に実施することもでき、「基板表面」という用語には、文脈が示しているようにこのような下側の層を含むことが意図されている。したがって例えば膜/層または部分膜/層が基板表面に堆積された場合、新たに堆積された膜/層の露出した表面は基板表面になる。
【0016】
本明細書および添付の特許請求の範囲で使用されているように、「前駆体」、「反応物」、「反応性ガス」、等々という用語は、基板表面と反応することができる任意のガス種を意味するべく交換可能に使用されている。
【0017】
トランジスタは、半導体デバイスの上にしばしば形成される回路構成要素または要素である。回路設計に応じて、コンデンサ、インダクタ、抵抗、ダイオード、導電性ラインまたは他の要素に加えて、トランジスタは半導体デバイスの上に形成される。通常、トランジスタは、ソース領域とドレイン領域の間に形成されたゲートを含む。1つまたは複数の実施形態では、ソース領域およびドレイン領域は基板のドープされた領域を含み、特定の用途に適したドーピングプロファイルを示す。ゲートはチャネル領域の上方に配置され、また、基板中のゲート電極とチャネル領域の間にはさまれたゲート誘電体を含む。
【0018】
本明細書において使用されているように、「電界効果トランジスタ」すなわち「FET」という用語は、電界を使用してデバイスの電気的挙動を制御するトランジスタを意味している。エンハンスメントモード電界効果トランジスタは、通常、低い温度で極めて大きい入力インピーダンスを示す。ドレイン端子とソース端子の間の導電率は、デバイスの本体とゲートの間の電圧差によって生成されるデバイス中の電界によって制御される。FETの3つの端子は、キャリアが通ってチャネルに入るソース(S)、キャリアが通ってチャネルから出ていくドレイン(D)、およびチャネル導電率を変調するゲート(G)端子である。従来、ソース(S)でチャネルに流入する電流はIで示され、ドレイン(D)でチャネルに流入する電流はIで示される。ドレイン-ソース電圧はVDSで示される。ゲート(G)に電圧を印加することにより、ドレインでチャネルに流入する電流(すなわちI)を制御することができる。
【0019】
金属酸化物半導体電界効果トランジスタ(MOSFET)は、あるタイプの電界効果トランジスタ(FET)である。金属酸化物半導体電界効果トランジスタ(MOSFET)は、絶縁されたゲートを有しており、その電圧がデバイスの導電率を決定する。印加される電圧の量で導電率が変化するこの能力を使用して電子信号が増幅され、あるいはスイッチングされる。MOSFETは、本体電極と、本体の真上に配置され、かつ、ゲート誘電体層によってすべての他のデバイス領域から絶縁されたゲート電極との間の金属酸化物半導体(MOS)キャパシタンスによる電荷濃度の変調に基づいている。MOSコンデンサと比較すると、MOSFETは2つの追加端子(ソースおよびドレイン)を含んでおり、本体領域によって分離されている個々の高度にドープされた領域にそれぞれ接続されている。これらの領域はp型またはn型のいずれであってもよいが、それらはいずれも同じ型であり、かつ、本体領域の型とは反対の型である。ソースおよびドレイン(本体とは異なり)は、ドーピングの型の後の「+」符号によって示されるように高度にドープされる。
【0020】
MOSFETがn-チャネルすなわちnMOS FETである場合、ソースおよびドレインはn+領域であり、本体はp領域である。MOSFETがp-チャネルすなわちpMOS FETである場合、ソースおよびドレインはp+領域であり、また、本体はn領域である。ソースは、それが、チャネルを通って流れる電荷キャリア(n-チャネルの場合は電子、p-チャネルの場合は孔)のソースであるためにそのように名前が付けられ、同様にドレインは、チャネルから電荷キャリアが出ていく。
【0021】
本明細書において使用されているように、「フィン電界効果トランジスタ(FinFET)」という用語は、基板の上に構築されたMOSFETトランジスタであって、ゲートがチャネルの2つまたは3つの面に置かれ、二重ゲート構造または三重ゲート構造を形成しているMOSFETトランジスタを意味している。FinFETデバイスは、チャネル領域が基板の上に「フィン」を形成しているためにFinFETという一般名が与えられている。FinFETデバイスは、速いスイッチング時間および高い電流密度を有している。
【0022】
本明細書において使用されているように、「ゲートオールアラウンド(GAA)」という用語は、ゲート材料がチャネル領域のすべての面を取り囲んでいる電子デバイス、例えばトランジスタを意味するべく使用されている。GAAトランジスタのチャネル領域は、ナノワイヤまたはナノスラブ、バー形チャネル、または当業者に知られている他の適切なチャネル構成を含むことができる。1つまたは複数の実施形態では、GAAデバイスのチャネル領域は、垂直方向に間隔を隔てた複数の水平ナノワイヤまたは水平バーを有しており、GAAトランジスタを積み重ねられた水平ゲートオールアラウンド(hGAA)トランジスタにしている。
【0023】
本明細書において使用されているように、「ナノワイヤ」という用語は、ナノメートル(10-9メートル)程度の直径を有するナノ構造を意味している。ナノワイヤはまた、幅に対する長さの1000より大きい比率として定義することができる。別法としては、ナノワイヤは、数十ナノメートル以下に拘束された厚さまたは直径を有し、長さは拘束されない構造として定義することができる。ナノワイヤはトランジスタおよびいくつかのレーザアプリケーションに使用されており、1つまたは複数の実施形態では、ナノワイヤは、半導電材料、金属材料、絶縁材料、超伝導材料または分子材料でできている。1つまたは複数の実施形態では、ナノワイヤは、論理CPU、GPU、MPUならびに揮発性(例えばDRAM)および不揮発性(例えばNAND)デバイスのためのトランジスタに使用されている。
【0024】
1つまたは複数の実施形態では、水平ゲートオールアラウンド(hGAA)トランジスタは、頂面を有する基板と、ソースおよびソースコンタクトを有するソース領域であって、基板の頂面のソース領域と、ドレインおよびドレインコンタクトを有するドレイン領域であって、基板の頂面のドレイン領域と、ソースとドレインの間に配置され、基板の頂面に対して実質的に平行である軸を有するチャネルと、ソース領域とドレイン領域の間にチャネルを取り囲むゲートと、ゲート、ソースコンタクトまたはドレインコンタクトのうちの1つまたは複数を覆い、かつ、接触する誘電体層と、誘電体層を覆うゲートスペーサとを備えている。1つまたは複数の実施形態では、スペーサ層は約8nm未満の厚さを有している。
【0025】
本開示の1つまたは複数の実施形態は、水平ゲートオールアラウンドデバイスを形成する方法を対象としている。いくつかの実施形態は、有利には、金属膜の堆積およびエッチングを必要とすることなくデバイスの閾値電圧を調整する方法を提供する。いくつかの実施形態では、有利には、GAAトランジスタのためのチャネルとして使用されるシリコンナノスラブの厚さおよび幅が減少している。1つまたは複数の実施形態の方法は、シリコン表面を前洗浄すること、ならびに真空を破壊することなくシリコンエッチングすることを含む。
【0026】
1つまたは複数の実施形態の方法は、有利には、閾値電圧を調整するための堆積およびエッチングが不要である。さらに、1つまたは複数の実施形態の方法には、周囲のスペーサ材料の誘電率(k値)を大きくすることがあり、デバイス性能を低下させることがある、シリコンの酸化および酸化したシリコンの除去が不要である。いくつかの実施形態では、ゲートオールアラウンドトランジスタがSi/SiGe超格子を使用して形成される場合、開始シリコン層の厚さの減少によって後続する処理中にGeがシリコン中に拡散し、そのためにプロセス制御が失われることがある。したがって1つまたは複数の実施形態の方法では、GAAトランジスタを製造するために必要な、Si/SiGe超格子中の堆積したシリコン層の厚さを変える必要はない。
【0027】
1つまたは複数の実施形態の方法では、ゲートオールアラウンドトランジスタは標準のプロセスフローを使用して製造される。チャネルをリリースした後、犠牲シリコンゲルマニウム(SiGe)エピタキシャル層を除去してシリコンナノスラブのすべての面を露出させる場合、基板の特定の部分のみを露出させてナノスラブのトリミングを選択的に実施するために基板がマスクされる。1つまたは複数の実施形態では、有機残留物を除去するために任意選択の第1の前洗浄が基板に施される。引き続いて、シリコンナノスラブの界面における自然酸化物、例えば酸化ケイ素(SiOx)を除去するために第2の前洗浄が基板に施される。次に、ナノスラブの厚さを薄くして、幅を細くするために、基板にシリコンエッチングが施される。
【0028】
本開示の実施形態は、本開示の1つまたは複数の実施形態によるデバイス(例えばトランジスタ)およびトランジスタを形成するためのプロセスを示す図によって説明される。示されているプロセスは、開示されるプロセスのために使用することができる単なる例証にすぎず、開示されるプロセスは示されているアプリケーションに限定されないことを当業者は認識することになる。
【0029】
図1は、本開示のいくつかの実施形態による半導体デバイスを形成するための方法100のプロセス流れ図を示したものである。以下、方法100について、本開示のいくつかの実施形態による半導体構造の製造ステージを描写している図2A図2Iに関連して説明する。図2A図2Iは、1つまたは複数の実施形態による電子デバイス(例えばhGAA)の横断面図である。方法100は、半導体デバイスの多重ステップ製造プロセスの一部であってもよい。したがって方法100は、クラスタツールに結合された任意の適切な処理チャンバの中で実施することができる。クラスタツールは、エッチング、堆積、物理的気相堆積(PVD)、化学気相堆積(CVD)、酸化のために構成されたチャンバ、または半導体デバイスを製造するために使用される他の任意の適切なチャンバなどの、半導体デバイスを製造するための処理チャンバを含むことができる。
【0030】
方法100は、動作102で、頂面202を有する基板200(図2Aに示されている)を提供することによって開始する。いくつかの実施形態では、基板200はバルク半導体基板であってもよい。本明細書において使用されているように、「バルク半導体基板」という用語は、基板全体が半導体材料からなる基板を意味している。バルク半導体基板は、任意の適切な半導電材料および/または半導体構造を形成するための半導電材料の組合せを含むことができる。例えば半導電層は、結晶シリコン(例えばSi<100>またはSi<111>)、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープドまたはアンドープド多結晶シリコン、ドープドまたはアンドープドシリコンウエハ、パターン化または非パターン化ウエハ、ドープドシリコン、ゲルマニウム、砒化ガリウムまたは他の適切な半導電材料などの1つまたは複数の材料を含むことができる。いくつかの実施形態では、半導体材料はシリコン(Si)である。1つまたは複数の実施形態では、半導体基板200は、半導体材料、例えばシリコン(Si)、炭素(C)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)、ゲルマニウムスズ(GeSn)、他の半導体材料またはそれらの任意の組合せを含む。1つまたは複数の実施形態では、基板200は、シリコン(Si)、ゲルマニウム(Ge)、ガリウム(Ga)、砒素(As)または燐(P)のうちの1つまたは複数を含む。本明細書においては、基板を形成することができる材料のうちのいくつかしか説明されていないが、受動および能動電子デバイス(例えばトランジスタ、メモリ、コンデンサ、インダクタ、抵抗、スイッチ、集積回路、増幅器、光電子デバイスまたは任意の他の電子デバイス)を構築することができる基礎として働き得る任意の材料が本開示の精神および範囲の範疇である。
【0031】
いくつかの実施形態では、半導体材料は、n型ドープされたシリコン(n-Si)、またはp型ドープされたシリコン(p-Si)などのドープされた材料であってもよい。いくつかの実施形態では、基板は、イオン注入プロセスなどの任意の適切なプロセスを使用してドープすることができる。本明細書において使用されているように、「n型」という用語は、製造中に真性半導体に電子ドナー要素をドープすることによって作り出される半導体を意味している。n型という用語は電子の負の電荷からきている。n型半導体では、電子が多数キャリアであり、孔が少数キャリアである。本明細書において使用されているように、「p型」という用語は、井戸(または孔)の正の電荷を意味している。n型半導体の場合とは反対に、p型半導体は電子濃度より大きい孔濃度を有している。p型半導体では、孔が多数キャリアであり、電子が少数キャリアである。1つまたは複数の実施形態では、ドーパントは、ホウ素(B)、ガリウム(Ga)、燐(P)、砒素(As)、他の半導体ドーパントまたはそれらの組合せのうちの1つまたは複数から選択される。いくつかの実施形態では、寄生底部デバイスターンオンを防止するために、基板をドープして基板200の表面の第1の場所に高ドーズのドーパントを提供することができる。1つまたは複数の実施形態では、超格子構造204が第1の場所の頂部に形成される。例えばいくつかの実施形態では、基板の表面は、約1018原子/cmから約1019原子/cmのドーパント密度を有することができる。
【0032】
少なくとも1つの超格子構造204が基板200の頂面202の頂部に形成される(図2Aに描写されているように)。超格子構造204は複数の半導体材料層224および対応する複数のリリース層226を備えており、これらは複数の積み重ねられた対で交互に配置されている。いくつかの実施形態では、層の複数の積み重ねられたグループは、シリコン(Si)とシリコンゲルマニウム(SiGe)のグループを含む。いくつかの実施形態では、複数の半導体材料層224および対応する複数のリリース層226は、超格子構造204を形成するのに適した任意の数の格子整合材料対を備えることができる。いくつかの実施形態では、複数の半導体材料層224および対応する複数のリリース層226は、約2対から約50対の格子整合材料を含む。
【0033】
典型的には、寄生デバイスは超格子構造204の底部に存在することになる。いくつかの実施形態では、上で考察した、基板中のドーパントの注入を使用して寄生デバイスのターンオンが抑制される。いくつかの実施形態では、基板200は、除去されない基板部分を超格子構造204の底部部分が含み、その基板部分が超格子構造204の底部リリース層として作用することができるようにエッチングされる。
【0034】
1つまたは複数の実施形態では、いくつかの実施形態における半導体材料層224およびリリース層226の厚さは、約2nmから約50nmまでの範囲、約3nmから約20nmまでの範囲、または約2nmから約15nmまでの範囲である。いくつかの実施形態では、半導体材料層224の平均厚さは、リリース層226の平均厚さの0.5ないし2倍の範囲内である。
【0035】
いくつかの実施形態では、誘電体材料246は、従来の化学気相堆積法を使用して基板200の上に堆積される。いくつかの実施形態では、誘電体材料246は、超格子構造204の底部部分が基板200から形成されるよう、基板200の頂面202の下方に凹まされる。
【0036】
いくつかの実施形態では、置換ゲート構造(例えばダミーゲート構造208)が超格子構造204の上方に、超格子構造204に隣接して形成される。ダミーゲート構造208はトランジスタデバイスのチャネル領域を画定する。ダミーゲート構造208は、当技術分野で知られている任意の適切な従来の堆積およびパターン化プロセスを使用して形成することができる。
【0037】
いくつかの実施形態では、側壁スペーサ210がダミーゲート構造208の外部側壁に沿って形成される。いくつかの実施形態の側壁スペーサ210は、当技術分野で知られている適切な絶縁材料、例えば窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素、等々を含む。いくつかの実施形態では、側壁スペーサ210は、原子層堆積、プラズマ原子層堆積、プラズマ化学気相堆積または低圧化学気相堆積などの当技術分野で知られている任意の適切な従来の堆積およびパターン化プロセスを使用して形成される。
【0038】
いくつかの実施形態では、埋設ソース領域232およびドレイン領域234は、それぞれソーストレンチおよびドレイントレンチの中に形成される。いくつかの実施形態では、ソース領域232は超格子構造204の第1の端部に隣接して形成され、ドレイン領域234は、超格子構造の反対側の第2の端部に隣接して形成される。図2Aに示されている実施形態では、ソース領域232またはドレイン領域234のうちの一方は、超格子構造204の前面には示されていない。超格子構造204の他の端部は、ソース領域232またはドレイン領域234のうちのもう一方を有している。いくつかの実施形態では、ソース領域232および/またはドレイン領域234は、それらに限定されないが、シリコン、ゲルマニウム、シリコンゲルマニウム、等々などの任意の適切な半導体材料から形成される。いくつかの実施形態では、ソース領域232およびドレイン領域234は、エピタキシャル堆積プロセスなどの任意の適切な堆積プロセスを使用して形成することができる。
【0039】
いくつかの実施形態では、層間誘電体(ILD)層220は基板200の上方に堆積したブランケットであり、ソース/ドレイン領域232、234、ダミーゲート構造208および側壁スペーサ210を含む。ILD層220は、従来の化学気相堆積法(例えばプラズマ化学気相堆積および低圧化学気相堆積)を使用して堆積させることができる。1つまたは複数の実施形態では、ILD層220は、それらに限定されないが、アンドープド酸化ケイ素、ドープド酸化ケイ素(例えばBPSG、PSG)、窒化ケイ素および酸窒化ケイ素などの任意の適切な誘電体材料から形成される。1つまたは複数の実施形態では、ILD層220は、次に、ダミーゲート構造208の頂部を露出させるために、従来の化学機械平坦化法を使用して磨き戻される。いくつかの実施形態では、ILD層220は、ダミーゲート構造208の頂部および側壁スペーサ210の頂部を露出させるために研磨される。
【0040】
動作104で、図2Bに示されているように、超格子構造204のチャネル領域214を露出させるためにダミーゲート構造208が除去される。ILD層220は、ダミーゲート構造208を除去している間、ソース/ドレイン領域232、234を保護する。ダミーゲート構造208は、プラズマドライエッチングまたは湿式エッチングなどの任意の従来のエッチング法を使用して除去することができる。いくつかの実施形態では、ダミーゲート構造208は多結晶シリコンを含み、ダミーゲート構造208は選択的エッチングプロセスによって除去される。いくつかの実施形態では、ダミーゲート構造208は多結晶シリコンを含み、超格子構造204は、シリコン(Si)とシリコンゲルマニウム(SiGe)の交互層を備えている。
【0041】
動作106で、図2Cに示されているように、リリース層226が超格子構造204中の半導体材料層224同士の間で選択的にエッチングされる。1つまたは複数の実施形態では、半導体材料層224同士の間に1つまたは複数の空洞228を形成するために、等方性エッチングがリリース層226に対して実施される。図2Cに示されているように、個々の空洞228は表面229を有している。さらに、個々の空洞228は、デバイスの既存の構造(すなわち複数の側壁スペーサ210のうちの1つ)と半導体基板200のバルク半導体部分の間に配置されている。したがって空洞228の部分は、ライン-オブ-サインイオン注入技法にアクセスすることができない領域にそれぞれ存在している。
【0042】
動作106の等方性エッチングプロセスは、空洞228が任意の適切なターゲット幅228aを有するよう、十分な材料を超格子構造204から除去するべく選択することができる。例えばいくつかの実施形態では、動作106の等方性エッチングプロセスは、空洞228が約2nmないし約10nmのターゲット幅228aを有するように実施される。他の実施形態では、表面229によって境界をなしている空洞228は、側壁スペーサ210の幾何構造、重くドープされた領域のn型ドーパントまたはp型ドーパントの濃度、および他の要因に応じて、10nmより広い、または2nmより細いターゲット幅228aを有することができる。例えばいくつかの実施形態では、ターゲット幅228aは、空洞228が側壁スペーサ210の幅よりもわずか約1nmだけ細いターゲット幅228aを有するように選択することができる。
【0043】
動作106の等方性エッチングプロセスは、リリース層226の半導体材料に対して選択的である任意の適切なエッチングプロセスを含むことができる。いくつかの実施形態では、動作106の等方性エッチングプロセスは、湿式エッチングプロセスまたはドライエッチングプロセスのうちの1つまたは複数を含む。いくつかの実施形態では、動作106の等方性エッチングプロセスはドライエッチングプロセスを含む。
【0044】
1つまたは複数の実施形態では、超格子構造204がシリコン層およびシリコンゲルマニウム層から構成される場合、シリコンゲルマニウムは、チャネルナノワイヤ240を形成するために選択的にエッチングされる。リリース層226、例えばシリコンゲルマニウムは、半導体材料層224の層に対して選択的である任意のよく知られているエッチング液を使用して除去することができ、エッチング液は、半導体材料層224の層よりも著しく速い速度でリリース層226の層をエッチングする。いくつかの実施形態では、選択的ドライエッチングプロセスまたは湿式エッチングプロセスを使用することができる。リリース層226を除去することにより、半導体材料層224同士の間にボイド228が残される。半導体材料層224同士の間のボイド228は、約3nmないし約20nmの厚さを有している。残りの半導体材料層224は、ソース/ドレイン領域232、234に結合されるチャネルナノワイヤ240の垂直アレイを形成する。チャネルナノワイヤ240は、基板200の頂面202に対して平行に走り、互いに整列してチャネルナノワイヤ240の単一の列を形成する。ソース領域232およびドレイン領域234の形成、および任意選択の横方向のエッチング停止層(図示せず)の形成は、有利には、チャネル構造の形成における自己整列および構造的完全性を提供する。
【0045】
動作108で、図2Dに示されているように、シリコンチャネルを選択的にトリムするために、露出した半導体材料層224を基板の特定の部分すなわち領域にのみ残すべく、基板200の領域がマスクされる245。基板は、当業者に知られている任意の適切な技法を使用してマスクすることができる。基板は、当業者に知られている任意の適切なマスク材料を使用してマスクすることができる。
【0046】
いくつかの実施形態では、任意選択の動作である予備トリミング洗浄プロセスまたは他の表面準備プロセスが空洞228の表面229に対して実施される。表面準備プロセスは、表面229の自然酸化物を除去するために実施することができ、さもなければ動作110で実施される処理に先立って表面229を準備するために実施することができる。表面準備プロセスは、ドライエッチングプロセス、湿式エッチングプロセスまたは両方の組合せを含むことができる。
【0047】
このような実施形態では、ドライエッチングプロセスは、従来のプラズマエッチング、またはCalifのSanta Clara在所のApplied Materials, Inc.から入手することができるSiCoNi(商標)エッチングプロセスなどの遠隔プラズマ支援ドライエッチングプロセスを含むことができる。SiCoNi(商標)エッチングプロセスでは、表面229がH、NFおよび/またはNHプラズマ種、例えばプラズマ励起水素およびフッ素種に露出される。例えばいくつかの実施形態では、表面229をH、NFおよびNHプラズマに同時に露出することができる。SiCoNi(商標)エッチングプロセスは、Applied Materials(登録商標)から入手することができる、Centura(登録商標)、Dual ACP、Producer(登録商標)GTおよびEndura(登録商標)プラットフォームを含む様々な多重処理プラットフォームのうちの1つに統合することができるSiCoNi(商標) Precleanチャンバの中で実施することができる。湿式エッチングプロセスは、フッ化水素(HF)酸ラストプロセス、すなわちいわゆる「HFラスト」プロセスを含むことができ、水素終端化された表面229を残す、表面229のHFエッチングが実施される。別法として、任意の他の液体ベース予備エピタキシャル前洗浄プロセスを実施することが可能である。いくつかの実施形態では、プロセスは、自然酸化物を除去するための昇華エッチングを含む。エッチングプロセスは、プラズマべースプロセスまたは熱ベースプロセスであってもよい。プラズマプロセスは任意の適切なプラズマ(例えば導電結合プラズマ、誘導結合プラズマ、マイクロ波プラズマ)であってもよい。
【0048】
いくつかの実施形態では、装置すなわちプロセスツールは、予備トリミング洗浄プロセスの後の酸化物層の形成を防止するために、基板を真空条件下で維持するように構成される。この種類の実施形態では、プロセスツールは、基板を大気条件に露出することなく、予備トリミング洗浄チャンバからエッチング処理チャンバへ基板を移動させるように構成される。
【0049】
1つまたは複数の実施形態では、動作110で、チャネルナノワイヤ240が半導体材料層224に対して実施される等方性エッチングプロセスを介してトリムされる。1つまたは複数の実施形態の等方性エッチングプロセスは、空洞228の垂直厚さ/幅を増し、かつ、半導体材料層224の水平幅を細くする。図2Cに示されているように、各空洞228は表面229を有している。さらに、各空洞228は、デバイスの既存の構造(すなわち複数の側壁スペーサ210のうちの1つ)と半導体基板200のバルク半導体部分の間に配置されている。
【0050】
動作110の等方性エッチングプロセスは、空洞228のサイズが大きくなり、適切なターゲット厚さTを有するよう、十分な材料を半導体材料層224から除去するべく選択することができる。例えばいくつかの実施形態では、動作110の等方性エッチングプロセスは、空洞228が第1の厚さT図2Dおよび図2Eにおける)から第2の厚さT図2Fおよび図2Gにおける)に増大するように実施される。本明細書において使用されているように、「厚さ」という用語は、2つの半導体材料層224によって画定される空洞228の垂直距離を指している。1つまたは複数の実施形態では、空洞228の第1の厚さTは約5nmから約15nmまでの範囲であり、トリミングの前の半導体材料層224の幅Wは約3nmから約20nmまでの範囲である。
【0051】
1つまたは複数の実施形態では、動作110におけるトリミングの後、空洞228の厚さは、約6nmから約20nmまでの範囲の第2の厚さTに増加している。動作110におけるトリミングの後、半導体材料層224の幅Wは約3nmから約10nmまでの範囲である。したがって1つまたは複数の実施形態では、トリミングによって空洞228の厚さが厚くなり、半導体材料層224の幅が細くなる。
【0052】
動作110の等方性エッチングプロセスは、半導体材料層224に対して選択的である任意の適切なエッチングプロセスを含むことができる。例えばトリミングプロセスは、Applied Materials(登録商標)から入手することができるSelectra(商標)エッチングチャンバを使用して完了することができる。いくつかの例では、トリミングプロセスは、三フッ化窒素(NF)、三フッ化窒素とヘリウム(He)の混合物または同様のプロセス化学を含む。
【0053】
1つまたは複数の実施形態では、動作112でマスク245が除去される。マスクは、当業者に知られている任意の適切な技法を使用して除去することができる。
【0054】
1つまたは複数の実施形態では、方法100の動作112は、1つまたは複数のポストトリミング処理動作を表している。この1つまたは複数のポストトリミングプロセスは、当業者に知られている、hGAAデバイスを完成するための任意のプロセスであってもよい。図2Hおよび図2Iを参照すると、いくつかの実施形態では、トリムされた半導体材料層224の上に酸化物層252が形成され、または成長している。酸化物層252は、当業者に知られている任意の適切な技法によって形成された任意の適切な酸化物であってもよい。
【0055】
示されている実施形態では、酸化物層252の上に高k誘電体254が形成されている。高k誘電体254は、当業者に知られている任意の適切な堆積技法によって堆積された任意の適切な高k誘電体材料であってもよい。いくつかの実施形態の高k誘電体254は酸化ハフニウムを含む。いくつかの実施形態では、窒化チタン(TiN)、タングステン(W)、コバルト(Co)、アルミニウム(Al)、等々などの導電性材料256が高k誘電体254の上に堆積される。導電性材料256は、ドープされた半導体材料層245の各々の周りに一様な厚さを有する層が形成されることを保証するために、それには限定されないが原子層堆積(ALD)などの任意の適切な堆積プロセスを使用して形成することができる。
【0056】
いくつかの実施形態では、ゲート電極242が基板200の上に形成され、トリムされた半導体材料層225の各々を取り囲む。ゲート電極242は、当技術分野で知られている任意の適切なゲート電極材料から形成することができる。ゲート電極材料は、トリムされた複数の半導体材料層225の各々の周りの、これらの半導体材料層225の各々の間にゲート電極242が形成されることを保証するために、原子層堆積(ALD)などの任意の適切な堆積プロセスを使用して堆積される。結果として得られる、本明細書において説明されている方法を使用して形成されたデバイスは、本開示の実施形態による水平ゲートオールアラウンドデバイスである。本開示のいくつかの実施形態は、ソース領域とドレイン領域の間のチャネルにおけるナノワイヤまたはナノスラブとして、トリムされた半導体材料層225を備える水平ゲートオールアラウンドデバイスを対象としている。
【0057】
本開示の1つまたは複数の実施形態は半導体デバイスを形成する方法を対象としている。1つまたは複数の実施形態では、半導体デバイスを形成する方法は、複数の積み重ねられた対で交互に配置された、複数の半導体材料層および対応する複数のリリース層を備える超格子構造を選択的にエッチングすることであって、それにより複数の半導体材料層の各々、または複数のリリース層の各々を除去して超格子構造中に複数のボイドを形成し、ソース領域とドレイン領域の間に延在する複数の半導体材料層を形成する、超格子構造を選択的にエッチングすることと、トリムされた半導体材料層を形成するために複数の半導体材料層をトリムすることとを含む。
【0058】
本開示の追加実施形態は、GAAデバイスを形成するための処理ツール300、および図3に示されているように説明される方法を対象としている。Applied Materials(登録商標)から入手することができる、Centura(登録商標)、Dual ACP、Producer(登録商標)GTおよびEndura(登録商標)プラットフォームを含む様々な多重処理プラットフォーム、ならびに他の処理システムを利用することができる。クラスタツール300は、複数の面を有する少なくとも1つの中央移送ステーション314を含む。ロボット316は中央移送ステーション314内に配置され、ロボットブレードおよびウエハを複数の面の各々へ移動させるように構成されている。
【0059】
クラスタツール300は、中央移送ステーションに接続された、処理ステーションとも呼ばれる複数の処理チャンバ308、310および312を備えている。様々な処理チャンバは、隣接する処理ステーションから隔離された個別の処理領域を提供している。処理チャンバは、それらに限定されないが、前洗浄チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバ、選択的エッチングチャンバ、等々を含む任意の適切なチャンバであってもよい。処理チャンバおよび構成要素の特定の配置はクラスタツールに応じて変更することができ、本開示の範囲を制限するものとして解釈してはならない。
【0060】
いくつかの実施形態では、クラスタツール300は、半導体材料層224を選択的にエッチング/トリムするための等方性エッチングチャンバを含む。いくつかの実施形態の等方性エッチングチャンバは、1つまたは複数のフッ素ベースドライエッチングチャンバを備えている。いくつかの実施形態では、クラスタツール300は、中央移送ステーションに接続された前洗浄チャンバを含む。
【0061】
図3に示されている実施形態では、ファクトリインターフェース318はクラスタツール300のフロントに接続されている。ファクトリインターフェース318は、ファクトリインターフェース318のフロント319の上にロードおよびアンロードするためのチャンバ302を含む。
【0062】
ローディングチャンバ302およびアンローディングチャンバ302のサイズおよび形状は、例えばクラスタツール300の中で処理される基板に応じて変更することができる。示されている実施形態では、ローディングチャンバ302およびアンローディングチャンバ302は、カセットの中に配置された複数のウエハでウエハカセットを保持するようにサイズ化されている。
【0063】
ロボット304はファクトリインターフェース318内に存在し、ローディングチャンバ302とアンローディングチャンバ302の間を移動することができる。ロボット304は、ウエハをローディングチャンバ302の中のカセットからファクトリインターフェース318を通ってロードロックチャンバ320へ移送することができる。また、ロボット304は、ウエハをロードロックチャンバ320からファクトリインターフェース318を通ってアンローディングチャンバ302の中のカセットへ移送することができる。
【0064】
いくつかの実施形態のロボット316は、一度に複数のウエハを独立して移動させることができる多重アームロボットである。ロボット316は、ウエハを移送チャンバ314の周りのチャンバ同士の間を移動させるように構成されている。個別のウエハが第1のロボット機構の遠位端に配置されているウエハ輸送ブレード上で運ばれる。
【0065】
システムコントローラ357は、ロボット316および複数の処理チャンバ308、310および312と通信している。システムコントローラ357は、処理チャンバおよびロボットを制御することができる任意の適切な構成要素であってもよい。例えばシステムコントローラ357は、中央処理装置(CPU)392、メモリ394、入力/出力396、適切な回路398および記憶装置を含むコンピュータであってもよい。
【0066】
プロセスは、通常、プロセッサによって実行されると、処理チャンバに本開示のプロセスを実施させるソフトウェアルーチンとしてシステムコントローラ357のメモリに記憶することができる。ソフトウェアルーチンは、プロセッサによって制御されているハードウェアから遠隔に配置されている第2のプロセッサ(図示せず)に記憶し、および/またはその第2のプロセッサによって実行することも可能である。本開示の方法のいくつか、またはすべてをハードウェアで実施することも可能である。したがってプロセスは、ソフトウェアで実現し、コンピュータシステムを使用して、例えば特定用途向け集積回路または他のタイプのハードウェア実施態様として、あるいはソフトウェアとハードウェアの組合せとしてハードウェアで実行することができる。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを専用コンピュータ(コントローラ)に変換し、この専用コンピュータ(コントローラ)は、プロセスが実施されるようにチャンバ動作を制御する。
【0067】
いくつかの実施形態では、システムコントローラ357は、選択的等方性エッチングチャンバを制御して半導体材料層224を選択的にエッチングする構成を有しており、約0.05トルないし約10トルの範囲の圧力で、三フッ化窒素(NF)、三フッ化窒素とヘリウム(He)の混合物、または同様のプロセス化学を含有した大気中で、約20℃から約300℃までの範囲の温度でウエハの上にトリムされた半導体材料層225が形成される。
【0068】
1つまたは複数の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを備えた中央移送ステーションと、それぞれが中央移送ステーションに接続され、隣接する処理ステーションの処理領域から分離された処理領域を提供する複数の処理ステーションであって、等方性エッチングチャンバを備える、複数の処理ステーションと、中央移送ステーションおよび複数の処理ステーションに接続されたコントローラであって、ロボットを駆動してウエハを処理ステーション同士の間を移動させ、複数の処理ステーションの各々で生じるプロセスを制御するように構成されたコントローラとを備えている。
【0069】
本明細書において考察されている材料および方法を記述している文脈における(とりわけ以下の特許請求の範囲の文脈における)「1つの(「a」および「an」)」および「その(「the」)」という用語ならびに同様の指示物の使用は、本明細書において特に指示されていない限り、または文脈によって明確に否定されていない限り、単数および複数の両方をカバーするべく解釈されるべきである。本明細書における値の範囲の記載は、本明細書において特に指示されていない限り、単に、その範囲内である各個別の値を個々に参照する手短な方法として働くことが意図されているにすぎず、各個別の値は、あたかもその各個別の値が本明細書に個々に記載されているものとして本明細書に組み込まれている。本明細書において説明されているすべての方法は、本明細書において特に指示されていない限り、または文脈によって明確に否定されていない限り、任意の適切な順序で実施することができる。本明細書において提供されている任意の例およびすべての例、または例示的言語(例えば「などの」)の使用は、単に、材料および方法をより良好に明らかにすることが意図されているにすぎず、さもなければ特許請求される範囲に対する制限を主張しているわけではない。本明細書における言語は、どれも、開示されている材料および方法の実践に不可欠なものとして何らかの非特許請求要素を示しているものとして解釈してはならない。
【0070】
本明細書全体を通した、「一実施形態」、「特定の実施形態」、「1つまたは複数の実施形態」または「実施形態」に対する参照は、実施形態に関連して説明されている特定の特徴、構造、材料または特性が本開示の少なくとも1つの実施形態に含まれていることを意味している。したがって本明細書全体を通した様々な場所における「1つまたは複数の実施形態では」、「特定の実施形態では」、「一実施形態では」または「実施形態では」などの語句の出現は、必ずしも本開示の同じ実施形態を指しているわけではない。さらに、特定の特徴、構造、材料または特性は、1つまたは複数の実施形態において任意の適切な方法で組み合わせることができる。
【0071】
以上、本明細書において、特定の実施形態を参照して本開示について説明したが、説明されている実施形態は、単に、本開示の原理およびアプリケーションを例証したものにすぎないことは当業者には理解されよう。本開示の精神および範囲を逸脱することなく、様々な修正および変更を本開示の方法および装置に加えることができることは当業者には明らかであろう。したがって本開示は、添付の特許請求の範囲およびそれらの等価物の範囲内である修正および変更を含むことができる。
図1
図2A
図2B
図2C
図2D
図2E
図2F
図2G
図2H
図2I
図3