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特許7561222イメージセンサにおけるクロストークを減少させるよう構成された隔離構造
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-25
(45)【発行日】2024-10-03
(54)【発明の名称】イメージセンサにおけるクロストークを減少させるよう構成された隔離構造
(51)【国際特許分類】
H01L 27/146 20060101AFI20240926BHJP
【ＦＩ】
H01L27/146 A
【請求項の数】
10
【外国語出願】
(21)【出願番号】P 2023021220
(22)【出願日】2023-02-15
(65)【公開番号】P2023156229
(43)【公開日】2023-10-24
【審査請求日】2023-02-15
(31)【優先権主張番号】63/329,955
(32)【優先日】2022-04-12
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/861,708
(32)【優先日】2022-07-11
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】何 承穎
(72)【発明者】
【氏名】王 文徳
(72)【発明者】
【氏名】周 耕宇
(72)【発明者】
【氏名】許 凱鈞
(72)【発明者】
【氏名】許 慈軒
(72)【発明者】
【氏名】劉 人誠
【審査官】柴山 将隆
(56)【参考文献】
【文献】特開２０１６－１００３４７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／００７７１５７（ＵＳ，Ａ１）
【文献】特開２０１４－０２２４４８（ＪＰ，Ａ）
【文献】中国特許出願公開第１０４６３７９６８（ＣＮ，Ａ）
【文献】韓国公開特許第２０１７－００７１１８４（ＫＲ，Ａ）
【文献】米国特許出願公開第２０２１／０３６６９５４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／０００６４１０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０１５１７５９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０１７５２６５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
半導体基板内に設けられた受光素子と、前記半導体基板の第１の側に設けられた誘電体構造と、
前記誘電体構造から前記半導体基板の前記第１の側内に延伸する隔離構造と
を含み、
前記半導体基板は、前記受光素子の上方の前記半導体基板の前記第１の側に配置された複数の突起を備え、
前記隔離構造が前記受光素子を横方向に包み込み、前記隔離構造が前記半導体基板の前記第１の側の上方に設けられて前記誘電体構造の側壁に直接接触する上部を含み、
前記隔離構造が前記誘電体構造の第２の材料とは異なる第１の材料を含み、
前記隔離構造が対応する前記受光素子に向けて入射光を導くように構成され、
前記複数の突起の高さが前記隔離構造の前記上部の高さ未満である、
イメージセンサ。
【請求項2】
前記隔離構造が、トレンチ充填層と、前記半導体基板と前記トレンチ充填層との間に設けられた第１ライナー層とを含み、前記トレンチ充填層が前記第１の材料を含み、前記第１ライナー層が前記第１の材料とは異なる第３の材料を含み、
前記第１の材料が金属を含む、
請求項１に記載のイメージセンサ。
【請求項3】
前記隔離構造の上にあり、前記隔離構造の頂面に直接接触する金属グリッド構造を更に含む、請求項１に記載のイメージセンサ。
【請求項4】
前記誘電体構造と前記半導体基板の前記第１の側との間に設けられたパッシベーション層を更に含み、前記隔離構造の頂面が前記パッシベーション層の頂面の垂直上方にある、
請求項１に記載のイメージセンサ。
【請求項5】
前記半導体基板の前記第１の側の上方で前記誘電体構造内に設けられた導電性遮蔽構造を更に含み、前記隔離構造の頂面が前記導電性遮蔽構造の上面と下面との間に設けられた、
請求項１に記載のイメージセンサ。
【請求項6】
第２の側と反対側の第１の側を含む半導体基板内に設けられた受光素子と、前記半導体基板の前記第１の側上に設けられた相互接続構造と、
前記半導体基板の前記第２の側上に設けられた誘電体構造と、
前記誘電体構造内に設けられた金属グリッド構造と、
前記半導体基板に設けられた隔離構造と
を含み、
前記半導体基板は、前記受光素子の上方の前記半導体基板の前記第１の側に配置された複数の突起を備え、
前記金属グリッド構造が第１の距離により前記半導体基板の前記第２の側から垂直にオフセットされており、前記受光素子が前記金属グリッド構造の対向する側壁の間で間隔が空けられており、
前記隔離構造が前記半導体基板の前記第２の側から前記金属グリッド構造の底面までの第１の距離に沿って連続して延伸する上部を含み、
前記隔離構造が対応する前記受光素子に向けて入射光を導くように構成され、
前記複数の突起の高さが前記隔離構造の前記上部の高さ未満である、
イメージセンサ。
【請求項7】
前記隔離構造の前記上部の高さが約８００A～約１３００Aの範囲内である、請求項６に記載のイメージセンサ。
【請求項8】
前記隔離構造がトレンチ充填層を含み、前記トレンチ充填層と前記金属グリッド構造が第１の金属材料を含む、
請求項６に記載のイメージセンサ。
【請求項9】
イメージセンサを形成するための方法であって、半導体基板に受光素子を形成することであって、前記半導体基板が裏側表面と反対側の表側表面を含むことと、
前記半導体基板の前記表側表面上に相互接続構造を形成することと、
前記半導体基板の前記裏側表面をパターニングして、前記受光素子の上方に複数の突起を形成することと、
前記半導体基板の前記裏側表面上に第１誘電体層と第２誘電体層とを堆積することと、
前記半導体基板の前記裏側表面にパターニングプロセスを実行して、前記半導体基板の前記裏側表面内に延伸する隔離開口を形成することと、
前記隔離開口内に前記半導体基板の前記裏側表面内に延伸する隔離構造を形成することであって、前記隔離構造が、前記裏側表面の垂直上方に設けられて前記第１誘電体層及び前記第２誘電体層の側壁に直接接触する上部を含み、前記隔離構造が前記第２誘電体層の第２の材料とは異なる第１の材料を含むことと
を含み、
前記隔離構造が対応する前記受光素子に向けて入射光を導くように構成され、
前記複数の突起の高さが前記隔離構造の前記上部の高さ未満である、
イメージセンサの形成方法。
【請求項10】
前記半導体基板の前記裏側表面の上方に金属グリッド構造を形成することを更に含み、前記金属グリッド構造が前記隔離構造の頂面に直接接触し、
前記金属グリッド構造が前記第１の材料を含む、
請求項９に記載のイメージセンサの形成方法。
【発明の詳細な説明】
【背景技術】
【0001】
多くの現代の電子デバイス（例えば、デジタルカメラ、光学撮像装置等）はイメージセンサを含んでいる。イメージセンサは、光学画像を、デジタル画像として表すことのできるデジタルデータへと変換する。イメージセンサは、光学画像からデジタルデータへの変換のための単位素子である画素センサのアレイを含む。画素センサのいくつかの種類には、電荷結合素子（ＣＣＤ）イメージセンサと、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）を含む。ＣＣＤ画素センサと比較し、低電力消費、小型サイズ、高速データ処理、データの直接出力、そして低製造コストのため、ＣＩＳが好まれる。
【発明の概要】
【発明が解決しようとする課題】
【0002】
上記ＣＩＳに伴う１つの挑戦は、隔離構造の高さが比較的低いことによる、隣接する受光素子間のクロストークである。例えば、隔離構造の頂面は、半導体基板の裏側表面と整列している、及び／又は、上部誘電体構造の下に設けられている。これは、隔離構造が金属グリッド構造から比較的長い距離により分離される結果となる。半導体基板の裏側表面に対してある角度で設けられる入射光は、第１の受光素子から隣接する第２の受光素子まで、隔離構造と金属グリッド構造との間の比較的長い距離を横切る可能性がある。これは受光素子の間のクロストークを増加させ、第１の受光素子の量子効率（ＱＥ）を低下させる。このため、隔離構造の比較的低い高さは、受光素子間の光学的隔離を低下させ、これによりＣＩＳの全体的性能を低下させる。
【課題を解決するための手段】
【0003】
本開示は、いくつかの実施形態において、半導体基板内に設けられた受光素子と、半導体基板基板の第１の側に設けられた誘電体構造と、誘電体構造から半導体基板の第１の側内へ延伸する隔離構造とを含むイメージセンサを提供する。半導体基板は、受光素子の上方の半導体基板の第１の側に配置された複数の突起を備える。隔離構造は受光素子を横方向に包み込み、隔離構造は、半導体基板の第１の側の上方に設けられて誘電体構造の側壁に直接接触する上部を含む。隔離構造は、誘電体構造の第２の材料とは異なる第１の材料を含む。隔離構造が対応する受光素子に向けて入射光を導くように構成されている。複数の突起の高さが隔離構造の上部の高さ未満である。
【0004】
本開示は、いくつかの実施形態において、第２の側と反対側の第１の側を含む半導体基板内に設けられた受光素子と、半導体基板の第１の側上に設けられた相互接続構造と、半導体基板の第２の側上に設けられた誘電体構造と、誘電体構造内に設けられて第１の距離により半導体基板の第２の側から垂直にオフセットされた金属グリッド構造と、半導体基板に設けられた隔離構造とを含む、イメージセンサも提供する。半導体基板は、受光素子の上方の半導体基板の第１の側に配置された複数の突起を備える。受光素子は、金属グリッド構造の対向する側壁間で間隔が空けられている。隔離構造は、半導体基板の第２の側から金属グリッド構造の底面までの第１の距離に沿って連続して延伸する上部を含む。隔離構造が対応する受光素子に向けて入射光を導くように構成される。複数の突起の高さが隔離構造の上部の高さ未満である。
【0005】
本開示は、いくつかの実施形態において、イメージセンサを形成するための方法を提供する。この方法は、裏側表面と反対側の表側表面を含む半導体基板に受光素子を形成することと、半導体基板の表側表面上に相互接続構造を形成することと、半導体基板の裏側表面をパターニングして、受光素子の上方に複数の突起を形成することと、半導体基板の裏側表面上に第１の誘電体層と第２の誘電体層とを堆積することと、半導体基板の裏側表面にパターニングプロセスを実行して、半導体基板の裏側表面内に延伸する隔離開口を形成することと、隔離開口内に半導体基板の裏側表面内に延伸する隔離構造を形成することとを含む。隔離構造は、裏側表面の垂直上方に設けられて第１誘電体層及び第２の誘電体層の側壁に接触する上部を含む。隔離構造は、第２の誘電体層の第２の材料とは異なる第１の材料を含む。隔離構造が対応する受光素子に向けて入射光を導くように構成されている。複数の突起の高さが隔離構造の上部の高さ未満である。
【発明の効果】
【0006】
半導体基板の上方の比較的高い隔離構造の高さのため、第１の受光素子と隣接する第２の受光素子との間を横切る入射光（例えば斜入射光）の垂直経路が減少する。これは、部分的に、隣接する受光素子間のクロストークを減少させ、イメージセンサの全体的性能を向上させる。加えて、イメージセンサが隔離構造の上方に金属グリッド構造を含む実施形態において、隔離構造の上部が金属グリッド構造の底面に接触するために半導体基板の裏側表面から突出するため、半導体基板の裏側表面に対してある角度で設けられた入射光が隔離構造と金属グリッド構造との間の距離を横切ることが軽減され、これにより受光素子間のクロストークを更に減少させる。
【図面の簡単な説明】
【0007】
本開示の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【発明を実施するための形態】
【0008】
以下の実施形態は、本開示の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の構成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本開示は様々な実施例において参照符号及び／又は文字を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0009】
更に、「下」、「下方」、「下部」、「上方」、「上部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0010】
更に、「第１」、「第２」、「第３」等は、図又は一連の図の異なる要素を区別するための説明を容易にするため用いら得る。「第１」、「第２」、「第３」等は、対応する要素を説明することを意図しておらず、単なる一般的な識別子である。例えば、第１の図に関連して説明される「第１の誘電体層」は、いくつかの実施形態に関連して説明される「第１の誘電体層」に必ずしも対応する必要はなく、むしろ他の実施形態では「第２の誘電体層」に対応し得る。
【0011】
いくつかの相補型金属酸化膜半導体イメージセンサ（ＣＩＳ）は、半導体基板に設けられた複数の受光素子を含む。複数の画素素子（例えば、転送トランジスタ、リセットトランジスタ等）と相互接続構造が、半導体基板の表側表面上に設けられる。受光素子は、基板の裏側表面上に設けられた入射光を記録するよう構成され、画素素子は該記録の読み出しを容易にする。隔離構造（例えばディープトレンチアイソレーション（ＤＴＩ）構造）は、半導体基板の裏側表面内に延伸し、複数の受光素子における隣接する受光素子間に横方向に設けられる。隔離構造は、隣接する受光素子間の光学的及び電気的隔離を高めるよう構成される。パッシベーション層が半導体基板の裏側表面を覆い、上部誘電体構造が隔離構造を覆う。更に、上部誘電体構造の上にある金属グリッド構造が、複数の受光素子の直上の複数のグリッド開口の周囲に配置される。金属グリッド構造は、入射光を受光素子へと導き、受光素子間のクロストークを減少させるよう構成され、これにより受光素子間の光学的隔離を更に高める。
【0012】
上記ＣＩＳに伴う１つの挑戦は、隔離構造の高さが比較的低いことによる、隣接する受光素子間のクロストークである。例えば、隔離構造の頂面は、半導体基板の裏側表面と整列している、及び／又は、上部誘電体層の下に設けられる。これは、隔離構造が金属グリッド構造から比較的長い距離（例えば、約１０００オングストローム（Å）～約１６００Åの範囲内）で分離される結果となる。半導体基板の裏側表面に対してある角度で設けられる入射光は、第１の受光素子から隣接する第２の受光素子まで、隔離構造と金属グリッド構造との間で比較的長い距離を横切る可能性がある。これは受光素子の間のクロストークを増加させ、第１の受光素子の量子効率（ＱＥ）を低下させる。このため、比較的低い隔離構造の高さは受光素子間の光学的分離を低下させ、これによりＣＩＳの全体的性能を低下させる。
【0013】
いくつかの実施形態において、本開示は半導体基板の上に突出する隔離構造を含み、イメージセンサの光学的分離を高めるよう構成されたイメージセンサを対象とする。イメージセンサは、半導体基板に設けられた複数の受光素子を含む。隔離構造は、半導体基板の裏側表面内に延伸し、隣接する受光素子間に横方向に設けられる。上部誘電体構造が半導体基板の裏側表面を覆う。隔離構造は、半導体基板の裏側表面から上部誘電体構造内へ突出する上部を含み、そのため半導体基板の裏側表面の上方の隔離構造の高さは比較的高い（例えば、約８００Å～約１３００Åの範囲内）。半導体基板の上方の比較的高い隔離構造の高さのため、入射光（例えば斜入射光）が第１の受光素子と隣接する第２の受光素子との間を横切る垂直経路が減少する。これは、部分的に、隣接する受光素子間のクロストークを減少させ、イメージセンサの全体的性能を向上させる。
【0014】
加えて、イメージセンサは、隔離構造の上方にグリッド構造を含む。隔離構造の上部は、グリッド構造の底面に接触するため半導体基板の裏側表面から突出する。これは、半導体基板の裏側表面に対してある角度で設けられた入射光が、隔離構造とグリッド構造との間の距離を横切ることを軽減し、これにより受光素子間のクロストークを更に減少させる。
【0015】
【0016】
イメージセンサは、半導体基板１０４内に設けられた複数の受光素子１２０と、半導体基板１０４の表側表面１０４ｆに沿って設けられた相互接続構造１０２とを含む。いくつかの実施形態において、半導体基板１０４は、任意の半導体本体（例えばバルクシリコン）を含む、及び／又は、第１のドープ型（例えばｐ型）を有する。相互接続構造１０２は、相互接続誘電体構造１０６と、複数の導電線１０８と、複数の導電性ビア１１０とを含む。複数の画素素子１１２が半導体基板１０４の表側表面１０４ｆ上に設けられる。画素素子１１２は、複数の導電線１０８及び複数の導電性ビア１１０により、互いに、及び／又は、他の半導体デバイス（未図示）に電気的に結合される。複数の画素素子１１２は、ゲート電極１１６と、ゲート電極１１６と半導体基板１０４の表側表面１０４ｆとの間に設けられたゲート誘電体層１１４とを含んでよい。
【0017】
複数の受光素子１２０は、半導体基板１０４の画素領域１０３内に横方向に設けられる。受光素子１２０はそれぞれ、第１のドープ型（例えばｐ型）とは逆の第２のドープ型（例えばｎ型）を有する。いくつかの実施形態において、第１のドープ型はｐ型であり第２のドープ型はｎ型であるか、その逆である。受光素子１２０は、入射光（例えば光子）を吸収し、入射光に対応するそれぞれの電気信号を生成するよう構成される。いくつかの実施形態において、受光素子１２０は、入射光から電子正孔対を生成してよい。画素素子１１２は、複数の受光素子１２０から生成された電気信号の読み出しを行うように構成される。例えば、画素素子１１２は、（例えば、入射放射線の吸収により）蓄積された電荷を受光素子１２０から転送するため半導体基板１０４に導電性チャネルを選択的に形成するよう構成された１つ以上の転送トランジスタであるか、それを含んでよい。
【0018】
シャロートレンチアイソレーション（ＳＴＩ）構造１１８が、半導体基板１０４の表側表面１０４ｆに沿って半導体基板１０４に設けられる。隔離構造１２２は、半導体基板１０４の裏側表面１０４ｂ内に延伸する。パッシベーション層１３０が裏側表面１０４ｂを覆い、上部誘電体構造１３２がパッシベーション層１３０を覆う。複数のマイクロレンズ１３６が半導体基板１０４の裏側表面１０４ｂの上方にあり、入射光を受光素子１２０へ向けて集中させるよう構成される。更に、導電パッド１３４が半導体基板１０４の裏側表面１０４ｂの上にあり、画素領域１０３に隣接する半導体基板１０４の周辺領域１０５に横向きに設けられる。様々な実施形態において、周辺領域１０５は画素領域１０３を横方向に連続して包み込む。また更なる実施形態において、導電パッド１３４は、途切れない経路に沿って複数の受光素子１２０を横方向に連続して包み込む。いくつかの実施形態において、導電パッド１３４は、入射光が半導体基板１０４の裏側表面１０４ｂから半導体基板１０４の周辺領域１０５へと横切ることを阻止するよう構成された導電性遮蔽構造として構成されてよい、及び／又は、導電性遮蔽構造と呼ばれてよい。更なる実施形態において、導電パッド１３４は半導体基板１０４に直接接触し、このため導電パッド１３４と半導体基板１０４は共に直接電気的に結合される。
【0019】
隔離構造１２２は半導体基板１０４内に設けられ、第１ライナー層１２４と、第２ライナー層１２６と、トレンチ充填層１２８とを含む。様々な実施形態において、第１ライナー層１２４は第１の誘電体材料（例えば高誘電率（ｈｉｇｈ－ｋ）誘電体）を含み、第２ライナー層１２６は第１の誘電体材料とは異なる第２の誘電体材料（例えば、二酸化ケイ素といった酸化物）を含む。更に、トレンチ充填層１２８は、ポリシリコン、ドープされたポリシリコン、金属（例えば、タングステン、アルミニウム等）を含んでよい。隔離構造１２２は、入射光を対応する受光素子１２０へ向けて導くよう構成される。例えば、第１の受光素子の上方にてある角度で設けられた入射光は、隣接する第２の受光素子へと隔離構造１２２を横切るのではなく、隔離構造１２２の側壁に当たって第１の受光素子へ向けて方向を変えられることができる。このため、隔離構造１２２は各受光素子１２０のＱＥを向上させ、光学的分離を高める。
【0020】
更に、隔離構造１２２は、裏側表面１０４ｂとパッシベーション層１３０を通過して上部誘電体構造１３２内に突出する上部１２２ｕｐを含む。隔離構造１２２の上部１２２ｕｐは、裏側表面１０４ｂの上方に比較的高い高さｈ１（例えば、約８００Å～約１３００Åの範囲内）を有する。この比較的高い上部１２２ｕｐの高さｈ１のため、裏側表面１０４ｂに対してある角度で設けられた入射光が隣接する受光素子１２間の領域を横切る垂直経路は、より短くなる。これは受光素子間のクロストークを減少させ、イメージセンサの全体的性能を向上させる。
【0021】
様々な実施形態において、隔離構造１２２の上部１２２ｕｐの高さｈ１は、約８００Å～約１３００Åの範囲内、約８００Å～約１０５０Åの範囲内、約１０５０Å～約１３００Åの範囲内、又は他の適切な値である。いくつかの実施形態において、高さｈ１が比較的高い（例えば、約８００Å以上）ことにより、隔離構造１２２の上方１２２ｕｐは、構造の完全性を維持しつつ隣接する受光素子１２０間のクロストークを軽減するのに十分に高い。更なる実施形態において、高さｈ１が約１３００Å未満であることにより、隔離構造１２２の上部１２２ｕｐは、イメージセンサの製造に係るコストを低減させ、デバイス縮小化を容易にしつつ、イメージセンサの光学的隔離を高める。
【0022】
【0023】
図２のイメージセンサは、裏側表面１０４ｂと反対側の表側表面１０４ｆを有する半導体基板１０４に設けられた複数の受光素子１２０を含む。隔離構造１２２は裏側表面１０４ｂ内へ延伸し、隔離構造１２２は半導体基板１０４から上部誘電体構造１３２内へ突出する上部１２２ｕｐを含む。隔離構造１２２は複数の受光素子１２０を横方向に囲み、複数の受光素子１２０のうちの隣接する受光素子間にて間隔が空けられている。半導体基板１０４は、例えば、単結晶シリコン、エピタキシャルシリコン、ゲルマニウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）基板、他の半導体材料、前記の任意の組合せ等であるか、それを含んでよい。いくつかの実施形態において、半導体基板１０４は第１のドープ型（例えばｐ型）を有する。相互接続構造１０２は半導体基板１０４の表側表面１０４ｆ上に設けられ、相互接続誘電体構造１０６と、複数の導電線１０８と、複数の導電性ビア１１０とを含む。相互接続誘電体構造１０６は、それぞれが、例えば、二酸化ケイ素、低誘電率（ｌоｗ－ｋ）誘電体材料、超低誘電率誘電体材料、他の適切な誘電体材料、又は前記の任意の組合せであるか、それを含んでよい、１つ以上の誘電体層を含む。ここで用いられるとき、低誘電率誘電体材料は３．９未満の誘電率を有する誘電体材料である。導電線１０８と導電性ビア１１０は、例えば、それぞれ、アルミニウム、銅、ルテニウム、タングステン、窒化チタン、窒化タンタル、他の導電性材料、又は前記の任意の組合せであるか、それを含んでよい。
【0024】
複数の画素素子１１２が半導体基板１０４の表側表面１０４ｆ内及び／又は表側表面１０４ｆ上に設けられる。いくつかの実施形態において、画素素子１１２は転送トランジスタとして構成され、ゲート電極１１６と、ゲート電極１１６と半導体基板１０４との間に設けられたゲート誘電体層１１４とをそれぞれ含む。ゲート電極１１６は、例えば、ポリシリコンや、アルミニウム、チタン、タンタル、タングステンといった金属材料、他の金属材料、又は前記の任意の組合せであるか、それを含んでよい。ゲート誘電体層１１４は、例えば、二酸化ケイ素や、酸化タンタル、酸化ハフニウム、酸化アルミニウムといった高誘電率誘電体材料、他の誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。ここで用いられるとき、高誘電率誘電体材料は３．９よりも大きい誘電率を有する誘電体材料である。
【0025】
更に、シャロートレンチアイソレーション（ＳＴＩ）構造１１８が、半導体基板１０４の表側表面１０４ｆに設けられる。様々な実施形態において、ＳＴＩ構造１１８は画素素子１１２を横方向に囲み、例えば、半導体基板１０４の画素領域１０３のためのデバイス領域を画定してよい。ＳＴＩ構造１１８は、例えば、窒化ケイ素、炭化ケイ素、酸炭化ケイ素、酸窒化ケイ素、二酸化ケイ素、他の適切な誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。いくつかの実施形態において、ＳＴＩ構造１１８の頂面は隔離構造１２２の底面に直接接触する。また更なる実施形態において、ＳＴＩ構造１１８は隔離構造１２２の一部であってよく（例えば、ＳＴＩ構造１１８は上面視において隔離構造１２２と同一のレイアウトを有し、隔離構造１２２と直接接触する）、それにより、隔離構造１２２は第３誘電体層２０６から半導体基板１０４の裏側表面１０４ｂへ連続して垂直に延伸する。そのような実施形態において、ＳＴＩ構造１１８は、隔離構造１２２の下部と呼ばれてよい、及び／又は、隔離構造１２２の下部として構成されてよい。
【0026】
受光素子１２０は半導体基板１０４に設けられ、第１のドープ型とは逆の第２のドープ型（例えばｎ型）を有する。いくつかの実施形態において、受光素子１２０のドープ濃度は、約１０１３～１０１６原子／ｃｍ３の範囲内、又は他の適切な値である。パッシベーション層１３０は半導体基板１０４の裏側表面１０４ｂ上に設けられる。パッシベーション層１３０は、例えば、酸化チタン、酸化タンタル、酸化アルミニウムといった高誘電率誘電体材料、他の適切な誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。更に、上部誘電体構造１３２がパッシベーション層１３０を覆う。いくつかの実施形態において、上部誘電体構造１３２は、第１誘電体層２０２と、第２誘電体層２０４と、第３誘電体層２０６と、第４誘電体層２０８とを含む。様々な実施形態において、上部誘電体構造１３２の誘電体層２０２～２０８は、例えば、それぞれ二酸化ケイ素といった酸化物、他の適切な誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。いくつかの実施形態において、パッシベーション層１３０、第１誘電体層２０２、及び第２誘電体層２０４は、隔離構造１２２の上部１２２ｕｐの対向する側壁にそれぞれ直接接触する。更なる実施形態において、第３誘電体層２０６は隔離構造１２２の頂面に直接接触する。また更なる実施形態において、第２誘電体層２０４の頂面は、隔離構造１２２の頂面と同一平面上にある。
【0027】
複数のマイクロレンズ１３６が上部誘電体構造１３２の上にある。マイクロレンズ１３６は、入射光を受光素子１２０へ向けて集中させるよう構成される。導電パッド１３４が半導体基板１０４の裏側表面１０４ｂの上方に設けられ、画素領域１０３に隣接する半導体基板１０４の周辺領域１０５において横方向に間隔が空けられている。様々な実施形態において、導電パッド１３４は上部誘電体構造１３２に設けられ、半導体基板の裏側表面１０４ｂに接触するようパッシベーション層１３０を通って延伸する。更なる実施形態において、導電パッド１３４は、第３誘電体層２０６の頂面に沿って設けられた上面１３４ｕｓと、上面１３４ｕｓの垂直下方の下面１３４ｌｓとを含む。また更なる実施形態において、導電パッド１３４は、入射光が半導体基板１０４の裏側表面１０４ｂを半導体基板１０４の周辺領域１０５へと横切ることを阻止する導電性遮蔽構造として構成される。導電パッド１３４は、例えば、アルミニウム、銅、チタン、タングステンといった金属材料、他の導電性材料、又は前記の任意の組合せであるか、それを含んでよい。いくつかの実施形態において、隔離構造１２２の頂面は、垂直方向にて、導電パッド１３４の下面１３４ｌｓと導電パッド１３４の上面１３４ｕｓとの間にある。
【0028】
隔離構造１２２は、上方誘電体構造１３２から半導体基板１０４内へ連続して延伸する。いくつかの実施形態において、隔離構造１２２の底面は、表側表面１０４ｆと裏側表面１０４ｂとの間に設けられる。様々な実施形態において、隔離構造１２２は、第１ライナー層１２４と、第２ライナー層１２６と、トレンチ充填層１２８とを含む。トレンチ充填層１２８は半導体基板１０４内に延伸し、第１ライナー層１２４はトレンチ充填層１２８と半導体基板１０４との間に設けられる。第２ライナー層１２６は、第１ライナー層１２４とトレンチ充填層１２８との間に設けられる。様々な実施形態において、第１ライナー層１２４の頂面、第２ライナー層１２６の頂面、及びトレンチ充填層１２８の頂面は、互いに同一平面上にある。第２ライナー層１２６はトレンチ充填層１２８の対向する側壁に沿って延伸し、トレンチ充填層１２８の底面に被さる。更に、第１ライナー層１２４は第２ライナー層１２６の対向する側壁に沿って延伸し、第２ライナー層１２６の底面に被さる。様々な実施形態において、トレンチ充填層１２８の厚さは第１ライナー層１２４の厚さ及び第２ライナー層１２６の厚さよりも厚い。更なる実施形態において、隔離構造１２２の高さｈｔは半導体基板１０４の高さｈｓよりも高い。
【0029】
第１ライナー層１２４は、例えば、酸化アルミニウム、酸化ハフニウム、酸化チタンといった高誘電率誘電体材料、他の高誘電率誘電体材料、他の誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。第２ライナー層１２６は、例えば、二酸化ケイ素、他の適切な誘電体材料等であるか、それを含んでよい。いくつかの実施形態において、第１ライナー層１２４の誘電率は第２ライナー層１２６の誘電率よりも高い。トレンチ充填層１２８は、例えば、ポリシリコン、ドープされたポリシリコン、タングステンやアルミニウムといった金属、他の金属材料、又は前記の任意の組合せであるか、それを含んでよい。更に、半導体基板１０４の裏側表面１０４ｂの上方の隔離構造１２２の上部１２２ｕｐの高さｈ１は、約８００Å～約１３００Åの範囲内、又は他の適切な値である。比較的高い上部１２２ｕｐの高さｈ１のため、裏側表面１０４ｂに対してある角度で設けられた入射光が隣接する受光素子１２０間の領域を横切る経路は、より短くなる。これは複数の受光素子１２０におけるクロストークを減少させ、イメージセンサの全体的な光学的分離を高める。更に、トレンチ充填層１２８が金属（例えば、タングステン、アルミニウム等）を含むことにより、入射光はトレンチ充填層１２８の側壁から対応する受光素子１２０へ向かって反射する可能性が高く、隣接する受光素子１２０間の隔離構造１２２を横切る可能性は低い。このため、上部１２２ｕｐの材料及び比較的高い高さｈ１はイメージセンサの性能を向上させる。
【0030】
図３は、図２のＡ－Ａ’線に沿って得られた図２のイメージセンサのいくつかの実施形態の上面図３００を表す。図３の上面図３００に表わされるように、隔離構造１２２は複数の受光素子１２０を横方向に囲む。隔離構造１２２はグリッド構造を有し、複数の受光素子１２０のうちの隣接する受光素子の間を連続して延伸する。
【0031】
図４Ａは、半導体基板１０４が半導体基板１０４の裏側表面１０４ｂ上に設けられた複数の突起４０２を含む、図１のイメージセンサのいくつかの代替的な実施形態の断面図４００ａを表す。様々な実施形態において、複数の突起４０２は受光素子１２０の上方で半導体基板１０４に非平坦パターン（例えばジグソーパターン）を提供し、半導体基板１０４の裏側表面１０４ｂ上に設けられる入射光のための受光面面積を増加させるよう構成される。従って、突起４０２は受光素子１２０の感度及び／又はＱＥを向上させ、これによりイメージセンサの全体的な性能を向上させる。パッシベーション層１３０と第１誘電体層２０２は突起４０２の形状に合致し、パッシベーション層１３０が突起４０２に直接接触する。様々な実施形態において、第２誘電体層２０４は、半導体基板１０４の頂面の下へ延伸して突起４０２に隣接する、複数の上方突起を含む。いくつかの実施形態において、第２誘電体層２０４の上方突起は、半導体基板１０４の突起４０２と同一の形状（例えば三角形状）を有する。また更なる実施形態において、隔離構造１２２の上部１２２ｕｐの高さｈ１は、突起４０２の高さｈｐよりも高い。これは、部分的に、隔離構造１２２が隣接する受光素子１２０間のクロストークを軽減するのを容易にする。また更なる実施形態において、隔離構造１２２の高さｈｔは、半導体基板１０４の高さｈｓ未満である。
【0032】
図４Ｂは、隔離構造１２２が第３誘電体層２０６からＳＴＩ構造１１８へ連続して延伸する、図４Ａのイメージセンサのいくつかの代替的な実施形態の断面図４００ｂを表す。様々な実施形態において、隔離構造１２２の底面はＳＴＩ構造１１８の頂面に直接接触する。
【0033】
【0034】
金属グリッド構造５０２は、複数の受光素子１２０のうちの対応する受光素子の直上にある複数の開口を定義する側壁を含む。いくつかの実施形態において、金属グリッド構造５０２は、複数の受光素子１２０のうちの隣接する受光素子間のクロストークを減少させるよう構成された１つ以上の金属層を含み、これによりイメージセンサの光学的隔離を高める。例えば、金属グリッド構造５０２の材料及びレイアウトのため、半導体基板１０４の裏側表面１０４ｂ上に設けられた入射光（例えば斜入射光）は金属グリッド構造５０２から対応する受光素子１２０へ向かって反射することができる（例えば、金属グリッド構造５０２の側壁から反射する）。金属グリッド構造５０２は、例えば、タングステン、アルミニウム、他の金属材料、又は前記の任意の組合せであるか、それを含んでよい。また更なる実施形態において、金属グリッド構造５０２とトレンチ充填層１２８は同一の材料（例えば、タングステン、アルミニウム等）を含む。更なる実施形態において、金属グリッド構造５０２は導電パッド１３４とは異なる材料を含む。いくつかの実施形態において、金属グリッド構造５０２の高さは隔離構造１２２の上部１２２ｕｐの高さｈ１未満である。
【0035】
金属グリッド構造５０２の底面は、トレンチ充填層１２８の頂面に直接接触する。様々な実施形態において、金属グリッド構造５０２とトレンチ充填層１２８との間には（例えば、上部誘電体構造１３２からの）誘電体材料は設けられない。金属グリッド構造５０２がトレンチ充填層１２８と直接接触することにより、半導体基板１０４の裏側表面１０４ｂに対してある角度で設けられた入射光が金属グリッド構造５０２とトレンチ充填層１２８との間の空間を通過することが軽減される。代わりに、入射光は隔離構造１２２の上部１２２ｕｐの側壁から、及び／又は、金属グリッド構造５０２の側壁から、対応する受光素子１２０へ向かって反射することができる。これは、部分的に、受光素子１２０間の光学的隔離を更に高め、イメージセンサの全体的な性能を更に高める。また更なる実施形態において、金属グリッド構造５０２は隔離構造１２２の直上にあり、隔離構造１２２のグリッドレイアウトに対応するグリッド形状レイアウトを有する（例えば、図３に表わされるように）。また更なる実施形態において、金属グリッド構造５０２の中心は隔離構造１２２の中心と整列している。
【0036】
図５Ｂは、金属グリッド構造５０２が周辺領域１０５へ向かって横方向にシフトされた、図５Ａのイメージセンサのいくつかの代替的な実施形態の断面図５００ｂを表す。金属グリッド構造５０２は、トレンチ充填層１２８の第１隔離構造セグメント１２８ａの直上にある第１グリッドセグメント５０２ａを含む。いくつかの実施形態において、第１隔離構造セグメント１２８ａの中心５０４は、ゼロではない距離ｄ１により第１グリッドセグメント５０２ａの中心５０６から横方向にオフセットされる。様々な実施形態において、金属グリッド構造５０２の中心は、隔離構造１２２の中心から距離ｄ１により周辺領域１０５へ向かって横方向にシフトされる。金属グリッド構造５０２を周辺領域１０５へ向かって横方向にシフトさせることは、半導体基板１０４の画素領域１０３上に設けられる入射光を増加させつつ、入射光が周辺領域１０５に進入することを阻止する。
【0037】
図５Ｃは、金属グリッド構造５０２とトレンチ充填層１２８が同一の材料（例えば、タングステン、アルミニウム等といった金属材料）を含んだ単一の連続した構造である、図５Ａのイメージセンサのいくつかの代替的な実施形態の断面図５００ｃを表す。いくつかの実施形態において、金属グリッド構造５０２とトレンチ充填層１２８は単一の堆積プロセスにより形成される。
【0038】
【0039】
図６～１７は、半導体基板の上へ上部誘電体構造内に突出する隔離構造を含むイメージセンサを形成する方法のいくつかの実施形態の断面図６００～１７００を表す。図６～１７に示される断面図６００～１７００が方法を参照して説明されるとはいえ、図６～１７に示される構造は該方法に限定されず、むしろ方法とは別に独立してよいことを理解されたい。更に、図６～１７が一連の動作として説明されるとはいえ、これら動作は限定的ではなく、動作の順序が他の実施形態において変更可能であり、また開示される方法は他の構造にも適用可能であることを理解されたい。他の実施形態において、図示及び／又は説明されるいくつかの動作は、全体的又は部分的に省略されてよい。
【0040】
図６の断面図６００に示されるように、半導体基板１０４が提供され、複数の受光素子１２０が半導体基板１０４の画素領域１０３に形成される。半導体基板１０４は、例えば、単結晶シリコン、エピタキシャルシリコン、ゲルマニウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）基板、他の半導体材料、前記の任意の組合せ等であるか、それを含んでよい。いくつかの実施形態において、半導体基板１０４は第１のドープ型（例えばｐ型）を有する。様々な実施形態において、各受光素子１２０は、第１のドープ型（例えばｐ型）とは逆の第２のドープ型（例えばｎ型）を有する半導体基板１０４の領域を含む。いくつかの実施形態において、受光素子１２０は、半導体基板１０４内にイオンを選択的に注入するために半導体基板１０４の表側表面１０４ｆ上のマスキング層（未図示）を利用した選択的イオン注入プロセスにより形成されてよい。
【0041】
図７の断面図７００に示されるように、シャロートレンチアイソレーション（ＳＴＩ）構造１１８が半導体基板１０４の表側表面１０４ｆに形成される。ＳＴＩ構造１１８は、例えば、酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、他の適切な誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。様々な実施形態において、ＳＴＩ構造１１８を形成するための方法は、表側表面１０４ｆ内に延伸するトレンチを形成するため半導体基板１０４の表側表面１０４ｆをパターニングすることと、トレンチに誘電体材料を堆積する（例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、熱酸化等による）ことと、誘電体層に平坦化プロセス（例えば、エッチングプロセス、化学機械平坦化（ＣＭＰ）プロセス等）を実行することとを含む。
【0042】
図８の断面図８００に示されるように、複数の画素素子１１２と相互接続構造１０２が半導体基板１０４の表側表面１０４ｆ上に形成される。いくつかの実施形態において、各画素素子１１２は、ゲート電極１１６と、ゲート電極１１６と半導体基板１０４との間に設けられたゲート誘電体層１１４とを含む。いくつかの実施形態において、画素素子１１２を形成するためのプロセスは、半導体基板１０４の上方にゲート誘電体材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等による）ことと、ゲート誘電体材料の上方にゲート電極材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき等による）ことと、ゲート電極材料とゲート誘電体材料をパターニングすることとを含む。
【0043】
更に、相互接続構造は、相互接続誘電体構造１０６と、複数の導電線１０８と、複数の導電性ビア１１０とを含む。様々な実施形態において、相互接続誘電体構造１０６は、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスといった、１回以上の堆積プロセスにより形成されてよい。いくつかの実施形態において、複数の導電線１０８及び／又は複数の導電性ビア１１０は、１回以上の堆積プロセス、１回以上のパターニングプロセス、１回以上の平坦化プロセス、他の適切なプロセス、又は前記の任意の組合せにより形成されてよい。例えば、複数の導電線１０８と複数の導電性ビア１１０は、１回以上のシングルダマシンプロセス、１回以上のデュアルダマシンプロセス、他の製造プロセス、又は前記の任意の組合せにより形成されてよい。
【0044】
図９の断面図９００に示されるように、パッシベーション層１３０が半導体基板１０４の裏側表面１０４ｂ上に堆積され、第１誘電体層２０２がパッシベーション層１３０上に堆積される。いくつかの実施形態において、パッシベーション層１３０と第１誘電体層２０２は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。いくつかの実施形態において、パッシベーション層１３０は高誘電率誘電体材料を含み、第１誘電体層２０２はパッシベーション層１３０よりも低い誘電率を有する酸化物（例えば二酸化ケイ素）を含む。
【0045】
図１０の断面図１０００に示されるように、第２誘電体層２０４が第１誘電体層２０２上に堆積される。いくつかの実施形態において、第２誘電体層２０４は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。更なる実施形態において、平坦化プロセス（例えばＣＭＰプロセス）が第２誘電体層２０４に実行され、第２誘電体層２０４の頂面が実質的に平坦となる。また更なる実施形態において、第２誘電体層２０４の厚さは、第１誘電体層２０２の厚さよりも厚く、パッシベーション層１３０の厚さよりも厚い。
【0046】
図１１の断面図１１００に示されるように、裏側表面１０４ｂ内に延伸する隔離開口１１０２を形成するため、パターニングプロセスが半導体基板１０４の裏側表面１０４ｂに実行される。いくつかの実施形態において、パターニングプロセスは、第２誘電体層２０４の上方にマスキング層（未図示）を形成することと、マスキング層に従い半導体基板１０４をエッチングする（例えば、ドライエッチングプロセス、ウェットエッチングプロセス等による）ことと、マスキング層を除去することとを含む。
【0047】
図１２の断面図１２００に示されるように、第１ライナー層１２４が半導体基板１０４の上方に堆積されて隔離開口１１０２をライニングし、第２ライナー層１２６が第１ライナー層１２４上に堆積される。いくつかの実施形態において、第１ライナー層１２４と第２ライナー層１２６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスによりそれぞれ堆積される。第１ライナー層１２４は、例えば、酸化アルミニウム、酸化ハフニウム、酸化チタンといった高誘電率誘電体材料、他の高誘電率誘電体材料、他の誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。第２ライナー層１２６は、例えば、二酸化ケイ素、他の適切な誘電体材料等であるか、それを含んでよい。
【0048】
図１３の断面図１３００に示されるように、トレンチ充填層１２８が第２ライナー層１２６の上方及び隔離開口（図１２の１１０２）内に堆積される。様々な実施形態において、トレンチ充填層１２８は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、電解めっき、無電解めっき、又は他の適切な成長又は堆積プロセスにより第２ライナー層１２６の上方に堆積される。トレンチ充填層１２８は、例えば、ポリシリコン、ドープされたポリシリコン、タングステンやアルミニウムといった金属、他の金属材料、又は前記の任意の組合せであるか、それを含んでよい。いくつかの実施形態において、トレンチ充填層１２８を堆積する前に、第２誘電体層２０４の頂面上に堆積された第２ライナー層１２６及び／又は第１ライナー層１２４の部分を除去するため、ブランケットエッチングプロセスが実行されてよい（未図示）。様々な実施形態において、ブランケットエッチングプロセスの後、第１及び第２ライナー層１２４、１２６の頂面は第２誘電体層２０４の頂面と整列する（例えば、図２に表わされるように）。
【0049】
図１４の断面図１４００に示されるように、第２誘電体層２０４の上方から余分な材料を除去するため、除去プロセスが実行され、これにより半導体基板１０４内へ延伸する隔離構造１２２を形成する。いくつかの実施形態において、除去プロセスは、第２誘電体層２０４の上方から余分な材料を除去するため、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にエッチングプロセスを実行することを含む。様々な実施形態において、エッチングプロセスは、ドライエッチング、ブランケットエッチング等を含む。エッチングプロセスは、オーバーエッチングして第２誘電体層２０４の少なくとも１部を除去してよい。また更なる実施形態において、除去プロセスは、第２誘電体層２０４の頂面に到達するまで、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にＣＭＰプロセスを実行することを含む。様々な実施形態において、隔離構造１２２の頂面は第２誘電体層２０４の頂面と同一平面上にある。更に、除去プロセスは、隔離構造１２２が半導体基板１０４の上へ延伸して高さｈ１を有する上部１２２ｕｐを含むよう実行される。様々な実施形態において、隔離構造１２２の上部１２２ｕｐの高さｈ１は、約８００Å～約１３００Åの範囲内、約８００Å～約１０５０Åの範囲内、約１０５０Å～約１３００Åの範囲内、又は他の適切な値である。また更なる実施形態において、隔離構造１２２の高さｈｔは、半導体基板１０４の高さｈｓ未満である。
【0050】
図１５の断面図１５００に示されるように、第３誘電体層２０６が隔離構造１２２の上方に堆積され、半導体基板１０４の周辺領域１０５に開口１５０２を形成するためパターニングプロセスが実行される。いくつかの実施形態において、第３誘電体層２０６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。様々な実施形態において、パターニングプロセスは、第３誘電体層２０６の上方にマスキング層（未図示）を形成することと、マスキング層に従いエッチングプロセス（例えば、ドライエッチング、ウェットエッチング等）を実行することと、マスキング層を除去することを含む。開口１５０２は周辺領域１０５において半導体基板１０４の裏側表面１０４ｂの一部を露出する。
【0051】
図１６の断面図１６００に示されるように、導電パッド１３４が開口（図１５の１５０２）内及び周辺領域１０５における半導体基板１０４の裏側表面１０４ｂ上に形成される。いくつかの実施形態において、導電パッド１３４を形成するためのプロセスは、半導体基板１０４の上方及び開口（図１５の１５０２）内に導電性材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき等による）ことと、導電性材料をパターニングすることとを含む。導電パッド１３４は、例えば、アルミニウム、銅、チタン、タングステン、他の導電性材料、又は前記の任意の組合せであるか、それを含んでよい。様々な実施形態において、トレンチ充填層１２８は第１金属材料を含み、導電パッド１３４は第１金属材料とは異なる第２金属材料を含む。
【0052】
図１７の断面図１７００に示されるように、第４誘電体層２０８が第３誘電体層２０６及び導電パッド１３４の上方に形成され、これにより上部誘電体構造１３２を形成する。更に、複数のマイクロレンズ１３６が第４誘電体層２０８上に形成される。上部誘電体構造１３２は、第１誘電体層２０２と、第２誘電体層２０４と、第３誘電体層２０６と、第４誘電体層２０８とを含む。いくつかの実施形態において、上部誘電体構造１３２が厚さｔ１を有するよう、第４誘電体層２０８に平坦化プロセス（例えばＣＭＰプロセス）が実行される。いくつかの実施形態において、厚さｔ１は、約４７００Å、約３０００Å～約６０００Åの範囲内、又は他の適切な値である。
【0053】
図１８～２５は、半導体基板の上へ上部誘電体構造内に突出する隔離構造を含むイメージセンサを形成する方法のいくつかの実施形態の断面図１８００～２５００を表す。図１８～２５に示される断面図１８００～２５００が方法を参照して説明されるとはいえ、図１８～２５に示される構造は該方法に限定されず、むしろ方法とは別に独立してよいことを理解されたい。更に、図１８～２５が一連の動作として説明されるとはいえ、これら動作は限定的ではなく、動作の順序が他の実施形態において変更可能であり、また開示される方法は他の構造にも適用可能であることを理解されたい。他の実施形態において、図示及び／又は説明されるいくつかの動作は、全体的又は部分的に省略されてよい。
【0054】
図１８の断面図１８００に示されるように、パッシベーション層１３０、第１誘電体層２０２、及び第２誘電体層２０４が半導体基板１０４の裏側表面１０４ｂ上に形成される。いくつかの実施形態において、図１８の構造は図６～１０において図示及び／又は説明されたように形成される。
【0055】
図１９の断面図１９００に示されるように、裏側表面１０４ｂ内に延伸する隔離開口１９０２を形成するため、半導体基板１０４の裏側表面１０４ｂ上でパターニングプロセスが実行される。いくつかの実施形態において、パターニングプロセスは、第２誘電体層２０４の上方にマスキング層（未図示）を形成することと、マスキング層に従い半導体基板１０４をエッチングする（例えば、ドライエッチングプロセス、ウェットエッチングプロセス等による）ことと、マスキング層を除去することとを含む。様々な実施形態において、パターニングプロセスはＳＴＩ構造１１８の頂面に到達するまで実行される。
【0056】
図２０の断面図２０００に示されるように、第１ライナー層１２４が半導体基板１０４の上方に堆積されて隔離開口１９０２をライニングし、第２ライナー層１２６が第１ライナー層１２４上に堆積される。いくつかの実施形態において、第１ライナー層１２４と第２ライナー層１２６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスによりそれぞれ堆積される。第１ライナー層１２４は、例えば、酸化アルミニウム、酸化ハフニウム、酸化チタンといった高誘電率誘電体材料、他の高誘電率誘電体材料、他の誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。第２ライナー層１２６は、例えば、二酸化ケイ素、他の適切な誘電体材料等であるか、それを含んでよい。
【0057】
図２１の断面図２１００に示されるように、トレンチ充填層１２８が第２ライナー層１２６の上方及び隔離開口（図２０の１９０２）内に堆積される。様々な実施形態において、トレンチ充填層１２８は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、電解めっき、無電解めっき、又は他の適切な成長又は堆積プロセスにより第２ライナー層１２６の上に堆積される。トレンチ充填層１２８は、例えば、ポリシリコン、ドープされたポリシリコン、タングステンやアルミニウムといった金属、他の金属材料、又は前記の任意の組合せであるか、それを含んでよい。いくつかの実施形態において、トレンチ充填層１２８を堆積する前に、第２誘電体層２０４の頂面上に堆積された第２ライナー層１２６及び／又は第１ライナー層１２４の部分を除去するため、ブランケットエッチングプロセスが実行されてよい（未図示）。様々な実施形態において、ブランケットエッチングプロセスの後、第１及び第２ライナー層１２４、１２６の頂面は第２誘電体層２０４の頂面と整列する（例えば、図２に表わされるように）。
【0058】
図２２の断面図２２００に示されるように、第２誘電体層２０４の上方から余分な材料を除去するため、除去プロセスが実行され、これにより半導体基板１０４内へ延伸する隔離構造１２２を形成する。いくつかの実施形態において、除去プロセスは、第２誘電体層２０４の上方から余分な材料を除去するため、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にエッチングプロセスを実行することを含む。様々な実施形態において、エッチングプロセスは、ドライエッチング、ブランケットエッチング等を含む。エッチングプロセスは、オーバーエッチングして第２誘電体層２０４の少なくとも１部を除去してよい。また更なる実施形態において、除去プロセスは、第２誘電体層２０４の頂面に到達するまで、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にＣＭＰプロセスを実行することを含む。様々な実施形態において、隔離構造１２２の頂面は第２誘電体層２０４の頂面と同一平面上にある。更に、除去プロセスは、隔離構造１２２が半導体基板１０４の上へ延伸して高さｈ１を有する上部１２２ｕｐを含むよう実行される。様々な実施形態において、隔離構造１２２の上部１２２ｕｐの高さｈ１は、約８００Å～約１３００Åの範囲内、約８００Å～約１０５０Åの範囲内、約１０５０Å～約１３００Åの範囲内、又は他の適切な値である。また更なる実施形態において、隔離構造１２２の高さｈｔは、半導体基板１０４の高さｈｓ未満である。
【0059】
図２３の断面図２３００に示されるように、第３誘電体層２０６が隔離構造１２２の上方に堆積され、半導体基板１０４の周辺領域１０５に開口２３０２を形成するためパターニングプロセスが実行される。いくつかの実施形態において、第３誘電体層２０６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。様々な実施形態において、パターニングプロセスは、第３誘電体層２０６の上方にマスキング層（未図示）を形成することと、マスキング層に従いエッチングプロセス（例えば、ドライエッチング、ウェットエッチング等）を実行することと、マスキング層を除去することを含む。開口２３０２は周辺領域１０５において半導体基板１０４の裏側表面１０４ｂの一部を露出する。
【0060】
図２４の断面図２４００に示されるように、導電パッド１３４が開口（図２３の２３０２）内及び周辺領域１０５における半導体基板１０４の裏側表面１０４ｂ上に形成される。いくつかの実施形態において、導電パッド１３４を形成するためのプロセスは、半導体基板１０４の上方及び開口（図２３の２３０２）内に導電性材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき等による）ことと、導電性材料をパターニングすることとを含む。導電パッド１３４は、例えば、アルミニウム、銅、チタン、タングステン、他の導電性材料、又は前記の任意の組合せであるか、それを含んでよい。様々な実施形態において、トレンチ充填層１２８は第１金属材料を含み、導電パッド１３４は第１金属材料とは異なる第２金属材料を含む。
【0061】
図２５の断面図２５００に示されるように、第４誘電体層２０８が第３誘電体層２０６及び導電パッド１３４の上方に形成され、これにより上部誘電体構造１３２を形成する。更に、複数のマイクロレンズ１３６が第４誘電体層２０８上に形成される。上部誘電体構造１３２は、第１誘電体層２０２と、第２誘電体層２０４と、第３誘電体層２０６と、第４誘電体層２０８とを含む。いくつかの実施形態において、上部誘電体構造１３２が厚さｔ１を有するよう、第４誘電体層２０８に平坦化プロセス（例えばＣＭＰプロセス）が実行される。いくつかの実施形態において、厚さｔ１は、約４７００Å、約３０００Å～約６０００Åの範囲内、又は他の適切な値である。
【0062】
図２６～３６は、半導体基板の上へ上部誘電体構造内に突出する隔離構造を含むイメージセンサを形成する方法のいくつかの実施形態の断面図２６００～３６００を表す。図２６～３６に示される断面図２６００～３６００が方法を参照して説明されるとはいえ、図２６～３６に示される構造は該方法に限定されず、むしろ方法とは別に独立してよいことを理解されたい。更に、図２６～３６が一連の動作として説明されるとはいえ、これら動作は限定的ではなく、動作の順序が他の実施形態において変更可能であり、また開示される方法は他の構造にも適用可能であることを理解されたい。他の実施形態において、図示及び／又は説明されるいくつかの動作は、全体的又は部分的に省略されてよい。
【0063】
図２６の断面図２６００に示されるように、複数の受光素子１２０が半導体基板１０４内に形成され、複数の画素素子１１２と相互接続構造１０２が半導体基板１０４の表側表面１０４ｆ上に形成される。いくつかの実施形態において、図２６の構造は図６～８において図示及び／又は説明されたように形成される。
【0064】
図２７の断面図２７００に示されるように、受光素子１２０の上方に複数の突起４０２を形成するため、半導体基板１０４の裏側表面１０４ｂ上でエッチングプロセスが実行される。いくつかの実施形態において、エッチングプロセスは、ウェットエッチング、ドライエッチング、他の適切なエッチング、又は前記の任意の組合せを含む。様々な実施形態において、エッチングプロセスは、裏側表面１０４ｂの上方にマスキング層（未図示）を形成することと、マスキング層に従い半導体基板１０４をエッチングする（例えば、ドライエッチングプロセス、ウェットエッチングプロセスによる）ことと、マスキング層を除去することを含む。
【0065】
図２８の断面図２８００に示されるように、パッシベーション層１３０が半導体基板１０４の裏側表面１０４ｂ上に堆積され、第１誘電体層２０２がパッシベーション層１３０上に堆積される。パッシベーション層１３０と第１誘電体層２０２はコンフォーマル堆積プロセスにより堆積され、突起の形状に合致する。いくつかの実施形態において、パッシベーション層１３０と第１誘電体層２０２は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。いくつかの実施形態において、パッシベーション層１３０は高誘電率誘電体材料を含み、第１誘電体層２０２はパッシベーション層１３０よりも低い誘電率を有する酸化物（例えば二酸化ケイ素）を含む。
【0066】
図２９の断面図２９００に示されるように、第２誘電体層２０４が第１誘電体層２０２上に堆積される。いくつかの実施形態において、第２誘電体層２０４は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。更なる実施形態において、第２誘電体層２０４の頂面が実質的に平坦となるよう、平坦化プロセス（例えばＣＭＰプロセス）が第２誘電体層２０４に実行される。また更なる実施形態において、第２誘電体層２０４の厚さは、第１誘電体層２０２の厚さよりも厚く、パッシベーション層１３０の厚さよりも厚い。
【0067】
図３０の断面図３０００に示されるように、裏側表面１０４ｂ内に延伸する隔離開口３００２を形成するため、パターニングプロセスが半導体基板１０４の裏側表面１０４ｂに実行される。いくつかの実施形態において、パターニングプロセスは、第２誘電体層２０４の上方にマスキング層（未図示）を形成することと、マスキング層に従い半導体基板１０４をエッチングする（例えば、ドライエッチングプロセス、ウェットエッチングプロセス等による）ことと、マスキング層を除去することとを含む。
【0068】
図３１の断面図３１００に示されるように、第１ライナー層１２４が半導体基板１０４の上方に堆積されて隔離開口３００２をライニングし、第２ライナー層１２６が第１ライナー層１２４上に堆積される。いくつかの実施形態において、第１ライナー層１２４と第２ライナー層１２６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスによりそれぞれ堆積される。第１ライナー層１２４は、例えば、酸化アルミニウム、酸化ハフニウム、酸化チタンといった高誘電率誘電体材料、他の高誘電率誘電体材料、他の誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。第２ライナー層１２６は、例えば、二酸化ケイ素、他の適切な誘電体材料等であるか、それを含んでよい。
【0069】
図３２の断面図３２００に示されるように、トレンチ充填層１２８が第２ライナー層１２６上及び隔離開口（図３１の３００２）内に堆積される。様々な実施形態において、トレンチ充填層１２８は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、電解めっき、無電解めっき、又は他の適切な成長又は堆積プロセスにより第２ライナー層１２６上に堆積される。トレンチ充填層１２８は、例えば、ポリシリコン、ドープされたポリシリコン、タングステンやアルミニウムといった金属、他の金属材料、又は前記の任意の組合せであるか、それを含んでよい。いくつかの実施形態において、トレンチ充填層１２８を堆積する前に、第２誘電体層２０４の頂面上に堆積された第２ライナー層１２６及び／又は第１ライナー層１２４の部分を除去するため、ブランケットエッチングプロセスが実行されてよい（未図示）。様々な実施形態において、ブランケットエッチングプロセスの後、第１及び第２ライナー層１２４、１２６の頂面は第２誘電体層２０４の頂面と整列する（例えば、図２に表わされるように）。
【0070】
図３３の断面図３３００に示されるように、第２誘電体層２０４の上方から余分な材料を除去するため、除去プロセスが実行され、これにより半導体基板１０４内へ延伸する隔離構造１２２を形成する。いくつかの実施形態において、除去プロセスは、第２誘電体層２０４の上方から余分な材料を除去するため、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にエッチングプロセスを実行することを含む。様々な実施形態において、エッチングプロセスは、ドライエッチング、ブランケットエッチング等を含む。エッチングプロセスは、オーバーエッチングして第２誘電体層２０４の少なくとも１部を除去してよい。また更なる実施形態において、除去プロセスは、第２誘電体層２０４の頂面に到達するまで、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にＣＭＰプロセスを実行することを含む。様々な実施形態において、隔離構造１２２の頂面は第２誘電体層２０４の頂面と同一平面上にある。更に、除去プロセスは、隔離構造１２２が半導体基板１０４の上へ延伸して高さｈ１を有する上部１２２ｕｐを含むよう実行される。様々な実施形態において、隔離構造１２２の上部１２２ｕｐの高さｈ１は、約８００Å～約１３００Åの範囲内、約８００Å～約１０５０Åの範囲内、約１０５０Å～約１３００Åの範囲内、又は他の適切な値である。また更なる実施形態において、隔離構造１２２の高さｈｔは、半導体基板１０４の高さｈｓ未満である。
【0071】
図３４の断面図３４００に示されるように、第３誘電体層２０６が隔離構造１２２の上方に堆積され、半導体基板１０４の周辺領域１０５に開口３４０２を形成するためパターニングプロセスが実行される。いくつかの実施形態において、第３誘電体層２０６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。様々な実施形態において、パターニングプロセスは、第３誘電体層２０６の上方にマスキング層（未図示）を形成することと、マスキング層に従いエッチングプロセス（例えば、ドライエッチング、ウェットエッチング等）を実行することと、マスキング層を除去することを含む。開口３４０２は周辺領域１０５において半導体基板１０４の裏側表面１０４ｂの一部を露出する。
【0072】
図３５の断面図３５００に示されるように、導電パッド１３４が開口（図３４の３４０２）内及び周辺領域１０５における半導体基板１０４の裏側表面１０４ｂ上に形成される。いくつかの実施形態において、導電パッド１３４を形成するためのプロセスは、半導体基板１０４の上方及び開口（図３４の３４０２）内に導電性材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき等による）ことと、導電性材料をパターニングすることとを含む。導電パッド１３４は、例えば、アルミニウム、銅、チタン、タングステン、他の導電性材料、又は前記の任意の組合せであるか、それを含んでよい。様々な実施形態において、トレンチ充填層１２８は第１金属材料を含み、導電パッド１３４は第１金属材料とは異なる第２金属材料を含む。
【0073】
図３６の断面図３６００に示されるように、第４誘電体層２０８が第３誘電体層２０６及び導電パッド１３４の上方に形成され、これにより上部誘電体構造１３２を形成する。更に、複数のマイクロレンズ１３６が第４誘電体層２０８上に形成される。上部誘電体構造１３２は、第１誘電体層２０２と、第２誘電体層２０４と、第３誘電体層２０６と、第４誘電体層２０８とを含む。いくつかの実施形態において、上部誘電体構造１３２が厚さｔ１を有するよう、第４誘電体層２０８に平坦化プロセス（例えばＣＭＰプロセス）が実行される。いくつかの実施形態において、厚さｔ１は、約４７００Å、約３０００Å～約６０００Åの範囲内、又は他の適切な値である。
【0074】
図３７～４５は、半導体基板の上へ上部誘電体構造内に突出する隔離構造を含むイメージセンサを形成する方法のいくつかの実施形態の断面図３７００～４５００を表す。図３７～４５に示される断面図３７００～４５００が方法を参照して説明されるとはいえ、図３７～４５に示される構造は該方法に限定されず、むしろ方法とは別に独立してよいことを理解されたい。更に、図３７～４５が一連の動作として説明されるとはいえ、これら動作は限定的ではなく、動作の順序が他の実施形態において変更可能であり、また開示される方法は他の構造にも適用可能であることを理解されたい。他の実施形態において、図示及び／又は説明されるいくつかの動作は、全体的又は部分的に省略されてよい。
【0075】
図３７の断面図３７００に示されるように、複数の突起４０２が半導体基板１０４の裏側表面１０４ｂ上に形成され、パッシベーション層１３０、第１誘電体層２０２、及び第２誘電体層２０４が複数の突起４０２の上方に形成される。いくつかの実施形態において、図３７の構造は図２６～２９において図示及び／又は説明されたように形成される。
【0076】
図３８の断面図３８００に示されるように、裏側表面１０４ｂ内に延伸する隔離開口３８０２を形成するため、半導体基板１０４の裏側表面１０４ｂにパターニングプロセスが実行される。いくつかの実施形態において、パターニングプロセスは、第２誘電体層２０４の上方にマスキング層（未図示）を形成することと、マスキング層に従い半導体基板１０４をエッチングする（例えば、ドライエッチングプロセス、ウェットエッチングプロセス等による）ことと、マスキング層を除去することとを含む。様々な実施形態において、パターニングプロセスはＳＴＩ構造１１８の頂面に到達するまで実行される。また更なる実施形態において、パターニングプロセスは、隔離開口３８０２の底部がＳＴＩ構造１１８（例えば、図１１に表わされる）の頂面の垂直上方に設けられるよう実行される（未図示）。
【0077】
図３９の断面図３９００に示されるように、第１ライナー層１２４が半導体基板１０４の上方に堆積されて隔離開口３８０２をライニングし、第２ライナー層１２６が第１ライナー層１２４上に堆積される。いくつかの実施形態において、第１ライナー層１２４と第２ライナー層１２６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスによりそれぞれ堆積される。第１ライナー層１２４は、例えば、酸化アルミニウム、酸化ハフニウム、酸化チタンといった高誘電率誘電体材料、他の高誘電率誘電体材料、他の誘電体材料、又は前記の任意の組合せであるか、それを含んでよい。第２ライナー層１２６は、例えば、二酸化ケイ素、他の適切な誘電体材料等であるか、それを含んでよい。
【0078】
図４０の断面図４０００に示されるように、トレンチ充填層１２８が第２ライナー層１２６上及び隔離開口（図３９の３８０２）内に堆積される。様々な実施形態において、トレンチ充填層１２８は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、電解めっき、無電解めっき、又は他の適切な成長又は堆積プロセスにより第２ライナー層１２６の上方に堆積される。トレンチ充填層１２８は、例えば、ポリシリコン、ドープされたポリシリコン、タングステンやアルミニウムといった金属、他の金属材料、又は前記の任意の組合せであるか、それを含んでよい。いくつかの実施形態において、トレンチ充填層１２８を堆積する前に、第２誘電体層２０４の頂面上に堆積された第２ライナー層１２６及び／又は第１ライナー層１２４の部分を除去するため、ブランケットエッチングプロセスが実行されてよい（未図示）。様々な実施形態において、ブランケットエッチングプロセスの後、第１及び第２ライナー層１２４、１２６の頂面は第２誘電体層２０４の頂面と整列する（例えば、図２に表わされるように）。
【0079】
図４１の断面図４１００に示されるように、第２誘電体層２０４の上方から余分な材料を除去するため、除去プロセスが実行され、これにより半導体基板１０４内へ延伸する隔離構造１２２を形成する。いくつかの実施形態において、除去プロセスは、第２誘電体層２０４の上方から余分な材料を除去するため、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にエッチングプロセスを実行することを含む。様々な実施形態において、エッチングプロセスは、ドライエッチング、ブランケットエッチング等を含む。エッチングプロセスは、オーバーエッチングして第２誘電体層２０４の少なくとも１部を除去してよい。また更なる実施形態において、除去プロセスは、第２誘電体層２０４の頂面に到達するまで、第１ライナー層１２４、第２ライナー層１２６、及び／又はトレンチ充填層１２８内にＣＭＰプロセスを実行することを含む。様々な実施形態において、隔離構造１２２の頂面は第２誘電体層２０４の頂面と同一平面上にある。更に、除去プロセスは、隔離構造１２２が半導体基板１０４の上へ延伸して高さｈ１を有する上部１２２ｕｐを含むよう実行される。様々な実施形態において、隔離構造１２２の上部１２２ｕｐの高さｈ１は、約８００Å～約１３００Åの範囲内、約８００Å～約１０５０Åの範囲内、約１０５０Å～約１３００Åの範囲内、又は他の適切な値である。いくつかの実施形態において、隔離構造１２２の高さｈ１は半導体基板１０４の高さｈｓよりも高い。また更なる実施形態において、隔離構造１２２は、隔離構造１２２の高さｈｔが半導体基板１０４の高さｈｓ未満であるように（例えば、図５Ｄに表わされるように）形成される。
【0080】
図４２の断面図４２００に示されるように、金属グリッド構造５０２が隔離構造１２２上に形成される。いくつかの実施形態において、金属グリッド構造５０２を形成するための方法は、半導体基板１０４の裏側表面１０４ｂの上方に金属材料を堆積する（例えば、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、電解めっき、非電解めっき等による）ことと、金属材料をパターニングすることとを含む。更なる実施形態において、金属グリッド構造５０２は隔離構造１２２と同時に形成され、金属グリッド構造５０２は図４１の除去プロセスから定義され、金属グリッド構造５０２とトレンチ充填層１２８は単一の連続した構造である（例えば、図５Ｃにおいて図示及び／又は説明されるように）。また更なる実施形態において、パターニングプロセスは、金属グリッド構造５０２の中心が隔離構造１２２の中心から半導体基板１０４の周辺領域１０５へ向かう方向にシフトされるよう実行される（例えば、図５Ｂにおいて図示及び／又は説明されるように）。様々な実施形態において、金属グリッド構造５０２はトレンチ充填層１２８と同一の金属材料を含む。
【0081】
図４３の断面図４３００に示されるように、第３誘電体層２０６が隔離構造１２２の上方に堆積され、半導体基板１０４の周辺領域１０５に開口４３０２を形成するためパターニングプロセスが実行される。いくつかの実施形態において、第３誘電体層２０６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は堆積プロセスにより堆積される。様々な実施形態において、パターニングプロセスは、第３誘電体層２０６上にマスキング層（未図示）を形成することと、マスキング層に従いエッチングプロセス（例えば、ドライエッチング、ウェットエッチング等）を実行することと、マスキング層を除去することを含む。開口４３０２は周辺領域１０５において半導体基板１０４の裏側表面１０４ｂの一部を露出する。
【0082】
図４４の断面図４４００に示されるように、導電パッド１３４が開口（図４３の４３０２）内及び周辺領域１０５における半導体基板１０４の裏側表面１０４ｂ上に形成される。いくつかの実施形態において、導電パッド１３４を形成するためのプロセスは、半導体基板１０４の上方及び開口（図４３の４３０２）内に導電性材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき等による）ことと、導電性材料をパターニングすることとを含む。導電パッド１３４は、例えば、アルミニウム、銅、チタン、タングステン、他の導電性材料、又は前記の任意の組合せであるか、それを含んでよい。様々な実施形態において、トレンチ充填層１２８及び／又は金属グリッド構造５０２は第１金属材料を含み、導電パッド１３４は第１金属材料とは異なる第２金属材料を含む。
【0083】
図４５の断面図４５００に示されるように、第４誘電体層２０８が第３誘電体層２０６及び導電パッド１３４の上方に形成され、これにより上部誘電体構造１３２を形成する。更に、複数のマイクロレンズ１３６が第４誘電体層２０８上に形成される。上部誘電体構造１３２は、第１誘電体層２０２と、第２誘電体層２０４と、第３誘電体層２０６と、第４誘電体層２０８とを含む。いくつかの実施形態において、上部誘電体構造１３２が厚さｔ１を有するよう、第４誘電体層２０８に平坦化プロセス（例えばＣＭＰプロセス）が実行される。いくつかの実施形態において、厚さｔ１は、約４７００Å、約３０００Å～約６０００Åの範囲内、又は他の適切な値である。
【0084】
図４６は、半導体基板の上へ上部誘電体構造内に突出する隔離構造を含むイメージセンサを形成する方法４６００を表す。方法４６００が一連の動作又はイベントとして説明されるとはいえ、該方法は図示された順序又は動作に限定されないことを理解されたい。このため、いくつかの実施形態において、動作は図示されたものとは異なる順序で行われてよい、及び／又は、同時に行われてよい。更に、いくつかの実施形態において、図示された動作又はイベントは複数の動作又はイベントに分割されてよく、これらは他の動作又は副次的動作とは別の時間に又は同時に行われてよい。いくつかの実施形態において、図示されるいくつかの動作又はイベントは省略されてよく、図示されていない動作又はイベントが含められてよい。
【0085】
【0086】
【0087】
動作４６０６にて、受光素子の上方で半導体基板に複数の突起を形成するため、半導体基板の裏側表面にエッチングプロセスが実行される。図２７は、動作４６０６のいくつかの実施形態に対応する断面図２７００を表す。
【0088】
動作４６０８にて、第１誘電体層と第２誘電体層が半導体基板の裏側表面上に堆積される。図９と１０は、動作４６０８の様々な実施形態に対応する断面図９００と１０００を表す。図２８と２９は、動作４６０８のいくつかの実施形態に対応する断面図２８００と２９００を表す。
【0089】
動作４６１０にて、半導体基板に隔離開口を形成するため、第１誘電体層、第２誘電体層、及び裏側表面がパターニングされる。図１１は、動作４６１０の様々な実施形態に対応する断面図１１００を表す。図１９は、動作４６１０のいくつかの実施形態に対応する断面図１９００を表す。図３０は、動作４６１０の他の実施形態に対応する断面図３０００を表す。図３８は、動作４６１０の更なる実施形態に対応する断面図３８００を表す。
【0090】
動作４６１２にて、第１ライナー層、第２ライナー層、及びトレンチ充填層が隔離開口に形成される。図１２と１３は、動作４６１２の様々な実施形態に対応する断面図１２００と１３００を表す。図２０と２１は、動作４６１２のいくつかの実施形態に対応する断面図２０００と２１００を表す。図３１と３２は、動作４６１２の他の実施形態に対応する断面図３１００と３２００を表す。図３９と４０は、動作４６１２の更なる実施形態に対応する断面図３９００と４０００を表す。
【0091】
動作４６１４にて、半導体基板の裏側表面の上へ延伸する上部を有する隔離構造を形成するため、第１ライナー層、第２ライナー層、及びトレンチ充填層に除去プロセスが実行される。図１４は、動作４６１４の様々な実施形態に対応する断面図１４００を表す。図２２は、動作４６１４のいくつかの実施形態に対応する断面図２２００を表す。図３３は、動作４６１４の他の実施形態に対応する断面図３３００を表す。図４１は、動作４６１４の更なる実施形態に対応する断面図４１００を表す。
【0092】
【0093】
動作４６１８にて、第３誘電体層が隔離構造の上方に形成される。図１５は、動作４６１８の様々な実施形態に対応する断面図１５００を表す。図２３は、動作４６１８のいくつかの実施形態に対応する断面図２３００を表す。図３４は、動作４６１８の他の実施形態に対応する断面図３４００を表す。図４３は、動作４６１８の更なる実施形態に対応する断面図４３００を表す。
【0094】
動作４６２０にて、導電パッドが複数の受光素子に横方向に隣接する周辺領域において半導体基板の裏側表面上に形成される。図１６は、動作４６２０の様々な実施形態に対応する断面図１６００を表す。図２４は、動作４６２０のいくつかの実施形態に対応する断面図２４００を表す。図３５は、動作４６２０の他の実施形態に対応する断面図３５００を表す。図４４は、動作４６２０の更なる実施形態に対応する断面図４４００を表す。
【0095】
動作４６２２にて、第４誘電体層が隔離構造及び導電パッドの上方に形成される。図１７は、動作４６２２の様々な実施形態に対応する断面図１７００を表す。図２５は、動作４６２２のいくつかの実施形態に対応する断面図２５００を表す。図３６は、動作４６２２の他の実施形態に対応する断面図３６００を表す。図４５は、動作４６２２の更なる実施形態に対応する断面図４５００を表す。
【0096】
従って、いくつかの実施形態において、本開示は、半導体基板に設けられた複数の受光素子と、半導体基板に設けられて半導体基板の裏側表面の上に突出する上部を有する隔離構造とを含むイメージセンサに関する。
【0097】
いくつかの実施形態において、本開示は、半導体基板内に設けられた受光素子と、半導体基板の第１の側に設けられた誘電体構造と、誘電体構造から半導体基板の第１の側内に延伸する隔離構造とを含むイメージセンサを提供し、隔離構造は受光素子を横方向に包み込み、半導体基板の第１の側の上方に設けられて誘電体構造の側壁に直接接触する上部を含み、隔離構造は誘電体構造の第２の材料とは異なる第１の材料を含む。１つの実施形態において、隔離構造は、トレンチ充填層と、半導体基板とトレンチ充填層との間に設けられた第１ライナー層とを含み、トレンチ充填層は第１の材料を含み、第１ライナー層は第１の材料とは異なる第３の材料を含み、第１の材料は金属を含む。１つの実施形態において、第３の材料は第２の材料とは異なる。１つの実施形態において、隔離構造は、トレンチ充填層と第１ライナー層との間に設けられた第２ライナー層を更に含み、第２ライナー層は第２の材料を含む、１つの実施形態において、イメージセンサは、隔離構造の上にあって隔離構造の頂面に直接接触する金属グリッド構造を更に含む。１つの実施形態において、隔離構造の上部の高さは金属グリッド構造の高さよりも高い。１つの実施形態において、隔離構造の高さは半導体基板の高さよりも高い。１つの実施形態において、イメージセンサは、誘電体構造と半導体基板の第１の側との間に設けられたパッシベーション層を更に含み、隔離構造の頂面はパッシベーション層の頂面の垂直上方にある。１つの実施形態において、イメージセンサは、半導体基板の第１の側の上方で誘電体構造内に設けられた導電性遮蔽構造を更に含み、隔離構造の頂面は導電性遮蔽構造の上面と下面との間に設けられる。
【0098】
いくつかの実施形態において、本開示は、第２の側と反対側の第１の側を含む半導体基板内に設けられた受光素子と、半導体基板の第１の側上に設けられた相互接続構造と、半導体基板の第２の側上に設けられた誘電体構造と、誘電体構造内に設けられた金属グリッド構造と、半導体基板に設けられた隔離構造とを含むイメージセンサを提供し、金属グリッド構造は第１の距離により半導体基板の第２の側から垂直にオフセットされており、受光素子は金属グリッド構造の対向する側壁の間で間隔が空けられており、隔離構造は半導体基板の第２の側から金属グリッド構造の底面までの第１の距離に沿って連続して延伸する上部を含む。１つの実施形態において、隔離構造の上部の高さは約８００Å～約１３００Åの範囲内である。１つの実施形態において、隔離構造はトレンチ充填層を含み、トレンチ充填層と金属グリッド構造は第１の金属材料を含む。１つの実施形態において、隔離構造は、トレンチ充填層と半導体基板との間に設けられた第１ライナー層と、第１ライナー層とトレンチ充填層との間に設けられた第２ライナー層とを更に含み、第１ライナー層の頂面と第２ライナー層の頂面は金属グリッド構造の底面に直接接触する。１つの実施形態において、イメージセンサは半導体基板の第２の側上に設けられた導電パッドを更に含み、隔離構造の頂面は導電パッドの頂面と下面との間に設けられ、導電パッドは第１の金属材料とは異なる第２の金属材料を含む。１つの実施形態において、トレンチ充填層の頂面と金属グリッド構造の底面との間には誘電体材料が存在しない。１つの実施形態において、イメージセンサは、半導体基板の第１の側に設けられたシャロートレンチアイソレーション（ＳＴＩ）構造を更に含み、ＳＴＩ構造の頂面は隔離構造の底面に直接接触する。
【0099】
いくつかの実施形態において、本開示はイメージセンサを形成するための方法を提供し、この方法は、半導体基板に受光素子を形成することであって、半導体基板が裏側表面と反対側の表側表面を含むことと、半導体基板の表側表面上に相互接続構造を形成することと、半導体基板の裏側表面上に第１誘電体層と第２誘電体層とを堆積することと、半導体基板の裏側表面内に延伸する隔離構造を形成することであって、隔離構造が裏側表面の垂直上方に設けられて第２誘電体層の側壁に直接接触する上部を含み、隔離構造は第２誘電体層の第２の材料とは異なる第１の材料を含むこととを含む。１つの実施形態において、この方法は、半導体基板の裏側表面の上方に金属グリッド構造を形成することを更に含み、金属グリッド構造は隔離構造の頂面に直接接触し、金属グリッド構造は第１の材料を含む。１つの実施形態において、この方法は、第１誘電体層を堆積する前に、受光素子の上方に複数の突起を形成するため半導体基板の裏側表面をパターニングすることを更に含む。１つの実施形態において、複数の突起の高さは隔離構造の上部の高さ未満である。
【0100】
上記は、当業者が本開示の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0101】
本開示のイメージセンサ及びイメージセンサを形成する方法は、ＣＭＯＳイメージセンサを含む様々な電子デバイスに適用することができる。
【符号の説明】
【0102】
１００、２００、３００、４００ａ、４００ｂ、５００ａ、５００ｂ、５００ｃ、５００ｄ、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００、２３００、２４００、２５００、２６００、２７００、２８００、２９００、３０００、３１００、３２００、３３００、３４００、３５００、３６００、３７００、３８００、３９００、４０００、４１００、４２００、４３００、４４００、４５００：断面図
１０２：相互接続構造
１０３：画素領域
１０４：半導体基板
１０４ｂ：１０４の裏側表面
１０４ｆ：１０４の表側表面
１０５：周辺領域
１０６：相互接続誘電体構造
１０８：導電線
１１０：導電性ビア
１１２：画素素子
１１４：ゲート誘電体層
１１６：ゲート電極
１１８：ＳＴＩ構造
１２０：受光素子
１２２：隔離構造
１２２ｕｐ：１２２の上部
１２４：第１ライナー層
１２６：第２ライナー層
１２８：トレンチ充填層
１２８ａ：第１隔離構造セグメント
１３０：パッシベーション層
１３２：上部誘電体構造
１３４：導電パッド
１３４ｌｓ：１３４の下面
１３４ｕｓ：１３４の上面
１３６：マイクロレンズ
２０２：第１誘電体層
２０４：第２誘電体層
２０６：第３誘電体層
２０８：第４誘電体層
４０２：突起
５０２：金属グリッド構造
５０２ａ：第１グリッドセグメント
５０４：１２８ａの中心
５０６：５０２ａの中心
１１０２、１９０２、３００２、３８０２：隔離開口
１５０２、２３０２、３４０２、４３０２：開口
４６００：方法
４６０２、４６０４、４６０６、４６０８、４６１０、４６１２、４６１４、４６１６、４６１８、４６２０、４６２２：動作
Ａ－Ａ’：断面線
ｄ１：距離
ｈ１、ｈｐ、ｈｓ、ｈｔ：高さ
ｔ１：厚さ
１０２：相互接続構造
１０３：画素領域
１０４：半導体基板
１０４ｂ：１０４の裏側表面
１０４ｆ：１０４の表側表面
１０５：周辺領域
１０６：相互接続誘電体構造
１０８：導電線
１１０：導電性ビア
１１２：画素素子
１１４：ゲート誘電体層
１１６：ゲート電極
１１８：ＳＴＩ構造
１２０：受光素子
１２２：隔離構造
１２２ｕｐ：１２２の上部
１２４：第１ライナー層
１２６：第２ライナー層
１２８：トレンチ充填層
１２８ａ：第１隔離構造セグメント
１３０：パッシベーション層
１３２：上部誘電体構造
１３４：導電パッド
１３４ｌｓ：１３４の下面
１３４ｕｓ：１３４の上面
１３６：マイクロレンズ
２０２：第１誘電体層
２０４：第２誘電体層
２０６：第３誘電体層
２０８：第４誘電体層
４０２：突起
５０２：金属グリッド構造
５０２ａ：第１グリッドセグメント
５０４：１２８ａの中心
５０６：５０２ａの中心
１１０２、１９０２、３００２、３８０２：隔離開口
１５０２、２３０２、３４０２、４３０２：開口
４６００：方法
４６０２、４６０４、４６０６、４６０８、４６１０、４６１２、４６１４、４６１６、４６１８、４６２０、４６２２：動作
Ａ－Ａ’：断面線
ｄ１：距離
ｈ１、ｈｐ、ｈｓ、ｈｔ：高さ
ｔ１：厚さ
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
