特許 7561906 メモリシステム及びメモリシステムの操作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-26

(45)【発行日】2024-10-04

(54)【発明の名称】メモリシステム及びメモリシステムの操作方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240927BHJP

   G11C 11/56 20060101ALI20240927BHJP

   G11C 11/54 20060101ALI20240927BHJP

【ＦＩ】

G06F12/00 560F

G11C11/56 100

G11C11/54

【請求項の数】 9

(21)【出願番号】P 2023038881

(22)【出願日】2023-03-13

(65)【公開番号】P2023153736

(43)【公開日】2023-10-18

【審査請求日】2023-03-13

(31)【優先権主張番号】63/362,470

(32)【優先日】2022-04-05

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/821,187

(32)【優先日】2022-08-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(74)【代理人】

【識別番号】100215142

【弁理士】

【氏名又は名称】大塚 徹

(72)【発明者】

【氏名】柯 文昇

(72)【発明者】

【氏名】呉 秉駿

(72)【発明者】

【氏名】李 東穎

(72)【発明者】

【氏名】張 孟凡

【審査官】田名網 忠雄

(56)【参考文献】

【文献】国際公開第２０１９／０４９７４１（ＷＯ，Ａ１）

【文献】再公表特許第２０２０／０９５４０７（ＪＰ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ １１／５６

Ｇ１１Ｃ １１／５４

(57)【特許請求の範囲】

【請求項1】

コンピューティングインメモリ操作を実行するためのメモリシステムであって、
複数のメモリセルを含むメモリアレイと、
前記メモリアレイに結合され、前記メモリセルの複数の電気的特性をプログラミングするように、書き込み操作を実行するためのプログラミング回路と、前記プログラミング回路に結合され、複数の重み値に対応する複数の重みデータを受信し、且つ前記プログラミング回路により実行される前記書き込み操作を制御することで、前記重み値のシーケンシャルな順序に従って前記メモリセルの前記電気的特性をプログラミングするための制御回路と、を含み、前記メモリアレイに結合される処理回路と、
ビット線に結合され、前記メモリセルの前記電気的特性を読み取り、複数の入力値に前記重み値を乗算した積の和に対応する第１の総和結果を生成するように、前記メモリセルで読み取り操作を実行するための読み出し回路と、
前記読み出し回路に結合され、２の補数表現により前記第１の総和結果をエンコードすることで、符号付き総和結果を生成するための変位変換器と、
を備えるメモリシステム。

【請求項2】

前記メモリセルは、前記ビット線に結合され、それぞれ複数のワード線により制御される請求項１に記載のメモリシステム。

【請求項3】

前記制御回路は、更に、
前記入力値に対応する複数の入力データを受信し、且つ
前記入力データに基づいてそれぞれ前記ワード線における複数の電圧を制御することで、前記メモリセルのそれぞれがイネーブル又はディスエーブルされるように制御するために用いられる請求項２に記載のメモリシステム。

【請求項4】

前記読み出し回路は、更に、前記第１の総和結果を生成するように、前記ビット線に結合されるイネーブルされた前記メモリセルにより生成される総電流を読み取るために用いられる請求項３に記載のメモリシステム。

【請求項5】

前記変位変換器は、
前記入力データを受信して加算し、且つ前記入力データの総和に２^ｎ－１（ｎは前記重みデータのビット数である）を乗算することで、第２の総和結果を生成するための加算器と、
前記第１の総和結果から前記第２の総和結果を減算することで、前記符号付き総和結果を生成するための減算器と、
を含む請求項３に記載のメモリシステム。

【請求項6】

コンピューティングインメモリ操作を実行するためのメモリシステムであって、
ビット線に結合されるとともに、それぞれ、複数の重み値に対応する複数の符号付き数である複数の重みデータを記憶し、また、複数のワード線により制御される複数のメモリセルを含むメモリアレイと、
プログラミング回路に結合され、複数の入力値に対応する複数の入力データを受信し、且つ前記入力データに基づいてそれぞれ前記ワード線における複数の電圧を制御することで、前記メモリセルのそれぞれをイネーブル又はディスエーブルに制御するための制御回路と、前記ビット線に結合され、前記イネーブルされたメモリセルの複数の電気的特性を読み取り、符号無しデータに基づく第１の総和結果を生成するように、読み出し操作を実行するための読み出し回路と、前記読み出し回路に結合され、２の補数表現により前記第１の総和結果をエンコードすることで、符号付き総和結果を生成するための変位変換器と、を含み、前記メモリアレイに結合される処理回路と、
を備えるメモリシステム。

【請求項7】

前記変位変換器は、
前記入力データを受信して加算し、且つ前記入力データの総和に２^ｎ－１（ｎは前記重みデータのビット数である）を乗算することで、第２の総和結果を生成するための加算器と、
前記第１の総和結果から前記第２の総和結果を減算することで、前記符号付き総和結果を生成するための減算器と、
を含む請求項６に記載のメモリシステム。

【請求項8】

ビット線に結合されるとともに、それぞれ、複数の重み値に対応する複数の符号付き数である複数の重みデータを記憶し、また、複数のワード線により制御される複数のメモリセルを含むメモリアレイの操作方法であって、
複数の入力データに基づいてそれぞれ前記ワード線における複数の電圧を制御することで、前記メモリセルのそれぞれをイネーブル又はディスエーブルに制御する工程と、
前記イネーブルされたメモリセルの複数の電気的特性を読み取り、符号無しデータである第１の総和結果を生成するように、読み取り操作を実行する工程と、
２の補数表現により前記第１の総和結果をエンコードすることで、符号付き総和結果を生成する工程と、
を含むメモリアレイの操作方法。

【請求項9】

２の補数表現により前記第１の総和結果をエンコードすることで、前記符号付き総和結果を生成する前記工程は、
前記入力データを受信して加算し、且つ前記入力データの総和に２^ｎ－１（ｎは前記重みデータのビット数である）を乗算することで、第２の総和結果を生成することと、
前記第１の総和結果から前記第２の総和結果を減算することで、前記符号付き総和結果を生成することと、
を含む請求項８に記載の操作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、メモリシステム及びメモリアレイの操作方法に関し、特にメモリアレイと処理回路を含むメモリシステム及びメモリアレイの操作方法に関する。

【背景技術】

【0002】

人工知能（ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ；ＡＩ）、深層学習（ｄｅｅｐ ｌｅａｒｎｉｎｇ；ＤＬ）、機械学習（ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ；ＭＬ）、強化学習等の高性能コンピューティング（ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｃｏｍｐｕｔｉｎｇ；ＨＰＣ）の実施は、大量の行列乗算に係る場合が多く、その速度がメモリのアクセス速度によって制限され、これはフォン・ノイマン・ボトルネック（Ｖｏｎ Ｎｅｕｍａｎｎ ｂｏｔｔｌｅｎｅｃｋ）とも呼ばれる。この速度による制限に鑑み、コンピューティングインメモリ（ｃｏｍｐｕｔｉｎｇ－ｉｎ－ｍｅｍｏｒｙ；ＣｉＭ）アーキテクチャは、現在のコンピューティングアーキテクチャにおけるフォン・ノイマン・ボトルネックを突破する可能性があるため、注目を集めた。

【発明の概要】

【0003】

本開示の一実施例は、コンピューティングインメモリ操作を実行するためのメモリシステムであって、複数のメモリセルを含むメモリアレイと、メモリアレイに結合され、メモリセルの複数の電気的特性をプログラミングするように、書き込み操作を実行するためのプログラミング回路と、プログラミング回路に結合され、複数の重み値に対応する複数の重みデータを受信し、且つプログラミング回路により実行される書き込み操作を制御することで、重み値のシーケンシャルな順序に従ってメモリセルの電気的特性をプログラミングするための制御回路と、を含み、メモリアレイに結合される処理回路と、を備えるメモリシステムを提供する。

【0004】

本開示の別の実施例は、コンピューティングインメモリ操作を実行するためのメモリシステムであって、ビット線に結合されるとともに、それぞれ、複数の重み値に対応する複数の符号付き数である複数の重みデータを記憶し、また、複数のワード線により制御される複数のメモリセルを含むメモリアレイと、プログラミング回路に結合され、複数の入力値に対応する複数の入力データを受信し、且つ入力データに基づいてそれぞれワード線における複数の電圧を制御することで、メモリセルのそれぞれをイネーブル又はディスエーブルに制御するための制御回路と、ビット線に結合され、イネーブルされたメモリセルの複数の電気的特性を読み取り、符号無しデータに基づく第１の総和結果を生成するように、読み出し操作を実行するための読み出し回路と、読み出し回路に結合され、２の補数表現により第１の総和結果をエンコードすることで、符号付き総和結果を生成するための変位変換器と、を含み、メモリアレイに結合される処理回路と、を備えるメモリシステムを提供する。

【0005】

本開示の別の実施例は、ビット線に結合されるとともに、それぞれ、複数の重み値に対応する複数の符号付き数である複数の重みデータを記憶し、また、複数のワード線により制御される複数のメモリセルを含むメモリアレイの操作方法であって、複数の入力データに基づいてそれぞれワード線における複数の電圧を制御することで、メモリセルのそれぞれをイネーブル又はディスエーブルに制御する工程と、イネーブルされたメモリセルの複数の電気的特性を読み取り、符号無しデータである第１の総和結果を生成するように、読み取り操作を実行する工程と、２の補数表現により第１の総和結果をエンコードすることで、符号付き総和結果を生成する工程と、を含むメモリアレイの操作方法を提供する。

【図面の簡単な説明】

【0006】

本発明の態様は、添付される図面に合わせて読まれる際に、以下の詳細な記述内容から最もよく理解されるであろう。業界における標準仕様に従い、各種の特徴は縮尺通りに描かれていないことに留意されたい。実際には、明らかに説明するために、各種の特徴の寸法は任意に増減可能である。

【図1】幾つかの実施例によるメモリシステムを示す模式的ブロック図である。

【図2A】幾つかの実施例による、重みデータがそれぞれ符号無し数及び符号付き数である場合のマルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）におけるプログラミング操作のテーブルを示す。

【図2B】幾つかの実施例による、重みデータがそれぞれ符号無し数及び符号付き数である場合のトリレベルセル（ｔｒｉ－ｌｅｖｅｌ ｃｅｌｌ；ＴＬＣ）におけるプログラミング操作のテーブルを示す。

【図3A】幾つかの実施例による、重みデータがそれぞれ符号無し数及び符号付き数である場合にＭＬＣで実行される読み取り操作のテーブルを示す。

【図3B】幾つかの実施例による、符号付き数の重みデータが記憶されたＭＬＣで読み取り操作を実行する場合に読み出し回路により実行されるデータ変換を示す。

【図3C】幾つかの実施例による、重みデータがそれぞれ符号無し数及び符号付き数である場合にＴＬＣで実行される読み取り操作のテーブルを示す。

【図3D】幾つかの実施例による、符号付き数の重みデータが記憶されたＴＬＣで読み取り操作を実行する場合に読み出し回路により実行されるデータ変換を示す。

【図4A】幾つかの実施例によるメモリシステムを示す。

【図4B】幾つかの実施例による、重みデータが符号付き数である場合に読み出し回路により実行される読み取り操作のテーブルを示す。

【図5A】幾つかの実施例による操作方法を示すフローチャートである。

【図5B】幾つかの実施例による別の操作方法を示すフローチャートである。

【発明を実施するための形態】

【0007】

以下の開示内容により、提案される主題を実施するための異なる特徴の多くの異なる実施例又は実例を提供する。以下、本発明を簡略化するように、コンポーネントと配置の特定の実例を記述する。勿論、これらは単に実例に過ぎず、制限しようとするものではない。例えば、以下の記述では、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１の特徴と第２の特徴が直接接触するように形成される実施例を含んでもよく、別の特徴が第１の特徴と第２の特徴の間に形成されて第１の特徴と第２の特徴が直接接触しないことを可能にする実施例を含んでもよい。また、本発明の各種の実例において、数字及び／又はアルファベットを繰り返して参照してよい。この繰り返しは、簡単且つ明瞭にするためであり、且つそれ自身は、説明される各種の実施例及び／又は構成の間の関係を指示しない。

【0008】

また、記述しやすくするために、本明細書において「～下方」、「～の下」、「下部」、「～の上」、「上部」、「～上」、「～上方」等の空間相対用語及び類似するものを使用して、各図面に示される１つの素子又は特徴と別（複数）の素子又は特徴の関係を記述してよい。空間相対用語は、各図面に描かれている方向配置以外の装置の使用又は動作時の異なる方向配置を網羅することを意図する。デバイスは、他の形で方向配置されてもよく（９０度回転又は他の方向配置）、且つ、本明細書において使用される空間相対記述子はそれに応じて類似するように解釈されてよい。ソース／ドレイン領域は、ソース又はドレインを指してよく、個別に又は共同して文脈によって決定される。

【0009】

図１は、幾つかの実施例によるメモリシステム１を示す模式的ブロック図である。メモリシステム１は、コンピューティングインメモリ（ｃｏｍｐｕｔｉｎｇ－ｉｎ－ｍｅｍｏｒｙ；ＣｉＭ）操作を実行するために用いることができる。メモリシステム１は、メモリアレイ１０と、メモリアレイ１０に結合される処理回路（コントローラとも称される）１２と、を備える。処理回路１２は、メモリアレイ１０の操作を制御するために用いられる。処理回路１２は、メモリアレイ１０で書き込み操作（プログラミング操作とも称される）又は読み取り操作のうちの少なくとも１つを実行するために用いられる。幾つかの実施例において、メモリシステム１は、システムオンチップ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ；ＳＯＣ）の形で単一のウェハに集積されて設けられる。幾つかの実施例において、メモリシステム１は、より大きなＩＣ装置の一部として含まれ、ＩＣ装置は、メモリシステム以外の他の機能的回路システムを含む。幾つかの実施例において、メモリシステム１は、少なくとも１つのチップに設けられる。

【0010】

図１におけるメモリシステム１の例示的構成では、図示されていないが、メモリアレイ１０は、行列に配置された複数のメモリセルを含む。メモリセルは、少なくとも１つの記憶素子を含んでよい。各記憶素子の電気的特性（例えば、抵抗又は臨界電圧又は他の適切な電気的特性）は、異なるレベルでプログラミング可能である。従って、メモリセルは、対応するレベルで記憶素子の電気的特性をプログラミングすることでデータを記憶することができる。幾つかの実施例において、メモリアレイ１０におけるメモリセルのそれぞれは、マルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）、トリレベルセル（ｔｒｉ－ｌｅｖｅｌ ｃｅｌｌ；ＴＬＣ）、クアッドレベルセル（ｑｕａｄｒａ－ｌｅｖｅｌ ｃｅｌｌ；ＱＬＣ）、又は類似するものである。幾つかの実施例において、複数のメモリセルを含むメモリシステム１は、ＭＬＣ、ＴＬＣ、又はＱＬＣメモリのうちの１つとして構成され、データを記憶するために用いられる。１つ又は複数の実施例において、ＭＬＣ、ＴＬＣ、又はＱＬＣメモリは、更にＣｉＭ操作を実行するために用いられる。少なくとも１つの実施例において、より大きなメモリウィンドウ（メモリからデータを読み取るための余裕）、より好ましいコンピューティング性能、又は類似するものを含むがこれらに限定されない１つ又は複数の利点を達成する可能性がある。

【0011】

メモリアレイ１０は、複数のワード線、複数のソース線及び少なくとも１つのビット線を更に含む。メモリセルのそれぞれは、対応するビット線及び対応するワード線を介して処理回路１２に結合される。ワード線は、そこから読み取られるアドレス、及び／又はそこに書き込まれるアドレス、又は類似するもののメモリセル、又はメモリセルにおける記憶素子のアドレスを伝送するために用いられる。ワード線は、「アドレス線」と称される場合がある。少なくとも１つのビット線及び／又はソース線は、対応するワード線におけるアドレスにより指示されるメモリセル又はメモリセルにおける記憶素子に書き込まれる、及び／又はそこから読み出されるデータ、又は類似するものを伝送するために用いられる。少なくとも１つのビット線及び／又はソース線は、「データ線」と称される場合がある。メモリアレイ１０におけるワード線、ビット線、及び／又はソース線の各々の数は、各種の実施例の範疇内にある。

【0012】

異なる電気的特性値を有するようにプログラミング可能な記憶素子の実例は、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ又はＲＲＡＭ）、磁気ランダムアクセスメモリ（ｍａｇｎｅｔｉｃ ＲＡＭ；ＭＲＡＭ）、相変化メモリ（ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ；ＰＣＭ）、電荷蓄積材料又は浮遊ゲートを含むフラッシュメモリ、又は類似するものを含むが、これらに限定されない。１つ又は複数の実施例において、ＮＯＲゲートとＮＡＮＤゲートフラッシュメモリは、両者ともメモリセルの記憶素子を実施するために適用される。ＲＲＡＭ、ＭＲＡＭ又はＰＣＭ記憶素子は、メモリ層と直列に電気的に結合されるアクセストランジスタを含む。メモリ層は、記憶素子の２つ以上の抵抗値に対応する２つ以上の状態を有するようにプログラミング可能である。ＲＲＡＭ、ＭＲＡＭ、又はＰＣＭ記憶素子のアクセストランジスタのゲートは、記憶素子の制御端子に対応し、且つ対応するワード線に電気的に結合される。フラッシュメモリ素子は、浮遊ゲート又は電荷蓄積層を有するトランジスタを含む。浮遊ゲート又は電荷蓄積層は、記憶素子の２つ以上の抵抗値に対応する２つ以上のレベルの電荷を蓄積するようにプログラミング可能である。フラッシュメモリ素子のトランジスタのゲートは、記憶素子の制御端子に対応し、且つ対応するワード線に電気的に結合される。他のタイプ又は構成の記憶素子も各種の実施例の範疇内にある。

【0013】

処理回路１２は、プログラミング回路１２０と、制御回路１２２と、読み出し回路１２４と、を含む。少なくとも１つの実施例において、処理回路１２は、メモリシステム１の各種のコンポーネントにクロック信号を提供するための１つ又は複数のクロック生成器、外部装置とデータ交換を行うための１つ又は複数の入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ；Ｉ／Ｏ）回路、及び／又はメモリシステム１における各種の操作を制御するための１つ又は複数のコントローラを更に含む。

【0014】

プログラミング回路１２０は、メモリアレイ１０の少なくとも１つのメモリセルに対して書き込み操作を実行するように、少なくとも１つのビット線及びソース線を介してメモリアレイ１０のメモリセルに結合される。少なくとも１つの実施例において、処理回路１２は、ワード線を介してメモリアレイ１０に結合されるワード線ドライバ（「ワード線デコーダ」とも称される）を更に含む。ワード線ドライバは、選択されたメモリセルの行アドレスをデコードするために用いられ、前記メモリセルは、読み取り操作又は書き込み操作でアクセスするために選択される。少なくとも１つの実施例において、プログラミング回路１２０により対応するソース線における電圧を制御することで、選択されたメモリセルに対して書き込み操作を実行するため、選択されたメモリセルの電気的特性は、印加される電圧に対応するレベルに調整可能である。

【0015】

読み出し回路１２４は、メモリアレイ１０の少なくとも１つのメモリセルに対して読み取り操作を実行するように、少なくとも１つのビット線を介してメモリアレイ１０のメモリセルに結合される。少なくとも１つの実施例において、読み出し回路１２４は、少なくとも１つのビット線を介してメモリアレイ１０に結合されるセンスアンプを更に含む。センスアンプは、読み出し操作で少なくとも１つのビット線からメモリセルの電気的特性を読み出すために用いられる。

【0016】

制御回路１２２は、メモリアレイ１０で実行される書き込み操作及び／又は読み取り操作を制御するように、プログラミング回路１２０及び読み出し回路１２４に結合される。少なくとも１つの実施例において、制御回路１２２は、複数の重み値に対応する複数の重みデータを受信するとともに、メモリセルで書き込み操作を実行するようにプログラミング回路１２０を制御するために用いられ、それにより、メモリセルの電気的特性は、重み値の順序に従うようにプログラミング可能である。少なくとも１つの実施例において、個別のメモリセルの電気的特性は、重み値のシーケンシャルな順序に従ってプログラミングされる。各メモリセルの電気的特性は、重み値の増減に伴って持続的に増減する。制御回路１２２の実例は、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）、メモリコントローラ、マイクロプロセッサ制御装置（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｃｏｎｔｒｏｌ ｕｎｉｔ；ＭＣＵ）、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ；ＦＰＧＡ）の回路実装、又はハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ）からの回路実装、及び類似するものを含むが、これらに限定されない。制御回路１２２の他のタイプ又は構成も各種の実施例の範疇内にある。

【0017】

例えば、書き込み操作では、選択されたメモリセルには、対応するワード線を介して書き込み電圧が供給される。また、プログラミング回路１２０の対応するビット線、及び／又は対応するソース線を介して低電圧を選択されたメモリセルに提供する。従って、書き込み操作を実行するように、十分に大きな電圧差を選択されたメモリセルに提供する。選択されていないメモリセルに対して、高電圧を選択されていないメモリセルの対応するビット線に提供する。従って、前記選択されていないメモリセルに対して十分でない電圧を提供する。

【0018】

より特に、符号付き数と符号無し数については、重みデータの重み値に対する順序は異なる。以下の表１には、ビット順序で配置された２ビットの符号付き数及び符号無し数の重みデータと重み値の実例が示されている。例えば、重みデータのビット順序は、００、０１、１０、１１という順序に従う重みデータの二進値の増加につれて増加する。表１に示すように、符号付き数及び符号無し数の重みデータは、ビット順序で列挙されている。符号無し数の場合、重み値は、重みデータのビット順序で単調に増加する。しかしながら、符号付き数の場合、重み値は、重みデータのビット順序の増加につれて単調に増加するか又は単調に減少することはない。符号付き数の符号ビットが変わらない場合、符号付き数の重み値は、重みデータのビット順序につれて増加する。しかしながら、符号付き数の符号ビットが変わる場合（例えば、重みデータが０１から１０に変わる）、符号付き数の重み値が減少するが、重みデータのビット順序が増加する。換言すれば、符号無し数の場合、重みデータのビット順序は、重み値のシーケンシャルな順序と同じであるが、符号付き数の場合、それと異なる。重みデータのビット順序と重み値のシーケンシャルな順序の間のそのような差異によって、制御回路１２２が符号付き数の書き込み操作を実行する時に更なる変換を必要とし、それにより、メモリセルの電気的特性は、対応する重み値のシーケンシャルな順序に従ってプログラミング可能になる。換言すれば、メモリセルの電気的特性は、重みデータのビット順序ではなく制御回路１０２により受信した重み値の順序に従ってプログラミングされる。この実例において、重み値がそれぞれ２の補数表現で重みデータとしてエンコードされるが、符号付き数に用いられる補数等の他の適切なエンコードメカニズムも、各種の実施例の範疇内にあることに留意されたい。

【表1】

【0019】

少なくとも１つの実施例において、処理回路１２は、制御回路１２２に結合されるレジスタを更に含む。レジスタは、符号付き数及び符号無し数の全ての重みデータに対応するプログラミングパラメータのテーブルを記憶して記録するために用いられる。プログラミングパラメータは、例えば、対応するソース線及び／又は対応するビット線に印加される書き込み電圧であってよいが、これに制限されない。従って、制御回路１２２は、受信した重みデータが符号付き数であるか又は符号無し数であるかを識別し、識別結果及び受信した重みデータに基づき、記憶されたテーブルから適切なプログラミングパラメータを取得することができ、それにより、対応する重み値のシーケンシャルな順序に従って選択されたメモリセルの電気的特性をプログラミングすることができる。

【0020】

また、レジスタを含む他、処理回路１２は、データ変換を行うように、制御回路１２２に結合される変換ロジックを含んでもよい。例えば、変換ロジックは、符号付き数の重みデータに対してデータ変換を実行するために用いることができる。重みデータが符号無し数であると判定した場合、変換ロジックは、ディスエーブルされてよく、それにより、符号無し数の重みデータを書き込み操作中にプログラミング回路１２０に直接提供することができる。重みデータが符号付き数であると判定した場合、変換ロジックは、重みデータを重み値に変換するようにイネーブルされてよく、それにより、プログラミング回路１２０は、書き込み操作中に重み値のシーケンシャルな順序に従ってメモリセルの電気的特性をプログラミングするようにイネーブルされる。

【0021】

図２Ａは、幾つかの実施例による、重みデータが符号無し数及び符号付き数である場合のＭＬＣにおけるプログラミング操作のテーブル２００ａ、テーブル２００ｂを示す。テーブル２００ａには、プログラミングされる符号無し数の重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率（１／Ｒ）を含むＭＬＣをプログラミングするための電気的特性が示されている。テーブル２００ａでは、重み値は、第２列においてシーケンシャルな順序で配置され、対応するプログラミングされる重みデータは、第１列にあり、対応するＭＬＣの電気的特性は、第３列及び第４列にある。符号無し数の重み値の増加につれて、ＭＬＣのセル抵抗が減少し、導電率が増加することが分かる。また、重みデータのビット順序は、重み値のシーケンシャルな順序と一致する。

【0022】

テーブル２００ｂには、プログラミングされる符号付き数の重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率を含むＭＬＣをプログラミングするための電気的特性が示されている。テーブル２００ｂでは、重み値は、第２列においてシーケンシャルな順序で配置され、対応するプログラミングされる重みデータは、第１列にあり、対応するＭＬＣの電気的特性は、第３列及び第４列にある。同様に、重み値の増加につれて、ＭＬＣのセル抵抗が減少するが、メモリセルの導電率が増加する。従って、テーブル２００ａ及びテーブル２００ｂでは、セル抵抗と導電率の両方を含めた電気的特性の順序は、重み値のシーケンシャルな順序に従ってプログラミングされ、符号付き数及び符号無し数でプログラミングされる場合、重み値のシーケンシャルな順序に対する電気的特性の上記のような順序は同じである。

【0023】

図２Ｂは、幾つかの実施例による、重みデータが符号無し数及び符号付き数である場合のＴＬＣにおけるプログラミング操作のテーブル２００ｃ、２００ｄを示す。テーブル２００ｃには、プログラミングされる符号無し数の重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率を含むＴＬＣをプログラミングするための電気的特性が示されている。テーブル２００ｃでは、重み値は、第２列においてシーケンシャルな順序で配置され、対応するプログラミングされる重みデータは、第１列にあり、対応するＴＬＣの電気的特性は、第３列及び第４列にある。符号無し数の重み値の増加につれて、ＴＬＣのセル抵抗が減少し、導電率が増加することが分かる。また、重みデータのビット順序は、重み値のシーケンシャルな順序と一致する。

【0024】

テーブル２００ｄには、プログラミングされる符号付き数の重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率を含むＴＬＣをプログラミングするための電気的特性が示されている。テーブル２００ｄでは、重み値は、第２列においてシーケンシャルな順序で配置され、対応するプログラミングされる重みデータは、第１列にあり、対応するＴＬＣの電気的特性は、第３列及び第４列にある。同様に、重み値の増加につれて、ＴＬＣのセル抵抗が減少するが、メモリセルの導電率が増加する。従って、テーブル２００ｃ、２００ｄでは、セル抵抗と導電率の両方を含めた電気的特性の順序は、重み値のシーケンシャルな順序に従ってプログラミングされ、符号付き数及び符号無し数でプログラミングされる場合、重み値のシーケンシャルな順序に対する電気的特性の上記のような順序は同じである。

【0025】

また、符号無し数の電気的特性の場合、２ビットでも３ビットでも、セル抵抗は、重み値に反比例するが、導電率は、重み値に正比例する。より特に、プログラミングされた導電率は、重み値と線形関係にあり、更にＭＬＣで実行されるＣｉＭ操作に寄与する。ＣｉＭ操作について下記でより詳細に記述する。

【0026】

例えば、読み取り操作中に、選択されたメモリセルは、選択されたメモリセルを十分にイネーブルするように、対応するワード線を介して読み取り電圧を供給するために用いられる。また、対応するソース線を介して読み出し電流を選択されたメモリセルに提供する。従って、選択されたメモリセルは、読み取り操作を実行するようにイネーブルされ、メモリセルを流れる電流は、メモリセル内の記憶素子の電気的特性（電気的特性が重みデータに対応するレベルでプログラミングされる）により判定され、且つ対応するビット線に提供される。センスアンプは、電流を受け取り、且つ受け取った電流レベルを判定するように、それと少なくとも１つの電流臨界値を比較するために用いられる。従って、選択されたメモリセルに記憶されるデータは、センスアンプにより生成された比較結果から得られる。

【0027】

図３Ａは、幾つかの実施例による、重みデータが符号無し数及び符号付き数である場合にＭＬＣで実行される読み取り操作のテーブル３００ａ、３００ｂを示す。テーブル３００ａには、符号無し数の記憶された重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率を含む読み取られるＭＬＣの電気的特性が示されている。テーブル３００ａでは、重み値のシーケンシャルな順序は、重みデータのビット順序と同じであり、それにより、ＭＬＣから読み取った電気的特性（特に導電率）の順序も、重みデータのビット順序に従う。

【0028】

テーブル３００ｂには、符号付き数の記憶された重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率を含む読み取られるＭＬＣの電気的特性が示されている。テーブル３００ｂでは、重み値のシーケンシャルな順序は、重みデータのビット順序と異なるため、ＭＬＣから読み取った電気的特性（特に導電率）の順序は、重みデータのビット順序と一致しない。

【0029】

少なくとも１つの実施例において、読み取り操作は、読み出し回路１２４によりメモリセルを流れる電流レベルをセンシングすることにより実行される。重み値のシーケンシャルな順序に従う電気的特性にプログラミングする利点の１つとしては、符号無し数の重みデータが記憶されたＭＬＣで読み取り操作を実行する場合、ＭＬＣから読み取った電気的特性（抵抗と導電率の両方を含める）の順序が重みデータのビット順序と一致するため、読み出し回路１２４により指定された電気的特性のシーケンシャルな順序は、容易に符号無し数の重みデータとして用いることができる。従って、符号無し数の重みデータが記憶されたＭＬＣで読み取り操作を実行する場合、簡単なデータ変換を行う必要があるか、又はデータ変換を行う必要がない。少なくとも１つの実施例において、符号付き数の重みデータが記憶されたＭＬＣで読み取り操作を実行する場合、センスアンプからの比較結果によりＭＬＣの電気的特性を符号無し数として指定するため、読み出し回路１２４は、更なるデータ変換を行う必要がある。

【0030】

図３Ｂは、幾つかの実施例による、符号付き数の重みデータが記憶されたＭＬＣで読み取り操作を実行する場合に読み出し回路１２４により実行されるデータ変換を示す。図３Ｂには、それぞれ導電率と符号無し数及び符号付き数の重み値との間の関係に対応する２本の線Ｌ１、Ｌ２が示されている。少なくとも１つの実施例において、読み出し回路１２４は、ＭＬＣから導電率を読み取り、且つ符号無しデータの第１の読み出しデータを生成する。第１の読み出しデータは、図３Ａに示されるテーブル３００ｂの第２列に挙げられたデータに対応し、且つ図３Ｂにおける線Ｌ１に示される０～３の重み値の範囲をも網羅する。第１の読み出しデータを符号無しから符号付きに変換するために、線Ｌ１を２^ｎ－１のシフト量だけ左へ線Ｌ２までシフトさせる必要があり、ｎは各重みデータに伴われるビット数であり、即ち、本実施例において２である。場合によって、ｎは、重みデータのビット数とも称される。線Ｌ１を２^ｎ－１だけ左へシフトさせる操作は、第１の読み出しデータから２^ｎ－１を減算するデータ変換に対応する。例えば、テーブル３００ｂにおける第１行を参照し、第１の読み出しデータは１１であり、データ１０（二進値２^２－１に対応する）を減算することにより、ＭＬＣでプログラミングされる重みデータに対応する符号付き読み出しデータ０１を算出する。従って、ＭＬＣから符号付き数の重みデータを読み取る読み取り操作中に、センスアンプにより生成された比較結果から値２^２－１を減算するデータ変換を利用して符号付き数の重みデータを得ることができる。

【0031】

図３Ｃは、幾つかの実施例による、重みデータがそれぞれ符号無し数及び符号付き数である場合にＴＬＣで実行される読み取り操作のテーブル３００ｃ、３００ｄを示す。テーブル３００ｃには、記憶された符号無し数の重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率を含むＴＬＣをプログラミングする電気的特性が示されている。テーブル３００ｄには、記憶された符号付き数の重みデータ、重みデータに対応する重み値、及びセル抵抗と導電率を含むＴＬＣをプログラミングする電気的特性が示されている。以上に検討されたテーブル３００ａ、３００ｂと類似し、テーブル３００ｃに示すように、重み値のシーケンシャルな順序は、重みデータのビット順序と同じであり、それにより、ＴＬＣから読み出された電気的特性（特に導電率）の順序も、重みデータのビット順序に従う。テーブル３００ｄに示すように、重み値のシーケンシャルな順序は、重みデータのビット順序と異なるため、ＴＬＣから読み出された電気的特性（特に導電率）の順序は、重みデータのビット順序と一致しない。

【0032】

図３Ｄは、幾つかの実施例による、符号付き数の重みデータが記憶されたＴＬＣで読み取り操作を実行する場合に読み出し回路１２４により実行されるデータ変換を示す。図３Ｄには、それぞれ符号無し数及び符号付き数の導電率と重み値との間の関係に対応する２本の線Ｌ３、Ｌ４が示されている。少なくとも１つの実施例において、読み出し回路１２４は、ＴＬＣの導電率を読み取り、且つ符号無しデータの第１の読み出しデータを生成する。第１の読み出しデータは、図３Ｃに示されるテーブル３００ｄの第２列に挙げられたデータに対応し、図３Ｄにおける線Ｌ３に示される０～７の重み値の範囲をも網羅する。第１の読み出しデータを符号無しから符号付きに変換するために、線Ｌ３を２^ｎ－１のシフト量だけ左へ線Ｌ４までシフトさせる必要があり、ｎは各重みデータに伴われるビット数であり、即ち、本実施例において３である。線Ｌ３を２^ｎ－１だけ左へシフトさせる操作は、第１の読み出しデータから２^ｎ－１を減算するデータ変換に対応する。例えば、テーブル３００ｄにおける第５行を参照し、読み出しデータは０１１であり、データ１００（二進値２^３－１に対応する）を減算することにより、ＴＬＣでプログラミングされる重みデータに対応する符号付き読み出しデータ１１１を算出する。従って、ＴＬＣから符号付き数の重みデータを読み取る読み取り操作中に、センスアンプにより生成された比較結果から数値２^３－１を減算するデータ変換を利用して符号付き数の重みデータを得ることができる。

【0033】

図４Ａは、幾つかの実施例によるメモリシステム４を示す。メモリシステム４は、コンピューティングインメモリ（ｃｏｍｐｕｔｉｎｇ－ｉｎ－ｍｅｍｏｒｙ；ＣｉＭ）操作を実行するために用いることができる。メモリシステム４は、メモリアレイ４０と、メモリアレイ４０に結合される処理回路４２と、を備える。処理回路４２は、メモリアレイ４０の操作を制御するために用いられる。処理回路４２は、メモリアレイ４０に対する書き込み操作及び／又は読み取り操作のうちの少なくとも１つを実行するために用いられる。

【0034】

メモリアレイ４０は、それぞれワード線ＷＬ１～ＷＬｎに結合される複数のメモリセルＭＣ１～ＭＣｎを含む。メモリセルＭＣ１～ＭＣｎのそれぞれは、ソース線ＳＬに結合される一方の端子、及びビット線ＢＬに結合される他方の端子を有し、各メモリセルの制御端子は、ワード線のうちの対応する１つにより制御される。少なくとも１つの実施例において、各メモリセルは、記憶素子及びソース線ＳＬとビット線ＢＬの間に直列に結合されるセレクタを含む。セレクタの制御端子は、ワード線のうちの対応する１つに結合されることで、メモリセルをワード線で提供される電圧によってイネーブル又はディスエーブルするように制御する。各メモリセルの電気的特性（例えば、抵抗又は臨界電圧又は他の適切な電気的特性）は、異なるレベルでプログラミングされる。従って、メモリセルは、対応するレベルで記憶素子の電気的特性をプログラミングすることでデータを記憶することができる。図４Ａには１本のソース線及び１本のビット線のみが示されているが、メモリアレイ４０におけるワード線及び／又はビット線及び／又はソース線の各種の数は、各種の実施例の範疇内にある。

【0035】

処理回路４２は、プログラミング回路４２０と、制御回路４２２と、読み出し回路４２４と、変位変換器４２６と、を含む。少なくとも１つの実施例において、処理回路４２は、メモリシステム４の各種のコンポーネントにクロック信号を提供するための１つ又は複数のクロック生成器、外部装置とデータ交換を行うための１つ又は複数の入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ；Ｉ／Ｏ）回路、及び／又はメモリシステム４の各種の操作を制御するための１つ又は複数のコントローラを更に含む。

【0036】

プログラミング回路４２０は、メモリアレイ４０のメモリセルＭＣ１～ＭＣｎで書き込み操作を実行するように、ビット線ＢＬ及びソース線ＳＬを介してメモリアレイ４０のメモリセルＭＣ１～ＭＣｎに結合される。少なくとも１つの実施例において、処理回路４２は、ワード線を介してメモリアレイ４０に結合されるワード線ドライバ（「ワード線デコーダ」とも称される）を更に含む。ワード線ドライバは、選択されたメモリセルの行アドレスをデコードするために用いられ、メモリセルは、読み取り操作又は書き込み操作でアクセスするために選択される。また、書き込み操作の細部について、上記で図２Ａ、図２Ｂを参照して記述したため、ここで繰り返して説明しない。

【0037】

読み出し回路４２４は、メモリアレイ４０の少なくとも１つのメモリセルで読み取り操作を実行するように、ビット線ＢＬを介してメモリアレイ４０のメモリセルＭＣ１～ＭＣｎに結合される。少なくとも１つの実施例において、読み出し回路４２４は、ビット線を介してメモリアレイ４０に結合されるセンスアンプを更に含む。センスアンプは、読み取り操作中にビット線ＢＬからイネーブルされたメモリセルＭＣ１～ＭＣｎの等価電気的特性のレベルを読み取るために用いられる。また、読み出し回路４２４は、ビット線ＢＬから受信した等価電気的特性に線形に関連する加算総和結果ＳＲ１を生成する。

【0038】

制御回路４２２は、メモリアレイ４０で実行される書き込み操作及び／又は読み取り操作を制御するように、プログラミング回路４２０及び読み出し回路４２４に結合される。少なくとも１つの実施例において、制御回路４２２は、複数の重み値に対応する複数の重みデータを受信するとともに、メモリセルで書き込み操作を実行するようにプログラミング回路４２０を制御するために用いられ、それにより、メモリセルの電気的特性は、重み値の順序に従うようにプログラミング可能である。少なくとも１つの実施例において、メモリセルの電気的特性は、重み値のシーケンシャルな順序に従ってプログラミングされる。制御回路４２２の実例は、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ；ＣＰＵ）、メモリコントローラ、マイクロプロセッサ制御装置（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｃｏｎｔｒｏｌ ｕｎｉｔ；ＭＣＵ）、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ；ＦＰＧＡ）の回路実装、又はハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ）からの回路実装、又は類似するものを含むが、これらに限定されない。制御回路４２２の他のタイプ又は構成も各種の実施例の範疇内にある。

【0039】

図４Ｂは、幾つかの実施例による、重みデータが符号付き数である場合に読み出し回路４２４により実行される読み取り操作の重み値及びメモリセルの抵抗値を示すテーブル４００ａを示す。この実施例において、４つのメモリセルＭＣ１～ＭＣ４は、メモリアレイ４０におけるソース線ＳＬとビット線ＢＬの間に平行に設けられ、全てのメモリセルＭＣ１～ＭＣ４は、ワード線ＷＬ１～ＷＬ４によりイネーブルされるように制御される。また、メモリセルＭＣ１～ＭＣ４のそれぞれは、２ビットの重みデータを記憶可能なＭＬＣである。

【0040】

テーブル４００ａには、メモリセルＭＣ１～ＭＣ４により記憶された重み値、メモリセルＭＣ１～ＭＣ４のセル抵抗、及び平行に設けられたメモリセルＭＣ１～ＭＣ４の等価抵抗Ｒｅｑと導電率１／Ｒｅｑが示されている。より特に、テーブル４００ａには、負の重み値が記憶されたメモリセルＭＣ１～ＭＣ４で実行される読み取り操作が示されている。この実例において、各メモリセルの電気的特性は、重みデータのビット順序ではなく重み値のシーケンシャルな順序に従ってプログラミングされる。より特に、各メモリセルのセル抵抗は、重み値に反比例するようにプログラミングされるが、導電率は重み値に正比例する。従って、各メモリセルの導電率は、対応する重み値と線形関係にある。

【0041】

テーブル４００ａから分かるように、メモリセルＭＣ１～ＭＣ４の総導電率１／Ｒｅｑも、メモリセルＭＣ１～ＭＣ４におけるプログラミングされた重み値の総和に比例する。換言すれば、重みデータが符号付き数である場合、各メモリセルのプログラミングされた導電率と記憶された重み値との間の線形関係も、同一のビット線のメモリセルに格納される。この線形関係によって、読み出し回路４２４は、ビット線ＢＬにおける総電流から重み値の総和に線形に関連する総和結果ＳＲ１を得ることができる。従って、同一のビット線における重み値の総和は、加算前に符号付き数と符号無し数を変換する更なる回路を必要とせずに、読み出し回路４２４が同一のビット線におけるメモリセルの総電流を受信することで実行されて得られる。従って、読み出し回路４２４は、読み取り操作を実行することで同一のビット線に結合されるメモリセルに記憶された符号付き数及び／又は符号無し数の和を求めることができる。少なくとも１つの実施例において、読み出し回路４２４により生成された総和結果ＳＲ１は符号無しデータであるため、上記で図３Ａ～図３Ｄについて検討されるように、総和結果ＳＲ１は、重み値と線形関係にある。

【0042】

少なくとも１つの実施例において、積和（ｓｕｍ ｏｆ ｐｒｏｄｕｃｔ；ＳＯＰ）結果を計算するために、メモリシステム４によりＣｉＭ操作を実行する。少なくとも１つの実施例において、制御回路４２２により入力データＩｎ１～Ｉｎｎを受信することで、それぞれワード線ＷＬ１～ＷＬｎにおける電圧を制御し、各メモリセルＭＣ１～ＭＣｎは、それに応じてイネーブル又はディスエーブル可能である。例えば、入力値が１である入力データを受信する時、選択されたメモリセルをイネーブルするように、アドレスデコーダにより読み取り電圧を対応するワード線に提供してよい。そうでなければ、入力値が０である入力データを受信する時、対応するメモリセルはディスエーブルされる。従って、各メモリセルは、対応する入力データに応じてイネーブル又はディスエーブルされ、且つイネーブルされたメモリセルの導電率の総和に対応する総電流をビット線ＢＬに提供する。ビット線ＢＬを流れる総電流は、入力データＩｎ１～ＩｎｎにそれぞれメモリセルＭＣ１～ＭＣｎにより記憶された重みデータを乗算したＳＯＰ結果と等価である。換言すれば、入力データＩｎ１～ＩｎｎにそれぞれメモリセルＭＣ１～ＭＣｎにより記憶された重みデータを乗算したＳＯＰ結果は、メモリセルＭＣ１～ＭＣｎで読み取り操作を実行する時に得られ、それによってＣｉＭ操作が完了する。

【0043】

しかしながら、読み出し回路４２４により生成された総和結果ＳＲ１が符号無しデータであるため、メモリセルに記憶された重みデータが符号付き数である場合、更なるデータ変換を必要とする。少なくとも１つの実施例において、変位変換器４２６は、読み出し回路４２４に結合し、且つ読み出し回路４２４からの総和結果ＳＲ１に基づいて符号付き総和結果ＳＳＲを生成するために用いられる。具体的には、上記の図３Ａ～図３Ｄについての記述のように、総和結果ＳＲ１は、重み値のシーケンシャルな順序に従う符号無しデータであり、これは、符号付き重みデータのビット順序とは異なる。従って、変位変換器４２６は、処理回路４２に設けられる。変位変換器４２６は、読み出し回路４２４に結合し、且つ２の補数表現により総和結果ＳＲ１を符号付きデータに変換することで符号付き総和結果ＳＳＲを生成するために用いられる。

【0044】

少なくとも１つの実施例において、変位変換器４２６は、加算器４２８と、減算器４３０と、を含む。加算器４２８は、入力データＩｎ１～Ｉｎｎを受信するとともにその和を求め、且つ入力データＩｎ１～Ｉｎｎの総和に２^ｎ－１を乗算して総和結果ＳＲ２を生成するために用いられる。減算器４３０は、加算器４２８に結合し、且つ総和結果ＳＲ１から総和結果ＳＲ２を減算して符号付き総和結果ＳＳＲを生成するために用いられる。

【0045】

具体的には、入力データＩｎ１～Ｉｎｎと、メモリセルＭＣ１～ＭＣｎにより記憶された重みデータとの間の乗算及び加算結果は、以下のように得られる。

【数1】

ただし、Ｗ_ｓ１～Ｗ_ｓｎは、それぞれメモリセルＭＣ１～ＭＣｎに記憶される重みデータを表し、Ｗ_ｕ１～Ｗ_ｕｎは、それぞれ対応するメモリセルから読み取った符号無し重みデータを表す。上記の図３Ａ～図３Ｄについての記述のように、各符号付き重みデータは、対応する符号無しデータから２^ｎ－１を減算したものと等価である。従って、以上の導出では、各符号付き重みデータＷ_ｓｎは、対応する符号無し重みデータＷ_ｕｎから２^ｎ－１を減算したものによって置き換えられてよい。また、入力データＩｎ１～Ｉｎｎにそれぞれ符号付き重みデータＷｓ１～Ｗｓｎを乗算したＳＯＰ結果は、２つの部分の和として整理可能である。第１の部分は、入力データＩｎ１～Ｉｎｎに符号無し重みデータＷｕ１～Ｗｕｎを乗算した積の和に等しく、これは、総和結果ＳＲ１に対応する。第２の部分は、入力データＩｎ１～Ｉｎｎに（－２^ｎ－１）を乗算した総和に等しく、これは、総和結果ＳＲ２の負の値に対応する。その結果、入力データＩｎ１～Ｉｎｎにそれぞれ符号付き重みデータＷ_ｓ１～Ｗ_ｓｎを乗算したＳＯＰ結果は、上記導出に基づいて総和結果ＳＲ１から総和結果ＳＲ２を減算することで得られる。従って、加算器４２８及び減算器４３０の演算によって、重みデータが符号付き数である場合、符号付き総和結果ＳＳＲを生成することができる。幾つかの実施例において、重みデータが符号付き数である場合、変位変換器４２６はイネーブルされる。そうでなければ、重みデータが符号無し数である場合、変位変換器４２６はディスエーブルされ、総和結果ＳＲ１は、入力データと重み値のＳＯＰ結果として提供可能である。

【0046】

図５Ａは、幾つかの実施例による操作方法５００のフローチャートを示す。操作方法５００は、図１及び図４Ａに示されるメモリシステム１及び４により実施されて実行されてよい。操作方法５００は、工程Ｓ５０、Ｓ５１を含む。

【0047】

図４Ａにおけるメモリアレイ４０は、ＮＡＮＤメモリアレイであるが、ＮＯＲメモリアレイ等の他のタイプのメモリアレイにも適用される。例えば、ＮＯＲメモリアレイにおけるメモリセルは、直列に結合可能であり、計算結果は、直列に結合されるメモリセルの電圧又は等価抵抗を測定することで得られる。また、図２Ａ～図２Ｂ、図３Ａ～図３Ｄ、図４Ｂにおける抵抗及び／又は導電率値は、単に例示するためのものに過ぎない。当業者は、メモリシステムが各種の設計概念とシステムの要求に適することができるように、メモリセルの電気的値を修正することができる。

【0048】

工程Ｓ５０において、複数の重み値に対応する複数の重みデータを受信する。工程Ｓ５１において、重み値のシーケンシャルな順序に従ってメモリセルの電気的特性をプログラミングするように、メモリセルで書き込み操作を実行する。

【0049】

より具体的には、受信した重みデータは、符号付き数又は符号無し数であってもよい。符号無し数の場合、重みデータのビット順序は、重み値のシーケンシャルな順序と同じであるが、符号付き数の場合、それと異なるため、符号付き数の書き込み操作を実行する時、メモリセルの電気的特性が対応する重み値のシーケンシャルな順序に従ってプログラミング可能になるように、制御回路１２２又は制御回路４２２により更なる変換を実行する必要がある。少なくとも１つの実施例において、プログラミング操作は、レジスタを介してプログラミングされたパラメータにアクセスすることで実行されてよく、これは、受信したデータだけでなく、重みデータが符号付きであるか否かの識別結果にも基づくことである。

【0050】

図５Ｂは、幾つかの実施例による別の操作方法５０２を示すフローチャートである。操作方法５０２は、工程Ｓ５２～Ｓ５４を含む。操作方法５０２は、図１及び図４Ａに示されるメモリシステム１及び４により実施されて実行されてよい。操作方法５０２は、工程Ｓ５２～Ｓ５４を含む。

【0051】

工程Ｓ５２において、複数の入力データに基づいてそれぞれワード線における電圧を制御することで、符号付き数が記憶された各メモリセルがイネーブル又はディスエーブルに制御される。工程Ｓ５３において、イネーブルされたメモリセルの電気的特性を読み取り、符号無しデータに基づく第１の総和結果を生成するように、読み取り操作を実行する。工程Ｓ５４において、２の補数表現により第１の総和結果をエンコードすることで、符号付き総和結果を生成する。

【0052】

より具体的には、各メモリセルの電気的特性は、符号付き数の重みデータを記憶するようにプログラミングされる。電気的特性は、重みデータに対応する重み値のシーケンシャルな順序に従ってプログラミングされる。より特に、電気的特性は、重み値に線形に関連するようにプログラミングされ、それにより、重み値の第１の総和結果は、工程Ｓ５３でメモリセルの等価電気的特性を読み取ることで得られる。しかしながら、電気的特性が重み値と線形関係にあるため、メモリセルの電気的特性から得られた第１の総和結果は、符号無しデータに対応する。従って、工程Ｓ５４において符号無しの第１の総和結果から符号付き総和結果へのデータ変換が必要とされる。

【0053】

少なくとも１つの実施例において、コンピューティングインメモリ（ｃｏｍｐｕｔｉｎｇ－Ｉｎ－ｍｅｍｏｒｙ；ＣｉＭ）操作を実行するためのメモリシステムは、複数のメモリセルを含むメモリアレイと、メモリアレイに結合され、メモリセルの電気的特性をプログラミングするように、書き込み操作を実行するためのプログラミング回路と、プログラミング回路に結合され、複数の重み値に対応する複数の重みデータを受信し、且つプログラミング回路により実行される書き込み操作を制御することで、重み値のシーケンシャルな順序に従ってメモリセルの電気的特性をプログラミングするための制御回路と、を含み、メモリアレイに結合される処理回路と、を備える。

【0054】

幾つかの実施例において、重みデータは、２の補数表現によりエンコードされた複数の符号付き数である。

【0055】

幾つかの実施例において、メモリセルの電気的特性は、対応する重み値の増加につれて増加するようにプログラミングされる。

【0056】

幾つかの実施例において、メモリセルのそれぞれの電気的特性は、対応する重み値に比例するようにプログラミングされる。

【0057】

幾つかの実施例において、メモリセルは、ビット線に結合され、それぞれ複数のワード線により制御される。メモリシステムは、ビット線に結合され、メモリセルの電気的特性を読み取り、複数の入力値に重み値を乗算した積の和に対応する第１の総和結果を生成するように、メモリセルで読み取り操作を実行するための読み出し回路を更に含む。

【0058】

幾つかの実施例において、制御回路は、更に、入力値に対応する複数の入力データを受信し、且つ入力データに基づいてそれぞれワード線における複数の電圧を制御することで、メモリセルのそれぞれがイネーブル又はディスエーブルされるように制御するために用いられる。

【0059】

幾つかの実施例において、読み出し回路は、更に、第１の総和結果を生成するように、ビット線に結合されるイネーブルされたメモリセルにより生成される総電流を読み取るために用いられる。

【0060】

幾つかの実施例において、第１の総和結果は、メモリセルの等価電気的特性と線形関係にある。

【0061】

幾つかの実施例において、第１の総和結果は、符号無しデータに基づくものである。

【0062】

幾つかの実施例において、メモリシステムは、読み出し回路に結合され、２の補数表現により第１の総和結果をエンコードすることで、符号付き総和結果を生成するための変位変換器を更に含む。

【0063】

幾つかの実施例において、変位変換器は、入力データを受信して加算し、且つ入力データの総和に２^ｎ－１（ｎは重みデータのビット数である）を乗算することで、第２の総和結果を生成するための加算器と、第１の総和結果から第２の総和結果を減算することで、符号付き総和結果を生成するための減算器と、を含む。

【0064】

幾つかの実施例において、重みデータが複数の符号付き数である場合、変位変換器はイネーブルされる。

【0065】

少なくとも１つの実施例において、コンピューティングインメモリ（ｃｏｍｐｕｔｉｎｇ－Ｉｎ－ｍｅｍｏｒｙ；ＣｉＭ）操作を実行するためのメモリシステムは、ビット線に結合されるとともに、それぞれ、複数の重み値に対応する符号付き数である複数の重みデータを記憶し、また、複数のワード線により制御される複数のメモリセルを含むメモリアレイと、メモリアレイに結合される処理回路であって、プログラミング回路に結合され、複数の入力値に対応する複数の入力データを受信し、且つ複数の入力データに基づいてそれぞれワード線における電圧を制御することで、各メモリセルをイネーブル又はディスエーブルに制御するための制御回路と、ビット線に結合され、イネーブルされたメモリセルの電気的特性を読み取り、符号無しデータに基づく第１の総和結果を生成するように、読み取り操作を実行するための読み出し回路と、読み出し回路に結合され、２の補数により第１の総和結果をエンコードすることで、符号付き総和結果を生成するための変位変換器と、を含む処理回路と、を備える。

【0066】

幾つかの実施例において、読み出し回路は、第１の総和結果を生成するように、ビット線からイネーブルされたメモリセルにより生成された総電流を読み取るために用いられる。

【0067】

幾つかの実施例において、第１の総和結果は、入力値にそれぞれ重み値を乗算した積の和に対応する。

【0068】

幾つかの実施例において、第１の総和結果は、イネーブルされたメモリセルの等価電気的特性と線形関係にある。

【0069】

幾つかの実施例において、変位変換器は、入力データを受信して加算し、且つ入力データの総和に２^ｎ－１（ｎは重みデータのビット数である）を乗算することで、第２の総和結果を生成するための加算器と、第１の総和結果から第２の総和結果を減算することで、符号付き総和結果を生成するための減算器と、を含む。

【0070】

少なくとも１つの実施例において、メモリアレイは、ビット線に結合されるとともに、それぞれ、複数の重み値に対応する複数の重みデータを記憶し、また、複数のワード線により制御される複数のメモリセルを含む。メモリアレイを操作するための操作方法は、複数の入力データに基づいてそれぞれワード線における電圧を制御することで、各メモリセルをイネーブル又はディスエーブルに制御する工程と、イネーブルされたメモリセルの電気的特性を読み取り、符号無しデータである第１の総和結果を生成するように、読み取り操作を実行する工程と、２の補数表現により第１の総和結果をエンコードすることで、符号付き総和結果を生成する工程と、を含む。

【0071】

幾つかの実施例において、２の補数表現により第１の総和結果をエンコードすることで、符号付き総和結果を生成する工程は、入力データを受信して加算し、且つ入力データの総和に２^ｎ－１（ｎは重みデータのビット数である）を乗算することで、第２の総和結果を生成することと、第１の総和結果から第２の総和結果を減算することで、符号付き総和結果を生成することと、を含む。

【0072】

幾つかの実施例において、第１の総和結果は、イネーブルされたメモリセルの等価電気的特性と線形関係にある。

【0073】

当業者が本発明の態様をよりよく理解できるように、前述した内容をもって複数の実施例の特徴を概説した。当業者であれば、本明細書において援用された実施例と同じ目的を実施するか及び／又は同じメリットを達成するための他のプロセス及び構造を設計又は修正するための基礎として本発明を容易に使用できることを理解すべきである。当業者であれば、このような等価構造は、本発明の精神及び範疇から逸脱しておらず、且つ、本発明の精神及び範疇から逸脱することなく本明細書において様々な変更、置換と代替を行えることをも認識すべきである。

【符号の説明】

【0074】

１、４ メモリシステム
１０、４０ メモリアレイ
１２、４２ 処理回路
１２０、４２０ プログラミング回路
１２２、４２２ 制御回路
１２４、４２４ 読み出し回路
２００ａ～２００ｄ、３００ａ～３００ｄ、４００ａ テーブル
４２６ 変位変換器
４２８ 加算器
４３０ 減算器
５００、５０２ 操作方法
ＢＬ ビット線
Ｌ１～Ｌ４ 線
ＭＣ１～ＭＣｎ メモリセル
Ｓ５０～Ｓ５４ 工程
ＳＬ ソース線
ＷＬ１～ＷＬｎ ワード線
Ｉｎ１～Ｉｎｎ 入力データ
ＳＲ１、ＳＲ２ 総和結果
ＳＳＲ 符号付き総和結果

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図5A】

【図5B】