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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-27
(45)【発行日】2024-10-07
(54)【発明の名称】比較装置及びそれを含むイメージセンサ
(51)【国際特許分類】
H04N 25/78 20230101AFI20240930BHJP
H03K 5/08 20060101ALI20240930BHJP
H03M 1/08 20060101ALI20240930BHJP
H03M 1/56 20060101ALI20240930BHJP
【ＦＩ】
H04N25/78
H03K5/08 E
H03M1/08 A
H03M1/56
【請求項の数】
19
(21)【出願番号】P 2020003368
(22)【出願日】2020-01-14
(65)【公開番号】P2020141399
(43)【公開日】2020-09-03
【審査請求日】2022-12-15
(31)【優先権主張番号】10-2019-0024006
(32)【優先日】2019-02-28
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】キム ヒョン ジュン
【審査官】三沢 岳志
(56)【参考文献】
【文献】国際公開第２０１６／００９８３２（ＷＯ，Ａ１）
【文献】特開２０１４－２１２４２３（ＪＰ，Ａ）
【文献】米国特許第０９９６７５０５（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２０１４／００７０９７４（ＵＳ，Ａ１）
【文献】特開２０１２－１４７３３９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／７８
Ｈ０３Ｋ ５／０８
Ｈ０３Ｍ １／０８
Ｈ０３Ｍ １／５６
(57)【特許請求の範囲】
【請求項1】
ランプ信号を受信する第１のトランジスタとピクセル信号を受信する第２のトランジスタとを備え、前記ランプ信号と前記ピクセル信号とを比較して比較信号を出力ノードに出力するための比較回路と、前記第１のトランジスタ及び前記第２のトランジスタと連結され、前記第２のトランジスタを介して流れる電流の量を減少させるカレントパスを備える出力スイング制御回路と、
を備え、
前記出力スイング制御回路は、前記出力スイング制御回路がない場合に比べて前記ピクセル信号でより大きい範囲の変化のために、前記第２のトランジスタを飽和領域で動作させる比較装置。
【請求項2】
前記カレントパスに流れる電流は、前記第１のトランジスタと前記第２のトランジスタとの端子間の電圧差に対応する値を有する請求項１に記載の比較装置。
【請求項3】
前記第１のトランジスタと前記第２のトランジスタとの端子は、電流源（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）と連結される請求項１に記載の比較装置。
【請求項4】
前記出力スイング制御回路は、前記出力ノードの電圧を予め設定された値以上に維持させる請求項１に記載の比較装置。
【請求項5】
前記ピクセル信号は、光電子変換素子を備えるピクセルアレイから受信され、前記光電子変換素子の各々は、前記ピクセルアレイに入射される光に対応して電気信号を生成する請求項１に記載の比較装置。
【請求項6】
前記出力スイング制御回路は、前記第１のトランジスタ及び前記第２のトランジスタと連結された第３のトランジスタ及び前記第３のトランジスタと直列構成のために電気的に連結される第４のトランジスタを備える請求項１に記載の比較装置。
【請求項7】
前記第１のトランジスタまたは前記第２のトランジスタのドレイン端（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）と連結されるソース端（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）及び電圧源（ｖｏｌｔａｇｅ ｓｏｕｒｃｅ）と連結されるゲート端（ｇａｔｅ ｔｅｒｍｉｎａｌ）を備える第５のトランジスタと、前記第５のトランジスタのドレイン端（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）と連結されるドレイン端（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）及び前記電圧源と連結されるソース端（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）を備える第６のトランジスタと、
をさらに備える請求項１に記載の比較装置。
【請求項8】
光電子変換素子を備えるピクセルアレイにおいてそれぞれの光電子変換素子は、前記ピクセルアレイに入射される光に対応してピクセル信号を出力し、ランプ信号を発生するためのランプ信号発生装置と、前記ピクセル信号と前記ランプ信号とを受信するために、前記ピクセルアレイ及び前記ランプ信号発生装置と連結され、前記ピクセル信号と前記ランプ信号とを比較するための比較回路と、
前記比較回路と連結され、前記比較回路の出力電圧を予め設定された電圧以上に維持するための出力スイング制御回路と、
を備え、
前記出力スイング制御回路は、前記出力スイング制御回路がない場合に比べて前記ピクセル信号でより大きい範囲の変化のために、前記比較回路内の前記ピクセル信号を受信するトランジスタを飽和領域で動作させるＣＭＯＳイメージセンサ。
【請求項9】
前記出力スイング制御回路は、電流源（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）と連結されるソース端（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）を備える第１のトランジスタと、
前記第１のトランジスタのドレイン端（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）と連結されるドレイン端（ｄｒａｉｎ ｔｅｒｍｉｎａｌ）及び電圧源（ｖｏｌｔａｇｅ ｓｏｕｒｃｅ）と連結されたソース端（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）を備える第２のトランジスタと、
を備える請求項８に記載のＣＭＯＳイメージセンサ。
【請求項10】
前記第１のトランジスタ及び前記第２のトランジスタの各々は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタである請求項９に記載のＣＭＯＳイメージセンサ。
【請求項11】
前記比較回路は、前記電流源と連結されたソース端及び前記ランプ信号発生装置と連結されたゲート端を備える第３のトランジスタと、
前記電流源と連結されたソース端及びピクセルアレイと連結されたゲート端を備える第４のトランジスタと、
を備える請求項９に記載のＣＭＯＳイメージセンサ。
【請求項12】
前記第４のトランジスタは、飽和領域で動作する請求項１１に記載のＣＭＯＳイメージセンサ。
【請求項13】
前記比較回路は、電圧源と連結されるソース端及び前記第３のトランジスタと連結されるドレイン端を備える第５のトランジスタと、
前記電圧源と連結されるソース端、前記第４のトランジスタと連結されるドレイン端、及び前記第５のトランジスタのゲート端と連結されるゲート端を備える第６のトランジスタと、
をさらに備える請求項１１に記載のＣＭＯＳイメージセンサ。
【請求項14】
前記第１のトランジスタ及び前記第２のトランジスタの各々は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタである請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項15】
前記比較回路と連結され、前記比較回路の出力信号に基づいてクロック（ｃｌｏｃｋ）をカウントするカウント回路をさらに備える請求項８に記載のＣＭＯＳイメージセンサ。
【請求項16】
前記カウント回路と連結され、前記カウント回路のカウント情報を格納する請求項１５に記載のＣＭＯＳイメージセンサ。
【請求項17】
前記出力スイング制御回路に流れる電流量は、前記ランプ信号と前記ピクセル信号との差に対応する請求項８に記載のＣＭＯＳイメージセンサ。
【請求項18】
前記出力スイング制御回路は、前記比較回路の出力電圧を制限するためのクランピング回路として動作する請求項８に記載のＣＭＯＳイメージセンサ。
【請求項19】
供給電圧と第２のミラー回路との間に連結された第１のミラー回路と、ランプ信号及びピクセル信号を受信し、前記ランプ信号及び前記ピクセル信号を比較して、出力ノードに比較信号を出力する前記第２のミラー回路と、
前記第２のミラー回路と連結され、共通電圧に基づいて電流量を調整して前記第２のミラー回路の動作マージンを確保するためのシンク回路と、
を備え、
前記シンク回路は、前記ピクセル信号で前記シンク回路がない場合に比べてより大きい範囲の変化のために、前記第２のミラー回路内の前記ピクセル信号を受信するトランジスタを飽和領域で動作させるＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態等は、比較装置を含むＣＭＯＳイメージセンサ（ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｉｍａｇｅ Ｓｅｎｓｏｒ、ＣＩＳ）に関する。
【背景技術】
【0002】
ＣＭＯＳイメージセンサは、ピクセルアレイから出力されるアナログ形態の信号（ピクセル信号）をデジタル形態の信号に変換する動作を行う。このようなアナログ信号からデジタル信号への変換のために、ＣＭＯＳイメージセンサは、内部に高解像度のアナログ－デジタル変換装置（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）を使用する。ＣＭＯＳイメージセンサは、シングルアナログ－デジタル変換装置（Ｓｉｎｇｌｅ ＡＤＣ）を使用する方式とコラムアナログ－デジタル変換装置（Ｃｏｌｕｍｎ ＡＤＣ）を使用する方式とを採択することができる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施形態等は、比較装置及び比較装置を含むイメージセンシング装置を提供する。一部の実現では、比較装置の出力電圧を制御してイメージの解像度を改善できる。
【課題を解決するための手段】
【0004】
本発明の実施形態に係る比較装置は、ランプ信号とピクセル信号とを比較して比較信号を出力するための比較ブロックと、カレントパスを用いて前記比較ブロックの出力電圧が所定電圧以上に維持されるように出力スイングを制御するための出力スイング制御ブロックとを備えることができる。
【0005】
本発明の実施形態に係る比較装置は、ランプ信号を受信する第１のトランジスタとピクセル信号を受信する第２のトランジスタとを備え、前記ランプ信号と前記ピクセル信号とを比較して比較信号を出力ノードに出力するための比較回路と、前記第１のトランジスタ及び前記第２のトランジスタと連結され、前記第２のトランジスタを介して流れる電流の量を減少させるカレントパスを備える出力スイング制御回路とを備えることができる。
【0006】
本発明の実施形態に係るＣＭＯＳイメージセンサは、光電子変換素子を備えるピクセルアレイにおいてそれぞれの光電子変換素子は、前記ピクセルアレイに入射される光に対応してピクセル信号を出力し、ランプ信号を発生するためのランプ信号発生装置と、前記ピクセル信号と前記ランプ信号とを受信するために、前記ピクセルアレイ及び前記ランプ信号発生装置と連結され、前記ピクセル信号と前記ランプ信号とを比較するための比較回路と、前記比較回路と連結され、前記比較回路の出力電圧を予め設定された電圧以上に維持するための出力スイング制御回路とを備えることができる。
【0007】
本発明の実施形態に係るＣＭＯＳイメージセンサは、供給電圧と第２のミラー回路との間に連結された第１のミラー回路と、ランプ信号及びピクセル信号を受信し、前記ランプ信号及び前記ピクセル信号を比較して、出力ノードに比較信号を出力する前記第２のミラー回路と、前記第２のミラー回路と連結され、共通電圧に基づいて電流量を調整して前記第２のミラー回路の動作マージンを確保するためのシンク回路とを備えることができる。
【発明の効果】
【0008】
開示された技術の様々な実施形態によれば、比較装置は、ピクセル信号を受信する入力トランジスタの動作領域の変化を引き起こさない予め設定された最小の値を有する範囲の出力電圧を有する。したがって、バンディングノイズが発生することを緩和させることができ、相互相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ、ＣＤＳ）動作性能が影響を受けることを防止できるという効果がある。
【0009】
また、バッファを有するＣＭＯＳイメージセンサＣＩＳと比較すると、バッファを使用しないので、ＣＭＯＳイメージセンサＣＩＳのために必要とする面積及びパワー消費を減少させることができる。また、提案されたＣＭＯＳイメージセンサＣＩＳは、バッファを必要としないので、入力スイングがバッファのゲインエラーによって減少されない。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態に対する理解を助けるためのＣＭＯＳイメージセンサの一例示図である。
【図3】本発明の実施形態に対する理解を助けるためのＣＭＯＳイメージセンサの他の例示図である。
【図4A】本発明の実施形態に係るＣＭＯＳイメージセンサの構成図である。
【図5】本発明の実施形態に係る比較装置の構成図である。
【図6】本発明の他の実施形態に係る比較装置の構成図である。
【発明を実施するための形態】
【0011】
本発明を説明するにあたって、本発明と関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合に、その詳細な説明を省略する。以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【0012】
そして、明細書全体において、ある部分が他の部分と「連結」されているとするとき、これは、「直接的に連結」されている場合だけでなく、その中間に他の素子を挟んで「電気的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」または「備える」とするとき、これは、特に反対される記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むか、備えることができることを意味する。また、明細書全体の記載において一部の構成要素を単数型で記載したとして、本発明がそれに限定されるものではなく、当該構成要素が複数個からなり得るということが分かるであろう。
【0013】
明細書は、様々な電子応用に有用でありうる比較装置及び比較装置を含むイメージセンシング装置の実現及び例を提供する。開示された技術の様々な実現は、アナログ／デジタル（Ａ／Ｄ）変換を行うための比較装置を提供する。比較装置は、入力トランジスタの動作領域（例、飽和（ｓａｔｕｒａｔｉｏｎ）領域）が他の領域（例えば、トライオード（ｔｒｉｏｄｅ）領域または線形（ｌｉｎｅａｒ）領域）への変更なしに維持できるように設計される。
【0014】
イメージセンシング装置は、マシンビジョン、ロボット工学、誘導及びナビゲーション、自動車応用製品、及び消費者製品を含む様々な応用分野に適用される。イメージセンシング装置は、入射される光に応答して光電荷を発生させるように構成された１つ以上の光電子変換素子を備えるイメージ感知領域（例えば、ピクセルアレイ）を備える。イメージ感知領域は、複数の行と複数の列とを含む要素等のアレイとして配列されることができ、例えば、１回に１つの列が読み取られることができる。読み取られるとき、それぞれの列が駆動され、ピクセルアレイ１０から読み取られたアナログ信号は、イメージの後続処理を容易にするためにデジタル信号に変換される。
【0015】
イメージセンシング装置は、様々な方式でアナログ－デジタル変換ＡＤＣを行うことができる。アナログ－デジタル変換装置のうち１つの例として、シングルアナログ－デジタル変換装置は、高速で動作する１つのアナログ－デジタル変換装置を使用する。シングルアナログ－デジタル変換装置は、所定の決められた時間内にピクセルアレイの全てのコラムから出力されるアナログ信号をデジタル信号に変換する。シングルアナログ－デジタル変換装置は、ＣＭＯＳイメージセンサのチップ面積を減らすことができるという長所があるが、アナログ－デジタル変換装置が高速で動作しなければならないので、電力消費が大きいという短所がある。
【0016】
アナログ－デジタル変換装置のうち、他の例として、複数のアナログ－デジタル変換装置を使用するコラムアナログ－デジタル変換方式は、簡単な構造のアナログ－デジタル変換装置（一例として、シングル－スロープアナログ－デジタル変換装置）をピクセルアレイの各コラム毎に配置して実現する方式である。コラムアナログ－デジタル変換装置は、シングルアナログ－デジタル変換装置に比べてＣＭＯＳイメージセンサのチップ面積が増加されるという短所があるが、各アナログ－デジタル変換装置がシングルアナログ－デジタル変換装置のように高速で動作する必要がないので、電力消費が少ないという長所がある。
【0017】
コラムアナログ－デジタル変換装置を有するＣＭＯＳイメージセンサは、相互相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ、ＣＤＳ）ブロックを備える。ＣＭＯＳイメージセンサ内のピクセルアレイは、光を電気信号（例、アナログ出力電圧）に変換し、相互相関二重サンプリングブロックは、アナログ出力電圧をサンプリングする。ＣＭＯＳイメージセンサは、サンプリングされた電圧を格納し、相互相関二重サンプリング動作中に格納された電圧とランプ信号発生装置で生成された予め設定されたランプ信号とを比較して、ピクセルアレイから出力されたアナログ出力電圧に対応するデジタルコード生成のために使用される比較信号を提供する。
【0018】
例えば、シングル－スロープ（Ｓｉｎｇｌｅ－Ｓｌｏｐｅ）アナログ－デジタル変換装置を含むコラム平行ＣＭＯＳイメージセンサ（ｃｏｌｕｍｎ ｐａｒａｌｌｅｌ ＣＩＳ）を図１を参照して説明する。図１は、ＣＭＯＳイメージセンサＣＩＳの例を説明する。
【0019】
図１に示されたように、本発明の実施形態に対する理解を助けるためのＣＭＯＳイメージセンサは、ピクセルアレイ１０、ローデコーダ２０、ランプ信号発生装置３０、比較部４０、カウント部５０、メモリ部６０、コラム読み出し回路７０、及び制御部８０を備えることができる。ピクセルアレイ１０は、入射光に対応するピクセル信号を出力できる。ローデコーダ２０は、制御部８０（例えば、タイミングジェネレータ）の制御によってピクセルアレイ１０内のピクセルをローライン別に選択して、選択されたピクセルの動作を制御できる。制御部８０の制御によって、ランプ信号発生装置３０は、ランプ信号を生成できる。シングル－スロープ（Ｓｉｎｇｌｅ－Ｓｌｏｐｅ）アナログ－デジタル変換装置は、５個以上のトランジスタを使用する演算トランスコンダクタンス増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ、ＯＴＡ）或いは２個以上のトランジスタを使用するインバータ形態の比較装置を使用することができる。一実施形態では、シングル－スロープ（Ｓｉｎｇｌｅ－Ｓｌｏｐｅ）アナログ－デジタル変換装置は、第１の段から第３の段の３個の比較装置まで使用することができる。
【0020】
比較部４０は、複数の比較装置を含むことができ、カウント部５０は、複数のカウンタを備えることができ、メモリ部６０は、複数のメモリを備えることができる。したがって、複数の比較装置、複数のカウンタ、及び複数のメモリは、各コラム毎に配置されることができる。各ピクセルのオフセット値を除去するために、比較部４０は、光がピクセルアレイ１０に入射される前及び後にピクセルアレイ１０から出力されるピクセル信号を比較して入射光により生成されたピクセル信号だけを測定することができる。このような技法を相互相関二重サンプリングＣＤＳという。このような相互相関二重サンプリング動作は、図２を参照して説明される。
【0021】
図２は、ＣＭＯＳイメージセンサＣＩＳの比較装置に含まれた比較装置の一例を説明する。図２に示されたように、比較装置は、ＰＭＯＳトランジスタＰＭ１１、ＰＭＯＳトランジスタＰＭ１２、キャパシタＣ１１、ＮＭＯＳトランジスタＮＭ１１、ＮＭＯＳトランジスタＮＭ１２、スイッチＳＷ１１、及びスイッチＳＷ１２を備える。ＰＭＯＳトランジスタＰＭ１１は、ソース端子が第１の供給電圧ＶＤＤに連結され、ゲート端子とドレイン端子とが連結されたダイオードコネクション（Ｄｉｏｄｅ－Ｃｏｎｎｅｃｔｉｏｎ）構造を有する。ＰＭＯＳトランジスタＰＭ１２は、第１の供給電圧ＶＤＤに連結されるソース端子、ＰＭＯＳトランジスタＰＭ１１のゲート端子に連結されるゲート端子、及び出力ノードＶｏｕｔｐに連結されるドレイン端子を備える。キャパシタＣ１１は、一側端子にランプ信号Ｖｒａｍｐ（すなわち、ランプ電圧）を受信し、他側端子がＮＭＯＳトランジスタＮＭ１１のゲート端子に連結される。キャパシタＣ１２の一側端子にピクセル信号Ｖｐｉｘｅｌ（すなわち、ピクセル電圧）を受信し、他側端子がＮＭＯＳトランジスタＮＭ１２のゲート端子に連結される。ＮＭＯＳトランジスタＮＭ１１は、ＰＭＯＳトランジスタＰＭ１１のドレイン端子に連結されたドレイン端子、キャパシタＣ１１の他側端子に連結されたゲート端子、及び電流源ＩＴａｉｌを介して第２の供給電圧ＶＧＮＧに連結されたソース端子を備える。ＮＭＯＳトランジスタＮＭ１２は、出力ノードＶｏｕｔｐに連結されたドレイン端子、キャパシタＣ１２の他側端子に連結されたゲート端子、及び電流源ＩＴａｉｌを介して第２の供給電圧ＶＧＮＧに連結されたソース端子を備える。スイッチＳＷ１１は、ＮＭＯＳトランジスタＮＭ１１のドレイン端子とゲート端子との間に連結される。スイッチＳＷ１２は、ＮＭＯＳトランジスタＮＭ１２のドレイン端子とゲート端子との間に連結される。
【0022】
ピクセルアレイから出力されるピクセル信号Ｖｐｉｘｅｌは、リセット電圧Ｖｒｅｓｅｔ及びシグナル電圧Ｖｓｉｇｎａｌを備える。ピクセル信号Ｖｐｉｘｅｌに対して相互相関二重サンプリングＣＤＳを行うために、スイッチＳＷ１１とスイッチＳＷ１２とは、リセット電圧Ｖｒｅｓｅｔ及びシグナル電圧Ｖｓｉｇｎａｌをサンプリングするためにターンオン（Ｔｕｒｎｅｄ ｏｎ）される。リセット電圧Ｖｒｅｓｅｔ及びシグナル電圧Ｖｓｉｇｎａｌのレベルをサンプリングすることにより、ピクセルアレイから様々な形態のノイズを減らすことができる。
【0023】
スイッチＳＷ１１とスイッチＳＷ１２とがターンオンされれば、ＮＭＯＳトランジスタＮＭ１１とＮＭＯＳトランジスタＮＭ１２とのゲート端子とドレイン端子との電圧レベルが同一になり、ＰＭＯＳトランジスタＰＭ１１とＰＭＯＳトランジスタＰＭ１２とのドレイン電圧が同一になる。
【0024】
図２に示された比較装置（Ｃｏｍｐａｒａｔｏｒ）では、ランプ信号Ｖｒａｍｐのコモン電圧がキャパシタＣ１１にサンプリングされ、また、オフセット信号を基準にピクセル信号のうち、リセット電圧がキャパシタＣ１２にサンプリングされる。比較装置の動作と構造により、オフセット信号は、ランプ信号Ｖｒａｍｐ及びピクセル信号Ｖｐｉｘｅｌに存在することができる。この場合、オフセット信号を考慮してランプ信号Ｖｒａｍｐ及びピクセル信号Ｖｐｉｘｅｌのサンプリングが行われることができる。
【0025】
比較装置に入力されるランプ信号Ｖｒａｍｐのコモン電圧とピクセル信号Ｖｐｉｘｅｌのうち、リセット電圧をＮＭＯＳトランジスタＮＭ１１とＮＭＯＳトランジスタＮＭ１２とのゲート端子に保持し、ランプ信号Ｖｒａｍｐやピクセル信号Ｖｐｉｘｅｌの変化量をキャパシタＣ１１とキャパシタＣ１２とを介しての交流－カップリング（ＡＣ－Ｃｏｕｐｌｉｎｇ）形態で感知することができる。
【0026】
ピクセル信号Ｖｐｉｘｅｌのうち、シグナル電圧Ｖｓｉｇｎａｌをサンプリングするために、スイッチＳＷ１１とスイッチＳＷ１２とは、オフ（ＯＦＦ）されることができる。このとき、スイッチングによるスイッチングノイズ信号がキャパシタＣ１１とキャパシタＣ１２とに格納される。理想的な回路では、ＮＭＯＳトランジスタＮＭ１１とＮＭＯＳトランジスタＮＭ１２とがディファレンシャル（Ｄｉｆｆｅｒｅｎｔｉａｌ）構造であるから、スイッチＳＷ１１とスイッチＳＷ１２とのオフの際、オフセット信号と見なされる各スイッチの両端の信号値が相対的に相殺されることができる。しかし、実際回路では、スイッチングノイズ信号が「０」の値ではなく、スイッチングノイズ信号は、イメージの解像度低下を誘発する。イメージ解像度の減少を解決するために、リセット電圧がサンプリングされた後のコード値と信号電圧以後のコード値との間の差を介してスイッチング雑音信号を相殺するデジタル二重サンプリング（Ｄｉｇｉｔａｌ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ、ＤＤＳ）動作が使用され得る。
【0027】
上記のように、スイッチＳＷ１１とスイッチＳＷ１２とがオフされ、ピクセルからのシグナル電圧ＶｓｉｇｎａｌがキャパシタＣ１２を介して交流－カップリングされてＮＭＯＳトランジスタＮＭ１２のゲート端子に印加されれば、ＮＭＯＳトランジスタＮＭ１２のゲート端子には、「リセット電圧Ｖｒｅｓｅｔ－シグナル電圧Ｖｓｉｇｎａｌ」の電圧レベルがサンプリングされることができる。
【0028】
ランプ信号ＶｒａｍｐがキャパシタＣ１１を介して交流－カップリングされてＮＭＯＳトランジスタＮＭ１１のゲート端子に印加されることができる。ランプ信号Ｖｒａｍｐの電圧レベルが下降または上昇することにより、ＮＭＯＳトランジスタＮＭ１１とＮＭＯＳトランジスタＮＭ１２とのゲート電圧値が一致する地点が生じるようになる。
【0029】
このように、ランプ信号が印加されるＮＭＯＳトランジスタＮＭ１１のゲート電圧がピクセル信号の相互相関二重サンプリングＣＤＳ値（リセット電圧－シグナル電圧）が印加されたＮＭＯＳトランジスタＮＭ１２のゲート電圧をクロシングするようになると、出力ノードの出力電圧値Ｖｏｕｔｐが「ＮＭＯＳトランジスタＮＭ１１とＮＭＯＳトランジスタＮＭ１２との電圧差×ゲイン（ｇａｉｎ）」の分だけ下降または上昇するようになる。エラー（例、キック－バック（Ｋｉｃｋ－Ｂａｃｋ）エラー）が発生してイメージの解像度低下を誘発できる。キック－バック（Ｋｉｃｋ－Ｂａｃｋ）エラーは、出力電圧の変化量のサイズがＮＭＯＳトランジスタＮＭ１２のゲート端子に発生するようになる寄生キャパシタに影響を与えることができる。
【0030】
また、図２に示された比較装置は、イメージ解像度の減少を引き起こすバンディングノイズ（ｂａｎｄｉｎｇ ｎｏｉｓｅ）を引き起こす。図２に示されたように、比較装置の入力トランジスタＮＭ１１、ＮＭ１２において、ゲート－ソース寄生キャパシタＣｇｓ及びドレイン－ソース寄生キャパシタＣＤＳのサイズは、比較装置の動作領域によって変わる。ランプ信号発生装置３０は、比較装置を含む数千ないし数万の単一スロープＡＤＣを負荷（ｌｏａｄｓ）として考慮し、各比較装置は、寄生キャパシタＣｇｓ及びＣｄを有する入力端子を有する。
【0031】
ランプ信号発生装置３０は、動作する間、１段階ずつ駆動される。動作する間、ランプ信号Ｖｒａｍｐを受信するように構成された入力トランジスタＮＭ１１のゲート電圧は、１段階ずつ下降することができる。下降ゲート電圧（ランプ信号）がピクセル信号Ｖｐｉｘｅｌを受信するように構成された入力トランジスタＮＭ１２のゲート電圧（ピクセル信号）と同一になると、比較装置は、比較信号を出力し、カウンタ５１は、カウントを行い、メモリ６１は、カウント値を格納する。比較装置４１が比較信号を出力する間、ランプ信号Ｖｒａｍｐが予め設定された範囲に到達するまで１段階ずつ下降するランプ信号Ｖｒａｍｐが入力されるので、ランプ信号Ｖｒａｍｐを受信するように構成された入力トランジスタＮＭ１１のゲート電圧は、連続的に下降する。
【0032】
ピクセル信号Ｖｐｉｘｅｌを受信するように構成された入力トランジスタＮＭ１２の出力ノードの電圧は、連続的に下降する。したがって、ピクセル信号Ｖｐｉｘｅｌを受信するように構成された入力トランジスタＮＭ１２の動作領域は、飽和領域からトライオード（ｔｒｉｏｄｅ）領域または線形領域に変更される。すなわち、入力トランジスタＮＭ１２の出力ノードの電圧は、入力トランジスタＮＭ１２のドレイン－ソース電圧Ｖｄｓの減少を引き起こす。この場合、画素信号Ｖｐｉｘｅｌを受信する入力トランジスタＮＭ１２は、抵抗のように動作することができる。
【0033】
これにより、ランプ信号Ｖｒａｍｐを受信するように構成された入力トランジスタＮＭ１１及びピクセル信号Ｖｐｉｘｅｌを受信するように構成された入力トランジスタＮＭ１２の共通電圧Ｖｃｍが大きく変化される。したがって、ランプ信号Ｖｒａｍｐを受信するように構成された入力トランジスタＮＭ１２のゲートとソースとの間の寄生キャパシタＣｇｓは大きく変化される。
【0034】
ランプ信号発生装置３０の負荷は、それぞれの比較装置４１の動作領域によって変わるので、各比較装置４１の動作領域は、他の比較装置４１の動作に影響を及ぼす。例えば、バンディングノイズ（ｂａｎｄｉｎｇ ｎｏｉｓｅ）とも呼ばれる非線形現象は、比較装置４１の動作領域の変化のために発生することができる。また、それぞれの比較装置４１の動作中に既存の動作地点（ｏｐｅｒａｔｉｏｎ ｐｏｉｎｔ）が変更されれば、二重相関サンプリングＣＤＳ動作の性能も影響を受ける可能性がある。
【0035】
このようなバンディングノイズを減少させるために、ＣＭＯＳイメージセンサＣＩＳにバッファリング部９０を備えることが提案された。図３は、ランプ信号発生装置の出力端と比較装置の入力端との間にバンディングノイズを減らすために提供されるバッファを備えるＣＭＯＳイメージセンサを説明する。図３に示されたように、ＣＭＯＳイメージセンサは、ランプ信号発生装置３０から印加されるランプ信号をバッファリングするためのバッファリング部９０をさらに備えることができ、ランプ信号は、対応するバッファ９１などを介してそれぞれの比較装置４１に入力されることができる。
【0036】
バンディングノイズが発生することを緩和させるためにバッファを追加するとき、ＣＭＯＳイメージセンサＣＩＳは、バッファ９１を備えるために必要とする面積が増加し、ＣＭＯＳイメージセンサＣＩＳを動作するためのより多くのパワーが必要であり、入力スイングがバッファのゲインエラーのために減少されることができる。
【0037】
従来のＣＭＯＳイメージセンサＣＩＳに存在する上記の問題点を認識するにあたって、開示された技術は、入力トランジスタの動作領域での変化を避けるために比較装置を含むＣＭＯＳイメージセンサＣＩＳを提供することによってバンディングノイズを減少させ、イメージの解像度を改善させる。一部の実現において、提案された比較装置は、比較装置に流れる追加電流経路を提供することによって範囲内で維持された出力電圧を有する。一部の実現において、提案された比較装置を有するＣＭＯＳイメージセンサＣＩＳは、イメージの解像度の減少を引き起こすキックバックエラーの発生を防止できる。一部の実現において、提案された比較装置は、ＮＭＯＳトランジスタＮＭ１２のゲート端に形成された寄生キャパシタに対する比較装置の出力電圧変化の影響を最小化できる。
【0038】
一部の実現において、比較装置の出力電圧は、所定電圧になるように制御される。比較装置の出力電圧範囲の制御を介してバンディングノイズの発生を減らすことができ、相互相関二重サンプリングＣＤＳ動作性能におけるバンディングノイズの影響を防止できる。ＣＭＯＳイメージセンサＣＩＳのために提案された設計は、バッファを備えないので、バッファを備えるＣＭＯＳイメージセンサＣＩＳと比較するとき、ＣＭＯＳイメージセンサＣＩＳのために要求される面積の増加を防止し、電力消費を減少させることができる。また、入力スイングがバッファのゲインエラーによって減少されることを防止できる。提案された構成の例を、図４Ａ～図６を参照して詳細に説明する。
【0039】
図４Ａは、本発明の実施形態に係るＣＭＯＳイメージセンサを説明する構成図の例である。
【0040】
図４Ａに示されたように、本発明の実施形態に係るＣＭＯＳイメージセンサは、ピクセルアレイ１０、ローデコーダ２０、ランプ信号発生装置３０、比較部４０、カウント部５０、メモリ部６０、コラム読み出し回路７０、及び制御部８０を備えることができる。ピクセルアレイ１０は、入射光に対応するピクセル信号を出力できる。ローデコーダ２０は、制御部８０の制御によってピクセルアレイ１０内のピクセルをローライン別に各々選択し、選択されたピクセルの動作を制御することができる。ランプ信号発生装置３０は、制御部８０の制御によってランプ信号を生成できる。比較部４０は、ランプ信号発生装置３０から印加されるランプ信号の値とピクセルアレイ１０から出力される各ピクセル信号の値とを制御部８０の制御によって比較することができる。カウント部５０は、比較部４０からの各出力信号に応じて制御部８０から印加されたクロックをカウントすることができる。メモリ部６０は、制御部８０の制御によってカウント部５０からのカウント情報を格納することができる。制御部８０は、ローデコーダ２０、ランプ信号発生装置３０、比較部４０、カウント部５０、メモリ部６０、及びコラム読み出し回路７０の動作を制御できる。コラム読み出し回路７０は、制御部８０の制御によってメモリ部６０のデータをピクセルデータ（ＰＸＤＡＴＡ）に順次出力することができる。ここで、比較部４０は、各コラム別に本発明の実施形態に係る比較装置４２を備えることができる。本発明の実施形態は、トランジスタとＮＭＯＳトランジスタとを互いに変更して実現した形態の比較装置にも適用されることができる。
【0041】
比較部４０は、複数の比較装置４２を含む。比較装置４２は、比較装置４２の１つの端子でピクセルアレイ１０の対応する列から出力されたピクセル信号を受信し、比較装置４２の他の端子でランプ信号発生装置３０から印加されたランプ信号を受信することができる。比較装置４２は、制御部８０からの制御信号に基づいて、受信されたピクセル信号と受信されたランプ信号とを比較して比較結果として得られた比較信号を出力できる。
【0042】
ランプ信号Ｖｒａｍｐは、リセット動作が始まった後、時間が経過するにつれて予め設定されたサイズに増加または減少する電圧レベルを有するので、それぞれの比較装置に入力された２つの信号の値は、特定時点で互いに一致することができる。２つの信号の値が互いに一致した後、それぞれの比較装置から出力された比較信号の値が反転されることができる。
【0043】
比較装置４２に連結されたカウンタ５１は、ランプ信号が下降するときから比較装置４１から出力された比較信号が反転されるまで制御部８０から印加されたクロックをカウントし、カウント情報を出力として提供することができる。カウンタ５１の各々は、制御部８０からのリセット制御信号に応じてリセットされることができる。図４Ｂは、ＣＭＯＳイメージセンサＣＩＳで行われたカウント動作の例を説明する。図４Ｂに示されたように、ＣＭＯＳイメージセンサＣＩＳは、リセット信号（リセット電圧）に対する１次カウントを行い、イメージ信号（信号電圧）に対する２次カウントを行うことができる。
【0044】
カウンタ５１に連結されたメモリ６１は、カウンタ５１からカウント情報を受信し、受信されたカウント情報を格納することができる。メモリ６１は、制御部８０からの負荷制御信号に応じてカウント情報をコラム読み出し回路７０に出力することができる。
【0045】
実施形態によって、比較部４０は、相互相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ、ＣＤＳ）構造を含むシングル－スロープアナログ－デジタル変換装置（Ｓｉｎｇｌｅ－Ｓｌｏｐｅ Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）で実現されることができる。ピクセルアレイ１０は、例えば、光ダイオード、光トランジスタ、光ゲート、または光をピクセル信号（例えば、電荷、電圧、または電流）に変換することができる他の光感知回路を備える受信された光に応答して電気信号を生成する光電子変換素子を備えることができる。ピクセルアレイ１０は、光学イメージ情報を電気イメージ信号に変換し、当該列ラインを介して相関二重サンプリングＣＤＳ構造を有する比較部４０に電気イメージ信号を送信することができる。一部の実現例において、ソースフォロワ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）の不一致（ｍｉｓｍａｔｃｈ）とリセット雑音（ｒｅｓｅｔ ｎｏｉｓｅ）を補償するための相関二重サンプリングＣＤＳ構造を実現することができる。相関二重サンプリングＣＤＳは、アナログ領域またはデジタル領域で行われることができる。実施形態によって、ピクセル信号に対してアナログ領域で１次相関二重サンプリングＣＤＳが行われた後、アナログ－デジタル変換装置ＡＤＣを経て変換されたデジタル信号に対してデジタル領域で２次相関二重サンプリングＣＤＳが行われることもできる。
【0046】
アナログ領域における相関二重サンプリングＣＤＳを行う方法では、大別して２つの方法がありうる。１つは、相関二重サンプリングＣＤＳを行うための別の減算回路を使用することであり、他の１つは、比較装置とともに相関二重サンプリングＣＤＳを実現することである。
【0047】
図５は、比較部４０に含まれた相関二重サンプリングＣＤＳ構造を有する比較装置の例を説明する。図５に示すように、比較装置は、相関二重サンプリングＣＤＳを実現するために使用され、比較部４０には、追加的な減算回路が含まれないことができる。
【0048】
図５に示すように、ピクセル信号ＶＰＩＸとランプ電圧ＶＲＡＭＰとがキャパシタＣ１、Ｃ２の一端に印加され、キャパシタＣ１、Ｃ２の他端は、比較装置に連結されることができる。比較装置の入力電圧ＶＩＮ１、ＶＩＮ２と出力電圧（１ｓｔＣＯＭＰ、ＶＯＵＴＰ）とは、スイッチφＯＺ、φＯＺを備えるフィードバックラインを介して連結されることができる。ここで、スイッチφＯＺ、φＯＺの制御は、ピクセル信号ＶＰＩＸのリセット信号及びイメージ信号のサンプリング時点に対応してなされることができる。ピクセル信号ＶＰＩＸとランプ電圧ＶＲＡＭＰとが各々１つの経路によって伝達されるので、信号の不一致による性能低下を予防することができる。
【0049】
図６は、ＣＭＯＳイメージセンサＣＩＳの比較部で使用される比較装置の他の例を説明する図である。図６において説明された比較装置は、シングル－スロープアナログ－デジタル変換装置ＡＤＣの性能低下を防止できる。図６は、本発明の実施形態に係る比較装置を説明する構成図の例である。例えば、図６において説明する比較装置は、図４及び図５において説明した比較装置に対応することができる。
【0050】
図６に示されたように、本発明の実施形態に係る比較装置は、比較回路４１０及び出力スイング制御回路４２０を備えることができる。比較回路４１０は、ランプ信号とピクセル信号とを比較して比較信号を出力でき、出力スイング制御回路４２０は、比較回路４１０の出力電圧が少なくとも所定電圧になるように制御することができる。
【0051】
図６に説明された比較回路４１０は、ＰＭＯＳトランジスタＰＭ１１、ＰＭＯＳトランジスタＰＭ１２、キャパシタＣ１１、キャパシタＣ１２、ＮＭＯＳトランジスタＮＭ１１、ＮＭＯＳトランジスタＮＭ１２、スイッチＳＷ１１、スイッチＳＷ１２、ＮＭＯＳトランジスタＮＭ１３、及びＮＭＯＳトランジスタＮＭ１４を備えることができる。図２において説明した構造と比較して、図６の比較回路４１０は、キックバックエラーまたはキックバック雑音の発生を最小化するために、ＮＭＯＳトランジスタＮＭ１３及びＮＭＯＳトランジスタＮＭ１４をさらに備えることができる。スイッチＳＷ１１、ＳＷ１２のそれぞれの一端は、ＮＭＯＳトランジスタＮＭ１３、ＮＭ１４のドレイン端に連結される。図２に説明したような比較装置を含む構成要素の構造及び動作は、図２と関連した説明に基づいて理解されることができる。
【0052】
ＮＭＯＳトランジスタＮＭ１３、ＮＭ１４の各々は、ゲート端子が第１の供給電圧ＶＤＤに連結される自己バイアス（ｓｅｌｆ－ｂｉａｓｉｎｇ）構造を有することができる。ＮＭＯＳトランジスタＮＭ１３は、ＰＭＯＳトランジスタＰＭ１１のドレイン端に連結されたドレイン端、第１の供給電圧ＶＤＤに連結されたゲート端、及びＮＭＯＳトランジスタＮＭ１１のドレイン端に連結されたソース端を備えることができる。ＮＭＯＳトランジスタＮＭ１４は、出力ノードＶｏｕｔｐに連結されたドレイン端、第１の供給電圧ＶＤＤに連結されたゲート端、及びＮＭＯＳトランジスタＮＭ１２に連結されたソース端を備えることができる。
【0053】
図６では、ＮＭＯＳトランジスタＮＭ１３とＮＭＯＳトランジスタＮＭ１４とは、ゲート端子によって第１の供給電圧ＶＤＤを受信するように実現されることができる。他の実現例において、ＮＭＯＳトランジスタＮＭ１３とＮＭＯＳトランジスタＮＭ１４とは、ゲート端子によって外部の電圧供給部（図示せず）から第３の供給電圧ＶＢを受信するように実現することもできる。
【0054】
ＮＭＯＳトランジスタＮＭ１１のゲート電圧がＮＭＯＳトランジスタＮＭ１２のゲート電圧を交差した後にも、ランプ信号は、一段階ずつ下降したり上昇しながら予め設定された最大電圧レベル（Ｍａｘｉｍｕｍ ｖｏｌｔａｇｅ ｌｅｖｅｌ）に上昇するか、最小電圧レベル（Ｍｉｎｉｍｕｍ ｖｏｌｔａｇｅ ｌｅｖｅｌ）に下降することができる。したがって、ＮＭＯＳトランジスタＮＭ１１のゲート電圧は、持続的に下降したり上昇することができる。この場合、出力ノードの出力電圧値Ｖｏｕｔｐは、「ＮＭＯＳトランジスタＮＭ１１、ＮＭ１２間の電圧差×ゲイン（ｇａｉｎ）」により下降したり上昇することができ、ＮＭＯＳトランジスタＮＭ１２の動作領域が飽和領域からトライオード領域または線形領域に変更されることができる。したがって、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１２の共通電圧が大きく変わることができ、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１２のゲート－ソース寄生キャパシタＣｇｓが大きく変わることができる。
【0055】
出力スイング制御回路４２０は、出力ノードＶｏｕｔｐで出力電圧を制御するために提供されることができる。一部の実現例において、出力スイング制御回路４２０は、電流をクランピング（Ｃｌａｍｐｉｎｇ）するためのクランピング回路として実現されることができる。
【0056】
出力スイング制御回路４２０は、ソース端子が第１の供給電圧ＶＤＤに連結され、ゲート端子が比較ブロック４１０に連結（すなわち、ロードトランジスタＰＭ１１１及びＰＭ１１２のゲート端子に連結）されたＰＭＯＳトランジスタＰＭ４１、及びドレイン端子がＰＭＯＳトランジスタＰＭ４１のドレイン端子に連結され、ゲート端子によってコモン電圧Ｖｃｍを受信し、ソース端子が電流源ＩＴａｉｌを介して第２の供給電圧ＶＧＮＧに連結されたＮＭＯＳトランジスタＮＭ４１を備える。一部の実現例において、コモン電圧Ｖｃｍは、外部の電圧供給部（図示せず）から供給を受けることができる。コモン電圧Ｖｃｍがグランド電圧（ＶＧＮＤ）に固定される場合、出力スイング制御回路４２０に流れる電流を調整するのが困難でありうる。コモン電圧Ｖｃｍを用いて出力スイング制御回路４２０に流れる電流を調整すれば、比較ブロック４１０の動作マージンを確保できる。
【0057】
前述したように、ピクセル信号Ｖｐｉｘｅｌを受信する入力トランジスタＮＭ１２の動作領域（例えば、飽和領域からトライオード領域または線形領域へ）の変化は、バンディングノイズを誘発できる。したがって、相互相関二重サンプリングＣＤＳ動作の際に発生されるバンディングノイズを減少させるためには、ピクセル信号Ｖｐｉｘｅｌを受信するＮＭＯＳトランジスタＮＭ１２の動作領域（例、飽和領域）が他の動作領域（例、線形領域或いはトライオード領域）への変化なしに維持される必要がある。また、ロードトランジスタで動作するＰＭＯＳトランジスタＰＭ１２の動作領域がバンディングノイズの誘発に影響を与えることができ、したがって、バンディングノイズなしにイメージを改善するために確保される必要がある。
【0058】
開示された技術の一実現例に係る比較装置は、出力が入力トランジスタ（例、ＮＭＯＳトランジスタＮＭ１２）の動作領域の変化を引き起こす程度に非常に深刻に下降することを防止するために、比較回路４１０の出力電圧Ｖｏｕｔｐを制限するために、ＰＭＯＳトランジスタＰＭ４１とＮＭＯＳトランジスタＮＭ４１とを用いた追加的なカレントパスを形成できる。したがって、一部の実現例において、比較回路４１０の出力電圧Ｖｏｕｔｐの最小値は、予め設定されることができる。したがって、比較装置は、比較回路４１０の出力電圧が所定電圧未満に下降しないように出力スイングを有することができる。
【0059】
図６に示すように、出力スイング制御回路４２０は、例えば、出力スイング制御回路４２０を有さない比較装置に比べて出力電圧が大きく下降しないように出力電圧Ｖｏｕｔｐを制御するために動作する。例えば、ＮＭＯＳトランジスタＮＭ１１及びＮＭ１２のゲート端での電圧が、ＮＭＯＳトランジスタＮＭ１２及びＮＭ１４の動作領域が飽和領域からトライオード領域または線形領域への変更を引き起こすように十分に変わると仮定する。ＮＭＯＳトランジスタＮＭ１１及びＮＭ１２のゲート端での電圧変化は、ＮＭＯＳトランジスタＮＭ１１及びＮＭ１２のソース端での電圧変化を引き起こす。ＮＭＯＳトランジスタＮＭ４１のソース端は、ＮＭＯＳトランジスタＮＭ１１及びＮＭ１２のソース端に連結されるので、ＮＭＯＳトランジスタＮＭ１１及びＮＭ１２のソース端でのこのような電圧変化は、出力スイング制御回路４２０のＮＭＯＳトランジスタＮＭ４１に影響を与えることができる。例えば、「共通電圧Ｖｃｍ－ＮＭＯＳトランジスタＮＭ１１及びＮＭ１２のソース端での電圧」として得られるゲート－ソース電圧Ｖｇｓが大きくなるにつれて、ＮＭＯＳトランジスタＮＭ４１を介して流れる電流が増加する。このような方式にて、ＮＭＯＳトランジスタＮＭ１１及びＮＭ１２のゲート端の電圧差に対応する電流が出力スイング制御回路４２０内のトランジスタＮＭ４１及びＰＭ４１を介して流れることができる。
【0060】
したがって、出力スイング制御回路４２０のＰＭＯＳトランジスタＰＭ４１とＮＭＯＳトランジスタＮＭ４１とが形成したカレントパスは、比較回路４１０の出力電圧がピクセル信号を受信する入力トランジスタＮＭ１２の動作領域の変更を引き起こさない値（或いは、値の範囲）に維持されるように比較回路４１０の出力電圧が制御されることができる。比較回路４１０は、６個のトランジスタを備えることに対し、比較回路４１０の動作マージンを確保するための出力スイング制御回路４２０には、２個のトランジスタであるＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１が含まれ得る。このようなトランジスタの個数或いはサイズの差による出力スイング制御回路４２０の性能差は大きくない場合がある。ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１のドレインノードがハイインピーダンス（ｈｉｇｈ ｉｍｐｅｄａｎｃｅ）を有するので、出力スイング制御回路４２０を介して流れる電流の量が実質的に大きくない場合がある。これは、電流源ＩＴａｉｌの電流を比較回路４１０内の電流パスと出力スイング制御回路４２０内の電流パスとに含まれたそれぞれのトランジスタでどれくらい使用するかによって変わることができる。しかし、出力スイング制御回路４２０に含まれたＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１のサイズは、比較回路４１０の設計条件と使用環境によって決定して、出力スイング制御回路４２０による性能をより向上させることができる。
【0061】
これを通じてＮＭＯＳトランジスタＮＭ１２とＰＭＯＳトランジスタＰＭ１２との動作領域を互いに異なる動作区間の間の変化なしに維持することができる。したがって、比較装置の動作領域の変化（例、飽和領域からトライオード領域或いは線形領域に）によって引き起こされることができるバンディングノイズを緩和させることができる。また、出力ノードの出力電圧値Ｖｏｕｔｐの変化量がＮＭＯＳトランジスタＮＭ１２のゲート端子に発生される寄生キャパシタに影響を及ぼすことを最小化でき、キック－バックエラー（キック－バックノイズ）の発生を緩和させることができる。また、提案された構造は、ランプ信号発生装置と比較装置との間にバッファを要求しないので、既存のバッファを介してランプ信号を印加する場合と比較して、面積やパワーを節約することができる。
【0062】
一実施例において、比較回路４１０は、第１のミラー回路及び第２のミラー回路を備えることができる。ＰＭＯＳトランジスタＰＭ１１及びＰＭＯＳトランジスタＰＭ１２を備える第１のミラー回路は、供給電圧ＶＤＤと第２のミラー回路との間に連結される。第２のミラー回路は、ランプ信号とピクセル信号とを受信し、ランプ信号とピクセル信号とを比較して、出力ノードに比較信号を出力するように構成される。第２のミラー回路は、ＮＭＯＳトランジスタＮＭ１３及びＮＭＯＳトランジスタＮＭ１４を備えることができる。比較回路４１０は、ＮＭＯＳトランジスタＮＭ４１を備えるシンク回路に連結される。シンク回路は、第２のミラー回路の動作マージンを確保するために、共通電圧に基づいて電流量を調整するために、第２のミラー回路に結合されることができる。
【0063】
以上のように、本発明は、例え、限定された実施形態と図面により説明されたが、本発明は、上記の実施形態に限定されるものではなく、本発明の属する技術分野における通常の知識を有する者であれば、このような記載から本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能である。したがって、本発明の範囲は、説明された実施形態に限定されて決められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものなどにより決められなければならない。
【符号の説明】
【0064】
４１０ 比較回路
４２０ 出力スイング制御回路
４２０ 出力スイング制御回路
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】