(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-03
(45)【発行日】2024-10-11
(54)【発明の名称】新規なシリコン貫通コンタクト構造およびそれを形成する方法
(51)【国際特許分類】
H01L 21/3205 20060101AFI20241004BHJP
H01L 21/768 20060101ALI20241004BHJP
H01L 23/522 20060101ALI20241004BHJP
H01L 21/76 20060101ALI20241004BHJP
H01L 21/822 20060101ALI20241004BHJP
H01L 27/04 20060101ALI20241004BHJP
【FI】
H01L21/88 J
H01L21/76 L
H01L27/04 D
(21)【出願番号】P 2021548148
(86)(22)【出願日】2019-02-18
(86)【国際出願番号】 CN2019075400
(87)【国際公開番号】W WO2020168456
(87)【国際公開日】2020-08-27
【審査請求日】2021-08-17
【審判番号】
【審判請求日】2023-09-14
(73)【特許権者】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Yangtze Memory Technologies Co.,Ltd.
【住所又は居所原語表記】No.88 Weilai 3rd Road,East Lake High-tech Development Zone,Wuhan,Hubei,China
(74)【代理人】
【識別番号】100108453
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】リアン・チェン
(72)【発明者】
【氏名】ウェイ・リウ
(72)【発明者】
【氏名】シャオ-フ・サンフォード・チュ
【合議体】
【審判長】恩田 春香
【審判官】中野 浩昌
【審判官】棚田 一也
(56)【参考文献】
【文献】特開2009-295719(JP,A)
【文献】特開2011-243656(JP,A)
【文献】特開2001-250791(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L21/3205-21/3215
H01L21/60-21/607
H01L21/768
H01L23/48-23/50
H01L23/52-23/538
(57)【特許請求の範囲】
【請求項1】
基板の第1の主面の上方に形成される第1の誘電体層であって、前記基板が対向する第2の主面を更に含む、第1の誘電体層と、
シリコン貫通コンタクト(TSC)であって、前記第1の誘電体層を通って延びて前記基板内へ延びるように前記第1の誘電体層および前記基板に形成される、TSCと、
前記第1の誘電体層の上方に形成される導電プレートであって、前記TSCと電気結合される、導電プレートと、
前記基板の前記第2の主面の上に形成される第2の誘電体層と、
前記第2の主面を通って前記基板内へ延びる、前記第2の誘電体層に形成される第1のビアであって、前記第1のビアの第1の端部が前記TSCと接触している、第1のビアと、
前記第2の主面を通って前記基板内へ延びる、前記第2の誘電体層に形成される第2のビアであって、前記第2のビアの第1の端部が前記基板と結合される、第2のビアと、
前記第2の誘電体層の上方に形成される金属線であって、前記第1のビアの第2の端部および前記第2のビアの第2の端部と接触している、金属線と
を備え
、
前記TSCが、バリア層と、前記バリア層によって囲まれる導電層と
を備える集積構造。
【請求項2】
前記導電プレートおよび前記TSCを囲む閉ループ構成で前記基板に形成される分離トレンチを更に備え、前記分離トレンチおよび前記導電プレートが互いから離間される、
請求項1に記載の集積構造。
【請求項3】
前記分離トレンチが前記基板の前記第1および第2の主面間に位置する、請求項2に記載の集積構造。
【請求項4】
前記分離トレンチが、前記第2の誘電体層と接触しているように前記第1の誘電体層ならびに前記基板の前記第1および第2の主面を通って延びる、請求項2に記載の集積構造。
【請求項5】
前記TSCが、前記第1のビアと接触しているように前記第1の誘電体層および前記基板を通って延びる、請求項1に記載の集積構造。
【請求項6】
前記分離トレンチの表面および前記第1の誘電体層が同一平面上にある、請求項2に記載の集積構造。
【請求項7】
前記分離トレンチが前記第1の誘電体層および前記基板においてテーパプロファイルを備える、請求項2に記載の集積構造。
【請求項8】
前記分離トレンチが、前記第1の主面において第1の限界寸法(CD)を、および前記第2の主面において第2のCDを有し、前記第1のCDが前記第2のCDより大きい、請求項
7に記載の集積構造。
【請求項9】
前記第1および第2のビアが前記第2の誘電体層において柱形状を有する、請求項1に記載の集積構造。
【請求項10】
対向する上下面を有する基板と、
前記基板の前記上面に形成されるメモリセル領域と、
前記メモリセル領域に隣接して形成されるシリコン貫通コンタクト(TSC)構造とを備え、前記TSC構造が、
前記基板の前記下面の上方に形成される下誘電体層と、
TSCであって、前記下誘電体層を貫通して前記基板内へ延びるように前記下誘電体層および前記基板に形成される、TSCと、
前記基板の前記上面の上に形成される上誘電体層と、
前記上面を通って前記基板内へ延びる、前記上誘電体層に形成される第1のビアであって、前記第1のビアの第1の端部が前記TSCと接触している、第1のビアと、
前記上面を通って前記基板内へ延びる、前記上誘電体層に形成される第2のビアであって、前記第2のビアの第1の端部が前記基板と結合される、第2のビアと、
前記上誘電体層の上方に形成される金属線であって、前記第1のビアの第2の端部および前記第2のビアの第2の端部と接触している、金属線と
を備え
、
前記TSCが、バリア層と、前記バリア層によって囲まれる導電層と
を備える集積回路(IC)チップ。
【請求項11】
前記TSC構造が、
前記下誘電体層の上方に形成される導電プレートであって、前記TSCと電気結合される、導電プレートを更に備える、
請求項
10に記載のICチップ。
【請求項12】
前記TSC構造が、
前記導電プレートを囲む閉ループ構成で前記基板に形成される分離トレンチを更に備え、前記分離トレンチおよび前記導電プレートが互いから離間される、
請求項
11に記載のICチップ。
【請求項13】
前記分離トレンチが前記基板の前記上下面間に位置する、請求項
12に記載のICチップ。
【請求項14】
前記分離トレンチが、前記上誘電体層と接触しているように前記下誘電体層および前記基板の前記上下面を通って延びる、請求項
12に記載のICチップ。
【請求項15】
前記TSCが、前記第1のビアと接触しているように前記下誘電体層および前記基板を通って延びる、請求項
10に記載のICチップ。
【請求項16】
前記分離トレンチが前記下誘電体層および前記基板においてテーパプロファイルを備える、請求項
12に記載のICチップ。
【請求項17】
前記分離トレンチが、前記下面において第1の限界寸法(CD)を、および前記上面において第2のCDを有し、前記第1のCDが前記第2のCDより大きい、請求項
16に記載のICチップ。
【請求項18】
前記第1および第2のビアが前記上誘電体層において柱形状を有する、請求項
10に記載のICチップ。
【発明の詳細な説明】
【背景技術】
【0001】
半導体産業においてシリコン貫通コンタクト(TSC)が広く使用されている。TSCは、シリコンウエハまたはダイを完全に貫通する垂直な電気的接続である。TSC技術は、3Dパッケージおよび3D集積回路を作成する際に重要である。TSCは、マルチチップ電子回路の複雑性および全体寸法を有意に減少させる内部配線を通して、垂直に整列された電子デバイスの相互接続を提供する。従来の実装技術と比較して、TSC技術は、より高い配線およびデバイス密度、接続のより短い長さを提供する。
【0002】
関連するTSC構造は、基板を貫通するTSC開口部、TSC開口部の側面に沿って形成されるバリア層、およびTSC開口部に充填される導電材料を含む。集積回路における半導体デバイスの限界寸法が縮小して、より高いデバイス密度およびより速い動作速度を達成するにつれて、関連するTSC構造によってもたらされるRC遅延が大きな懸念になる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明概念は、複数のシリコン貫通コンタクト(TSC)が基板を貫通する新規なTSC構造に関する。TSC構造は、複数のTSCおよび基板と電気結合される1つまたは複数のビアを導入して、TSCと基板との間の電位差を減少/消失させる。減少/消失した電位差は、次いでTSCと基板との間に形成される寄生容量を減少または消失させる。加えて、TSC構造へ分離トレンチが導入され、TSC構造を隣接する電子部品から隔ててTSC構造と隣接する電子部品との間の電気的干渉を防止する。
【0004】
シリコン貫通コンタクト(TSC)技術は、半導体メモリ産業において広く使用されている。例えば、3D NAND技術が高密度および高容量に向けて、特に64Lから128Lアーキテクチャに移行するにつれて、デバイス数、金属線数、特に周辺回路が有意に増加した。増加した周辺回路は、NANDビット密度を低下させる、より大きなチップ面積を必要とする。解決策の1つが、それぞれメモリセルを含むアレイ回路ウエハおよび制御回路を含む周辺回路ウエハを生産することである。続いてシリコン貫通コンタクト(TSC)構造が導入されて、アレイ回路ウエハおよび周辺回路ウエハを電気接続できる。しかしながら、関連するTSC構造は、TSC構造の寄生容量によりRC遅延問題を有すると見出されている。それ故、新たなTSC構造は、先端技術要件を満たすことを要求される。
【課題を解決するための手段】
【0005】
本開示において、新規なTSC構造が導入される。本開示の一態様によれば、集積回路チップが提供される。集積チップは、対向する第1および第2の主面を有する基板と、第2の主面において基板の第1の位置に形成される複数のトランジスタと、基板の第2の位置に形成されるボンドパッド構造とを含む。ボンドパッド構造は、基板の第1の主面の上方に形成される第1の誘電体層、シリコン貫通コンタクト(TSC)であって、第1の誘電体層を通って延びて基板内へ延びるように第1の誘電体層および基板に形成される、TSCを含む。ボンドパッド構造は、第1の誘電体層の上方に形成され、かつTSCと電気結合される導電プレートを更に含む。ボンドパッド構造は、第1の誘電体層および基板に形成される分離トレンチを有する。分離トレンチは、導電プレートを同心状に囲み、かつ第1の誘電体層ならびに基板の第1および第2の主面を通って延びる。分離トレンチおよび導電プレートは第1の誘電体層によって互いから離間される。ボンドパッド構造は、基板の第2の主面の上に形成される第2の誘電体層を更に有する。第2の誘電体層に第1のビアが形成され、第2の主層を通って基板内へ延びかつTSCに接続される。第2の誘電体層に第2のビアが形成され、第2の主層を通って基板内へ延び、かつTSCに接続されない。
【0006】
一部の実施形態において、ボンドパッド構造は、第2の誘電体層の上方に形成される金属線を更に含み、金属線は第1のビアおよび第2のビアに接続される。
【0007】
一部の実施形態において、TSCは、第1の誘電体層および基板に形成されるコンタクト領域を更に含む。コンタクト領域は、側部、および第1のビアを露出させる下部を有する。コンタクト領域の側部に沿ってバリア層が形成され、バリア層に沿って導電層が形成される。導電層は、コンタクト領域に設けられ、かつ第1のビアと接続される。
【0008】
一部の実施形態において、TSCが第1の誘電体層ならびに基板の第1および第2の主面を通って延びるように、シリコン貫通コンタクト(TSC)が第1の誘電体層および基板に形成される。
【0009】
本開示の別の態様によれば、ボンドパッド構造を製造するための方法が提供される。開示される方法において、基板の上面の上方に上誘電体層が形成される。基板は、対向する第1および第2の主面を有し、複数のビアが上誘電体層に形成されて基板内へ延びる。複数のビアは互いに電気結合される。基板の下面の上に下誘電体層が形成される。続いて下誘電体層および基板に分離開口部および複数のコンタクト開口部が形成される。分離開口部は、下誘電体層を貫通して、基板の下面から上面に延びる。複数のコンタクト開口部の各々は、側部、および上誘電体層に形成されるそれぞれのビアを露出させる下部を有する。分離開口部は、次いで絶縁層で充填されて分離トレンチを形成する。複数のコンタクト開口部は、更に導電層で充填されて複数のシリコン貫通コンタクト(TSC)を形成する。導電層は、複数のコンタクト開口部の各々によって露出されるそれぞれのビアと直接接触している。下誘電体層の上方に導電プレートが形成される。導電プレートは複数のシリコン貫通コンタクトと直接接触している。導電プレートは、更に分離トレンチによって同心状に囲まれかつ下誘電体層によって分離トレンチから離間される。
【0010】
一部の実施形態において、開示される方法において、基板の下面の上に下誘電体層を形成することは、下面から基板の下部を除去することと、基板の下面の上に下誘電体層を形成することとを更に含む。
【0011】
本開示の更に別の態様によれば、半導体デバイスが提供される。半導体デバイスは、対向する上下面を有する基板を含む。基板の上面にメモリセル領域が形成され、かつメモリセル領域に隣接してシリコン貫通コンタクト(TSC)構造が形成される。TSC構造は、基板の下面の上方に形成される下誘電体層、下誘電体層および基板内に形成されるシリコン貫通コンタクト(TSC)を含む。TSCは、下誘電体層を貫通して基板内へ延びる。TSC構造は、下誘電体層の上方に形成されるボンドプレートも含み、ボンドプレートはTSCと電気接続される。TSC構造は、下誘電体層および基板に形成される分離トレンチを更に含む。分離トレンチは、ボンドプレートを同心状に囲み、下誘電体層を貫通して基板の上面から下面に延びる。分離トレンチおよびボンドプレートは下誘電体層によって隔てられる。TSC構造において、基板の上面の上に上誘電体層が形成され、上誘電体層に第1のビアが形成され、上面を通って基板内へ延びかつTSCに接続され、上誘電体層に第2のビアが形成される。第2のビアは上面を通って基板内へ延びかつTSCと接続されない。
【0012】
一部の実施形態において、メモリセル領域は、複数のDRAMメモリセル、複数のNANDメモリセル、複数の3次元NANDメモリセル、複数の相変化メモリセルまたは複数の磁気抵抗ランダムアクセスメモリ(MRAM)セルを含むことができる。
【0013】
本開示によれば、新規なシリコン貫通コンタクト(TSC)構造が提供される。TSC構造は、基板の下面の上方に形成される下誘電体層と、基板の上面の上方に形成される上誘電体層と、下誘電体層を貫通して基板内へ延びる複数のシリコン貫通コンタクト(TSC)と、上誘電体層に形成され、かつ上面を通って基板内へ延びる複数のビアとを含む。TSCは導電パッドに電気接続され、ビアは金属線に電気接続され、かつ互いと電気結合される。開示されるTSC構造において、第1の複数のビアがTSCに接続され、第2の複数のビアが基板と電気結合され、かつTSCのいずれにも接続されない。それ故、本明細書に開示されるTSC構造は、複数のTSCおよび基板と電気結合される1つまたは複数のビア(例えば、第2の複数のビア)を導入して、TSCと基板との間の電位差を減少/消失させる。減少/消失した電位差は、次いでTSCと基板との間に形成される寄生容量を減少または消失させる。加えて、TSC構造へ分離トレンチが導入され、TSC構造を隣接する電子部品から隔ててTSC構造と隣接する電子部品との間の電気的干渉を防止する。
【0014】
本開示の態様は、添付の図と共に読まれる以下の詳細な説明から最も良く理解される。業界における標準慣行に従って、様々なフィーチャが一定の比率では描かれていないことが留意される。事実、様々なフィーチャの寸法は、考察の明瞭さのために任意に増減され得る。
【図面の簡単な説明】
【0015】
【
図1A】本開示の例示的な実施形態に従う、シリコン貫通コンタクト(TSC)構造の横断面図である。
【
図1B】本開示の例示的な実施形態に従う、TSC構造の上面図である。
【
図2】本開示の例示的な実施形態に従う、関連するシリコン貫通コンタクト(TSC)構造の横断面図である。
【
図3】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図4】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図5】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図6A】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図6B】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの上面図である。
【
図7】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図8】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図9】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図10A】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの横断面図である。
【
図10B】本開示の例示的な実施形態に従う、TSC構造を製造する中間ステップの上面図である。
【
図11A】本開示の例示的な実施形態に従う、代替のTSC構造の横断面図である。
【
図11B】本開示の例示的な実施形態に従う、代替のTSC構造の上面図である。
【
図12】本開示の例示的な実施形態に従う、集積回路チップの図である。
【
図13】本開示の例示的な実施形態に従う、TSC構造を製造するためのプロセスのフローチャートである。
【発明を実施するための形態】
【0016】
以下の開示は、提供される対象の種々のフィーチャを実装するための多くの種々の実施形態または例を提供する。本開示を簡潔にするために部品および配置の具体例が以下に記される。これらは、もちろん、単に例であり、限定的であるとは意図されない。例えば、以下の説明において第1のフィーチャを第2のフィーチャの上方にまたは上に形成することは、第1および第2のフィーチャが形成されてフィーチャが直接接触していてよい実施形態を含み得、かつ第1および第2のフィーチャ間に追加のフィーチャが形成されてよく、第1および第2のフィーチャが直接接触していなくてよい実施形態も含み得る。加えて、本開示は、様々な例において参照番号および/または符号を繰り返し得る。この繰返しは簡潔さおよび明瞭さの目的であり、それ自体が述べられる様々な実施形態および/または構成間の関係を指示するわけではない。
【0017】
更に、図に例示されるような1つの要素またはフィーチャの別の要素またはフィーチャとの関係を記載するために、説明を容易にするよう、「の下方に(beneath)」、「より下に(below)」、「下の(lower)」、「より上に(above)」、「上の(upper)」等といった空間的相対語が本明細書で使用され得る。空間的相対語は、図に描かれる向きに加えて使用または動作中のデバイスの種々の向きを包含すると意図される。装置は別の向きにされ(90度または他の向きに回転され)てよく、本明細書で使用される空間的相対記述語はそれに応じて同じく解釈されてよい。
【0018】
図1Aは、シリコン貫通コンタクト(TSC)構造100の横断面図であり、
図1Bは、
図1AにおけるTSC構造100の横断面図が
図1Bにおける線A-A’を含有する垂直面と同じ平面から得られるTSC構造100の上面図である。
図1Bにおける破線は透視図を示す。
【0019】
TSC構造100は、基板102を有することができる。基板102は下面(または第1の主面)102bおよび上面(または第2の主面)102aを有する。TSC構造100は、下面102bの上に形成される下誘電体層108を有することができる。一実施形態において、下誘電体層108はSiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrOまたは高K材料から作製できる。下誘電体層108は1μmから2μmまでの範囲の厚さを有することができる。
【0020】
下誘電体層108および基板102に複数のシリコン貫通コンタクト126(TSC)が形成される。例えば、4つのTSC126A~126Dが
図1A/
図1Bに含まれる。しかしながら、4つのTSCは一例として図示されており、本発明はこの数に限定されない。TSC126は下誘電体層108を貫通し、下面102bを通って基板102内へ延びる。一部の実施形態において、TSC126は、下誘電体層108を貫通して基板102の下面102bから上面102aに延びる。
【0021】
TSCは、限界寸法(CD)が300nmから400nmまでの範囲および高さが3μmから4μmまでの範囲の円柱形状を有することができる。本開示はそれに限定されず、TSCは、設計要件に応じて、角柱形状、楕円柱形状または他の適切な形状に形成されてよい。
【0022】
TSCの各々は側部および下部を有する。TSCの側部に沿ってバリア層が形成され、バリア層に沿って導電層が形成され、かつバリア層によって囲まれる。例えば、TSC126Aは、側部に沿って形成されるバリア層110a、およびバリア層110aに沿って形成され、かつバリア層110aによって囲まれる導電層112aを有する。バリア層110a~110dは、100nmから200nmまでの範囲の厚さを有し、かつテトラエチルオルトシリケート(TEOS)、SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCNまたは他の適切な材料を含むことができる。導電層112a~112dは、銅、タングステン、コバルト、ルテニウムまたは他の適切な導電材料を含むことができる。
【0023】
TSC構造100は、上面102aの上に形成される上誘電体層114を更に有する。上誘電体層114に複数のビア118が形成される。例えば、8つのビア118a~118hが
図1A/
図1Bに含まれる。開示されるTSC構造100において、第1の複数のビア118がTSC126と接続され、第2の複数のビア118が上面102aから基板102内へ延びて基板と電気結合される。例えば、
図1A/
図1Bに図示されるように、TSC126Aの下部がビア118bと直接接触しており、TSC126Aの導電層112aはビア118bと電気接続される。同様に、TSC126Bがビア118cと直接接触しており、TSC126Cがビア118f(図示せず)と直接接触しており、かつTSC126Dがビア118g(図示せず)と直接接触している。ビア118およびTSC126が技術要件に従って様々な直径を有することができることに留意されるべきである。更に
図1A/
図1Bを参照すると、4つのビア118a、118d、118eおよび118hはTSC126のいずれの1つとも接続されず、基板102と直接接触している。4つのビア118a、118d、118eおよび118hは、更に10nmから20nmまでの深さで基板内へ延びて基板102と電気結合される。一部の実施形態において、TSC126と直接接触しているビア(例えば、118b、118c、118fおよび118g)は、基板と直接接触しているビア(例えば、118a、118d、118eおよび118h)と同じ直径を有することができる。一部の実施形態において、TSC126と直接接触しているビアは、基板と直接接触しているビアと異なる直径を有することができる。
【0024】
上誘電体層114は5μmから6μmまでの範囲の厚さを有することができ、かつSiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrOまたは高K材料から作製できる。ビア118は、120nmから160nmまでの範囲の上面102aを露出させる下CD、250nmから300nmまでの範囲の上CD、および4.5μmと5μmとの間の高さを有することができる。ビア118は、銅、タングステン、コバルト、ルテニウムまたは他の適切な導電材料を含むことができる。
【0025】
TSC構造100において、下誘電体層108の上方に導電プレート106が形成される。導電プレート106は、矩形プロファイル、正方形プロファイルまたは他の幾何学的プロファイルを有することができる。導電プレート106は、TSC126と接続されかつ実装プロセスの間ボンドパッドとして機能する。導電プレート106は、600nmから700nmまでの範囲の厚さおよび600nmの最小幅でアルミニウムまたは銅から作製できる。TSC構造100は、ビア118と接続される金属線116も含む。一部の実施形態において、金属線116は4つのビア118a~118dと接続できる。一部の実施形態において、金属線116は、回路要件に応じて、
図1A/
図1Bに図示されるように、8つのビア118a~118h全てと接続できる。金属線116は、200nmから300nmまでの範囲のCDおよび400Åから600Åまでの範囲の厚さで銅、タングステンまたはアルミニウムから作製できる。
【0026】
更に
図1A/
図1Bを参照すると、下誘電体層108および基板102に分離トレンチ104が形成される。分離トレンチ104は下誘電体層108および基板102を貫通する。分離トレンチ104は更に上誘電体層114に到達する。分離トレンチ104は閉じた形状(リング形状など)であり、かつ導電プレート106を同心状に囲む。他の実施形態において、分離トレンチ104は開いた形状(ギャップのあるリングなど)であることができる。導電プレート106および分離トレンチ104は下誘電体層108によって離間される。分離トレンチ104は、160nmから210nmまでの範囲の上CD D1、140nmと180nmとの間の下CD D2、および3μmと4μmとの間の高さT1を有することができる。
【0027】
基板102は、シリコン(Si)基板、ゲルマニウム(Ge)基板、シリコンゲルマニウム(SiGe)基板および/またはシリコンオンインシュレータ(SOI)基板を含んでよい。基板102は、半導体材料、例えばIV族半導体、III-V族化合物半導体またはII-VI族酸化物半導体を含んでよい。
図1の一実施形態において、基板102は、Si、GeまたはSiGeを含み得るIV族半導体である。基板102はバルクウエハまたはエピタキシャル層であってよい。
【0028】
図2は、関連するシリコン貫通コンタクト(TSC)構造200の横断面図である。TSC構造200は、複数のシリコン貫通コンタクト(TSC)226、TSC226と接続される導電プレート206、TSC226と接続される複数のビア218、およびビア218と接続される金属線216を有する。ビア218およびTSC226が技術要件に従って様々な直径を有することができることに留意されるべきである。TSC226の各々はバリア層210および導電層212を有することができる。
図1に図示されるようなTSC構造100と比較して、TSC構造200は分離トレンチを含まず、追加のビアが形成されて基板202と電気結合されることもない。TSC構造200の動作の間、基板202および導電プレート206/TSC226は電位差を有し得る。電位差により基板202と導電プレート206/TSC226との間に寄生容量が形成され得る。形成された寄生容量は、次いでTSC構造200と電気結合される集積回路を動作させる際にRC遅延を生じさせる。
【0029】
逆に、
図1A/
図1Bに図示されるようなTSC構造100において、第2の複数のビア(例えば、118a、118d、118eおよび118h)はTSC126のいずれとも接続されず、基板102と直接接触している。第2の複数のビアは、更に金属線116ならびにTSC126と接続される第1の複数のビア(例えば、118b、118c、118fおよび118g)を通してTSC126と電気結合される。基板102およびTSC126は、それ故第2の複数のビア118を通して電気結合される。基板102とTSC126との間の電位差はそれに応じて減少または消失され、寄生容量は対応して無視できるようになる。加えて、分離トレンチ104は、更にTSC構造100を、メモリセルなどの隣接する電子部品から隔てて電気的干渉を防止する。
【0030】
図3~
図10Bは、コンデンサ構造100の形成における中間段階を例示しており、符号「A」が横断面図を示し「B」が上面図を示す。横断面図は、上面図における線A-A’を含有する垂直面と同じ平面から得られる。
【0031】
図3に図示されるように、基板102が用意される。基板は上面102aおよび下面102bを有する。基板102の上面102aの上に上誘電体層114が形成される。上誘電体層114は5μmから6μmまでの範囲の厚さを有することができ、かつSiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrOまたは高K材料から作製できる。上誘電体層114を形成するために、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、拡散またはその任意の組合せなど、任意の適切な堆積プロセスを適用できる。
【0032】
更に
図3を参照すると、上誘電体層114に複数のビア118が形成される。ビア118は、更に10nmと20nmとの間の深さで基板102内へ延びる。ビア118は、フォトリソグラフィプロセスおよびエッチングプロセスの組合せを通して形成できる。例えば、上誘電体層114の上面114aの上方にパターン化マスクスタックを形成できる。続くエッチング処理が導入されて、上誘電体層114を通してエッチングして複数のビア開口部を形成する。ビア開口部は、次いで銅、タングステンまたはアルミニウムなどの導電材料で充填できる。ビア開口部を充填するために、PVD、CVD、ALDまたは電気化学めっきなど、様々な技術を適用できる。一部の実施形態において、導電材料の前に、Ti、TiN、Ta、TaNまたは他の適切な材料などのブロッキング層(
図3に図示せず)が形成される。ブロッキング層は、PVD蒸着、CVD蒸着、ALD堆積または他の周知の堆積技術を適用することによって形成できる。導電材料は上誘電体層114の上面114aを覆ってもよい。表面平坦化プロセスが行われて上誘電体層114の上面114aの上方の過剰な導電材料を除去でき、ビア開口部に残っている導電材料がビア118を形成する。
【0033】
上誘電体層114の上面114aの上方に、金属線116を形成できる。金属線116はビア118と接続される。金属線116は、200nmから300nmまでの範囲のCDおよび400Åから600Åまでの範囲の厚さで銅、タングステンまたはアルミニウムから作製できる。金属線116は、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、スパッタリング、電子ビーム蒸着またはその任意の組合せなどの適切な堆積プロセスによって堆積できる。代替的に、金属線116はダマシン技術を通して形成でき、電気化学めっき(ECP)プロセスが適用され得る。
【0034】
図4において、薄化プロセスが導入されて、下面102bから基板102の下部を除去する。薄化プロセスに先立ち、フリッピングプロセスを導入でき、基板102が上下反転されて、下面102bが、続く薄化プロセスのために露出される。基板102を薄化するために、化学機械研磨(CMP)、エッチバックまたはその任意の組合せなど、任意の適切なプロセスを適用できる。薄化プロセスの後、基板102は2μmから3μmまでの範囲の厚さを有することができる。
【0035】
図5において、基板の下面102bの上に下誘電体層108が形成される。下誘電体層108はSiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrOまたは高K材料から作製できる。下誘電体層108は1μmから2μmまでの範囲の厚さを有することができる。下誘電体層108は、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、スパッタリング、電子ビーム蒸着またはその任意の組合せなどの適切な堆積プロセスによって堆積できる。
【0036】
図6A/
図6Bにおいて、トレンチ開口部122および複数のシリコン貫通コンタクト(TSC)開口部120a~120dが形成される。トレンチ開口部122およびTSC開口部120を形成するために、下誘電体層108の上にパターン化マスクスタック(図示せず)を形成できる。マスクスタックは1つまたは複数のハードマスク層およびフォトレジスト層を含むことができる。マスクスタックは、フォトレジスト塗布(例えば、スピンオン塗布)、ソフトベーク、マスク位置合せ、露光、露光後ベーク、フォトレジスト現像、水洗、乾燥(例えば、スピン乾燥および/またはハードベーク)等を更に含み得るリソグラフィプロセス(例えば、フォトリソグラフィまたは電子ビームリソグラフィ)などの、任意の適切な技術に従ってパターン化できる。
【0037】
パターン化マスクスタックが形成されると、ウェットエッチングまたはドライエッチングなどのエッチングプロセスを適用できる。エッチングプロセスは下誘電体層108および基板102を通してエッチングする。エッチングプロセスは、下誘電体層108および基板102内へマスクスタックのパターンを転写する。パターン化マスクスタックによって露出される下誘電体層108および基板102の部分が除去されてトレンチ開口部122およびTSC開口部120を形成する。トレンチ開口部122は上誘電体層114を露出させる。トレンチ開口部122は、160nmから210nmまでの範囲の上CD D1、140nmと180nmとの間の下CD D2、および3μmから4μmまでの高さT1を有することができる。トレンチ開口部122はリング形状でありかつTSC開口部120を同心状に囲む。TSC開口部120は、CDが300nmから400nmまでの範囲および高さが3μmから4μmまでの範囲の円柱形状を有することができる。TSC開口部120の各々は、側部およびそれぞれのビア118を露出させる下部を有する。例えば、
図6Bに図示されるように、TSC開口部120aがビア118bを露出させることができる。一部の実施形態において、エッチングプロセスは、基板102内へ延びるビア118の一部分を除去でき、TSC開口部は、それ故基板の下面102bから上面102aに延びることができる。
【0038】
図7において、絶縁材料124が形成されてトレンチ開口部122およびTSC開口部120を充填する。マイクロローディング効果によれば、アスペクト比をフィーチャの幅に対する高さの比であるとして、堆積速度は、高アスペクト比のフィーチャにおいてより低アスペクト比のフィーチャにおいて高くなることができる。トレンチ開口部122がTSC開口部120より小さなアスペクト比を有するので、絶縁材料124は、分離トレンチ122において、より高い堆積速度を有することができる。堆積時間を正確に制御することによって、絶縁材料124はトレンチ開口部122を完全に充填できる。その一方で、絶縁材料124は、TSC開口部の側部に沿ってコンフォーマルな薄いバリア層を形成できる。絶縁材料124は、更にTSC開口部120の下部において露出したビア118を覆い、かつ更に下誘電体層108の上面を覆うことができる。別の実施形態において、トレンチ開口部122は、第1の堆積において第1の絶縁材料で充填でき、TSC開口部120は、第2の堆積において第2の絶縁材料が側部および下部を覆うことができる。絶縁材料124はSiO、SiN、SiC、SiON、SiOC、SiCN、SiOCNまたはテトラエチルオルトシリケート(TEOS)を含むことができる。
図7の一実施形態において、絶縁層124はTEOSである。
【0039】
図8において、エッチングプロセスなどの除去プロセスが行われ、TSC開口部120の下部における絶縁層を除去してビア118を露出させることができる。1つの例では、エッチングプロセスはブランケットドライエッチング(例えば、ブランケットRIEまたはICPエッチング)を含んでよい。本明細書におけるブランケットエッチングは、いかなる保護マスクもないエッチングプロセスを意味することができる。ブランケットエッチングが完了されると、TSC開口部120の下部に形成される絶縁材料124および下誘電体層108の上方に形成される絶縁材料124を除去できる。加えて、トレンチ開口部122内の絶縁材料124の上部も除去できる。
図8に図示されるように、除去プロセスの後、トレンチ開口部122に残っている絶縁材料124が分離トレンチ104を形成する。TSC開口部120の側部に沿って残っている絶縁材料124はTSC開口部120にバリア層110を形成する。
【0040】
一部の実施形態において、所望の通り、TSC開口部120の下部だけを露出させるために、マスクが適用され得る。その後でドライエッチングを適用できる。ドライエッチングの間、方向性プラズマまたは異方性プラズマが発生され、TSC開口部120の下部における絶縁層124を除去してビア118を露出させることができる。エッチングプロセスまたはCMPプロセスなど、続く表面平坦化プロセスが行われて下誘電体層108の上面の上方の過剰な絶縁材料124を除去できる。
【0041】
図9は、TSC開口部120における導電層112の形成を例示する。一実施形態において、導電層112は、銅(Cu)、銅マグネシウム(CuMn)、銅アルミニウム(CuAl)等を含んでよく、電気化学めっき(ECP)プロセスが適用され得る。一部の例では、導電層112の前に、Ti、TiN、Ta、TaNまたは他の適切な材料などのブロッキング層(
図9に図示せず)が形成される。バリア層は、物理蒸着(PVD)、CVD、ALDまたは他の周知の堆積技術を使用することによって形成できる。別の実施形態において、導電層112は、コバルト(Co)、タングステン(W)、ルテニウム(Ru)、アルミニウム(Al)、銅(Cu)または他の適切な導体を含み、かつ化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、スパッタリング、電子ビーム蒸着またはその任意の組合せなどの適切な堆積プロセスによって堆積されてよい。一部の実施形態において、下誘電体層108の上面の上方の過剰な導電層112を除去するために、エッチングプロセスまたはCMPプロセスなどの、続く表面平坦化プロセスを適用できる。
【0042】
図10A/
図10Bにおいて、下誘電体層108の上方に導電プレート106を形成できる。導電プレート106は、矩形プロファイル、正方形プロファイルまたは他の幾何学的プロファイルを有することができる。導電プレート106はアルミニウムまたは銅から作製できる。導電プレート106は、TSC126と接続されかつ実装プロセスの間ボンドパッドとして機能する。一部の実施形態において、導電プレート106は、堆積プロセスおよびエッチングプロセスの組合せを通して形成できる。例えば、CVDプロセス、PVDプロセスまたはスパッタプロセスを通して下誘電体108の上方に金属層(例えば、CuまたはAl)を堆積できる。続いて金属層の上方にパターン化マスクを形成でき、エッチングプロセスが適用されて金属層をエッチングできる。パターン化マスクによって保護される金属層の一部分が導電プレート106を形成する。別の実施形態において、導電プレート106は、フォトリソグラフィプロセスおよび堆積プロセスの組合せを通して形成できる。例えば、下誘電体層108の上方にパターン化マスクを形成でき、フォトリソグラフィプロセスによって好ましくは露出領域の上に金属層を形成できる。
【0043】
【0044】
図11A/
図11Bは、代替のシリコン貫通コンタクト(TSC)構造100’の横断面図および上面図である。
図1および
図10に例示されるTSC構造100と比較して、TSC構造100’に形成される分離トレンチ104は異なる構成を有する。
図11A/
図11Bに図示されるように、分離トレンチ104は、第1および第2の誘電体層間に設けられて基板102の上面102aから下面102bに延びる。
【0045】
図12は、本開示の一実施形態に従う集積回路チップ200を例示する。集積回路チップ200は、チップ境界204およびメモリセル領域202を有する。メモリセル領域202は、DRAMメモリセル、NANDメモリセル、3次元(3D)NANDメモリセル、相変化メモリセルまたは磁気抵抗ランダムアクセスメモリ(MRAM)セルなどの複数のメモリセルを含むことができる。集積回路チップ200は、メモリセル領域202と隣接している1つまたは複数のTSC構造100を更に含む。TSC構造は、
図1および
図10に例示されるTSC構造100と同一である。TSC構造100の各々およびメモリセル領域202は、それぞれの分離トレンチ104によって隔てられて電気的干渉を防止する。
【0046】
図13は、本開示の例示的な実施形態に従うTSC構造を製造するためのプロセス300のフローチャートである。プロセス300はステップ304から始まり、基板の上面の上方に上誘電体層が形成され、上誘電体層に複数のビアが形成される。ビアは、更に10nmと20nmとの間の深さで基板内へ延びる。金属線が更に形成されてビアを接続する。一部の実施形態において、ステップ304は、
図3を参照しつつ例示されるように行うことができる。
【0047】
プロセス300は次いでステップ306に進み、基板の下部が下面から薄化され、下面の上方に下誘電体層が形成される。下誘電体層はSiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrOまたは高K材料を含むことができる。下誘電体層は1μmから2μmまでの範囲の厚さを有することができる。或る実施形態において、ステップ306は、
図4~
図5を参照しつつ例示されるように行うことができる。
【0048】
プロセス300のステップ308において、下誘電体層および基板にトレンチ開口部および複数のTSC開口部を形成できる。トレンチ開口部およびTSC開口部は、フォトリソグラフィプロセスおよびエッチングプロセスの組合せを通して形成できる。トレンチ開口部は下誘電体および基板を貫通して上誘電体層を露出させる。トレンチ開口部はリング形状でありかつTSC開口部を同心状に囲む。TSC開口部は円柱形状を有することができる。TSC開口部の各々は、側部および上誘電体に形成されるそれぞれのビアを露出させる下部を有する。一部の実施形態において、エッチングプロセスは、基板内へ延びるビアの一部分を除去でき、TSC開口部は、それ故基板の下面から上面に延びることができる。或る実施形態において、ステップ308は、
図6を参照しつつ例示されるように行うことができる。
【0049】
プロセス300は次いでステップ310に進み、絶縁材料が形成され、トレンチ開口部を充填して分離トレンチを形成する。絶縁材料は、TSC開口部の側部に沿ってコンフォーマルな薄いバリア層を形成することもできる。絶縁材料は、更にTSC開口部の下部に形成されて、TSC開口部によって露出されたビアを覆う。或る実施形態において、ステップ310は、
図7を参照しつつ例示されるように行うことができる。
【0050】
プロセス300のステップ312において、TSC開口部の各々に導電層が形成される。導電層の形成に先立ち、エッチングプロセスが適用され、TSC開口部の下部に形成される絶縁材料を除去してビアを露出させる。導電層は、銅(Cu)、銅マグネシウム(CuMn)、銅アルミニウム(CuAl)等を含んでよく、電気化学めっき(ECP)プロセスが適用され得る。一部の例では、導電層の前に、Ti、TiN、Ta、TaNまたは他の適切な材料などのブロッキング層(
図9に図示せず)が形成される。下誘電体層の上方の過剰な導電層を除去するために、CMPなどの、続く表面平坦化プロセスを適用できる。或る実施形態において、ステップ312は、
図8~
図9を参照しつつ例示されるように行うことができる。
【0051】
プロセス300は次いでステップ314に進み、下誘電体層の上方に導電プレートが形成される。導電プレートは、矩形プロファイル、正方形プロファイルまたは他の幾何学的プロファイルを有することができる。導電プレートはアルミニウムまたは銅から作製できる。導電プレートは、TSCと接続されかつ実装プロセスの間ボンドパッドとして機能する。一部の実施形態において、導電プレートは、堆積プロセスおよびエッチングプロセスの組合せを通して形成できる。或る実施形態において、ステップ314は、
図10A/
図10Bを参照しつつ例示されるように行うことができる。
【0052】
プロセス300の前、間および後に追加のステップを設けることができ、記載されるステップの一部を、プロセス300の追加の実施形態のために置き換える、省く、または異なる順に行うことができることが留意されるべきである。続くプロセスステップにおいて、半導体デバイス100の上方に様々な追加の配線構造(例えば、導電線路および/またはビアを有するメタライゼーション層)が形成され得る。そのような配線構造は、半導体デバイス100を他のコンタクト構造および/または能動デバイスと電気接続して機能回路を形成する。パッシベーション層、入出力構造等といった追加のデバイスフィーチャも形成され得る。
【0053】
本明細書に記載される様々な実施形態は、関連する例に勝る幾つかの利点を与える。例えば、関連するTSC構造において、電位差により基板と関連するTSC構造との間に寄生容量が形成され得る。形成された寄生容量は、次いで関連するTSC構造と電気結合される集積回路チップの動作の間RC遅延を生じさせる。開示されるTSC構造は、複数のシリコン貫通コンタクト(TSC)および基板と電気結合される1つまたは複数のビアを導入して、TSCと基板との間の電位差を減少/消失させる。減少/消失した電位差は、次いでTSCと基板との間に形成される寄生容量を減少または消失させる。加えて、開示されるTSC構造へ分離トレンチが導入され、開示されるTSC構造を隣接する電子部品から隔てて、開示されるTSC構造と隣接する電子部品との間の電気的干渉を防止する。
【0054】
上記により、当業者が本開示の態様をより良好に理解できるように、幾つかの実施形態の特徴を概説する。当業者は、本明細書に導入される実施形態の同じ目的を実施するかつ/または同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として、自身が本開示を直ちに使用し得ることを認識するべきである。当業者は、そのような均等な構造が本開示の趣旨および範囲から逸脱しないこと、ならびに自身が、本開示の趣旨および範囲から逸脱することなく本明細書における様々な変化、置換および変更を行い得ることも認めるべきである。
【符号の説明】
【0055】
100 シリコン貫通コンタクト(TSC)構造、半導体デバイス
100’ シリコン貫通コンタクト(TSC)構造
102 基板
102a 上面
102b 下面
104 分離トレンチ
106 導電プレート
108 下誘電体層
110a~110d バリア層
112a~112d 導電層
114 上誘電体層
114a 上面
116 金属線
118a~118h ビア
120a~120d シリコン貫通コンタクト(TSC)開口部
122 トレンチ開口部
124 絶縁材料、絶縁層
126A~126D シリコン貫通コンタクト(TSC)
200 シリコン貫通コンタクト(TSC)構造
200 集積回路チップ
202 基板
202 メモリセル領域
204 チップ境界
206 導電プレート
210 バリア層
212 導電層
216 金属線
218 ビア
226 シリコン貫通コンタクト(TSC)