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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-04
(45)【発行日】2024-10-15
(54)【発明の名称】イメージセンサ性能を向上させるための分離構造
(51)【国際特許分類】
H01L 27/146 20060101AFI20241007BHJP
【ＦＩ】
H01L27/146 A
【請求項の数】
9
【外国語出願】
(21)【出願番号】P 2023019600
(22)【出願日】2023-02-13
(65)【公開番号】P2023152717
(43)【公開日】2023-10-17
【審査請求日】2023-02-13
(31)【優先権主張番号】63/325,254
(32)【優先日】2022-03-30
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/828,346
(32)【優先日】2022-05-31
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】江 彦廷
(72)【発明者】
【氏名】陳 ▲イエン▼瑜
(72)【発明者】
【氏名】張 文豪
(72)【発明者】
【氏名】許 慈軒
(72)【発明者】
【氏名】洪 豐基
(72)【発明者】
【氏名】丁 世汎
(72)【発明者】
【氏名】劉 人誠
【審査官】渡邊 佑紀
(56)【参考文献】
【文献】特開２００９－０２７００４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０１１１８２７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１４８４２７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／００４０３５７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００５６１８８（ＵＳ，Ａ１）
【文献】国際公開第２０２０／０１３１３０（ＷＯ，Ａ１）
【文献】国際公開第２０１７／１８７９５７（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０２０／０３８７０５０（ＵＳ，Ａ１）
【文献】特開２０２０－０１３８１７（ＪＰ，Ａ）
【文献】特開２０１３－２５１５３９（ＪＰ，Ａ）
【文献】特開２０１３－１７５４９４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０１４０００６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０１９３７０３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
基板内に設けられた複数の受光素子であって、前記基板が裏側表面と反対の表側表面を含む、前記受光素子と、
前記基板に設けられて前記複数の受光素子を横方向に囲む外分離構造と、
前記外分離構造の側壁間にて間隔が空けられた内分離構造と、
前記外分離構造の底面に直接接触する分離エッチストップ層と、
前記基板の前記表側表面に沿って、前記複数の受光素子及び前記内分離構造の下方に配置される複数の画素素子と、
を含み、
前記外分離構造が第１の高さを有し、
前記内分離構造が前記複数の受光素子の隣接した受光素子間に設けられ、
前記外分離構造と前記内分離構造が前記裏側表面から前記表側表面へ向けそれぞれ延伸し、
前記内分離構造が前記第１の高さ未満の第２の高さを有し、
前記分離エッチストップ層は、前記基板の前記表側表面から前記外分離構造の対向する側壁に向け延伸する、
イメージセンサ。
【請求項2】
前記第１の高さが前記基板の第３の高さよりも高く、前記第２の高さが前記第３の高さ未満である、請求項１に記載のイメージセンサ。
【請求項3】
上面視において、前記外分離構造が環形状を有し、前記内分離構造が十字形状を有する、請求項１に記載のイメージセンサ。
【請求項4】
前記内分離構造と前記外分離構造がライナー層とトレンチ充填層とを含み、前記ライナー層が前記トレンチ充填層と前記基板との間に設けられる、請求項１に記載のイメージセンサ。
【請求項5】
裏側表面と反対の表側表面を含む基板内に設けられた複数の受光素子と、前記基板の前記表側表面上に設けられて、前記複数の受光素子の下にある複数の画素素子と、
前記基板に設けられた分離構造と
を含み、
前記分離構造が、前記複数の受光素子を囲む外分離構造と、前記受光素子を互いに分離する内分離構造とを含み、
前記画素素子が前記外分離構造の対向する側壁間に設けられ、
前記外分離構造と前記内分離構造が、前記裏側表面から前記表側表面へ向けそれぞれ延伸し、
前記内分離構造の深さが前記外分離構造の深さよりも浅く、
前記複数の画素素子は、更に、前記内分離構造の下方にあり、垂直方向に沿って前記内分離構造と重なり、前記複数の画素素子は、更に、前記垂直方向に直交する横方向に沿って前記外分離構造と重なる、
イメージセンサ。
【請求項6】
上面視において、前記外分離構造が第１の形状を有し、前記内分離構造が前記第１の形状とは異なる第２の形状を有する、請求項５に記載のイメージセンサ。
【請求項7】
前記内分離構造が前記外分離構造に直接接触する、請求項５に記載のイメージセンサ。
【請求項8】
イメージセンサを形成するための方法であって、基板内に複数の受光素子を形成することであって、前記基板が裏側表面と反対の表側表面を含むことと、
前記基板の前記表側表面中に延伸して前記複数の受光素子を囲む外分離開口を定義するため、前記基板の前記表側表面上で第１のパターニングプロセスを実行することと、
前記外分離開口内に誘電体層を形成することと、
前記誘電体層上に分離エッチストップ層を形成することと、
前記基板の前記裏側表面中に薄型化プロセスを実行することであって、前記薄型化プロセスが前記誘電体層を露出することと、
前記基板の前記表側表面に沿って複数の画素素子を形成することであって、前記複数の画素素子は、前記複数の受光素子の下方にあることと、
前記裏側表面中に延伸する内分離開口を定義するため、前記基板の前記裏側表面上で第２のパターニングプロセスを実行することであって、前記内分離開口が前記受光素子を互いに分離することと、
前記外分離開口から前記誘電体層を除去するため除去プロセスを実行することと、
前記外分離開口内に外分離構造を形成することであって、前記外分離構造が第１の高さを有することと、
前記内分離開口内に内分離構造を形成することであって、前記内分離構造が前記第１の高さ未満の第２の高さを有することであって、前記複数の画素素子は、更に、前記内分離構造の下方にあることと
を含む、
イメージセンサを形成するための方法。
【請求項9】
前記外分離構造と前記内分離構造が互いに同時に形成される、請求項８に記載のイメージセンサを形成するための方法。
【発明の詳細な説明】
【背景技術】
【0001】
現代の多くの電子デバイス（例えば、デジタルカメラ、光学撮像装置等）は、イメージセンサを含んでいる。イメージセンサは、光学イメージを、デジタルイメージとして表すことのできるデジタルデータに変換する。イメージセンサは、光学イメージのデジタルイメージへの変換のための単位素子である画素センサのアレイを含む。画素センサのいくつかのタイプには、電荷結合素子（ＣＣＤ）イメージセンサと相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサを含む。ＣＣＤ画素センサと比較し、低電力消費、小型サイズ、高速データ処理、データの直接出力、及び低製造コストであるため、ＣＭＯＳ画素センサが好ましい。
【発明の概要】
【発明が解決しようとする課題】
【0002】
従来の相補型金属酸化膜半導体イメージセンサ（ＣＩＳ）に伴う課題は、隣接した受光素子及び／又は画素センサの間のクロストーク、及び、隣接した画素センサ間の劣った電気的分離である。
【課題を解決するための手段】
【0003】
本発明のいくつかの実施形態によると、イメージセンサが提供される。該イメージセンサは、複数の受光素子と、外分離構造と、内分離構造とを含む。受光素子は基板内に設けられ、基板は裏側表面と反対の表側表面を含む。外分離構造は、基板に設けられて複数の受光素子を横方向に囲み、外分離構造は第１の高さを有する。内分離構造は、外分離構造の側壁間にて間隔が空けられており、内分離構造は複数の受光素子の隣接した受光素子間に設けられ、外分離構造と内分離構造は裏側表面から表側表面へ向かいそれぞれ延伸しており、内分離構造は第１の高さ未満の第２の高さを含む。
【0004】
本発明のいくつかの実施形態によると、イメージセンサが提供される。該イメージセンサは、複数の受光素子と、複数の画素素子と、分離構造とを含む。受光素子は基板内に設けられ、基板は裏側表面と反対の表側表面を含む。画素素子は、基板の表側表面上に設けられ、複数の受光素子の下にある。分離構造は基板に設けられ、分離構造は、受光素子を囲む外分離構造と、受光素子を互いに分離する内分離構造とを含んでおり、画素素子は外分離構造の対向する側壁間に設けられており、外分離構造と内分離構造は裏側表面から表側表面へ向かいそれぞれ延伸しており、内分離構造の深さは外分離構造の深さよりも浅い。
【0005】
本発明の更にもう１つの実施形態によると、イメージセンサを形成するための方法が説明される。該方法は次のステップを含む。複数の受光素子が基板内に形成され、基板は裏側表面と反対の表側表面を含む。表側表面中に延伸して複数の受光素子を囲む外分離開口を定義するため、基板の表側表面上で第１のパターニングプロセスが実行される。誘電体層が外分離開口内に形成される。分離エッチストップ層が誘電体層上に形成される。基板の裏側表面中に薄型化プロセスが実行され、薄型化プロセスは誘電体層を露出する。裏側表面中に延伸する内分離開口を定義するため、基板の裏側表面上に第２のパターニングプロセスが実行され、内分離開口は受光素子を互いに分離する。外分離開口から誘電体層を除去するため、除去プロセスが実行される。外分離開口内に外分離構造が形成され、外分離構造は第１の高さを有する。内分離開口内に内分離構造が形成され、内分離構造は第１の高さ未満の第２の高さを有する。
【発明の効果】
【0006】
外分離構造と内分離構造とを含む受光素子を有するイメージセンサを提供することにより、隣接した受光素子間のクロストークを低減させることができ、イメージセンサの光学的分離を増大させることができ、受光素子の量子効率を更に高めることができる。
【図面の簡単な説明】
【0007】
本発明の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能のサイズは、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【発明を実施するための形態】
【0008】
以下の実施形態は、本発明の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本発明を単純化するため、部品及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の構成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本発明は様々な実施例において符号を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0009】
更に、「下」、「下方」、「低い」、「上方」、「上」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0010】
いくつかの相補型金属酸化膜半導体イメージセンサ（ＣＩＳ）は画素センサのアレイを有する。画素センサは、受光素子を用いて入射放射線（例えば可視光線）を記録し、基板の表側表面に設けられた複数の画素素子（例えば、転送トランジスタ、リセットトランジスタ等）で、記録のデジタル読み出しを容易にする。画素センサは、受光素子のアレイ（例えば、２×２、２×４、又は４×４の受光素子画素センサ）を含む。そのような画素センサにおいて、受光素子のアレイはフローティング拡散ノードの周囲に設けられる。低製造コストを達成し、デバイス密度を増加させるため、デバイス形状が微細化されうる。デバイス縮小のため、各受光素子のサイズは減少され、受光素子は互いに近くなる（例えば、画素センサのピッチを減少させるため）。ＣＩＳにおけるブルーミングを低減して量子効率（ＱＥ）を向上させるため、隣接した受光素子間の電気的及び光学的分離が実装されてよい。ディープトレンチアイソレーション（ＤＴＩ）構造が基板の裏側表面中／上に設けられる。一般的に、ＤＴＩ構造は、受光素子の外周を横方向に包む外領域と、隣接した受光素子間に設けられた内領域とを含む。ＤＴＩ構造は、受光素子及び隣接した画素センサの間の分離を増大させ、これによりＣＩＳの全体的な性能を向上させ、デバイス特徴の微細化を容易にする。
【0011】
上記ＣＩＳに伴う課題には、隣接する受光素子及び／又は画素センサの間のクロストークと、隣接した画素センサ間の劣った電気的分離を含む。例えば、ＤＴＩ構造の外領域と内領域は、一般的に基板の高さよりも低い、同一の高さを有してよい。これは、内領域及び外領域を同時に形成することができるため製造コストを下げることができるが、ＤＴＩ構造の内領域及び外領域の高さが低いと、ＣＩＳの光学的及び電気的分離が減少する。例えば、ＤＴＩ構造の外領域の低い高さによって、基板の一部がＤＴＩ構造の外領域の底面から基板の表側表面へと延伸する。基板の裏側表面に対してある角度で設けられた入射光は、隣接する画素センサへと基板のこの部分を横切る可能性があり、これにより隣接する受光素子及び／又は画素センサの間のクロストークを増大させる。更に、隣接する画素センサの画素素子間の電気的分離が低下する。分離を増大させるため、ＤＴＩ構造の外領域と内領域の両方の高さを増加させることができる。ただし、これはＤＴＩ構造の内領域のための開口を形成するために用いられるエッチングプロセスをもたらし、画素センサのドープされた領域を損傷させる可能性がある（例えば、フローティング拡散ノードを損傷させる可能性がある）、及び／又は、画素素子を損傷させる可能性がある。更に、ＤＴＩ構造の内領域の高さを増加させることは、画素素子及び／又はフローティング拡散ノードのドープされた領域のための面積を減少させる可能性があり、これによりＣＩＳの電気的性能が低下する。
【0012】
いくつかの実施形態において、本発明は、異なる高さを有する内分離構造と外分離構造とを含む分離構造を有する画素センサを対象とする。例えば、画素センサは、基板に設けられた複数の受光素子と、基板の表側表面に沿って設けられた複数の画素素子（例えば、転送トランジスタ）とを含んでよい。フローティング拡散ノードが、複数の受光素子の中央で基板内に設けられる。相互接続構造が基板の表側表面上に設けられ、複数の受光素子及び複数の画素素子への電気的な結合を提供する。分離構造が基板の裏側表面に設けられ、内分離構造と外分離構造とを含む。外分離構造は、複数の受光素子と画素素子を横方向に包み、これにより画素センサの外領域を劃定する。内分離構造はグリッド形状であり、複数の受光素子の隣接した受光素子間に設けられる。外分離構造の第１の高さは、内分離構造の第２の高さよりも高い。これは、部分的に、外分離構造が、基板内／上に設けられた、受光素子と、画素センサの画素素子と、他の受光素子と、半導体デバイスとの間の光学的及び電気的分離を増大させることを容易にする。更に、内分離構造の第２の高さが低いほど、画素センサのドープされた領域（例えばフローティング拡散ノード）及び／又は複数の画素素子への損傷を軽減しつつ、光学的及び電気的分離の増大が容易となる。このため、異なる高さを有する内分離構造と外分離構造は、画素センサの全体的な性能を向上させる。
【0013】
【0014】
イメージセンサは、基板１０４内に設けられた複数の受光素子１２２と、基板１０４の表側表面１０４ｆに沿って設けられた相互接続構造１０２とを含む。いくつかの実施形態において、基板１０４は、任意の半導体本体（例えばバルクシリコン）を含む、及び／又は、第１のドープ型（例えばｐ型）を有する。相互接続構造１０２は、相互接続誘電体構造１０６と、複数の導電線１０８と、複数の導電性ビア１１０とを含む。複数の画素素子１１２が基板１０４の表側表面１０４ｆに沿って設けられ、画素素子１１２は、複数の導電線及び導電性ビア１０８、１１０により、互いに、及び／又は、他の半導体デバイス（未図示）に電気的に結合される。複数の画素素子１１２は、ゲート電極１１６と、ゲート電極１１６と基板１０４の表側表面１０４ｆとの間に設けられたゲート誘電体層１１４とを含んでよい。
【0015】
複数の画素センサ１０３が基板１０４にわたって設けられる。受光素子１２２は複数の画素センサ１０３にわたって設けられ、それぞれ第１のドープ型とは逆の第２のドープ型（例えばｎ型）を含んでよい。様々な実施形態において、第１のドープ型はｐ型であり、第２のドープ型はｎ型であるか、その逆である。様々な実施形態において、フローティング拡散ノード１２６が表側表面１０４ｆに沿って基板１０４に設けられ、第２のドープ型（例えばｎ型）を有する。フローティング拡散ノード１２６は、対応する画素センサの中央、又は隣接する受光素子の群の中央に設けられてよい（例えば、受光素子の２×２アレイの中央に設けられる）。受光素子１２２は、入射光（例えば光子）を吸収して、入射光に対応するそれぞれの電気信号を生成するよう構成される。そのような実施形態において、受光素子１２２は入射光から電子正孔対を生成してよい。様々な実施形態において、画素素子１１２は、複数の受光素子１２２から、生成された電気信号の読み出しを行うよう構成されてよい。例えば、画素素子１１２は、受光素子１２２において（例えば、入射光を吸収することを介し）蓄積された電荷をフローティング拡散ノード１２６へ転送するため、フローティング拡散ノード１２６と隣接する受光素子１２２との間で基板１０４に導電性チャネルを選択的に形成するよう構成された１つ以上の転送トランジスタを含んでよい。
【0016】
分離構造１３０は、いずれも基板１０４の裏側表面１０４ｂ中に延伸する外分離構造１３２と内分離構造１３４とを含む。いくつかの実施形態において、外分離構造１３２はディープトレンチアイソレーション構造と呼称され、内分離構造１３４はディープトレンチグリッド構造と呼称される。様々な実施形態において、ディープウェル領域１２８が基板１０４の裏側表面１０４ｂ上に設けられ、受光素子１２２よりも低いドープ濃度の第２のドープ型（例えばｎ型）を含む。いくつかの実施形態において、ディープウェル領域１２８は、各受光素子１２２の上方の位置で入射光（例えば光子）を吸収し、入射光から、例えば、対応する受光素子１２２へ転送される電子正孔対を生成するよう構成され、これにより各受光素子１２２のＱＥを向上させる。受光素子１２２を横方向に囲む外分離構造１３２と、隣接した受光素子１２２間に設けられた内分離構造１３４によって、各受光素子１２２の上方のディープウェル領域１２８のセグメントは互いに隔離され、これにより各受光素子１２２のための光学的及び／又は電気的分離を更に増加させる（例えば、イメージセンサにおけるクロストークを更に低減させる）。更なる実施形態において、受光素子１２２のドープ濃度は約１０１３～１０１４原子／ｃｍ３の範囲内、又は他の適切な値である。いくつかの実施形態において、ディープウェル領域１２８のドープ濃度は約１０１２～１０１４原子／ｃｍ３の範囲内、又は他の適切な値である。
【0017】
更に、シャローウェル領域１２４が外分離構造１３２の側壁に沿って設けられ、隣接した受光素子１２２間、及び基板１０４上に設けられた複数の画素素子１１２間の電気的分離を増大させるよう構成される。様々な実施形態において、シャローウェル領域１２４は上面視で環形状であり、第１画素センサ１０３ａの複数の受光素子１２２の継続的に包む。シャローウェル領域１２４は第１のドープ型（例えばｐ型）を有し、複数の受光素子１２２に隣接する。
【0018】
上部誘電体層１４０が、基板１０４の裏側表面１０４ｂに沿って設けられる。様々な実施形態において、上部誘電体層１４０はパッシベーション層として構成される、及び／又は、呼称される。導電性グリッド構造１４２が上部誘電体層１４０を覆い、誘電体グリッド構造１４４が導電性グリッド構造１４２を覆う。導電性グリッド構造１４２と誘電体グリッド構造１４４は、複数の受光素子１２２中の対応する受光素子を直接覆う複数の開口を定義する側壁を含む。様々な実施形態において、導電性グリッド構造１４２は、複数の受光素子１２２の隣接した受光素子間のクロストークを低減するよう構成された１つ以上の金属層を含み、これによりイメージセンサの光学的分離を増大させる。加えて、誘電体グリッド構造１４４は、全内反射により光を受光素子１２２へ導くよう構成されることで、クロストークが更に低減され、受光素子１２２の量子効率が向上する。複数の光フィルタ１４６が、導電性グリッド構造１４２及び誘電体グリッド構造１４４の側壁により定義された複数の開口に設けられる。光フィルタ１４６は、入射光の特定の波長を伝送し、入射光の他の波長をブロックするよう構成される。更に、複数のマイクロレンズ１４８が光フィルタ１４６を覆い、入射光を受光素子１２２へ向け集中させるよう構成される。
【0019】
外分離構造１３２と内分離構造１３４は、トレンチ充填層１３６とライナー層１３８とをそれぞれ含む。いくつかの実施形態において、ライナー層１３８はトレンチ充填層１３６を基板１０４から分離する。更なる実施形態において、トレンチ充填層１３６は第１材料を含み、ライナー層１３８は第１材料とは異なる第２材料を含む。第１材料は、例えば、二酸化ケイ素といった酸化物であるか、これを含んでよく、第２材料は、例えば、ｈｉｇｈ－ｋ誘電体材料であるか、これを含んでよい。更に、分離エッチストップ層１２０が外分離構造１３２の底面上に設けられ、コンタクトエッチストップ層（ＣＥＳＬ）１１８が基板１０４の表側表面１０４ｆ上に設けられる。様々な実施形態において、分離エッチストップ層１２０は、外分離構造１３２の底面及び対向する側壁と直接接触する。ＣＥＳＬ１１８は、各画素素子１１２のゲート電極１１６に沿って設けられ、相互接続誘電体構造１０６と基板１０４の表側表面１０４ｆとの間に設けられる。また更なる実施形態において、分離エッチストップ層１２０は、外分離構造１３２の全底面に沿って連続して延伸し、分離エッチストップ層１２０は、上面視において外分離構造１３２と類似のレイアウト及び／又は形状を有する（即ち、分離エッチストップ層１２０は環形状を有する）。
【0020】
外分離構造１３２は、第１画素センサ１０３ａの複数の受光素子１２２を横方向に囲み、第１の高さｈ１を有する。様々な実施形態において、外分離構造１３２は第１画素センサ１０３ａの外周を劃定する。内分離構造１３４は、複数の受光素子１２２の隣接した受光素子間に設けられ、第２の高さｈ２を有する。様々な実施形態において、第１の高さｈ１は第２の高さｈ２よりも高い。第１の高さｈ１が第２の高さｈ２よりも高いことによって、外分離構造１３２は、第１画素センサ１０３ａの受光素子１２２及び画素素子１１２と、基板１０４内／上に設けられた他の受光素子及び／又は画素素子の間の光学的及び電気的分離を増大させる。更に、内分離構造１３４の低い第２の高さｈ２は、第１画素センサ１０３ａのドープされた領域（例えば、フローティング拡散ノード１２６）及び／又は複数の画素素子１１２への損傷を軽減させつつ、第１画素センサ１０３ａの受光素子１２２間の分離を促進する。従って、異なる高さを有する内分離構造１３４と外分離構造１３２とを含むイメージセンサは、製造の間にイメージセンサのドープされた領域及び／又は構造への損傷を軽減しつつ、光学的及び電気的分離を増大させ、これにより画素センサの全体的な性能を向上させる。
【0021】
いくつかの実施形態において、分離構造１３０は、ディープトレンチアイソレーション（ＤＴＩ）構造又は裏側ＤＴＩ構造と呼称されてよい。様々な実施形態において、外分離構造１３２は全深度ＤＴＩ構造と呼称されてよく、内分離構造１３４は部分的深度ＤＴＩ構造と呼称されてよい。また更なる実施形態において、外分離構造１３２は第１画素センサ１０３ａの受光素子１２２を囲み、内分離構造１３４は受光素子１２２を互いに分離し、内分離構造１３４の深さは外分離構造１３２の深さよりも浅い。
【0022】
図２Ａは、図１の線Ａ－Ａ’に沿って得られた、図１のイメージセンサのいくつかの実施形態の上面図２００ａを表す。図示を容易にするため、外分離構造１３２と内分離構造１３４は図２Ａにおいて異なる網掛けパターンを有しているが、いくつかの実施形態において、外分離構造１３２と内分離構造１３４は、図１と２Ｂにおいて図示及び／又は説明したように、同一の材料及び／又は層を含むことを理解されたい。
【0023】
様々な実施形態において、第１画素センサ１０３ａは２×２の受光素子画素センサとして構成される。いくつかの実施形態において、外分離構造１３２は、内分離構造１３４が外分離構造１３２の内周１３２ｉｐ内にて間隔が空けられるように、内分離構造１３４を連続して横方向に囲む。様々な実施形態において、外分離構造１３２は上面視において第１の形状（例えば環形状）を有し、内分離構造１３４は上面視において第１の形状とは異なる第２の形状（例えば十字形状）を有する。内分離構造１３４はグリッド構造を有し、第１画素センサ１０３ａの複数の受光素子１２２の隣接した受光素子間で連続して延伸する。外分離構造１３２は第１画素センサ１０３ａの複数の受光素子１２２を連続して包み、第１画素センサ１０３ａのデバイス領域を劃定する。更なる実施形態において、内分離構造１３４の中央領域はフローティング拡散ノード１２６を直接覆う。
【0024】
様々な実施形態において、比較的高い第１の高さ（図１のｈ１）を有して第１画素センサ１０３ａを横方向に囲む外分離構造１３２によって、第１画素センサ１０３ａの素子（例えば、受光素子１２２及び／又は画素素子（図１の１１２））及び基板１０４内／上に設けられた他のデバイス（未図示）の間の電気的又は光学的分離が増大する。更に、いくつかの実施形態において、比較的低い第２の高さ（図１の第１の高さｈ１よりも低い図１のｈ２）を有してグリッド構造を有する内分離構造１３４によって、分離構造１３０の製造の間に第１画素センサ１０３ａのドープされた領域への損傷を軽減しつつ、第１画素センサ１０３ａの受光素子１２２間の電気的及び光学的分離が増大する。従って、外分離構造１３２と内分離構造１３４の異なるレイアウト及び高さは、イメージセンサの全体的な性能を向上させる。
【0025】
図２Ｂは、外分離構造１３２と内分離構造１３４がそれぞれトレンチ充填層１３６とライナー層１３８とを含む、図２Ａの上面図２００ａのいくつかの代替的な実施形態の上面図２００ｂを表す。様々な実施形態において、外分離構造１３２のトレンチ充填層１３６とライナー層１３８は、上面視において環形状を有し、第１の高さ（図１のｈ１）を有する。更に、いくつかの実施形態において、内分離構造１３４のトレンチ充填層１３６とライナー層１３８は、上面視において十字形状を有し、第２の高さ（図１のｈ２）を有する。
【0026】
図２Ｃは、複数の画素センサ１０３がアレイ状に設けられ、それぞれが図２Ａにおいて図示及び／又は説明された２×２の受光素子画素センサとして構成された、図２Ａの上面図２００ａのいくつかの代替的な実施形態の上面図２００ｃを表す。
【0027】
図２Ｄは、第１画素センサ１０３ａが２×４の受光素子画素センサとして構成された、図２Ａの上面図２００ａのいくつかの代替的な実施形態の上面図２００ｄを表す。図示を容易にするため、外分離構造１３２と内分離構造１３４は図２Ｄにおいて異なる網掛けパターンを有しているが、いくつかの実施形態において、外分離構造１３２と内分離構造１３４は、図１と２Ｂにおいて図示及び／又は説明したように、同一の材料及び／又は層を含むことを理解されたい。
【0028】
図２Ｅは、第１画素センサ１０３ａが４×４の受光素子画素センサとして構成された、図２Ａの上面図２００ａのいくつかの代替的な実施形態の上面図２００ｅを表す。図示を容易にするため、外分離構造１３２と内分離構造１３４は図２Ｅにおいて異なる網掛けパターンを有しているが、いくつかの実施形態において、外分離構造１３２と内分離構造１３４は、図１と２Ｂにおいて図示及び／又は説明したように、同一の材料及び／又は層を含むことを理解されたい。
【0029】
【0030】
分離構造１３０は、基板１０４の裏側表面１０４ｂ中に延伸し、外分離構造１３２と内分離構造１３４とを含む。外分離構造１３２は、第１画素センサ１０３ａの受光素子１２２を横方向に囲み、第１画素センサ１０３ａの外周を劃定する。基板１０４は、例えば、単結晶シリコン、エピタキシャルシリコン、ゲルマニウム、シリコンゲルマニウム、ＩＩＩ－Ｖ材料（例えば、窒化ガリウム、ガリウムヒ素等）、シリコンオンインシュレータ（ＳＯＩ）基板、他の半導体材料等であるか、それを含んでよい。いくつかの実施形態において、基板１０４は第１のドープ型（例えばｐ型）を有する。相互接続構造１０２が基板１０４の表側表面１０４ｆ上に設けられ、相互接続誘電体構造１０６と、複数の導電線１０８と、複数の導電性ビア１１０とを含む。相互接続誘電体構造１０６は、例えば、それぞれが、二酸化ケイ素、ｌｏｗ－ｋ誘電体材料、ｅｘｔｒｅｍｅ ｌｏｗ－ｋ誘電体材料、又は前記の組合せであるか、それを含んでよい、１つ以上の誘電体層を含んでよい。ここで用いられるとき、ｌｏｗ－ｋ誘電体材料は３．９未満の誘電率の誘電体材料である。導電線及び導電性ビア１０８、１１０は、例えば、それぞれが、アルミニウム、銅、ルテニウム、タングステン、他の導電性材料、又は前記の組合せであるか、それを含んでよい。
【0031】
複数の画素素子１１２が表側表面１０４ｆ内／上に設けられる。いくつかの実施形態において、画素素子１１２は垂直転送トランジスタとして構成され、表側表面１０４ｆ中に延伸するゲート電極１１６と、ゲート電極１１６と基板１０４との間に設けられたゲート誘電体層１１４とをそれぞれ含む。ゲート電極１１６は、例えば、ポリシリコン、アルミニウム、チタニウム、タンタル、タングステンといった金属材料、他の金属材料、又は前記の組合せであるか、それを含んでよい。ゲート誘電体層１１４は、例えば、二酸化ケイ素、酸化タンタル、酸化ハフニウム、酸化アルミニウムといったｈｉｇｈ－ｋ誘電体材料、他の誘電体材料等であるか、それを含んでよい。ここで用いられるとき、ｈｉｇｈ－ｋ誘電体材料は３．９より高い誘電率の誘電体材料である。
【0032】
分離エッチストップ層１２０が外分離構造１３２の底面に設けられる。コンタクトエッチストップ層（ＣＥＳＬ）１１８が基板の表側表面１０４ｆと相互接続誘電体構造１０６との間に設けられる。分離エッチストップ層１２０は、例えば、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、シリコンオキシカーバイド等であるか、それを含んでよい。更に、ＣＥＳＬ１１８は、例えば、炭化ケイ素、シリコンオキシカーバイド等であるか、それを含んでよい。様々な実施形態において、分離エッチストップ層１２０は第１の誘電体材料（例えば窒化ケイ素）を含み、ＣＥＳＬ１１８は第１の誘電体材料とは異なる第２の誘電体材料（例えば炭化ケイ素）を含む。様々な実施形態において、分離エッチストップ層１２０はＵ字状であり、外分離構造１３２の対向する側壁に直接接触し、外分離構造１３２の底面を囲む。また更なる実施形態において、分離エッチストップ層１２０の厚さはＣＥＳＬ１１８の厚さよりも厚い。
【0033】
受光素子１２２は、基板１０４に設けられ、第１のドープ型とは逆の第２のドープ型（例えばｎ型）を有する。いくつかの実施形態において、受光素子１２２のドープ濃度は約１０１３～１０１４原子／ｃｍ３の範囲内、又は他の適切な値である。フローティング拡散ノード１２６は、隣接した受光素子１２２間で基板１０４の表側表面１０４ｆに沿って設けられ、内分離構造１３４のセグメントの直下にある。いくつかの実施形態において、フローティング拡散ノード１２６のドープ濃度は受光素子１２２のドープ濃度よりも高い。シャローウェル領域１２４は、外分離構造１３２の側壁に沿って設けられる。シャローウェル領域１２４は第１のドープ型（例えばｐ型）を有する。ディープウェル領域１２８は、基板１０４の裏側表面１０４ｂ上に設けられ、内分離構造１３４の対向する側壁と外分離構造１３２の対向する側壁に沿って設けられる。様々な実施形態において、ディープウェル領域１２８は複数の画素素子１１２と同一のドープ型を有し（即ち、第２のドープ型（例えばｎ型）を含む）、これにより各受光素子１１２のＱＥを向上させる。
【0034】
外分離構造１３２と内分離構造１３４は、トレンチ充填層１３６とライナー層１３８とをそれぞれ含む。トレンチ充填層１３６は、例えば、二酸化ケイ素といった酸化物、他の誘電体材料等であるか、それを含んでよい。更に、ライナー層１３８は、例えば、ｈｉｇｈ－ｋ誘電体材料、酸化ハフニウム、酸化チタン、酸化アルミニウム、酸化ジルコニウム、他の適切な誘電体材料等であるか、それを含んでよい。第１画素センサ１０３ａのピッチＰｓは、外分離構造１３２のセグメントの中心間で定義される。いくつかの実施形態において、ピッチＰｓは約０．２マイクロメートル（ｕｍ）～約２ｕｍの範囲内、約０．２ｕｍ～１ｕｍの範囲内、約１ｕｍ～約２ｕｍの範囲内、又は他の適切な値である。様々な実施形態において、基板１０４の高さ１０４ｈは、約２ｕｍ～約６ｕｍの範囲内、約２ｕｍ～４ｕｍの範囲内、約４ｕｍ～６ｕｍの範囲内、又は他の適切な値である。いくつかの実施形態において、シャローウェル領域１２４の高さ１２４ｈは、約２ｕｍ～約２．５ｕｍの範囲内、又は他の適切な値である。また更なる実施形態において、外分離構造１３２の側壁に沿ったシャローウェル領域１２４の幅は、約０．５ｕｍ～約１．５ｕｍの範囲内、又は他の適切な値である。
【0035】
様々な実施形態において、外分離構造１３２の第１の高さｈ１は、約３ｕｍ～約６．５ｕｍの範囲内、約３ｕｍ～約５ｕｍの範囲内、約３ｕｍ～約６ｕｍの範囲内、約４．５ｕｍ～約６．５ｕｍの範囲内、又は他の適切な値である。また更なる実施形態において、内分離構造１３４の第２の高さｈ２は、約１．５ｕｍ～約５ｕｍの範囲内、約１．５ｕｍ～約３ｕｍの範囲内、約３ｕｍ～約５ｕｍの範囲内、又は他の適切な値である。いくつかの実施形態において、第１の高さｈ１は基板１０４の高さ１０４ｈ以上であり、第２の高さｈ２よりも高く、これにより外分離構造１３２がイメージセンサの光学的及び電気的分離を増大させることを容易にする。更なる実施形態において、第２の高さｈ２は基板１０４の高さ１０４ｈ未満であり、これにより内分離構造１３４が、イメージセンサのドープされた領域（例えばフローティング拡散ノード１２６）及び／又は画素素子１１２に対する損傷を軽減しつつ、イメージセンサの光学的及び電気的分離を増大させることを容易にする。また更なる実施形態において、第１の高さｈ１はピッチＰｓより大きい、及び／又は、第２の高さｈ２はピッチＰｓよりも大きい。
【0036】
様々な実施形態において、第１の高さｈ１が第２の高さｈ２よりも高いことによって、外分離構造１３２は第１画素センサ１０３ａの受光素子１２２及び画素素子１１２と、基板１０４内／上に設けられた他のデバイス／構造（例えば、隣接した画素センサ１０３の他の受光素子及び／又は他画素素子）との間の光学的及び電気的分離を増大させることができる。加えて、内分離構造１３４の低い第２の高さｈ２は、第１画素センサ１０３ａのドープされた領域及び／又は複数の画素素子１１２への損傷を軽減させつつ、隣接した受光素子１２２及び／又は画素素子１１２の間の電気的及び光学的分離を促進させる。例えば、第１画素センサ１０３ａの製造の間、基板１０４の裏側表面１０４ｂ中にエッチングプロセスが実行される（例えば、エッチングプロセスは内分離構造１３４のための開口を形成する、及び／又は、内分離構造１３４の第２の高さｈ２を定義する）。様々な実施形態において、エッチングプロセスは、第２の高さｈ２が比較的低くなるよう（例えば、第１の高さｈ１未満、及び／又は基板１０４の高さ１０４ｈ未満）、そして、エッチングプロセスがフローティング拡散ノード１２６及び／又は画素素子１１２中に深くオーバーエッチングしないよう、適切な力及び時間で実行される。これは、部分的に、イメージセンサの構造及び／又は素子への損傷を軽減させつつ、イメージセンサの光学的及び電気的分離を増大させることを容易にする。従って、イメージセンサの全体的な性能を向上させる。
【0037】
いくつかの実施形態において、第１の高さｈ１が比較的高い（例えば、約３ｕｍ以上）であることによって、外分離構造１３２は、隣接した画素センサ１０３間のクロストークを低減させ、隣接した画素センサ１０３間の電気的分離を増大させるのに十分に深い。更なる実施形態において、第１の高さｈ１が約６．５ｕｍ未満であることによって、外分離構造１３２は、イメージセンサの製造の間、相互接続構造１０２及び／又は画素素子１１２への損傷を軽減させつつ、光学的及び電気的分離を増大させる。様々な実施形態において、第２の高さｈ２が約１．５ｕｍより高いことにより、内分離構造１３４は、第１画素センサ１０３ａの隣接した受光素子１２２間のクロストークを低減させ、画素素子１１２間の電気的分離を増大させるのに十分に深い。更なる実施形態において、第２の高さｈ２が比較的低い（例えば、約５ｕｍ以下）であることによって、イメージセンサの製造の間、第１画素センサ１０３ａのドープされた領域及び／又は複数の画素素子１１２への損傷を軽減させつつ、イメージセンサの光学的及び電気的分離が増大する。
【0038】
図３Ｂは、外分離構造１３２の底面が基板１０４の表側表面１０４ｆと整列された、図３Ａのイメージセンサのいくつかの代替的な実施形態の断面図３００ｂを表す。様々な実施形態において、外分離構造１３２の第１の高さｈ１は基板１０４の高さ１０４ｈに等しい。いくつかの実施形態において、分離エッチストップ層１２０は、基板の表側表面１０４ｆ及び外分離構造１３２の底面と直接接触する単一の平坦上面を有する。
【0039】
図３Ｃは、外分離構造１３２の底面が基板１０４の表側表面１０４ｆの垂直上方にある、図３Ａのイメージセンサのいくつかの代替的な実施形態の断面図３００ｃを表す。いくつかの実施形態において、分離エッチストップ層１２０は、表側表面１０４ｆ中に延伸する突起を含み、分離エッチストップ層１２０は外分離構造１３２の底面から基板１０４の表側表面１０４ｆの下方まで連続して垂直に延伸する。様々な実施形態において、外分離構造１３２の第１の高さｈ１は基板１０４の高さ１０４ｈ未満である。
【0040】
図３Ｄは、外分離構造１３２の底面が基板１０４の表側表面１０４ｆの垂直上方にある、図３Ａのイメージセンサのいくつかの代替的な実施形態の断面図３００ｄを表す。様々な実施形態において、分離エッチストップ層１２０は基板１０４内に設けられ、外分離構造１３２の底面に直接接触する。更に、分離誘電体層３０２は分離エッチストップ層１２０とＣＥＳＬ１１８との間に設けられる。様々な実施形態において、分離誘電体層３０２は、分離エッチストップ層１２０とは異なる誘電体材料（例えば、二酸化ケイ素といった酸化物）を含む。いくつかの実施形態において、分離誘電体層３０２は二酸化ケイ素といった酸化物を含み、分離エッチストップ層１２０は窒化ケイ素、炭化ケイ素、酸窒化ケイ素、他の誘電体材料等を含む。また更なる実施形態において、分離エッチストップ層１２０の厚さは分離誘電体層３０２の厚さよりも厚い。また更なる実施形態において、分離エッチストップ層１２０と分離誘電体層３０２は、上面視において外分離構造１３２と同一のレイアウト及び／又は形状を有する。例えば、分離エッチストップ層１２０、分離誘電体層３０２、及び／又は外分離構造１３２は、上面視において環形状をそれぞれ有する。また更なる実施形態において、分離誘電体層３０２の底面は基板１０４の表側表面１０４ｆと垂直に整列されている。
【0041】
図３Ｅは、基板１０４が第１のドープ型（例えばｐ型）を有するウェル領域３０４を更に含む、図３Ａのイメージセンサのいくつかの代替的な実施形態の断面図３００ｅを表す。いくつかの実施形態において、ウェル領域３０４は各受光素子１２２を囲み、フローティング拡散ノード１２６を囲み、分離構造１３０の側壁に沿って延伸する。様々な実施形態において、ウェル領域３０４のドープ濃度は約１０１２～１０１４原子／ｃｍ３の範囲内、又は他の適切な値である。
【0042】
【0043】
図３Ｇは、単一の光フィルタ１４６が第１画素センサ１０３ａの受光素子１２２を覆い、単一のマイクロレンズ１４８が第１画素センサ１０３ａの受光素子１２２を覆う、図３Ａのイメージセンサのいくつかの代替的な実施形態の断面図３００ｇを表す。
【0044】
図３Ｅのウェル領域３０４が図３Ａの分離構造１３０の実施形態を用いて図示されている一方、ウェル領域３０４は図１及び３Ｂ～３Ｄのうちのいずれか１つにおける分離構造１３０の実施形態と共に用いられてよいことを理解されたい。このように、ウェル領域３０４は図１及び３Ｂ～３Ｄのうちのいずれか１つにおけるディープウェル領域１２８直下であってよい。図３Ｇの単一の光フィルタ１４６と単一のマイクロレンズ１４８が図３Ａの分離構造１３０の実施形態を用いて図示されている一方、単一の光フィルタ１４６と単一のマイクロレンズ１４８は図１及び３Ｂ～３Ｆのうちのいずれか１つにおける分離構造１３０の実施形態と共に用いられてよい。このように、図３Ｇの単一の光フィルタ１４６と単一のマイクロレンズ１４８は、図１及び３Ｂ～３Ｆのうちのいずれか１つにおける内分離構造１３４直上であってよい。
【0045】
図４は、下部半導体構造４０１を覆うイメージセンサ構造４０２を含む集積チップのいくつかの実施形態の断面図４００を表す。様々な実施形態において、イメージセンサ構造４０２は図１及び３Ａ～３Ｇのうちのいずれか１つのイメージセンサとして構成されてよい。
【0046】
様々な実施形態において、下部半導体構造４０１は、下部基板４０４を覆う下部相互接続構造４０６を含む。下部基板４０４は、例えば、単結晶シリコン、エピタキシャルシリコン、ゲルマニウム、シリコンゲルマニウム、ＩＩＩ－Ｖ材料（例えば、窒化ガリウム、ガリウムヒ素等）、シリコンオンインシュレータ（ＳＯＩ）基板、他の半導体材料等であるか、それを含んでよい。更に、複数の半導体デバイス４０８が下部基板４０４内及び／又は上に設けられる。いくつかの実施形態において、複数の半導体デバイス４０８は、トランジスタ、コンデンサ、他の適切な半導体デバイス、又は前記の組合せを含んでよい。例えば、半導体デバイス４０８は、受光素子１２２により生成された電気信号の読み出しを容易にするトランジスタとして構成されてよい、及び／又は、含んでよい。また更なる実施形態において、下部半導体構造４０１は特定用途向け集積回路（ＡＳＩＣ）等として構成されてよい。更に、半導体デバイス４０８は、例えば、論理素子として構成されてよい。
【0047】
更なる実施形態において、下部相互接続構造４０６は、下部誘電体構造４１０と、複数の下部導電性ビア４１４と、複数の下部導電線４１２とを含む。下部導電線及び導電性ビア４１２、４１４は下部誘電体構造４１９内に設けられ、相互接続構造１０２を介して半導体デバイス４０８を画素素子１１２に結合するよう構成される。また更なる実施形態において、相互接続構造１０２と下部相互接続構造４０６は接合界面で面して互いに電気的に結合される。
【0048】
図５～１８は、異なる高さを有する外分離構造と内分離構造とを有する分離構造を含むイメージセンサを形成するための方法のいくつかの実施形態の断面図５００～１８００を表す。図５～１８に示された断面図５００～１８００が方法を参照して説明されるとはいえ、図５～１８に示された構造は方法に限定されず、方法とは別に独立することができることを理解されたい。更に、図５～１８が一連の行為として説明しているとはいえ、これら行為は他の実施形態において行為の順序は限定されずに変えられてよく、開示される方法は他の構造にも適用可能であることを理解されたい。他の実施形態において、図示及び／又は説明されるいくつかの行為は、全体的に又は部分的に省略されてよい。
【0049】
図５の断面図５００に示されるように、基板１０４にディープウェル領域１２８、シャローウェル領域１２４、及び複数の受光素子１２２を形成するため、１回以上のイオン注入プロセスが実行される。いくつかの実施形態において、基板１０４は、例えば、バルクシリコン基板、単結晶シリコン、エピタキシャルシリコン、シリコンゲルマニウム（ＳｉＧｅ）、又は他の適切な半導体材料であるか、これを含んでよい、及び／又は、第１のドープ型（例えばｐ型）を有してよい。基板１０４は、裏側表面１０４ｂと反対の表側表面１０４ｆを含む。更に、基板１０４は第１のドープ型（例えばｐ型）を有する。様々な実施形態において、イオン注入プロセスは、基板１０４の表側表面１０４ｆの上方にマスキング層（未図示）を選択的に形成することと、マスキング層に基づき選択的イオン注入プロセスを実行することであって、これにより基板１０４内に１つ以上のドーパントを注入することと、マスキング層（未図示）を除去するため除去プロセスを実行することとを含む。いくつかの実施形態において、複数の受光素子１２２が第１のドープ型と逆の第２のドープ型（例えばｎ型）を含むよう形成するため、第１イオン注入プロセスが実行されてよく、シャローウェル領域１２４が第１のドープ型を有するよう形成するため、第２イオン注入プロセスが実行されてよく、ディープウェル領域１２８が第２のドープ型（例えばｎ型）を含むよう形成するため、第３イオン注入プロセスが実行されてよい。様々な実施形態において、受光素子１２２はディープウェル領域１２８よりも高いドープ濃度を有する。更なる実施形態において、表側表面１０４ｆとディープウェル領域１２８との間で基板１０４内にウェル領域（図３Ｅの３０４）を更に形成するため、１回以上のイオン注入プロセスが実行される。また更なる実施形態において、第３イオン注入プロセスが基板１０４の上方にマスキング層を形成することなく実行されてよい。
【0050】
図６の断面図６００に表されるように、表側表面１０４ｆ中に延伸する外分離開口６０２を形成するため、基板１０４の表側表面１０４ｆ上でパターニングプロセスが実行される。いくつかの実施形態において、パターニングプロセスは、基板１０４の表側表面１０４ｆの上方にマスキング層（未図示）を形成することと、マスキング層に基づき基板１０４をエッチングする（例えば、ドライエッチングプロセス及び／又はウェットエッチングプロセスによる）ことと、マスキング層を除去することとを含む。様々な実施形態において、外分離開口６０２は、基板１０４の高さ未満の高さ６０４を有する。また更なる実施形態において、外分離開口６０２は、上面視において環形状であり、複数の受光素子１２２を連続して横方向に包むよう形成される。
【0051】
図７の断面図７００に表されるように、誘電体層７０２が基板１０４の表側表面１０４ｆ上に堆積され、外分離開口（図６の６０２）を充填する。いくつかの実施形態において、誘電体層７０２は、酸化物（例えば二酸化ケイ素）、他の誘電体材料等を含む。更に、誘電体層７０２は、例えば、物理蒸着（ＰＶＤ）プロセス、化学蒸着（ＣＶＤ）プロセス、原子層蒸着（ＡＬＤ）プロセス、他の適切な成長又は蒸着プロセス、又は前記の組合せにより堆積されてよい。
【0052】
図８Ａの断面図８００ａに表されるように、誘電体層７０２上で除去プロセスが実行され、分離エッチストップ層１２０が誘電体層７０２及び基板１０４の表側表面１０４ｆ上に形成される。いくつかの実施形態において、除去プロセスは、パターニングプロセス（例えば、ドライエッチングプロセス及び／又はウェットエッチングプロセスを含む）、平坦化プロセス（例えば化学機械研磨（ＣＭＰ）プロセス）、他の適切な除去プロセス、又は前記の組合せを実行することを含む。除去プロセスの後、誘電体層７０２は、例えば、約３ｕｍ～６．５ｕｍの範囲内、約３ｕｍ～約５ｕｍの範囲内、約４．５ｕｍ～約６．５ｕｍの範囲内、又は他の適切な値である、第１の高さｈ１を有する。更なる実施形態において、分離エッチストップ層１２０を形成するためのプロセスは、誘電体層７０２上に分離エッチストップ層１２０を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等による）ことと、分離エッチストップ層１２０上でパターニングプロセスを実行することとを含む。いくつかの実施形態において、分離エッチストップ層１２０は、上面視において環形状を有する。
【0053】
図８Ｂの断面図８００ｂは、誘電体層７０２の上面が基板１０４の表側表面１０４ｆと整列するよう除去プロセスが実行される、図８Ａの断面図８００ａの１つの代替的な実施形態を表す。そのような実施形態において、除去プロセスは、基板１０４の表側表面１０４ｆに到達するまで誘電体層７０２中に平坦化プロセス（例えばＣＭＰプロセス）を実行することを含む。更に、分離エッチストップ層１２０が、誘電体層７０２の上面及び基板１０４の表側表面１０４ｆに直接接触する単一の平坦底面を含むよう形成される。
【0054】
図８Ｃの断面図８００ｃは、誘電体層７０２の上面が基板１０４の表側表面１０４ｆの下方に設けられるよう除去プロセスが実行される、図８Ａの断面図８００ａの１つの代替的な実施形態を表す。そのような実施形態において、除去プロセスは、誘電体層７０２が基板１０４の表側表面１０４ｆの下方に凹むよう誘電体層７０２中に平坦化プロセス及び／又はパターニングプロセスを実行することを含む。また更なる実施形態において、除去プロセスは、誘電体層７０２上でエッチバックプロセスを実行することを含む。更に、分離エッチストップ層１２０が、基板１０４の表側表面１０４ｆ中に延伸する突起を含むよう形成される。
【0055】
図８Ｄの断面図８００ｄは、誘電体層７０２の上面が基板１０４の表側表面１０４ｆの下方に設けられ、分離誘電体層３０２が分離エッチストップ層１２０上に形成されるよう、除去プロセスが実行される、図８Ａの断面図８００ａの１つの代替的な実施形態を表す。そのような実施形態において、除去プロセスは、誘電体層７０２が基板１０４の表側表面１０４ｆの下方に凹むよう誘電体層７０２中に平坦化プロセス及び／又はパターニングプロセスを実行することを含む。また更なる実施形態において、除去プロセスは、誘電体層７０２上でエッチバックプロセスを実行することを含む。更に、分離エッチストップ層１２０の上面が基板１０４の表側表面１０４ｆの下方に設けられるよう、分離エッチストップ層１２０を形成することを含む。更に、分離誘電体層３０２が、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス等により、分離エッチストップ層１２０の上方に形成されてよい。また更なる実施形態において、分離誘電体層３０２の上面が基板１０４の表側表面１０４ｆと同一平面上となるよう、平坦化プロセス（例えばＣＭＰプロセス）が分離誘電体層３０２中に実行されてよい。
【0056】
図９の断面図９００に表されるように、複数の画素素子１１２が基板１０４の表側表面１０４ｆ上に形成される。いくつかの実施形態において、各画素素子１１２は、ゲート電極１１６と、ゲート電極１１６と基板１０４との間に設けられたゲート誘電体層１１４とを含む。様々な実施形態において、画素素子１１２を形成するためのプロセスは、基板１０４の表側表面１０４ｆ中に延伸するトレンチを定義するため基板１０４をパターン化することと、基板１０４上にゲート誘電体材料を堆積して（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等による）、トレンチをライニングすることと、ゲート誘電体材料上にゲート電極材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき等による）ことと、ゲート電極材料とゲート誘電体材料をパターニングすることとを含む。また更なる実施形態において、複数の画素素子１１２は、１回以上の蒸着プロセス、１回以上のパターニングプロセス、１回以上の平坦化プロセス、１回以上のイオン注入プロセス、及び／又は他の適切なプロセスにより形成されてよい。
【0057】
図１０の断面図１０００に表されるように、コンタクトエッチストップ層（ＣＥＳＬ）１１８が基板１０４の表側表面１０４ｆの上方に形成される。様々な実施形態において、ＣＥＳＬ１１８は、ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、他の適切な成長又は蒸着プロセス等により形成される。
【0058】
図１１の断面図１１００に表されるように、相互接続構造１０２が基板１０４の表側表面１０４ｆに沿って形成される。相互接続構造１０２は、相互接続誘電体構造１０６と、複数の導電線１０８と、複数の導電性ビア１１０とを含む。様々な実施形態において、相互接続誘電体構造１０６は、物理蒸着（ＰＶＤ）プロセス、化学蒸着（ＣＶＤ）プロセス、原子層蒸着（ＡＬＤ）プロセス、他の適切な成長又は蒸着プロセス、又は前記の組合せといった、１回以上の蒸着プロセスにより形成されてよい。更なる実施形態において、複数の導電線１０８及び／又は複数の導電性ビア１１０は、１回以上の蒸着プロセス、１回以上のパターニングプロセス、１回以上の平坦化プロセス、１回以上のイオン注入プロセス、及び／又は他の適切なプロセスにより形成されてよい。
【0059】
図１２の断面図１２００に表されるように、図１１の構造が反転され、薄型化プロセスが基板１０４上で実行される。様々な実施形態において、薄型化プロセスは、基板１０４の高さを初期基板高さ１０４ｉから高さ１０４ｈへと減少させる。いくつかの実施形態において、基板１０４の高さ１０４ｈは、約２ｕｍ～約６ｕｍの範囲内、約２ｕｍ～４ｕｍの範囲内、約４ｕｍ～６ｕｍの範囲内、又は他の適切な値である。更なる実施形態において、薄型化プロセスは、ＣＭＰプロセス、機械的研磨プロセス、他の適切な薄型化プロセス、又は前記の組合せを含む。様々な実施形態において、薄型化プロセスは、ディープウェル領域１２８の少なくとも一部を除去する、及び／又は、誘電体層７０２の上面に到達したとき完了する。
【0060】
図１３の断面図１３００に表されるように、裏側表面１０４ｂ中に延伸する内分離開口１３０２を形成するため、基板１０４の裏側表面１０４ｂ上でパターニングプロセスが実行される。いくつかの実施形態において、パターニングプロセスは、基板１０４の裏側表面１０４ｂの上方にマスキング層（未図示）を形成することと、マスキング層に基づき基板１０４をエッチングする（例えば、ドライエッチングプロセス及び／又はウェットエッチングプロセスによる）ことと、マスキング層を除去することとを含む。様々な実施形態において、内分離開口１３０２は、第１の高さｈ１未満の第２の高さｈ２を有する。いくつかの実施形態において、内分離開口１３０２の第２の高さｈ２は、約１．５ｕｍ～約６ｕｍの範囲内、約１．５ｕｍ～約５．５ｕｍの範囲内、又は他の適切な値である。また更なる実施形態において、内分離開口１３０２は、内分離開口１３０２が上面視において十字形状であり、複数の受光素子１２２の隣接した受光素子間にて間隔が空けられるよう形成される。様々な実施形態において、内分離開口１３０２は、誘電体層７０２の側壁（未図示）により少なくとも部分的に定義される。
【0061】
図１４の断面図１４００に表されるように、外分離開口６０２から誘電体層（図１３の７０２）を除去するため除去プロセスが実行される。様々な実施形態において、除去プロセスは、ドライエッチング、ウェットエッチング、又は他の適切なプロセスを実行することを含む。更に、除去プロセスは、外分離開口６０２が内分離開口１３０２と流体連通するよう実行される。また更なる実施形態において、除去プロセスは分離エッチストップ層１２０上で停止され、分離エッチストップ層１２０はＣＥＳＬ１１８及び／又は相互接続構造１０２中にオーバーエッチングすることを防止するよう構成される。更に、分離エッチストップ層１２０は、外分離開口６０２が第１の高さｈ１を維持することを容易にする。
【0062】
図１５の断面図１５００に表されるように、ライナー層１３８が基板１０４の上方に設けられ、外分離開口６０２と内分離開口１３０２をライニングし、そしてトレンチ充填層１３６がライナー層１３８の上に堆積される。いくつかの実施形態において、ライナー層１３８とトレンチ充填層１３６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、及び／又は他の適切な蒸着又は成長プロセスによりそれぞれ堆積されてよい。
【0063】
図１６の断面図１６００に表されるように、平坦化プロセスがトレンチ充填層１３６とライナー層１３８上で実行され、これにより外分離構造１３２と内分離構造１３４とを含む分離構造１３０が形成される。様々な実施形態において、平坦化プロセスは、ＣＭＰプロセス、エッチングプロセス（例えば、ドライエッチング及び／又はウェットエッチング）、又は他の適切なプロセスを含む。外分離構造１３２は第１の高さｈ１を有し、複数の受光素子１２２を横方向に囲む。更に、内分離構造１３４は第２の高さｈ２を有し、複数の受光素子１２２の隣接した受光素子間に設けられる。いくつかの実施形態において、外分離構造１３２は上面視において環形状であり、内分離構造１３４は上面視において十字形状である（例えば、図２Ａ又は２Ｂに図示及び／又は説明されるように）。また更なる実施形態において、平坦化プロセスは、外分離構造１３２及び内分離構造１３４の上面が基板１０４の裏側表面１０４ｂと同一面上となるよう実行される。
【0064】
図１７の断面図１７００に表されるように、上部誘電体層１４０が基板の裏側表面１０４ｂの上方に形成される。加えて、導電性グリッド構造１４２が上部誘電体層１４０の上方に形成され、誘電体グリッド構造１４４が導電性グリッド構造１４２の上方に形成される。いくつかの実施形態において、上部誘電体層１４０は、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、又は他の適切な成長又は蒸着プロセスにより形成される。上部誘電体層１４０は、例えば、二酸化ケイ素といった酸化物等であるか、それを含んでよい。いくつかの実施形態において、導電性グリッド構造１４２と誘電体グリッド構造１４４を形成するためのプロセスは、上部誘電体層１４０の上方に金属グリッド層を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき等による）ことと、金属グリッド層上に誘電体グリッド層を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、誘電体グリッド層の上方にマスキング層（未図示）を形成することと、マスキング層に基づき金属グリッド層と誘電体グリッド層をパターン化することと、マスキング層を除去するため除去プロセスを実行することとを含む。
【0065】
図１８の断面図１８００に表されるように、複数の光フィルタ１４６が複数の受光素子１２２の上方に形成され、複数のマイクロレンズ１４８が複数の光フィルタ１４６の上方に設けられる。いくつかの実施形態において、光フィルタ１４６とマイクロレンズ１４８は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、又は他の適切な蒸着又は成長プロセスにより堆積されてよい。
【0066】
図１９は、本発明による異なる高さを有する外分離構造と内分離構造とを有する分離構造を含むイメージセンサを形成するため方法１９００のいくつかの実施形態を表す。方法１９００が一連の行為又はイベントとして説明しているとはいえ、該方法は図示された順序又は行為に限定されないことを理解されたい。このため、いくつかの実施形態において、これら行為は図示されたものとは異なる順序で行われてよい、及び／又は、同時に行われてよい。更に、いくつかの実施形態において、図示された行為又はイベントは複数の行為又はイベントに細分化されてよく、それらは他の行為又は副次的行為と別々の時間に又は同時に実行されてよい。いくつかの実施形態において、いくつかの図示された行為又はイベントは省略されてよく、他の未図示の行為又はイベントが含まれてよい。
【0067】
【0068】
【0069】
【0070】
行為１９０８で、表側表面の上方から余分な誘電体材料を除去するため除去プロセスが実行され、分離エッチストップ層が誘電体層の上方に形成される。図８Ａは、行為１９０８のいくつかの実施形態に対応する断面図８００ａを表す。図８Ｂ～８Ｄは、行為１９０８の様々な代替的な実施形態に対応する断面図８００ｂ～８００ｄを表す。
【0071】
【0072】
【0073】
【0074】
行為１９１６で、基板の裏側表面中に延伸する内分離開口を定義するため、基板の裏側表面がパターニングされ、誘電体層は内分離開口を横方向に囲む。図１３は、行為１９１６のいくつかの実施形態に対応する断面図１３００を表す。
【0075】
【0076】
行為１９２０で、内分離開口と外分離開口に分離構造が形成され、分離構造は、第１の高さを有する外分離構造と、第１の高さ未満の第２の高さを有する内分離構造とを含む。図１５と１６は、行為１９２０のいくつかの実施形態に対応する断面図１５００と１６００を表す。
【0077】
【0078】
従って、いくつかの実施形態において、本発明は、複数の受光素子の隣接した受光素子間に設けられた内分離構造と、内分離構造を横方向に囲む外分離構造とを有する、分離構造を含むイメージセンサに関するものであり、外分離構造は第１の高さを有し、内分離構造は第１の高さ未満の第２の高さを有する。
【0079】
いくつかの実施形態において、本発明は、基板内に設けられた複数の受光素子と、基板に設けられて複数の受光素子を横方向に囲む外分離構造と、外分離構造の側壁間にて間隔が空けられた内分離構造とを含むイメージセンサを提供し、基板は裏側表面と反対の表側表面を含み、外分離構造は第１の高さを有し、内分離構造は複数の受光素子の隣接した受光素子間に設けられ、外分離構造と内分離構造は裏側表面から表側表面へ向かいそれぞれ延伸し、内分離構造は第１の高さ未満の第２の高さを有する。１つの実施形態において、第１の高さは基板の第３の高さよりも高く、第２の高さは第３の高さ未満である。１つの実施形態において、上面視において、外分離構造は環形状を有し、内分離構造は十字形状を有する。１つの実施形態において、内分離構造と外分離構造はライナー層とトレンチ充填層とを含み、ライナー層はトレンチ充填層と基板との間に設けられる。１つの実施形態において、イメージセンサは、外分離構造の底面に直接接触する分離エッチストップ層を更に含む。１つの実施形態において、分離エッチストップ層は、基板の表側表面から外分離構造の対向する側壁へと延伸する。１つの実施形態において、分離エッチストップ層は基板の表側表面の下にあり、表側表面の垂直上方にある上面を有する。１つの実施形態において、イメージセンサは基板に設けられて複数の受光素子の下にあるフローティング拡散ノードを更に含み、フローティング拡散ノードは内分離構造の直下にある。
【0080】
いくつかの実施形態において、本発明は、裏側表面と反対の表側表面を含む基板内に設けられた複数の受光素子と、基板の表側表面上に設けられて複数の受光素子の下にある複数の画素素子と、基板に設けられた分離構造とを含むイメージセンサを提供し、分離構造は、複数の受光素子を囲む外分離構造と、受光素子を互いに分離する内分離構造とを含み、画素素子は外分離構造の対向する側壁間に設けられ、外分離構造と内分離構造は裏側表面から表側表面へ向けそれぞれ延伸し、内分離構造の深さは外分離構造の深さよりも浅い。１つの実施形態において、上面視において、外分離構造は第１の形状を有し、内分離構造は第１の形状とは異なる第２の形状を有する。１つの実施形態において、内分離構造は外分離構造に直接接触する。１つの実施形態において、イメージセンサは外分離構造の底面に沿って設けられた分離エッチストップ層を更に含み、分離エッチストップ層は分離構造とは異なる材料を含む。１つの実施形態において、上面視において、分離エッチストップ層と外分離構造は環形状である。１つの実施形態において、内分離構造の底面は複数の受光素子の頂部と底部との間に設けられ、外分離構造の底面は複数の受光素子の底部の下方に設けられる。１つの実施形態において、イメージセンサが基板の表側表面上に設けられた相互接続構造を更に含み、相互接続構造は相互接続誘電体構造内に設けられた複数の導電線と複数の導電性ビアとを含み、外分離構造の底面は相互接続構造の頂面の下方に設けられる。
【0081】
いくつかの実施形態において、本発明はイメージセンサを形成するための方法を提供する。該方法は、基板内に複数の受光素子を形成することであって、基板は裏側表面と反対の表側表面を含むことと、基板の表側表面中に延伸して複数の受光素子を囲む外分離開口を定義するため、基板の表側表面上で第１のパターニングプロセスを実行することと、外分離開口内に誘電体層を形成することと、誘電体層上に分離エッチストップ層を形成することと、基板の裏側表面中に薄型化プロセスを実行することであって、薄型化プロセスが誘電体層を露出することと、裏側表面中に延伸する内分離開口を定義するため、基板の裏側表面上で第２のパターニングプロセスを実行することであって、内分離開口は受光素子を互いに分離することと、外分離開口から誘電体層を除去するため除去プロセスを実行することと、外分離開口内に外分離構造を形成することであって、外分離構造は第１の高さを有することと、内分離開口内に内分離構造を形成することであって、内分離構造は第１の高さ未満の第２の高さを有することとを含む。１つの実施形態において、外分離構造と内分離構造は互いに同時に形成される。１つの実施形態において、方法は、基板の表側表面上に相互接続構造を形成することを更に含み、相互接続構造は、第１のパターニングプロセスを実行した後で且つ第２のパターニングプロセスを実行する前に形成される。１つの実施形態において、除去プロセスは分離エッチストップ層の上面を露出する。１つの実施形態において、上面視において、外分離構造と分離エッチストップ層は環形状であり、内分離構造は十字形状である。
【0082】
上記は、当業者が本発明の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本発明の精神及び範囲から逸脱せず、本発明の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0083】
本発明の実施形態は、ＣＭＯＳイメージセンサの応用に適用することができる。
【符号の説明】
【0084】
１００、３００ａ、３００ｂ、３００ｃ、３００ｄ、３００ｅ、３００ｆ、３００ｇ、４００、５００、６００、７００、８００ａ、８００ｂ、８００ｃ、８００ｄ、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００：断面図
１０２：相互接続構造
１０３：画素センサ
１０３ａ：第１画素センサ
１０４：基板
１０４ｂ：裏側表面
１０４ｈ、６０４：高さ
１０４ｉ：初期基板高さ
１０４ｆ：表側表面
１０６：相互接続誘電体構造
１０８：導電線
１１０：導電性ビア
１１２：画素素子
１１４：ゲート誘電体層
１１６：ゲート電極
１１８：コンタクトエッチストップ層（ＣＥＳＬ）
１２０：分離エッチストップ層
１２２：受光素子
１２４：シャローウェル領域
１２６：フローティング拡散ノード
１２８：ディープウェル領域
１３０：分離構造
１３２：外分離構造
１３２ｉｐ：内周
１３４：内分離構造
１３６：トレンチ充填層
１３８：ライナー層
１４０：上部誘電体層
１４２：導電性グリッド構造
１４４Ｌ誘電体グリッド構造
１４６：光フィルタ
１４８：マイクロレンズ
２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ：上面図
３０２：分離誘電体層
３０４：ウェル領域
４０１：下部半導体構造
４０２：イメージセンサ構造
４０４：下部基板
４０６：下部相互接続構造
４０８：半導体デバイス
４１０：下部誘電体構造
４１２：下部導電線
４１４：下部導電性ビア
６０２：外分離開口
７０２：誘電体層
１３０２：内分離開口
１９００：方法
１９０２、１９０４、１９０６、１９０８、１９１０、１９１２、１９１４、１９１６、１９１８、１９２０、１９２２：行為
ｈ１：第１の高さ
ｈ２：第２の高さ
Ｐｓ：ピッチ
１０２：相互接続構造
１０３：画素センサ
１０３ａ：第１画素センサ
１０４：基板
１０４ｂ：裏側表面
１０４ｈ、６０４：高さ
１０４ｉ：初期基板高さ
１０４ｆ：表側表面
１０６：相互接続誘電体構造
１０８：導電線
１１０：導電性ビア
１１２：画素素子
１１４：ゲート誘電体層
１１６：ゲート電極
１１８：コンタクトエッチストップ層（ＣＥＳＬ）
１２０：分離エッチストップ層
１２２：受光素子
１２４：シャローウェル領域
１２６：フローティング拡散ノード
１２８：ディープウェル領域
１３０：分離構造
１３２：外分離構造
１３２ｉｐ：内周
１３４：内分離構造
１３６：トレンチ充填層
１３８：ライナー層
１４０：上部誘電体層
１４２：導電性グリッド構造
１４４Ｌ誘電体グリッド構造
１４６：光フィルタ
１４８：マイクロレンズ
２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ：上面図
３０２：分離誘電体層
３０４：ウェル領域
４０１：下部半導体構造
４０２：イメージセンサ構造
４０４：下部基板
４０６：下部相互接続構造
４０８：半導体デバイス
４１０：下部誘電体構造
４１２：下部導電線
４１４：下部導電性ビア
６０２：外分離開口
７０２：誘電体層
１３０２：内分離開口
１９００：方法
１９０２、１９０４、１９０６、１９０８、１９１０、１９１２、１９１４、１９１６、１９１８、１９２０、１９２２：行為
ｈ１：第１の高さ
ｈ２：第２の高さ
Ｐｓ：ピッチ
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
