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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-07
(45)【発行日】2024-10-16
(54)【発明の名称】受光素子およびその製造方法
(51)【国際特許分類】
H01L 31/10 20060101AFI20241008BHJP
【ＦＩ】
H01L31/10 A
【請求項の数】
5
(21)【出願番号】P 2023514219
(86)(22)【出願日】2021-04-13
(86)【国際出願番号】 JP2021015289
(87)【国際公開番号】W WO2022219710
(87)【国際公開日】2022-10-20
【審査請求日】2023-07-24
(73)【特許権者】
【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100153006
【弁理士】
【氏名又は名称】小池 勇三
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100121669
【弁理士】
【氏名又は名称】本山 泰
(72)【発明者】
【氏名】前田 圭穂
(72)【発明者】
【氏名】瀬川 徹
【審査官】桂城 厚
(56)【参考文献】
【文献】米国特許第０７３４０７０９（ＵＳ，Ｂ１）
【文献】特開２００７－２１４４０５（ＪＰ，Ａ）
【文献】特開２０２０－１７０８１９（ＪＰ，Ａ）
【文献】特開２０１８－１２９４８３（ＪＰ，Ａ）
【文献】特開２０１５－２２０２９０（ＪＰ，Ａ）
【文献】特開平０５－１３８０５（ＪＰ，Ａ）
【文献】特開２００２－３１４１１７（ＪＰ，Ａ）
【文献】特表２００９－５３１８４７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０１４４４４３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ３１／００－３１／０３９２
Ｈ０１Ｌ ３１／０８－３１／１１９
Ｈ０１Ｌ ３１／１８－３１／２０
(57)【特許請求の範囲】
【請求項1】
基板の上に形成された半導体からなる半導体層と、前記半導体層に形成され、前記基板の平面方向にｐｉｎ接合を形成する、ｐ型のｐ領域、ｉ型のｉ領域、およびｎ型のｎ領域と、
前記半導体層の前記ｐ領域の上に形成され、ｐ型の半導体から構成された光吸収層と、
前記光吸収層の上に形成され、ｐ型の半導体から構成されたコンタクト層と、
前記コンタクト層に電気的に接続して形成されたｐ電極と、
前記半導体層の前記ｎ領域に電気的に接続して形成されたｎ電極と
を備える受光素子。
【請求項2】
請求項１記載の受光素子において、前記光吸収層と前記コンタクト層との間に形成され、前記光吸収層よりバンドギャップの大きい半導体から構成された拡散障壁層をさらに備えることを特徴とする受光素子。
【請求項3】
請求項１または２記載の受光素子において、前記半導体は、ＩＶ族元素から構成されていることを特徴とする受光素子。
【請求項4】
請求項１または２記載の受光素子において、前記半導体は、ＩＩＩ－Ｖ族化合物半導体であることを特徴とする受光素子。
【請求項5】
基板の上に半導体からなる半導体層を形成する第１工程と、前記半導体層の上に、ｐ型の半導体から構成された光吸収層およびｐ型の半導体から構成されたコンタクト層を形成する第２工程と、
前記光吸収層の下の前記半導体層にｐ型のｐ領域を形成する第３工程と、
前記ｐ領域と共に前記基板の平面方向にｐｉｎ接合を形成する、ｉ型のｉ領域およびｎ型のｎ領域を前記半導体層に形成する第４工程と、
前記コンタクト層に電気的に接続するｐ電極および前記半導体層の前記ｎ領域に電気的に接続する電極を形成する第５工程と
を備える受光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、受光素子およびその製造方法に関する。
【背景技術】
【0002】
光送受信器向けの超高速・高感度受光素子として、単一走行キャリア（Uni-traveling-carrier；ＵＴＣ）フォトダイオード（photodiode；ＰＤ）が提案されている（非特許文献１）。一般に、ＰＤの動作帯域は、キャリア走行時間およびＣＲ時定数によって決まるため、キャリア走行時間およびＣＲ時定数の両方を最小化することが、ＰＤの高速化において重要である。
【0003】
ＵＴＣ－ＰＤでは、ｐ型半導体を光吸収層として用いており、光吸収によって生成される電子走行時間が、動作帯域における高速化の支配要因となっている。さらに、ｐ型半導体積層構造のドーピングプロファイルを、数十ｎｍオーダーで精密に制御することで、電子速度オーバーシュート効果を利用して、電子走行時間を最短化するように設計されている。
【0004】
一方で、高感度化の観点では、素子を構成している半導体層の積層方向、すなわちキャリアの輸送方向と、光の伝搬方向とが直交する導波路型ＰＤが、高速性と高感度の両立において有利であることが知られている。
【0005】
キャリア走行時間の短縮には、空乏層をより薄くすることが重要となるが、これに伴いＣＲ時定数が増加するため、導波路型ＰＤの高速化には、ＣＲ時定数を小さくすることが非常に重要である。
【0006】
例えば、導波路型ＰＤとして、図３Ａ、図３Ｂに示す構造が提案されている。このＰＤは、ＩｎＰ基板３０１、ｎ－ＩｎＰ層３０２、ｉ－ＩｎＰ層３０３、ｐ－ＩｎＧａＡｓ吸収層３０４、ｐ－ＩｎＧａＡｓＰ拡散障壁層３０５、ｐ－ＩｎＧａＡｓコンタクト層３０６、ｎ電極３０７、ｐ電極３０８を備える。ｎ－ＩｎＰ層３０２は、ＩｎＰ基板３０１の上に形成されている。ｉ－ＩｎＰ層３０３、ｐ－ＩｎＧａＡｓ吸収層３０４、ｐ－ＩｎＧａＡｓＰ拡散障壁層３０５、ｐ－ＩｎＧａＡｓコンタクト層３０６からメサが構成され、このメサが、ｎ－ＩｎＰ層３０２の上に形成されている。また、このメサの周囲のｎ－ＩｎＰ層３０２の上にｎ電極３０７が形成され、ｐ－ＩｎＧａＡｓコンタクト層３０６の上にｐ電極３０８が形成されている。
【0007】
このＰＤは、積層されたｎ－ＩｎＰ層３０２、ｉ－ＩｎＰ層３０３、ｐ－ＩｎＧａＡｓ吸収層３０４により、ｐｉｎ接合を構成し、ｉ－ＩｎＰ層３０３をコアとする光導波路を備える縦型ｐｉｎ接合を備える導波路型ＵＴＣ－ＰＤである。このＵＴＣ－ＰＤにおいて、受光感度を維持したままＣＲ時定数を小さくするには、空乏層幅Ｔ’（ｉ－ＩｎＰ層３０３の幅）を小さくすることが望ましい。なお、図３Ａにおいて、Ｗ'depは、ｉ－ＩｎＰ層３０３の厚さである。
【0008】
しかしながら、このＵＴＣ－ＰＤで空乏層幅Ｔ’を小さくすることは、メサ幅を小さくすることになり、ｐ－ＩｎＧａＡｓコンタクト層３０６、ｎ電極３０７の面積を縮小させることになる。このため、このＵＴＣ－ＰＤで空乏層幅Ｔ’を小さくすることは、コンタクト抵抗が反比例的に増加するためＣＲ時定数の低減効果は小さい。
【0009】
上述した縦型ｐｉｎ接合によるＵＴＣ－ＰＤに対し、コンタクト抵抗の増加を抑制でき、ＣＲ時定数を小さくできる構造として、非特許文献２に示すような半導体積層方向と直交する、基板の平面方向にｐｉｎ接合を有する、いわゆる横型ｐｉｎ接合の導波路型ＰＤがある。
【0010】
この横型ｐｉｎ接合を有する導波路型ＰＤは、空乏層面積とコンタクト層および電極面積は独立に決定することが可能であるため、空乏層面積の低減すなわちＣＲ時定数の低減が可能である。
【0011】
しかしながら、横型ｐｉｎ接合は、公知のイオン注入や不純物拡散、あるいは結晶再成長によって作製するため、縦型ｐｉｎ接合のような、数十ｎｍオーダーの精緻なドーピングプロファイルや、ヘテロ構造の作製は困難である。
【先行技術文献】
【非特許文献】
【0012】
【文献】T. Ishibashi and H. Ito, "Uni-traveling-carrier photodiodes", Journal of Applied Physics, vol. 127, 031101, 2020.
【文献】Y. Baumgartner et al., "CMOS-Compatible Hybrid III-V/Si Photodiodes Using a Lateral Current Collection Scheme", European Conference on Optical Communication, 18265198, 2018.
【発明の概要】
【発明が解決しようとする課題】
【0013】
前述したように、従来の技術では、高速・高感度が期待される導波路型ＰＤについて、空乏層の低減に伴うコンタクト抵抗の増加を抑制しつつ、数十ｎｍオーダーの不純物プロファイルを有するヘテロ接合構造によって電子走行時間を最短化することが困難であるという課題があった。
【0014】
本発明は、以上のような問題点を解消するためになされたものであり、導波路型フォトダイオードにおいて、空乏層の低減に伴うコンタクト抵抗の増加を抑制して、電子走行時間を最短化することを目的とする。
【課題を解決するための手段】
【0015】
本発明に係る受光素子は、基板の上に形成された半導体からなる半導体層と、半導体層に形成され、基板の平面方向にｐｉｎ接合を形成する、ｐ型のｐ領域、ｉ型のｉ領域、およびｎ型のｎ領域と、半導体層のｐ領域の上に形成され、ｐ型の半導体から構成された光吸収層と、光吸収層の上に形成され、ｐ型の半導体から構成されたコンタクト層と、コンタクト層に電気的に接続して形成されたｐ電極と、半導体層のｎ領域に電気的に接続して形成されたｎ電極とを備える。
【0016】
本発明に係る受光素子の製造方法は、基板の上に半導体からなる半導体層を形成する第１工程と、半導体層の上に、ｐ型の半導体から構成された光吸収層およびｐ型の半導体から構成されたコンタクト層を形成する第２工程と、光吸収層の下の半導体層にｐ型のｐ領域を形成する第３工程と、ｐ領域と共に基板の平面方向にｐｉｎ接合を形成する、ｉ型のｉ領域およびｎ型のｎ領域を半導体層に形成する第４工程と、コンタクト層に電気的に接続するｐ電極および半導体層のｎ領域に電気的に接続する電極を形成する第５工程とを備える。
【発明の効果】
【0017】
以上説明したように、本発明によれば、半導体層に基板の平面方向にｐｉｎ接合を形成し、このｐ領域の上に、光吸収層、コンタクト層、ｐ電極を積層したので、導波路型フォトダイオードにおいて、空乏層の低減に伴うコンタクト抵抗の増加を抑制して、電子走行時間を最短化することができる。
【図面の簡単な説明】
【0018】
【発明を実施するための形態】
【0019】
【0020】
この受光素子１００は、基板１０１、半導体層１０２、光吸収層１０３、コンタクト層１０４を備える。基板１０１は、例えば、半絶縁性のＩｎＰから構成されている。半導体層１０２は、基板１０１の上に形成され、半導体から構成されている。半導体は、例えば、ＩＩＩ－Ｖ族化合物半導体とすることができる。半導体層１０２は、例えば、ＩｎＰから構成されている。また、半導体層１０２には、基板１０１の平面方向にｐｉｎ接合を形成する、ｐ型のｐ領域１２１、ｉ型のｉ領域１２２、およびｎ型のｎ領域１２３が形成されている。
【0021】
ここで、この受光素子１００は、ｐ領域１２１を主にコアとする、いわゆる導波路型フォトダイオードである。ｐ領域１２１をコアとする光導波路構造を備える受光素子１００の導波方向は、図１Ａの紙面の奥から手前の方向、図１Ｂの紙面の上下方向となる。図１Ａは、受光素子１００の導波方向に垂直な断面を示している。
【0022】
受光素子１００の外部には、光導波路を構成するコア１０２ｂが配置されている。コア１０２ｂとｐ領域１２１との間には、スポットサイズ変換構造１０２ａが形成され、ｐ領域１２１をコアとする光導波路構造を備える受光素子１００と、コア１０２ｂによる光導波路とを光学的に接続している。
【0023】
光吸収層１０３は、半導体層１０２のｐ領域１２１の上に形成され、ｐ型の半導体から構成されている。光吸収層１０３は、例えば、ｐ型のＩｎＧａＡｓ（ｐ－ＩｎＧａＡｓ）から構成されている。コンタクト層１０４は、光吸収層１０３の上に形成され、ｐ型の半導体から構成されている。コンタクト層１０４は、例えば、ｐ型のＩｎＧａＡｓ（ｐ－ＩｎＧａＡｓ）から構成されている。
【0024】
また、実施の形態では、光吸収層１０３とコンタクト層１０４との間に形成され、光吸収層１０３よりバンドギャップの大きい半導体から構成された拡散障壁層１１１を備える。拡散障壁層１１１は、例えば、ｐ型のＩｎＧａＡｓＰ（ｐ－ＩｎＧａＡｓＰ）から構成されている。
【0025】
ここで、光吸収層１０３を構成するＩｎＧａＡｓの組成は、例えば、通信波長帯（１３１０ｎｍおよび１５５０ｎｍ）の光に対して感度を有する範囲とすることができる。一方、拡散障壁層１１１を構成するＩｎＧａＡｓＰの組成は、通信波長帯（１３１０ｎｍおよび１５５０ｎｍ）の光に対して感度を有さない範囲とすることができる。
【0026】
また、受光素子１００は、コンタクト層１０４に電気的に接続して形成されたｐ電極１０５と、半導体層１０２のｎ領域１２３に電気的に接続して形成されたｎ電極１０６とを備える。各電極は、例えば、Ａｕから構成することができる。ここで、コンタクト層１０４およびｎ領域１２３は、金属から構成されたｐ電極１０５およびｎ電極１０６との間で、オーミック接触（接続）が得られるように、１×１０19ｃｍ-3以上程度に十分高濃度にドーピングされていることが重要となる。なお、上述した半導体は、ＳｉやＧｅなどのＩＶ族元素から構成することもできる。
【0027】
実施の形態において、光吸収層１０３、拡散障壁層１１１、コンタクト層１０４、ｎ電極１０６は、導波方向に垂直で、積層方向に垂直（基板１０１の面の平面方向）な方向に、所定の幅とされ、導波方向に所定の長さＬとされたメサ構造とされている。基板１０１の平面に平行な面内で、メサ構造の位置より、導波方向に垂直な方向に延在している半導体層１０２に、ｉ領域１２２およびｎ領域１２３が形成されている。このメサ構造の幅は、受光素子１００が、光導波路フォトダイオードとして機能する、すなわち、ｐ領域１２１を主にコアとする光導波路に伝搬モードが存在する範囲の幅とされている。
【0028】
実施の形態に係る受光素子１００に、コア１０２ｂによる光導波路を介して光を入射（導入）すると、入射した光は、主に半導体層１０２のｐ領域１２１を導波し、光吸収層１０３で吸収される。光吸収層１０３に光が吸収されることで、光吸収層１０３には、電子正孔対が生成される。このようにして光吸収層１０３に生成された電子正孔対の中の正孔は、光吸収層１０３の中で、非常に短い時間で誘電緩和される。
【0029】
一方、上述したことにより光吸収層１０３に生成された電子正孔対の中の電子は、ｐ領域１２１の方向および拡散障壁層１１１の方向に対して、不純物の濃度勾配およびキャリア密度分布に従って拡散する。ここで、拡散障壁層１１１は光吸収層１０３よりもバンドギャップが大きいため、電子に対して拡散障壁として機能し、光吸収層１０３で生成された電子は、主としてｐ領域１２１方向へ拡散する。
【0030】
ｐ領域１２１に拡散した電子は、ｐ領域１２１と、ｉ領域１２２と、ｎ領域１２３とにより形成される横型ｐｉｎ接合の内部電界によって加速され、ｎ領域１２３までドリフトして達することで光電流となる。このように、実施の形態に係る受光素子１００は、非特許文献１に示すようなＵＴＣ－ＰＤとして機能する。受光素子１００において、ｐ領域１２１とｎ領域１２３との間の容量は、これらの間の距離と、ｐｉｎ接合の方向に垂直な断面におけるｉ領域１２２の面積により決定される。従って、Ｌ，Ｔが大きくなると、ｐ領域１２１とｎ領域１２３との間の容量は大きくなる。一方、ｐ領域１２１とｎ領域１２３との間の距離が大きくなると、容量は小さくなる。
【0031】
以下、実施の形態に係る受光素子１００における容量ＣLおよび抵抗Ｒについて説明する。ｐ領域１２１が十分に高濃度であれば、ｉ領域１２２に形成される空乏層の容量ＣLは以下の式（１）で決定される。なお、Ｗdepは、横型ｐｉｎ接合における空乏層の幅であり、ｐ領域１２１とｎ領域１２３との間の距離である。また、εは空乏層（ｉ領域１２２）の誘電率である。一方で、ｎ電極１０６のコンタクト抵抗Ｒｃは、コンタクト層１０４との接触面積をＳCL、コンタクト抵抗率をρCLとすると、以下の式（２）の通りとなる。
【0032】
【数1】
【0033】
従って、ＣＲ時定数は、負荷抵抗をＲLとすると、以下の式（３）で示されるものとなる。
【0034】
【数2】
【0035】
以上より、容量Ｃを低減するために、空乏層の幅Ｗdepを狭くしたとしても、ＷdepとＳcLは独立であるため、コンタクト抵抗ＲcLが増大することはない。
【0036】
一方で、図３Ａ、図３Ｂを用いて説明した、半導体の積層方向にｐｉｎ接合を作製する縦型ｐｉｎ接合による従来の導波路型フォトダイオードでは、空乏層容量Ｃvは、以下の式により示されるものとなる。なお、式（４）において、Ｗ'depは、ｎ－ＩｎＰ層３０２とｐ－ＩｎＧａＡｓ吸収層３０４との距離である。言い換えると、Ｗ'depは、ｉ－ＩｎＰ層３０３の厚さである。
【0037】
【数3】
【0038】
さらに、ｐ－ＩｎＧａＡｓコンタクト層の幅は、積層構造上、空乏層の幅Ｔ’より小さくなる。従ってコンタクト抵抗ＲCVは、コンタクト層面積をＳCVとすると、以下の式（５）で示されるものとなり、ＣＲ時定数は、以下の式（６）で示されるものとなる。
【0039】
【数4】
【0040】
ここで、従来の導波路型フォトダイオードにおいて、容量Ｃを低減するために、空乏層幅Ｔ'を小さくすると、これに伴ってコンタクト抵抗ＲCVが増加してしまうことがわかる。さらに、ＳCL≫ＳCVとすると、「ＣL・ＲCL≪ＣV・ＲCV」となる。これらのことより、実施の形態に係る受光素子１００の構造がＣＲ時定数の低減に有効であることがわかる。
【0041】
【0042】
まず、図２Ａに示すように、基板１０１の上に、ｉ－ＩｎＰからなる半導体層１０２を形成する（第１工程）。また、半導体層１０２の上に、ｐ－ＩｎＧａＡｓ層２０３，ｐ－ＩｎＧａＡｓＰ層２１１，ｐ－ＩｎＧａＡｓ層２０４を形成する。ｐ－ＩｎＧａＡｓ層２０３は、光吸収層１０３とする層である。ｐ－ＩｎＧａＡｓＰ層２１１は、拡散障壁層１１１とする層である。また、ｐ－ＩｎＧａＡｓ層２０４は、コンタクト層１０４とする層である。
【0043】
これらの各層は、例えば、公知のエピタキシャル結晶成長技術（ＭＯ－ＣＶＤ法、ＭＢＥ法など）を用いて、成長することで形成することができる。また、各々の半導体の層における不純物のドーピング濃度は、エピタキシャル結晶成長の過程で、ｉｎ－ｓｉｔｕドーピング技術を用いて制御する。
【0044】
次に、公知のフォトリソグラフィおよびエッチング技術を用いて、ｐ－ＩｎＧａＡｓ層２０３，ｐ－ＩｎＧａＡｓＰ層２１１，ｐ－ＩｎＧａＡｓ層２０４をパターニングすることで、図２Ｂに示すように、光吸収層１０３、拡散障壁層１１１、コンタクト層１０４からなるメサ構造を形成する（第２工程）。このパターニングにおいて、同時に、半導体層１０２の他の領域に、スポットサイズ変換構造１０２ａやコア１０２ｂなどの光入射用の光導波路構造を形成する。
【0045】
次に、図２Ｃに示すように、光吸収層１０３の下の半導体層１０２にｐ領域１２１を形成する（第３工程）。例えば、不純物拡散技術により、半導体層１０２の所定領域にｐ型不純物を選択的に導入することで、ｐ領域１２１を形成することができる。なお、イオンインプランテーション技術を用いることもできる。
【0046】
次に、図２Ｄに示すように、ｐ領域１２１と共に基板の平面方向にｐｉｎ接合を形成する、ｉ型のｉ領域１２２およびｎ型のｎ領域１２３を半導体層１０２に形成する（第４工程）。例えば、イオンインプランテーション技術により、半導体層１０２の所定領域ｎ型不純物を選択的に導入することで、ｎ領域１２３を形成することができる。ｐ領域１２１と離間してｎ領域１２３を形成することで、ｐ領域１２１とｎ領域１２３との間に、ｉ領域１２２を形成することができる。
【0047】
この後、図２Ｅに示すように、ｐ電極１０５、ｎ電極１０６を形成する（第５工程）。例えば、各電極形成領域に開口を有するマスク層を形成し、マスク層の上に、公知の金属蒸着技術により金属膜を形成する。この後、マスク層をリフトオフすることで、ｐ電極１０５、ｎ電極１０６を形成することができる。また、金属蒸着技術により金属膜を形成した後、形成した金属膜を、公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、ｐ電極１０５、ｎ電極１０６を形成することもできる。
【0048】
以上に説明したように、本発明によれば、半導体層に基板の平面方向にｐｉｎ接合を形成し、このｐ領域の上に、光吸収層、コンタクト層、ｐ電極を積層したので、導波路型フォトダイオードにおいて、空乏層の低減に伴うコンタクト抵抗の増加を抑制して、電子走行時間を最短化することができるようになる。
【0049】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【0050】
１００…受光素子、１０１…基板、１０２…半導体層、１０２ａ…スポットサイズ変換構造、１０２ｂ…コア、１０３…光吸収層、１０４…コンタクト層、１０５…ｐ電極、１０６…ｎ電極、１１１…拡散障壁層、１２１…ｐ領域、１２２…ｉ領域、１２３…ｎ領域。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】