特許 7568434 ニューラルネットワーク処理回路を含むメモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-07

(45)【発行日】2024-10-16

(54)【発明の名称】ニューラルネットワーク処理回路を含むメモリ装置

(51)【国際特許分類】

   G06N 3/063 20230101AFI20241008BHJP

   G06F 12/00 20060101ALI20241008BHJP

【ＦＩ】

G06N3/063

G06F12/00 560B

G06F12/00 560F

【請求項の数】 20

(21)【出願番号】P 2020119606

(22)【出願日】2020-07-13

(65)【公開番号】P2021082246

(43)【公開日】2021-05-27

【審査請求日】2023-06-12

(31)【優先権主張番号】10-2019-0147555

(32)【優先日】2019-11-18

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】郭 昌敏

【審査官】千葉 久博

(56)【参考文献】

【文献】特開２０１９－１３９３００（ＪＰ，Ａ）

【文献】特開２０１９－１２１３７０（ＪＰ，Ａ）

【文献】特開２０１９－３６２９８（ＪＰ，Ａ）

【文献】特開２０１７－１１１８０７（ＪＰ，Ａ）

【文献】特開２０１２－１９５４７８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２６６２１９（ＵＳ，Ａ１）

【文献】国際公開第２０１９／０４９６８６（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｎ ３／０６３

Ｇ０６Ｆ １２／００

(57)【特許請求の範囲】

【請求項1】

Ｎ個のセルアレイ領域と、
演算モードのうち、演算区間の間、Ｎ個のセルアレイ領域からＮ個のニューラルネットワーク処理情報を並列に読み込んで（ｌｏａｄｉｎｇ）、Ｎ個のニューラルネットワーク演算を並列に行う第１動作をループ形態でＭ回繰り返した第２動作を入力データに対して行って演算完了データを生成する演算処理部と、
前記演算モードのうち、入力区間でデータ伝達バッファを介して入力される前記入力データ及びＭ×Ｎ個のニューラルネットワーク処理情報をＮ個のセルアレイ領域に格納し、前記演算モードのうち、出力区間で前記演算完了データを前記データ伝達バッファを介して出力するデータ動作部と、
入力バッファを介して入力されるコマンド及びアドレスに応答して前記入力区間と前記演算区間、及び前記出力区間のそれぞれの進入／脱出と前記演算処理部及び前記データ動作部を制御するための動作制御部と、
を備え、
ＮとＭは、各々２以上の自然数であるメモリ装置。

【請求項2】

前記データ動作部は、前記演算モードと動作区間が互いに重ならないノーマルモードで書き込み動作時、前記データ伝達バッファを介して入力されたデータをＮ個のセルアレイ領域に格納し、読み出し動作時、Ｎ個のセルアレイ領域のデータを読み出し、前記データ伝達バッファを介して出力し、
前記動作制御部は、前記入力バッファを介して入力されるコマンド及びアドレスに応答して前記ノーマルモードの進入／脱出と前記データ動作部を制御する請求項１に記載のメモリ装置。

【請求項3】

Ｍ×Ｎ個のニューラルネットワーク処理情報は、Ｍ×Ｎ個の重み付け情報及びＮ個のニューラルネットワーク演算の各々を数学的にモデリングするためのＭ×Ｎ個の演算情報を含み、
前記動作制御部は、前記入力区間でＮ個のセルアレイ領域の各々にＭ個の重み付け情報及びＭ個の演算情報が格納されるように前記データ動作部を制御する請求項１に記載のメモリ装置。

【請求項4】

前記動作制御部は、
前記入力バッファを介して入力される演算入力コマンドに応答して前記入力区間に進入した後、前記入力バッファを介して入力されたアドレスに応答してＮ個のセルアレイ領域の各々に前記入力データとＭ個の重み付け情報、及びＭ個の演算情報が格納されるように前記データ動作部を制御する請求項３に記載のメモリ装置。

【請求項5】

前記動作制御部は、
前記入力バッファを介して入力される演算開始コマンドに応答して前記入力区間から脱出した後、前記演算区間に進入し、前記入力バッファを介して入力されたアドレスに応答して前記第１及び第２動作を制御し、前記演算処理部から伝達された演算完了信号に応答して前記演算完了データをＮ個のセルアレイ領域に格納するように前記データ動作部を制御する請求項４に記載のメモリ装置。

【請求項6】

前記動作制御部は、
前記入力バッファを介して入力される演算完了コマンドに応答して前記演算区間から脱出した後、前記出力区間に進入し、前記入力バッファを介して入力されたアドレスに応答してＮ個のセルアレイ領域から前記演算完了データを読み出し、読み出された前記演算完了データを前記データ伝達バッファを介して出力するように前記データ動作部を制御する請求項５に記載のメモリ装置。

【請求項7】

前記動作制御部は、
前記演算区間に進入した後、Ｎ個のセルアレイ領域に格納されたＭ×Ｎ個の重み付け情報及びＭ×Ｎ個の演算情報のうち、前記第１動作に対応するようにＮ個のセルアレイ領域からＮ個の重み付け情報及びＮ個の演算情報を並列に読み出した後、読み出された情報を前記演算処理部に読み込むように前記データ動作部を制御する第３動作を前記第２動作に対応するようにＭ回繰り返す請求項６に記載のメモリ装置。

【請求項8】

前記動作制御部は、
前記演算区間の進入によって１番目の前記第３動作を行い、２番目からＭ番目までの前記第３動作の各々は、前記演算処理部から中間完了信号が伝達されたことに応答して行う請求項７に記載のメモリ装置。

【請求項9】

前記入力データは、Ｎ個の第１の入力データを備え、前記演算完了データは、Ｎ個の第１の演算完了データを備え、
前記動作制御部は、
前記入力区間に進入した後、Ｎ個のセルアレイ領域の各々に１個ずつの第１の入力データが格納されるように前記データ動作部を制御する請求項８に記載のメモリ装置。

【請求項10】

前記動作制御部は、
前記演算区間に進入することによってＮ個のセルアレイ領域から並列に読み出したＮ個の第１の入力データが前記演算処理部に読み込まれるように前記データ動作部を制御し、前記演算処理部から前記演算完了信号及びＮ個の第１の演算完了データが出力されるとき、Ｎ個のセルアレイ領域の各々に１個ずつの第１の演算完了データが格納されるように前記データ動作部を制御する請求項９に記載のメモリ装置。

【請求項11】

前記動作制御部は、
前記出力区間に進入することによってＮ個のセルアレイ領域からＮ個の第１の演算完了データを並列に読み出し、読み出されたＮ個の第１の演算完了データを前記データ伝達バッファを介して出力するように前記データ動作部を制御する請求項１０に記載のメモリ装置。

【請求項12】

前記演算処理部は、
前記演算区間に進入することによって読み込んだＮ個の第１の入力データに対して１番目の前記第１動作に含まれたＮ個のニューラルネットワーク演算を並列に行ってＮ個のデータを生成し、
２番目からＭ番目までの前記第１動作の各々は、先の動作の実行結果として生成されたＮ個のデータを後の動作で読み込んでＮ個のニューラルネットワーク演算を並列に行い、 Ｍ番目の前記第１動作の実行結果として生成されたＮ個のデータを前記第２動作の実行結果であるＮ個の第１の演算完了データとして前記データ動作部に出力する請求項１０に記載のメモリ装置。

【請求項13】

前記演算処理部は、
前記第１動作の実行完了回数をカウントし、
カウント値がＭ－１になるまでは、カウント値が１つずつ増加するたびに前記中間完了信号を生成して前記動作制御部に出力し、
カウント値がＭになるとき、前記演算完了信号を生成して前記動作制御部に出力する請求項１２に記載のメモリ装置。

【請求項14】

前記入力データは、Ｋ×Ｎ個の第２の入力データを備え、前記演算完了データは、Ｋ×Ｎ個の第２の演算完了データを備え、
前記動作制御部は、前記入力区間に進入した後、Ｎ個のセルアレイ領域の各々にＫ個ずつの第２の入力データが格納されるように前記データ動作部を制御し、
前記演算処理部は、Ｋ×Ｎ個の第２の入力データのうち、Ｎ個に対して１回の前記第２動作を行ってＫ×Ｎ個の第２の演算完了データのうち、Ｎ個を生成でき、前記演算区間の間、前記第２動作をＫ回連続で行う第４動作をＫ×Ｎ個の第２の入力データに対して行ってＫ×Ｎ個の第２の演算完了データを生成し、Ｋは、２以上の自然数である請求項８に記載のメモリ装置。

【請求項15】

前記動作制御部は、
前記演算区間に進入した後、前記第２動作に対応するようにＮ個のセルアレイ領域から並列に読み出したＮ個の第２の入力データが前記演算処理部に読み込まれるように前記データ動作部を制御する第５動作を前記第４動作に対応するようにＫ回繰り返し、
前記演算処理部から前記第２動作に対応して前記演算完了信号及びＫ×Ｎ個の第２の演算完了データのうち、Ｎ個が出力されるとき、Ｎ個のセルアレイ領域の各々に１個ずつの第２の演算完了データが格納されるように前記データ動作部を制御する第６動作を前記第４動作に対応するようにＫ回繰り返す請求項１４に記載のメモリ装置。

【請求項16】

前記動作制御部は、
前記出力区間に進入することによってＮ個のセルアレイ領域からＮ個の第２の演算完了データを並列に読み出す第７動作をＫ回繰り返し、前記第７動作によって読み出されたＮ個の第２の演算完了データを前記データ伝達バッファを介して出力するように前記データ動作部を制御する第８動作をＫ回繰り返す請求項１５に記載のメモリ装置。

【請求項17】

前記演算処理部は、
前記演算区間に進入した後、Ｋ×Ｎ個の第２の入力データのうち、読み込んだＮ個に対して１番目の前記第１動作に含まれたＮ個のニューラルネットワーク演算を並列に行ってＮ個のデータを生成し、
２番目からＭ番目までの前記第１動作の各々は、先の動作の実行結果として生成されたＮ個のデータを後の動作で読み込んでＮ個のニューラルネットワーク演算を並列に行い、 Ｍ番目の前記第１動作の実行結果として生成されたＮ個のデータを前記第２動作の実行結果であるＮ個の第２の演算完了データとして前記データ動作部に出力する請求項１４に記載のメモリ装置。

【請求項18】

前記演算処理部は、
前記第１動作の実行完了回数をカウントし、
カウント値がＭ－１になるまでは、カウント値が１つずつ増加するたびに前記中間完了信号を生成して前記動作制御部に出力し、
カウント値がＭになるとき、前記演算完了信号を生成して前記動作制御部に出力した後、カウント値を初期化する請求項１７に記載のメモリ装置。

【請求項19】

前記演算処理部は、Ｎ個のセルアレイ領域の各々に対応するＮ個の演算処理ユニットを備え、
Ｎ個の演算処理ユニットの各々は、
前記データ動作部を介して入力されたデータと内部でフィードバック（ｆｅｅｄｂａｃｋ）されたループデータのうち、いずれか１つのデータ及び前記データ動作部を介して入力された重み付け情報と演算情報を読み込むためのデータ読み込み部と、
重み付け情報及び演算情報を使用して前記データ読み込み部から読み込まれたデータ及び自らを除いた残りのＮ－１個の演算処理ユニットの各々から伝達されたデータに対してニューラルネットワーク演算を行い、実行結果として結果データを生成する演算実行部と、
前記結果データの値が基準値以上であるとき、前記結果データを前記ループデータとして前記データ読み込み部にフィードバックし、以下であるとき、特定値に固定された前記ループデータを生成して前記データ読み込み部にフィードバックする選択伝達部と、
前記選択伝達部で前記データ読み込み部に前記ループデータが伝達される回数をカウントし、カウント値に応じて前記中間完了信号または前記演算完了信号を生成して前記動作制御部に出力するカウント部と、
を備える請求項８に記載のメモリ装置。

【請求項20】

前記データ動作部は、Ｎ個のセルアレイ領域の各々に対応するＮ個のデータ伝達ユニットを備え、
Ｎ個のデータ伝達ユニットの各々は、
前記動作制御部から入力される第１の制御信号に応答してセルアレイ領域にデータを書き込むか、セルアレイ領域からデータを読み出すための読み出し／書き込み動作部と、
前記動作制御部から入力される第２の制御信号に応答して前記読み出し／書き込み動作部と前記データ伝達バッファ、及び前記演算処理部の間で伝達されるデータの経路を選択するための経路選択部と、
を備える請求項１に記載のメモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリシステムに関し、具体的に、内部にニューラルネットワーク処理回路を含むメモリ装置に関する。

【背景技術】

【0002】

ニューラルネットワーク（Ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）は、人間の脳のニューロン（Ｎｅｕｒｏｎ）をモデリングして摸倣したネットワークをいい、実際のニューロンでないことを強調して、人工ニューラルネットワーク（Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ ｎｅｔｗｏｒｋ、ＡＮＮ）ともいう。

【0003】

ニューラルネットワーク処理（Ｎｅｕｒａｌ ｎｅｔｗｏｒｋ ｐｒｏｃｅｓｓｉｎｇ）動作は、マシンラーニング（ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ）技法のうち、ディープラーニング（ｄｅｅｐ ｌｅａｒｎｉｎｇ）技術である畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ ｎｅｔｗｏｒｋ、ＣＮＮ）、再帰型ニューラルネットワーク（Ｒｅｃｕｒｒｅｎｔ Ｎｅｕｒａｌ ｎｅｔｗｏｒｋ、ＲＮＮ）などに活用される基本技術であって、多層パーセプトロン（Ｍｕｌｔｉｐｌｅ Ｌａｙｅｒ Ｐｅｒｃｅｐｔｉｏｎ、ＭＬＰ）を処理するのに活用されることができる。

【0004】

図１に示すように、多層パーセプトロンを処理するためのニューラルネットワークには、複数の層（１、２、３、４、５）が含まれ、１つの層（１、２、３、４、または５）には、複数のニューロン（Ｎｅｕｒｏｎ）が含まれることができる。すなわち、複数のニューロンの各々は、数学的にモデリングされており、複数のニューロンを所望のアルゴリズムに合うようにグループ化して１つの層（１、２、３、４、または５）で構成することができ、複数の層（１、２、３、４、５）を所望のアルゴリズムに合うようにグループ化してニューラルネットワークを構成できる。

【0005】

一般的に始めにある層（１）を「入力層（Ｉｎｐｕｔ Ｌａｙｅｒ）」といい、最後にある層（５）を「出力層（Ｏｕｔｐｕｔ Ｌａｙｅｒ）」といい、入力層（１）と出力層（５）との間にある少なくとも１つ以上の層（２、３、４）を「隠れ層（Ｈｉｄｄｅｎ Ｌａｙｅｒ）」ということができる。

【0006】

このとき、互いに異なる隣接した層に各々含まれた複数のニューロンは、シナプス（Ｓｙｎａｐｓｅ）を介して様々に連結され、それぞれのシナプスには、重み付け（Ｗｅｉｇｈｔ）が与えられ得る。また、入力層（１）に含まれた複数のニューロンは、入力データによってその値が決められ得る。また、隠れ層（２、３、４）と出力層（５）とに含まれたニューロンの値は、それ以前の層に含まれたニューロンとシナプスによって値が演算され得る。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の実施形態は、内部にニューラルネットワーク演算を行うことができるニューラルネットワーク処理回路を含むメモリ装置を提供する。

【課題を解決するための手段】

【0008】

本発明の実施形態に係るメモリ装置は、Ｎ個のセルアレイ領域と、演算モードのうち、演算区間の間、Ｎ個のセルアレイ領域からＮ個のニューラルネットワーク処理情報を並列に読み込んで（ｌｏａｄｉｎｇ）、Ｎ個のニューラルネットワーク演算を並列に行う第１動作をループ形態でＭ回繰り返した第２動作を入力データに対して行って演算完了データを生成する演算処理部と、前記演算モードのうち、入力区間でデータ伝達バッファを介して入力される前記入力データ及びＭ×Ｎ個のニューラルネットワーク処理情報をＮ個のセルアレイ領域に格納し、前記演算モードのうち、出力区間で前記演算完了データを前記データ伝達バッファを介して出力するデータ動作部と、入力バッファを介して入力されるコマンド及びアドレスに応答して前記入力区間と前記演算区間、及び前記出力区間のそれぞれの進入／脱出と前記演算処理部及び前記データ動作部を制御するための動作制御部とを備え、ＮとＭは、各々２以上の自然数でありうる。

【0009】

また、前記データ動作部は、ノーマルモードで書き込み動作時、前記データ伝達バッファを介して入力されたデータをＮ個のセルアレイ領域に格納し、読み出し動作時、Ｎ個のセルアレイ領域のデータを読み出し、前記データ伝達バッファを介して出力し、前記動作制御部は、前記入力バッファを介して入力されるコマンド及びアドレスに応答して前記ノーマルモードの進入／脱出と前記データ動作部を制御できる。

【0010】

また、Ｍ×Ｎ個のニューラルネットワーク処理情報は、Ｍ×Ｎ個の重み付け情報及びＭ×Ｎ個の演算情報を含み、前記動作制御部は、前記入力区間でＮ個のセルアレイ領域の各々にＭ個の重み付け情報及びＭ個の演算情報が格納されるように前記データ動作部を制御できる。

【0011】

また、前記動作制御部は、前記入力バッファを介して入力される演算入力コマンドに応答して前記入力区間に進入した後、前記入力バッファを介して入力されたアドレスに応答してＮ個のセルアレイ領域の各々に前記入力データとＭ個の重み付け情報、及びＭ個の演算情報が格納されるように前記データ動作部を制御できる。

【0012】

また、前記動作制御部は、前記入力バッファを介して入力される演算開始コマンドに応答して前記入力区間から脱出した後、前記演算区間に進入し、前記入力バッファを介して入力されたアドレスに応答して前記第１及び第２動作を制御し、前記演算処理部から伝達された演算完了信号に応答して前記演算完了データをＮ個のセルアレイ領域に格納するように前記データ動作部を制御できる。

【0013】

また、前記動作制御部は、前記入力バッファを介して入力される演算完了コマンドに応答して前記演算区間から脱出した後、前記出力区間に進入し、前記入力バッファを介して入力されたアドレスに応答してＮ個のセルアレイ領域から前記演算完了データを読み出し、読み出された前記演算完了データを前記データ伝達バッファを介して出力するように前記データ動作部を制御できる。

【0014】

また、前記動作制御部は、前記演算区間に進入した後、Ｎ個のセルアレイ領域に格納されたＭ×Ｎ個の重み付け情報及びＭ×Ｎ個の演算情報のうち、前記第１動作に対応するようにＮ個のセルアレイ領域からＮ個の重み付け情報及びＮ個の演算情報を並列に読み出した後、読み出された情報を前記演算処理部に読み込むように前記データ動作部を制御する第３動作を前記第２動作に対応するようにＭ回繰り返すことができる。

【0015】

また、前記動作制御部は、前記演算区間に進入することによって１番目の前記第３動作を行い、２番目からＭ番目までの前記第３動作の各々は、前記演算処理部から中間完了信号が伝達されたことに応答して行うことができる。

【0016】

また、前記入力データは、Ｎ個の第１の入力データを備え、前記演算完了データは、Ｎ個の第１の演算完了データを備え、前記動作制御部は、前記入力区間に進入した後、Ｎ個のセルアレイ領域の各々に１個ずつの第１の入力データが格納されるように前記データ動作部を制御できる。

【0017】

また、前記動作制御部は、前記演算区間に進入することによってＮ個のセルアレイ領域から並列に読み出したＮ個の第１の入力データが前記演算処理部に読み込まれるように前記データ動作部を制御し、前記演算処理部から前記演算完了信号及びＮ個の第１の演算完了データが出力されるとき、Ｎ個のセルアレイ領域の各々に１個ずつの第１の演算完了データが格納されるように前記データ動作部を制御できる。

【0018】

また、前記動作制御部は、前記出力区間に進入することによってＮ個のセルアレイ領域からＮ個の第１の演算完了データを並列に読み出し、読み出されたＮ個の第１の演算完了データを前記データ伝達バッファを介して出力するように前記データ動作部を制御できる。

【0019】

また、前記演算処理部は、前記演算区間に進入することによって読み込んだＮ個の第１の入力データに対して１番目の前記第１動作に含まれたＮ個のニューラルネットワーク演算を並列に行ってＮ個のデータを生成し、２番目からＭ番目までの前記第１動作の各々は、先の動作の実行結果として生成されたＮ個のデータを後の動作で読み込んでＮ個のニューラルネットワーク演算を並列に行い、Ｍ番目の前記第１動作の実行結果として生成されたＮ個のデータを前記第２動作の実行結果であるＮ個の第１の演算完了データとして前記データ動作部に出力することができる。

【0020】

また、前記演算処理部は、前記第１動作の実行完了回数をカウントし、カウント値がＭ－１になるまでは、カウント値が１つずつ増加するたびに前記中間完了信号を生成して前記動作制御部に出力し、カウント値がＭになるとき、前記演算完了信号を生成して前記動作制御部に出力することができる。

【0021】

また、前記入力データは、Ｋ×Ｎ個の第２の入力データを備え、前記演算完了データは、Ｋ×Ｎ個の第２の演算完了データを備え、前記動作制御部は、前記入力区間に進入した後、Ｎ個のセルアレイ領域の各々にＫ個ずつの第２の入力データが格納されるように前記データ動作部を制御し、前記演算処理部は、Ｋ×Ｎ個の第２の入力データのうち、Ｎ個に対して１回の前記第２動作を行ってＫ×Ｎ個の第２の演算完了データのうち、Ｎ個を生成でき、前記演算区間の間、前記第２動作をＫ回連続で行う第４動作をＫ×Ｎ個の第２の入力データに対して行ってＫ×Ｎ個の第２の演算完了データを生成し、Ｋは、２以上の自然数でありうる。

【0022】

また、前記動作制御部は、前記演算区間に進入した後、前記第２動作に対応するようにＮ個のセルアレイ領域から並列に読み出したＮ個の第２の入力データが前記演算処理部に読み込まれるように前記データ動作部を制御する第５動作を前記第４動作に対応するようにＫ回繰り返し、前記演算処理部から前記第２動作に対応して前記演算完了信号及びＫ×Ｎ個の第２の演算完了データのうち、Ｎ個が出力されるとき、Ｎ個のセルアレイ領域の各々に１個ずつの第２の演算完了データが格納されるように前記データ動作部を制御する第６動作を前記第４動作に対応するようにＫ回繰り返すことができる。

【0023】

また、前記動作制御部は、前記出力区間に進入することによってＮ個のセルアレイ領域からＮ個の第２の演算完了データを並列に読み出す第７動作をＫ回繰り返し、前記第７動作によって読み出されたＮ個の第２の演算完了データを前記データ伝達バッファを介して出力するように前記データ動作部を制御する第８動作をＫ回繰り返すことができる。

【0024】

また、前記演算処理部は、前記演算区間に進入した後、Ｋ×Ｎ個の第２の入力データのうち、読み込んだＮ個に対して１番目の前記第１動作に含まれたＮ個のニューラルネットワーク演算を並列に行ってＮ個のデータを生成し、２番目からＭ番目までの前記第１動作の各々は、先の動作の実行結果として生成されたＮ個のデータを後の動作で読み込んでＮ個のニューラルネットワーク演算を並列に行い、Ｍ番目の前記第１動作の実行結果として生成されたＮ個のデータを前記第２動作の実行結果であるＮ個の第２の演算完了データとして前記データ動作部に出力することができる。

【0025】

また、前記演算処理部は、前記第１動作の実行完了回数をカウントし、カウント値がＭ－１になるまでは、カウント値が１つずつ増加するたびに前記中間完了信号を生成して前記動作制御部に出力し、カウント値がＭになるとき、前記演算完了信号を生成して前記動作制御部に出力した後、カウント値を初期化できる。

【0026】

また、前記演算処理部は、Ｎ個のセルアレイ領域の各々に対応するＮ個の演算処理ユニットを備え、Ｎ個の演算処理ユニットの各々は、前記データ動作部を介して入力されたデータと内部でフィードバック（ｆｅｅｄｂａｃｋ）されたループデータのうち、いずれか１つのデータ及び前記データ動作部を介して入力された重み付け情報と演算情報を読み込むためのデータ読み込み部と、重み付け情報及び演算情報を使用して前記データ読み込み部から読み込まれたデータ及び自らを除いた残りのＮ－１個の演算処理ユニットの各々から伝達されたデータに対してニューラルネットワーク演算を行い、実行結果として結果データを生成する演算実行部と、前記結果データの値が基準値以上であるとき、前記結果データを前記ループデータとして前記データ読み込み部にフィードバックし、以下であるとき、特定値に固定された前記ループデータを生成して前記データ読み込み部にフィードバックする選択伝達部と、前記選択伝達部で前記データ読み込み部に前記ループデータが伝達される回数をカウントし、カウント値に応じて前記中間完了信号または前記演算完了信号を生成して前記動作制御部に出力するカウント部とを備えることができる。

【0027】

また、前記データ動作部は、Ｎ個のセルアレイ領域の各々に対応するＮ個のデータ伝達ユニットを備え、Ｎ個のデータ伝達ユニットの各々は、前記動作制御部から入力される第１の制御信号に応答してセルアレイ領域にデータを書き込むか、セルアレイ領域からデータを読み出すための読み出し／書き込み動作部と、前記動作制御部から入力される第２の制御信号に応答して前記読み出し／書き込み動作部と前記データ伝達バッファ、及び前記演算処理部の間で伝達されるデータの経路を選択するための経路選択部とを備えることができる。

【発明の効果】

【0028】

本技術は、メモリ装置内部にニューラルネットワーク処理回路を含めることにより、演算モードに進入した後には、メモリ装置自体がニューラルネットワーク演算を行うようにすることができる。

【0029】

また、メモリ装置内部に含まれたメモリバンク（複数のメモリセルを含む）とニューラルネットワーク処理回路がデータ入出力バッファを共有でき、ニューラルネットワーク処理回路の活性化可否を制御することによってメモリ装置の使用用途を選択できる。

【図面の簡単な説明】

【0030】

【図1】ニューラルネットワーク処理を説明するために示した図。

【図2】本発明の実施形態に係るメモリ装置のブロック図。

【図3】本発明の実施形態に係るニューラルネットワーク処理で使用されるニューラルネットワーク処理情報を説明するために示した図。

【図4】図２に示されたメモリ装置の詳細なブロック図。

【図5A】本発明の実施形態に係るメモリ装置の演算モード動作の一例を説明するために示した図。

【図5B】本発明の実施形態に係るメモリ装置の演算モード動作の一例を説明するために示した図。

【図5C】本発明の実施形態に係るメモリ装置の演算モード動作の一例を説明するために示した図。

【図5D】本発明の実施形態に係るメモリ装置の演算モード動作の一例を説明するために示した図。

【図5E】本発明の実施形態に係るメモリ装置の演算モード動作の一例を説明するために示した図。

【図5F】本発明の実施形態に係るメモリ装置の演算モード動作の一例を説明するために示した図。

【図6A】本発明の実施形態に係るメモリ装置の演算モード動作の他の例を説明するために示した図。

【図6B】本発明の実施形態に係るメモリ装置の演算モード動作の他の例を説明するために示した図。

【図6C】本発明の実施形態に係るメモリ装置の演算モード動作の他の例を説明するために示した図。

【図7】本発明の実施形態に係るメモリ装置のノーマルモード動作を説明するために示した図。

【発明を実施するための形態】

【0031】

以下、添付された図面を参照して本発明の望ましい実施形態を説明する。しかしながら、本発明は、以下において開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができ、ただし、本実施形態は、本発明の開示が完全なようにし、通常の知識をが有する者に本発明の範疇を完全に知らせるために提供されるものである。

【0032】

図２は、本発明の実施形態に係るメモリ装置のブロック図である。

【0033】

図３は、本発明の実施形態に係るニューラルネットワーク処理で使用されるニューラルネットワーク処理情報を説明するために示した図である。

【0034】

まず、図２に示すように、本発明の実施形態に係るメモリ装置１０は、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎと、演算処理部２０＜１：Ｎ＞と、データ動作部３０＜１：Ｎ＞と、動作制御部４０＜１：Ｎ＞と、コマンド入力バッファ１１と、アドレス入力バッファ１２と、データ伝達バッファ１３とを備えることができる。

【0035】

具体的に、メモリ装置１０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などのような揮発性メモリ装置と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＭＲＯＭ（Ｍａｓｋ ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＲＯＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｍａｇｎｅｔｉｃ ＲＯＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、フラッシュメモリなどのような不揮発性メモリ装置で実現されることができる。

【0036】

演算処理部２０＜１：Ｎ＞は、演算モードのうち、演算区間の間、Ｎ個のメモリバンク１０１、１０２、．．．、１０ＮからＮ個のニューラルネットワーク処理情報を並列に読み込んで（ｌｏａｄｉｎｇ）、Ｎ個のニューラルネットワーク演算を並列に行う「第１動作」をループ（ｌｏｏｐ）形態でＭ回繰り返した「第２動作」を入力データに対して行って演算完了データを生成できる。すなわち、演算処理部２０＜１：Ｎ＞は、入力データに対して「第２動作」を行って演算完了データを生成でき、「第２動作」は、「第１動作」がループ形態でＭ回繰り返されることを意味する。そして、演算処理部２０＜１：Ｎ＞は、ノーマルモードで不活性化されて何らの動作も行わないことがある。

【0037】

図１及び図２に共に示すように、演算処理部２０＜１：Ｎ＞で行われる「第１動作」に含まれたＮ個のニューラルネットワーク演算の各々は、１つのニューロン（Ｎｅｕｒｏｎ）に対応することができる。また、演算処理部２０＜１：Ｎ＞で行う「第１動作」は、１つの層（１、２、３、４、または５）に対応する動作でありうる。したがって、演算処理部２０＜１：Ｎ＞で「第１動作」を行うことは、Ｎ個のニューロンを含む１個の層（１、２、３、４、または５）に対するニューラルネットワーク演算動作を行うことでありうる。同様に、演算処理部２０＜１：Ｎ＞で「第２動作」を行うことは、「第２動作」に含まれた「第１動作」をループ形態でＭ回繰り返して行うことであり、Ｍ個の層を含むニューラルネットワーク演算動作を行うことでありうる。すなわち、図１のように、５個の層（１、２、３、４、５）を含むニューラルネットワーク演算動作を例示する場合、Ｍは、５になることができる。ここで、ＮとＭは、各々２より大きい自然数でありうる。

【0038】

そして、データ動作部３０＜１：Ｎ＞は、演算モードのうち、入力区間でデータ伝達バッファ１３を介して入力される入力データ及びＭ×Ｎ個のニューラルネットワーク処理情報をＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納することができる。また、データ動作部３０＜１：Ｎ＞は、演算モードのうち、出力区間で演算処理部２０＜１：Ｎ＞で生成された演算完了データをデータ伝達バッファ１３を介して出力することができる。

【0039】

このとき、演算モードのうち、入力区間は、演算モードより先に行われることができる。すなわち、前述した演算処理部２０＜１：Ｎ＞の動作は、データ動作部３０＜１：Ｎ＞を介して入力データ及びＭ×Ｎ個のニューラルネットワーク処理情報がＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納された後に行われることができる。参考として、前述した説明において、「第１動作」が行われるたびにＮ個のニューラルネットワーク処理情報が読み込まれ、「第１動作」がループ形態でＭ回繰り返された「第２動作」が入力データに対して行われるときに演算完了データが生成されることを仮定したことがある。したがって、演算処理部２０＜１：Ｎ＞で入力データに対して「第２動作」を行って演算完了データを生成するためには、Ｍ×Ｎ個のニューラルネットワーク処理情報が必要でありうる。

【0040】

そして、データ動作部３０＜１：Ｎ＞は、ノーマルモードで書き込み動作時、データ伝達バッファ１３を介して入力されたデータをＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納することができる。また、データ動作部３０＜１：Ｎ＞は、ノーマルモードで読み出し動作時、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎのデータを読み出してデータ伝達バッファ１３を介して出力することができる。

【0041】

そして、動作制御部４０＜１：Ｎ＞は、メモリレジスタセット（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ）を備えることができる。したがって、動作制御部４０＜１：Ｎ＞は、コマンド入力バッファ１１を介して入力されるコマンド及びアドレス入力バッファ１２を介して入力されるアドレスに応答して演算モードの入力区間と演算区間と出力区間、及びノーマルモードのそれぞれの進入／脱出を制御でき、演算処理部２０＜１：Ｎ＞及びデータ動作部３０＜１：Ｎ＞を制御できる。このとき、演算モードとノーマルモードとは、完全に区分される動作モードであって、互いに重なることができない。

【0042】

図２及び図３に共に示すように、Ｍ×Ｎ個のニューラルネットワーク処理情報は、Ｍ×Ｎ個の重み付け情報Ｗ＃＜１：Ｎ／Ｌ１：ＬＭ＞及びＭ×Ｎ個の演算情報Ｓ＃＜１：Ｎ／Ｌ１：ＬＭ＞を含むことができる。すなわち、１つのニューラルネットワーク処理情報は、１個の重み付け情報及び１個の演算情報を含むことができる。

【0043】

図１～図３に共に示すように、ニューラルネットワーク処理情報に重み付け情報が含まれることは、互いに異なる隣接した層に各々含まれた複数のニューロンを連結するために使用するシナプス（Ｓｙｎａｐｓｅ）に重み付け（Ｗｅｉｇｈｔ）が与えられることに対応することができる。また、ニューラルネットワーク処理情報に演算情報が含まれることは、複数のニューロンの各々が数学的にモデリングされることに対応することができる。

【0044】

具体的に、動作制御部４０＜１：Ｎ＞は、演算モードのうち、入力区間でＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々にＭ個の重み付け情報及びＭ個の演算情報が格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0045】

例えば、動作制御部４０＜１：Ｎ＞は、演算モードのうち、入力区間でＮ個のメモリバンク１０１、１０２、．．．、１０Ｎのうち、１番目のメモリバンク１０１に１番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１及び１番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１を格納し、２番目のメモリバンク１０２に２番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃２及び２番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃２を格納するように、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々にＭ個の重み付け情報及びＭ個の演算情報が格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0046】

そして、動作制御部４０＜１：Ｎ＞は、演算モードのうち、演算区間でＭ個の重み付け情報及びＭ個の演算情報をＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々から読み出して演算処理部２０＜１：Ｎ＞に伝達するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0047】

例えば、動作制御部４０＜１：Ｎ＞は、演算モードのうち、演算区間でＮ個のメモリバンク１０１、１０２、．．．、１０Ｎのうち、１番目のメモリバンク１０１に格納された１番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１及び１番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１を読み出し、２番目のメモリバンク１０２に格納された２番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃２及び２番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃２を読み出すように、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に格納されたＭ個の重み付け情報及びＭ個の演算情報を読み出して演算処理部２０＜１：Ｎ＞に伝達するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0048】

そして、動作制御部４０＜１：Ｎ＞は、演算モードのうち、演算区間で演算処理部２０＜１：Ｎ＞がニューラルネットワーク演算の実行を完了した後、演算処理部２０＜１：Ｎ＞から演算完了信号が伝達されることに応答して、演算処理部２０＜１：Ｎ＞から伝達される演算完了データをＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0049】

そして、動作制御部４０＜１：Ｎ＞は、演算モードのうち、出力区間で演算完了データをＮ個のメモリバンク１０１、１０２、．．．、１０Ｎから読み出してデータ伝達バッファ１３を介して出力するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0050】

図４は、図２に示されたメモリ装置の詳細なブロック図である。

【0051】

図４に示すように、図２に示されたメモリ装置１０の構成要素のうち、動作制御部４０＜１：Ｎ＞とデータ動作部３０＜１：Ｎ＞、及び演算処理部２０＜１：Ｎ＞の構成が詳細に図示されたことが分かる。このとき、図３に示された図面は、メモリ装置１０がＤＲＡＭであることを仮定し、メモリ装置１０が他の種類のメモリ装置である場合、詳細構成が変更されることができる。

【0052】

具体的に、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々には、複数のワードライン（Ｗｏｒｄｌｉｎｅ、図示せず）と複数のビットライン（Ｂｉｔｌｉｎｅ、図示せず）にアレイ（Ａｒｒａｙ）形態で接続された複数のメモリセル（Ｃｅｌｌ、図示せず）を含むことができ、メモリセルの各々は、少なくとも１ビットのデータを格納することができる。すなわち、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々は、複数のメモリセルがアレイ形態で含まれた「セルアレイ領域」と見ることができる。したがって、「Ｎ個のメモリバンク」という表現は、メモリ装置１０がＤＲＡＭであることを仮定したものであり、他の種類のメモリ装置の場合、「Ｎ個のセルアレイ領域」という表現に代替され得るであろう。

【0053】

そして、演算処理部２０＜１：Ｎ＞は、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に対応するＮ個の演算処理ユニット２０１、２０２、．．．、２０Ｎを備えることができる。また、動作制御部４０＜１：Ｎ＞は、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に対応するＮ個の動作制御ユニット４０１、４０２、．．．、４０Ｎ及びメモリレジスタセット（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ、図２参照）を備えることができる。また、データ動作部３０＜１：Ｎ＞は、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に対応するＮ個のデータ動作ユニット３０１、３０２、．．．、３０Ｎを備えることができる。このとき、動作制御部４０＜１：Ｎ＞に備えられるメモリレジスタセット（ＭＲＳ、図２参照）は、Ｎ個の動作制御ユニット４０１、４０２、．．．、４０Ｎとは区分されて含まれることができる構成要素であるから、図３には図示されていない。

【0054】

ここで、Ｎ個の動作制御ユニット４０１、４０２、．．．、４０Ｎの各々は、全て類似した形態で動作する回路として実現されることができる。また、Ｎ個のデータ動作ユニット３０１、３０２、．．．、３０Ｎは、全て類似した形態で動作する回路として実現されることができる。また、Ｎ個の演算処理ユニット２０１、２０２、．．．、２０Ｎの各々は、全て類似した形態で動作する回路として実現されることができる。

【0055】

したがって、Ｎ個の動作制御ユニット４０１、４０２、．．．、４０Ｎのうち、１番目の動作制御ユニット４０１と、Ｎ個のデータ動作ユニット３０１、３０２、．．．、３０Ｎのうち、１番目のデータ動作ユニット３０１、及びＮ個の演算処理ユニット２０１、２０２、．．．、２０Ｎのうち、１番目の演算処理ユニット２０１を代表として選択して、その詳細な構成を説明すれば、次のとおりである。

【0056】

まず、１番目の動作制御ユニット４０１は、アドレス制御部（Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ）、及びアドレス／データ伝達制御部（Ａｄｄｒｅｓｓ／Ｄａｔａ ａ Ｆｌｏｗ Ｃｏｎｔｒｏｌ）を備えることができる。具体的に、１番目の動作制御ユニット４０１は、コマンド入力バッファ１１及びアドレス入力バッファ１２を介して入力されるコマンド及びアドレスと、１番目の演算処理ユニット２０１から入力される演算処理に関連した信号（ＣＦ ｏｒ ＭＦ）に応答して１番目のデータ動作ユニット３０１を制御するための種々の制御信号を生成できる。

【0057】

例えば、１番目の動作制御ユニット４０１に含まれたアドレス制御部（Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ）は、アドレス入力バッファ１２を介して入力されるアドレスに応答してローアドレスとコラムアドレスとを生成できる。また、１番目の動作制御ユニット４０１に含まれたアドレス／データ伝達制御部（Ａｄｄｒｅｓｓ／Ｄａｔａ ａ Ｆｌｏｗ Ｃｏｎｔｒｏｌ）は、コマンド入力バッファ１１及びアドレス入力バッファ１２を介して入力されるコマンド及びアドレスに応答して読み出し動作信号と書き込み動作信号、及び経路選択信号を生成できる。

【0058】

そして、１番目のデータ動作ユニット３０１は、ローデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）と、コラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）と、センスアンプ（Ｓｅｎｓｅ Ａｍｐ）と、書き込みドライバ（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）と、データパス選択部（Ｄａｔａ Ｐａｔｈ Ｓｅｌｅｃｔ）とを備えることができる。このとき、１番目のデータ動作ユニット３０１に備えられたローデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）と、コラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）と、センスアンプ（Ｓｅｎｓｅ Ａｍｐ）、及び書き込みドライバ（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）は、１番目のメモリバンク１０１にデータを書き込むか、１番目のメモリバンク１０１からデータを読み出すための構成要素、すなわち、読み出し／書き込み動作部でありうる。例えば、１番目のデータ動作ユニット３０１に備えられた読み出し／書き込み動作部は、１番目の動作制御ユニット４０１から入力される第１の制御信号、例えば、ローアドレスとコラムアドレスと読み出し動作信号及び書き込み動作信号に応答して１番目のメモリバンク１０１に含まれた複数のメモリセルのうち、少なくとも１つ以上のセルを選択した後、選択されたセルからデータを読み出すか、選択されたセルにデータを書き込むことができる。

【0059】

また、１番目のデータ動作ユニット３０１に備えられたデータパス選択部（Ｄａｔａ Ｐａｔｈ Ｓｅｌｅｃｔ）は、読み出し／書き込み動作部とデータ伝達バッファ１３、及び１番目の演算処理ユニット２０１の間で伝達されるデータの経路を選択するための構成要素、すなわち、経路選択部でありうる。例えば、１番目のデータ動作ユニット３０１に含まれた経路選択部は、１番目の動作制御ユニット４０１から入力される第２の制御信号、例えば、経路選択信号に応答して読み出し／書き込み動作部と１番目の演算処理ユニット２０１、及びデータ伝達バッファ１３の間で伝達されるデータの経路を選択できる。

【0060】

そして、１番目の演算処理ユニット２０１は、データ読み込み部２１１と、演算実行部２２１と、選択伝達部２３１と、カウント部２４１とを備えることができる。

【0061】

１番目の演算処理ユニット２０１に備えられたデータ読み込み部２１１は、１番目のデータ動作ユニット３０１を介して入力された入力データＩＤＴ＃１と内部でフィードバック（ｆｅｅｄｂａｃｋ）されたループデータＬＤＴ＃１のうち、いずれか１つのデータＩＤＴ＃１またはＬＤＴ＃１及び１番目のデータ動作ユニット３０１を介して入力された重み付け情報Ｗ＃１と演算情報Ｓ＃１を読み込むことができる。

【0062】

１番目の演算処理ユニット２０１に備えられた演算実行部２２１は、重み付け情報Ｗ＃１及び演算情報Ｓ＃１を使用してデータ読み込み部２１１で読み込まれたデータＩＤＴ＃１またはＬＤＴ＃１及び２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞に対してニューラルネットワーク演算を行い、実行結果として結果データＲＤＴ＃１を生成できる。例えば、演算実行部２２１は、データ読み込み部２１１で読み込まれたデータＩＤＴ＃１またはＬＤＴ＃１に重み付け情報Ｗ＃１の値を乗算した値と２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞の値とを演算情報Ｓ＃１に対応する形態で合算して結果データＲＤＴ＃１を生成できる。

【0063】

前述した１番目の演算処理ユニット２０１に備えられた演算実行部２２１で２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞を使用してニューラルネットワーク演算を行う動作をＮ個の演算処理ユニット２０１、２０２、．．．、２０Ｎの各々の動作として一般化させる場合、Ｎ個の演算処理ユニット２０１、２０２、．．．、２０Ｎの各々は、自らを除いた残りのＮ－１個の演算処理ユニットから伝達されたデータを使用してニューラルネットワーク演算を行う動作になることができる。例えば、２番目の演算処理ユニット２０２に備えられた演算実行部（図示せず）は、１番目と３番目ないしＮ番目の演算処理ユニット２０＜１、３：Ｎ＞から伝達されたデータＴＤＴ＃＜１、３：Ｎ＞を使用してニューラルネットワーク演算を行うことができる。同様に、Ｎ番目の演算処理ユニット２０Ｎに備えられた演算実行部（図示せず）は、１番目ないしＮ－１番目の演算処理ユニット２０＜１：Ｎ－１＞から伝達されたデータＴＤＴ＃＜１：Ｎ－１＞を使用してニューラルネットワーク演算を行うことができる。

【0064】

図１及び図４に共に示すように、Ｎ個の演算処理ユニット２０１、２０２、．．．、２０Ｎの各々は、自らを除いた残りのＮ－１個の演算処理ユニットから伝達されたデータを使用してニューラルネットワーク演算を行う動作が、複数のニューロンがシナプス（Ｓｙｎａｐｓｅ）を介して様々に連結される動作に対応することができる。

【0065】

そして、１番目の演算処理ユニット２０１に備えられた選択伝達部２３１は、演算実行部２２１で生成された結果データＲＤＴ＃１の値が基準値以上であるとき、当該結果データＲＤＴ＃１をループデータＬＤＴ＃１としてデータ読み込み部２１１にフィードバックすることができる。また、選択伝達部２３１は、演算実行部２２１で生成された結果データＲＤＴ＃１の値が基準値以下であるとき、当該結果データＲＤＴ＃１を無視し、特定値に固定されたループデータＬＤＴ＃１を生成してデータ読み込み部２１１にフィードバックすることができる。ここで、Ｎ個の演算処理ユニット２０１、２０２、．．．、２０Ｎの各々に備えられた選択伝達部２３１の動作基準として使用されるＮ個の「基準値」の各々は、ニューラルネットワーク演算の目的に応じて動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）により予め設定されることができ、ニューラルネットワーク演算を行うたびにユーザにより変更されることができる。

【0066】

そして、１番目の演算処理ユニット２０１に備えられたカウント部２４１は、選択伝達部２３１でデータ読み込み部２１１にループデータＬＤＴ＃１が伝達される回数をカウントし、カウント回数によって中間完了信号ＭＦ＃１または演算完了信号ＣＦ＃１を生成して演算処理に関連した信号ＣＦ＃１またはＭＦ＃１として１番目の動作制御ユニット４０１に出力することができる。例えば、１番目の演算処理ユニット２０１に備えられたカウント部２４１は、選択伝達部２３１でデータ読み込み部２１１にループデータＬＤＴ＃１が伝達される回数をカウントした値が予定された値になるまでは、中間完了信号ＭＦ＃１を生成して１番目の動作制御ユニット４０１に出力し、予定された値になる時点で演算完了信号ＣＦ＃１を生成して１番目の動作制御ユニット４０１に出力することができる。

【0067】

参考として、前述した説明では、演算処理ユニットの各々がメモリバンクに一対一に対応するように設定されて、メモリバンクの個数と演算処理ユニットの個数とが同じであることを例示として説明したが、これは、設計者の選択によって異なるように実現されることもできる。

【0068】

例えば、メモリバンクのうち、一部のメモリバンクには演算処理ユニットが対応されるが、残りのメモリバンクは、演算処理ユニットが対応されないように設定されて、メモリバンクの個数より演算処理ユニットの個数がさらに小さいものもいくらでも可能である。このような場合、演算処理ユニットに対応しない残りのメモリバンクは、ノーマルモードでのみ動作可能なように設定されることができる。このとき、ノーマルモードでのみ動作可能なように設定されたメモリバンクに対応するデータ動作部には、データの伝達経路を選択するための構成要素（Ｄａｔａ Ｐａｔｈ Ｓｅｌｅｃｔ）が必要でないことがある。同様に、ノーマルモードでのみ動作可能なように設定されたメモリバンクに対応する動作制御部は、データの伝達経路を選択するための制御動作を行う必要がないことがある。

【0069】

さらに他の例を挙げれば、１つのメモリバンクに少なくとも２個以上の演算処理ユニットが対応しうる。これは、１つのメモリバンクで一度に読み出されることができるデータの大きさ、すなわち、重み付け情報と演算情報の大きさが１つの演算処理ユニットで処理できるデータの大きさより大きい場合でありうる。このとき、１つのメモリバンクに対応する少なくとも２個以上の演算処理ユニットは、１つのメモリバンクで一度に読み出されることができるデータを少なくとも２個以上に分割して並列に処理することができる。すなわち、１つのメモリバンクに対応する少なくとも２個以上の演算処理ユニットは、物理的には分離されるが、その動作は、前述した１つの演算処理ユニットのように動作することができる。

【0070】

図５Ａ～図５Ｆは、本発明の実施形態に係るメモリ装置の演算モード動作の一例を説明するために示した図である。

【0071】

図２～図５Ｆに示すように、Ｎ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎがメモリ装置１０に入力されてＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に１個ずつ格納されることを仮定できる。また、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に１個ずつ格納されたＮ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎに対して演算処理部２０＜１：Ｎ＞でＭ回の「第１動作」をループ形態で繰り返し実行、すなわち、１回の「第２動作」を行ってＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃Ｎを生成することを仮定できる。

【0072】

図２～図５Ａに示すように、動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）は、コマンド入力バッファ１１を介して入力される演算入力コマンド（図示せず）に応答して演算モードの入力区間に進入することができる。

【0073】

また、動作制御部４０＜１：Ｎ＞は、演算モードの入力区間でアドレス入力バッファ１２を介して入力されたアドレスに応答してＮ個のメモリバンク１０１、１０２、．．．、１０Ｎにデータ伝達バッファ１３を介して入力されるＮ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃ＮとＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ、及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎが格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0074】

具体的に、１番目の動作制御ユニット４０１は、演算モードのうち、入力区間でデータ伝達バッファ１３を介して入力される１番目の入力データＩＤＴ＃１と１番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、及び１番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１が１番目のメモリバンク１０１に格納されるように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、演算モードのうち、入力区間でデータ伝達バッファ１３を介して入力される２番目の入力データＩＤＴ＃２と２番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃２、及び２番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃２が２番目のメモリバンク１０２に格納されるように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、演算モードのうち、入力区間でデータ伝達バッファ１３を介して入力される３番目ないしＮ番目の入力データＩＤＴ＃３、．．．、ＩＤＴ＃Ｎの各々と３番目ないしＮ番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃３、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎの各々及び３番目ないしＮ番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃３、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎの各々が３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納されるように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。

【0075】

図２～図５Ｂに示すように、動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）は、コマンド入力バッファ１１を介して入力される演算開始コマンド（図示せず）に応答して演算モードの入力区間から脱出した後、演算区間に進入することができる。

【0076】

また、動作制御部４０＜１：Ｎ＞は、演算モードの演算区間でアドレス入力バッファ１２を介して入力されたアドレスに応答してＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＮ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃ＮとＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ、及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎを読み出して演算処理部２０＜１：Ｎ＞に伝達するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0077】

具体的に、動作制御部４０＜１：Ｎ＞は、演算モードの演算区間に進入した後、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎのうち、演算処理部２０＜１：Ｎ＞の「第１動作」に対応するようにＮ個のメモリバンク１０１、１０２、．．．、１０ＮでＮ個の重み付け情報（Ｗ＜Ｌｘ＞＃１、Ｗ＜Ｌｘ＞＃２、．．．、Ｗ＜Ｌｘ＞＃Ｎ／ｘは、１～Ｍのうち、いずれか１つの数である）及びＮ個の演算情報Ｓ＜Ｌｘ＞＃１、Ｓ＜Ｌｘ＞＃２、．．．、Ｓ＜Ｌｘ＞＃Ｎを並列に読み出した後、読み出された情報Ｗ＜Ｌｘ＞＃１、Ｗ＜Ｌｘ＞＃２、．．．、Ｗ＜Ｌｘ＞＃Ｎ／Ｓ＜Ｌｘ＞＃１、Ｓ＜Ｌｘ＞＃２、．．．、Ｓ＜Ｌｘ＞＃Ｎが演算処理部２０＜１：Ｎ＞に読み込まれるようにデータ動作部３０＜１：Ｎ＞を制御する「第３動作」を演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返すことができる。

【0078】

また、動作制御部４０＜１：Ｎ＞は、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＮ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎを演算モードの演算区間に進入することによってＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々で並列に読み出した後、読み出されたＮ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎが演算処理部２０＜１：Ｎ＞に読み込まれるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0079】

また、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、１番目の「第３動作」を演算モードの演算区間に進入することに応答して行うことができる。また、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、２番目ないしＭ番目までの「第３動作」の各々を演算処理部２０＜１：Ｎ＞から中間完了信号ＭＦ＃＜１：Ｎ＞が伝達されることに応答して行うことができる。

【0080】

また、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞で「第２動作」の実行を完了した結果として演算完了信号ＣＦ＃＜１：Ｎ＞及びＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃Ｎが出力されるとき、Ｎ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃ＮがＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に１個ずつ格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0081】

より具体的に、１番目の動作制御ユニット４０１は、演算モードの演算区間進入によって１番目のメモリバンク１０１に格納された１番目の入力データＩＤＴ＃１と１番目の第１の重み付け情報Ｗ＜Ｌ１＞＃１、及び１番目の第１の演算情報Ｓ＜Ｌ１＞＃１を読み出して１番目の演算処理ユニット２０１に伝達するように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、演算モードの演算区間進入によって２番目のメモリバンク１０２に格納された２番目の入力データＩＤＴ＃２と２番目の第１の重み付け情報Ｗ＜Ｌ１＞＃２、及び２番目の第１の演算情報Ｓ＜Ｌ１＞＃２を読み出して２番目の演算処理ユニット２０２に伝達するように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、演算モードの演算区間進入によって３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納された３番目ないしＮ番目の入力データＩＤＴ＃３、．．．、ＩＤＴ＃Ｎの各々と３番目ないしＮ番目の第１の重み付け情報Ｗ＜Ｌ１＞＃３、．．．、Ｗ＜Ｌ１＞＃Ｎの各々及び３番目ないしＮ番目の第１の演算情報Ｓ＜Ｌ１＞＃３、．．．、Ｓ＜Ｌ１＞＃Ｎの各々を読み出して３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎに伝達するように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。前述した説明のように、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、１番目の「第３動作」を演算モードの演算区間に進入することに応答してＮ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎに対して行うことができる。

【0082】

次いで、１番目の動作制御ユニット４０１は、１番目の演算処理ユニット２０１から中間完了信号ＭＦ＃１が伝達されることによって１番目のメモリバンク１０１に格納された１番目の第２の重み付け情報Ｗ＜Ｌ２＞＃１及び１番目の第２の演算情報Ｓ＜Ｌ２＞＃１を読み出して１番目の演算処理ユニット２０１に伝達するように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、２番目の演算処理ユニット２０２から中間完了信号ＭＦ＃２が伝達されることによって２番目のメモリバンク１０２に格納された２番目の第２の重み付け情報Ｗ＜Ｌ２＞＃２及び２番目の第２の演算情報Ｓ＜Ｌ２＞＃２を読み出して２番目の演算処理ユニット２０２に伝達するように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎから中間完了信号ＭＦ＃＜３：Ｎ＞の各々が伝達されることによって３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納された３番目ないしＮ番目の第２の重み付け情報Ｗ＜Ｌ２＞＃３、．．．、Ｗ＜Ｌ２＞＃Ｎの各々及び３番目ないしＮ番目の第２の演算情報Ｓ＜Ｌ２＞＃３、．．．、Ｓ＜Ｌ２＞＃Ｎの各々を読み出して３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎに伝達するように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。前述した説明のように、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、２番目の「第３動作」を演算処理部２０＜１：Ｎ＞から中間完了信号ＭＦ＃＜１：Ｎ＞が伝達されることに応答して行うことができる。このとき、３番目ないしＭ番目の「第３動作」は、２番目の「第３動作」と同様な方式にて行われることができる。

【0083】

次いで、１番目の動作制御ユニット４０１は、１番目の演算処理ユニット２０１から演算完了信号ＣＦ＃１及び１番目の演算完了データＣＤＴ＃１が出力されるとき、１番目の演算完了データＣＤＴ＃１を１番目のメモリバンク１０１に格納するように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、２番目の演算処理ユニット２０２から演算完了信号ＣＦ＃２及び２番目の演算完了データＣＤＴ＃２が出力されるとき、２番目の演算完了データＣＤＴ＃２を２番目のメモリバンク１０２に格納するように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎから演算完了信号ＣＦ＃＜３：Ｎ＞の各々及び３番目ないしＮ番目の演算完了データＣＤＴ＃３、．．．、ＣＤＴ＃Ｎが出力されるとき、３番目ないしＮ番目の演算完了データＣＤＴ＃３、．．．、ＣＤＴ＃Ｎの各々を３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納するように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。前述した説明のように、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞で「第２動作」の実行を完了した結果として演算完了信号ＣＦ＃＜１：Ｎ＞及びＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃Ｎが出力されるとき、Ｎ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃ＮをＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に１個ずつ格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0084】

図２～図５Ｅに示すように、図５Ｂにおいて説明された演算モードの演算区間で演算処理部２０＜１：Ｎ＞の動作をより詳細に分かることができる。

【0085】

図５Ｃに示すように、演算処理部２０＜１：Ｎ＞に備えられた１番目の演算処理ユニット２０１の動作が詳細に図示されたことが分かり、図面に図示されていないが、２番目ないしＮ番目の演算処理ユニット２０２、．．．、２０Ｎも１番目の演算処理ユニット２０１と同様に動作することが分かる。

【0086】

具体的に、１番目の演算処理ユニット２０１に備えられたデータ読み込み部２１１は、演算モードの演算区間進入によって１番目のデータ動作ユニット３０１から入力された１番目の入力データＩＤＴ＃１と１番目の第１の重み付け情報Ｗ＜Ｌ１＞＃１、及び１番目の第１の演算情報Ｓ＜Ｌ１＞＃１を読み込むことができる。

【0087】

次いで、１番目の演算処理ユニット２０１に備えられた演算実行部２２１は、１番目の第１の重み付け情報Ｗ＜Ｌ１＞＃１及び１番目の第１の演算情報Ｓ＜Ｌ１＞＃１を使用して１番目の入力データＩＤＴ＃１に対してニューラルネットワーク演算を行い、実行結果として１番目の第１の結果データＲＤＴ＜Ｌ１＞＃１を生成できる。例えば、１番目の演算実行部２２１は、１番目の入力データＩＤＴ＃１と１番目の第１の重み付け情報Ｗ＜Ｌ１＞＃１とを乗算した値と２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞の値とを１番目の第１の演算情報Ｓ＜Ｌ１＞＃１に対応する形態で合算して１番目の第１の結果データＲＤＴ＜Ｌ１＞＃１を生成できる。このとき、演算処理部２０＜１：Ｎ＞がＮ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎに対して１番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行う場合であるから、１番目の演算処理ユニット２０１でニューラルネットワーク演算に使用するために、２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞は、２番目ないしＮ番目の入力データＩＤＴ＃Ｎでありうる。

【0088】

次いで、１番目の演算処理ユニット２０１に備えられた選択伝達部２３１は、１番目の演算実行部２２１で生成された１番目の第１の結果データＲＤＴ＜Ｌ１＞＃１の値が基準値以上であるとき、１番目の第１の結果データＲＤＴ＜Ｌ１＞＃１を１番目の第１のループデータＬＤＴ＜Ｌ１＞＃１として１番目のデータ読み込み部２１１にフィードバックすることができる。また、１番目の選択伝達部２３１は、１番目の演算実行部２２１で生成された１番目の第１の結果データＲＤＴ＜Ｌ１＞＃１の値が基準値以下であるとき、１番目の第１の結果データＲＤＴ＜Ｌ１＞＃１の値を無視し、特定値に固定された１番目の第１のループデータＬＤＴ＜Ｌ１＞＃１を生成して１番目のデータ読み込み部２１１にフィードバックすることができる。

【0089】

そして、１番目の演算処理ユニット２０１に備えられたカウント部２４１は、１番目の選択伝達部２３１で１番目のデータ読み込み部２１１にループデータＬＤＴ＜Ｌ１＞＃１が伝達される回数をカウントし、カウント回数がＭより小さい場合、中間完了信号ＭＦ＃１を生成して１番目の動作制御ユニット４０１に出力し、カウント回数がＭになる場合、演算完了信号ＣＦ＃１を１番目の動作制御ユニット４０１に出力することができる。このとき、演算処理部２０＜１：Ｎ＞が１番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行う場合であるから、カウント値は「１」であり、Ｍより小さい状態でありうる。それにより、１番目のカウント部２４１は、中間完了信号ＭＦ＃１を生成して１番目の動作制御ユニット４０１に出力することができる。

【0090】

前述した説明のように、１番目の演算処理ユニット２０１の動作を２番目ないしＮ番目の演算処理ユニット２０２、．．．、２０Ｎの動作として適用することができる。したがって、演算処理部２０＜１：Ｎ＞は、演算モードが演算区間に進入することによって読み込まれたＮ個の第１の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎに対してＮ個の第１の重み付け情報Ｗ＜Ｌ１＞＃＜１：Ｎ＞及びＮ個の第１の演算情報Ｓ＜Ｌ１＞＃＜１：Ｎ＞を使用してＮ個のニューラルネットワーク演算を並列に行った後、その結果としてＮ個のデータＬＤＴ＜Ｌ１＞＃＜１：Ｎ＞を生成できる。すなわち、演算処理部２０＜１：Ｎ＞は、演算モードが演算区間に進入することによって読み込まれたＮ個の第１の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎに対して１番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行った後、その結果としてＮ個のデータＬＤＴ＜Ｌ１＞＃＜１：Ｎ＞を生成できる。

【0091】

図５Ｄに示すように、演算処理部２０＜１：Ｎ＞に備えられた１番目の演算処理ユニット２０１の動作が詳細に図示されたことが分かり、図面に図示されていないが、２番目ないしＮ番目の演算処理ユニット２０２、．．．、２０Ｎも１番目の演算処理ユニット２０１と同様に動作することが分かる。

【0092】

具体的に、１番目の演算処理ユニット２０１に備えられたデータ読み込み部２１１は、１番目のデータ動作ユニット３０１から入力された１番目の第２の重み付け情報Ｗ＜Ｌ２＞＃１及び１番目の第２の演算情報Ｓ＜Ｌ２＞＃１を読み込むことができる。

【0093】

次いで、１番目の演算処理ユニット２０１に備えられた演算実行部２２１は、１番目の第２の重み付け情報Ｗ＜Ｌ２＞＃１及び１番目の第２の演算情報Ｓ＜Ｌ２＞＃１を使用して、１番目の第１のループデータＬＤＴ＜Ｌ１＞＃１に対してニューラルネットワーク演算を行い、実行結果として、１番目の第２の結果データＲＤＴ＜Ｌ２＞＃１を生成できる。例えば、１番目の演算実行部２２１は、１番目の第１のループデータＬＤＴ＜Ｌ１＞＃１と１番目の第２の重み付け情報Ｗ＜Ｌ２＞＃１とを乗算した値と２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞の値とを１番目の第２の演算情報Ｓ＜Ｌ２＞＃１に対応する形態で合算して１番目の第２の結果データＲＤＴ＜Ｌ２＞＃１を生成できる。このとき、演算処理部２０＜１：Ｎ＞が１番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行った後、その結果として生成されたＮ個のデータＬＤＴ＜Ｌ１＞＃＜１：Ｎ＞に対して２番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行う場合であるから、１番目の演算処理ユニット２０１でニューラルネットワーク演算に使用するために、２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞は、２番目ないしＮ番目の第１のループデータＬＤＴ＜Ｌ１＞＃＜２：Ｎ＞でありうる。

【0094】

次いで、１番目の演算処理ユニット２０１に備えられた選択伝達部２３１は、１番目の演算実行部２２１で生成された１番目の第２の結果データＲＤＴ＜Ｌ２＞＃１の値が基準値以上であるとき、１番目の第２の結果データＲＤＴ＜Ｌ２＞＃１を１番目の第２のループデータＬＤＴ＜Ｌ２＞＃１として１番目のデータ読み込み部２１１にフィードバックすることができる。また、１番目の選択伝達部２３１は、１番目の演算実行部２２１で生成された１番目の第２の結果データＲＤＴ＜Ｌ２＞＃１の値が基準値以下であるとき、１番目の第２の結果データＲＤＴ＜Ｌ２＞＃１の値を無視し、特定値に固定された１番目の第２ループデータＬＤＴ＜Ｌ２＞＃１を生成して１番目のデータ読み込み部２１１にフィードバックすることができる。

【0095】

そして、１番目の演算処理ユニット２０１に備えられたカウント部２４１は、１番目の選択伝達部２３１で１番目のデータ読み込み部２１１にループデータＬＤＴ＜Ｌ２＞＃１が伝達される回数をカウントし、カウント回数がＭより小さい場合、中間完了信号ＭＦ＃１を生成して１番目の動作制御ユニット４０１に出力し、カウント回数がＭになる場合、演算完了信号ＣＦ＃１を１番目の動作制御ユニット４０１に出力することができる。このとき、演算処理部２０＜１：Ｎ＞が２番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行う場合であるから、カウント値は「２」であり、Ｍより小さい状態でありうる。それにより、１番目のカウント部２４１は、中間完了信号ＭＦ＃１を生成して１番目の動作制御ユニット４０１に出力することができる。

【0096】

前述した説明のように、１番目の演算処理ユニット２０１の動作を２番目ないしＮ番目の演算処理ユニット２０２、．．．、２０Ｎの動作として適用することができる。したがって、演算処理部２０＜１：Ｎ＞は、先の「第１動作」の実行結果として生成されたＮ個のデータＬＤＴ＜Ｌ１＞＃１に対してＮ個の第２の重み付け情報Ｗ＜Ｌ２＞＃＜１：Ｎ＞及びＮ個の第２の演算情報Ｓ＜Ｌ２＞＃＜１：Ｎ＞を使用してＮ個のニューラルネットワーク演算を並列に行った後、その結果としてＮ個のデータＬＤＴ＜Ｌ２＞＃＜１：Ｎ＞を生成できる。すなわち、演算処理部２０＜１：Ｎ＞は、１番目の「第１動作」の実行結果として生成されたＮ個のデータＬＤＴ＜Ｌ１＞＃１に対して２番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行った後、その結果としてＮ個のデータＬＤＴ＜Ｌ１＞＃＜１：Ｎ＞を生成できる。

【0097】

図５Ｄにおいて説明されたような方式にて、演算処理部２０＜１：Ｎ＞は、３番目からＭ番目までの「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行った後、その結果としてＮ個のデータＬＤＴ＜Ｌ１＞＃＜１：Ｎ＞を生成できる。まとめると、演算処理部２０＜１：Ｎ＞は、１番目からＭ番目までの「第１動作」の各々を行うとき、先の「第１動作」の実行結果として生成されたＮ個のデータを後の「第１動作」で読み込んでＮ個のニューラルネットワーク演算を並列に行うのに使用することができる。

【0098】

図５Ｅに示すように、演算処理部２０＜１：Ｎ＞に備えられた１番目の演算処理ユニット２０１の動作が詳細に図示されたことが分かり、図面に図示されていないが、２番目ないしＮ番目の演算処理ユニット２０２、．．．、２０Ｎも１番目の演算処理ユニット２０１と同様に動作することが分かる。

【0099】

具体的に、１番目の演算処理ユニット２０１に備えられたデータ読み込み部２１１は、１番目のデータ動作ユニット３０１から入力された１番目の第Ｍの重み付け情報Ｗ＜ＬＭ＞＃１及び１番目の第Ｍの演算情報Ｓ＜ＬＭ＞＃１を読み込むことができる。

【0100】

次いで、１番目の演算処理ユニット２０１に備えられた演算実行部２２１は、１番目の第Ｍの重み付け情報Ｗ＜ＬＭ＞＃１及び１番目の第２の演算情報Ｓ＜ＬＭ＞＃１を使用して１番目の第Ｍ－１のループデータＬＤＴ＜ＬＭ－１＞＃１に対してニューラルネットワーク演算を行い、実行結果として１番目の第Ｍの結果データＲＤＴ＜ＬＭ＞＃１を生成できる。例えば、１番目の演算実行部２２１は、１番目の第Ｍ－１のループデータＬＤＴ＜ＬＭ－１＞＃１と１番目の第Ｍの重み付け情報Ｗ＜ＬＭ＞＃１とを乗算した値と２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞の値とを１番目の第Ｍの演算情報Ｓ＜ＬＭ＞＃１に対応する形態で合算して１番目の第Ｍの結果データＲＤＴ＜ＬＭ＞＃１を生成できる。このとき、演算処理部２０＜１：Ｎ＞がＭ－１番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行った後、その結果として生成されたＮ個のデータＬＤＴ＜ＬＭ－１＞＃＜１：Ｎ＞に対してＭ番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行う場合であるから、１番目の演算処理ユニット２０１でニューラルネットワーク演算に使用するために、２番目ないしＮ番目の演算処理ユニット２０＜２：Ｎ＞から伝達されたデータＴＤＴ＃＜２：Ｎ＞は、２番目ないしＮ番目の第Ｍ－１のループデータＬＤＴ＜ＬＭ－１＞＃＜２：Ｎ＞でありうる。

【0101】

次いで、１番目の演算処理ユニット２０１に備えられた選択伝達部２３１は、１番目の演算実行部２２１で生成された１番目の第Ｍの結果データＲＤＴ＜ＬＭ＞＃１の値が基準値以上であるとき、１番目の第Ｍの結果データＲＤＴ＜ＬＭ＞＃１を１番目の第ＭのループデータＬＤＴ＜ＬＭ＞＃１として１番目のデータ読み込み部２１１にフィードバックすることができる。また、１番目の選択伝達部２３１は、１番目の演算実行部２２１で生成された１番目の第Ｍの結果データＲＤＴ＜ＬＭ＞＃１の値が基準値以下であるとき、１番目の第Ｍの結果データＲＤＴ＜ＬＭ＞＃１の値を無視し、特定値に固定された１番目の第ＭのループデータＬＤＴ＜ＬＭ＞＃１を生成して１番目のデータ読み込み部２１１にフィードバックすることができる。

【0102】

そして、１番目の演算処理ユニット２０１に備えられたカウント部２４１は、１番目の選択伝達部２３１で１番目のデータ読み込み部２１１にループデータＬＤＴ＜ＬＭ＞＃１が伝達される回数をカウントし、カウント回数がＭより小さい場合、中間完了信号ＭＦ＃１を生成して１番目の動作制御ユニット４０１に出力し、カウント回数がＭになる場合、演算完了信号ＣＦ＃１を１番目の動作制御ユニット４０１に出力することができる。このとき、演算処理部２０＜１：Ｎ＞がＭ番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行う場合であるから、カウント値は「Ｍ」になることができる。それにより、１番目のカウント部２４１は、演算完了信号ＣＦ＃１を生成して１番目の動作制御ユニット４０１に出力することができる。

【0103】

このように、１番目のカウント部２４１で演算完了信号ＣＦ＃１を生成して１番目の動作制御ユニット４０１に出力したので、１番目の動作制御ユニット４０１は、１番目のデータ読み込み部２１１にフィードバックされたデータＬＤＴ＜ＬＭ＞＃１が１番目の演算完了データＣＤＴ＃１であることが分かる。したがって、１番目の動作制御ユニット４０１は、１番目のデータ読み込み部２１１にフィードバックされたデータＬＤＴ＜ＬＭ＞＃１を１番目の演算完了データＣＤＴ＃１として伝達されることができる。

【0104】

前述した説明のように、１番目の演算処理ユニット２０１の動作を２番目ないしＮ番目の演算処理ユニット２０２、．．．、２０Ｎの動作として適用することができる。したがって、演算処理部２０＜１：Ｎ＞は、Ｍ－１番目の「第１動作」の実行結果として生成されたＮ個のデータＬＤＴ＜ＬＭ－１＞＃１に対してＮ個の第Ｍの重み付け情報Ｗ＜ＬＭ＞＃＜１：Ｎ＞及びＮ個の第Ｍの演算情報Ｓ＜ＬＭ＞＃＜１：Ｎ＞を使用してＮ個のニューラルネットワーク演算を並列に行った後、その結果としてＮ個のデータＬＤＴ＜ＬＭ＞＃＜１：Ｎ＞を生成できる。また、演算処理部２０＜１：Ｎ＞は、演算完了信号ＣＦ＃１を生成して動作制御部４０＜１：Ｎ＞に出力することにより、演算処理部２０＜１：Ｎ＞で生成されたＮ個のデータＬＤＴ＜ＬＭ＞＃＜１：Ｎ＞を動作制御部４０＜１：Ｎ＞がＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃Ｎとして有するようにすることができる。すなわち、演算処理部２０＜１：Ｎ＞は、Ｍ－１番目の「第１動作」の実行結果として生成されたＮ個のデータＬＤＴ＜ＬＭ－１＞＃１に対してＭ番目の「第１動作」に含まれたＮ個のニューラルネットワーク演算を並列に行った後、その結果として生成されたＮ個のデータＬＤＴ＜Ｌ１＞＃＜１：Ｎ＞をＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃Ｎとして出力することができる。

【0105】

まとめると、演算処理部２０＜１：Ｎ＞は、Ｎ個の入力データＩＤＴ＃１、ＩＤＴ＃２、．．．、ＩＤＴ＃Ｎに対してＭ回の「第１動作」をループ形態で繰り返し実行、すなわち、１回の「第２動作」を行った後、その結果としてＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃Ｎを出力できる。

【0106】

したがって、動作制御部４０＜１：Ｎ＞は、アドレス入力バッファ１２を介して入力されたアドレス及び演算処理部２０＜１：Ｎ＞から演算完了信号ＣＦ＃＜１：Ｎ＞が伝達されることに応答して、演算処理部２０＜１：Ｎ＞から伝達されるＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃ＮをＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0107】

図２～図５Ｆに示すように、動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）は、コマンド入力バッファ１１を介して入力される演算完了コマンド（図示せず）に応答して演算モードの演算区間から脱出した後、出力区間に進入することができる。

【0108】

具体的に、動作制御部４０＜１：Ｎ＞は、演算モードの出力区間でアドレス入力バッファ１２を介して入力されたアドレスに応答して、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＮ個の演算完了データＣＤＴ＃１、ＣＤＴ＃２、．．．、ＣＤＴ＃Ｎを読み出してデータ伝達バッファ１３を介して出力するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0109】

図６Ａ～図６Ｃは、本発明の実施形態に係るメモリ装置の演算モード動作の他の例を説明するために示した図である。

【0110】

図２～図４及び図６Ａ～図６Ｃに示すように、Ｋ×Ｎ個の入力データＩＤＴ＜１：Ｋ＞＃１、ＩＤＴ＜１：Ｋ＞＃２、．．．、ＩＤＴ＜１：Ｋ＞＃Ｎがメモリ装置１０に入力されてＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々にＫ個ずつ格納されることを仮定できる。また、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々にＫ個ずつ格納されたＮ個の入力データＩＤＴ＜１：Ｋ＞＃１、ＩＤＴ＜１：Ｋ＞＃２、．．．、ＩＤＴ＜１：Ｋ＞＃ＮをＮ個ずつＫ回（ＩＤＴ＜１＞＃１、ＩＤＴ＜１＞＃２、．．．、ＩＤＴ＜１＞＃Ｎ、．．．、ＩＤＴ＜２＞＃１、ＩＤＴ＜２＞＃２、．．．、ＩＤＴ＜２＞＃Ｎ、．．．、ＩＤＴ＜１＞＃１、ＩＤＴ＜Ｋ＞＃２、．．．、ＩＤＴ＜Ｋ＞＃Ｎ）繰り返し的に並列に読み出すものの、入力データがＮ個読み出されるたびに演算処理部２０＜１：Ｎ＞でＭ回の「第１動作」をループ形態で繰り返し実行、すなわち、１回の「第２動作」を行ってＮ個の演算完了データを生成し、演算処理部２０＜１：Ｎ＞で「第２動作」を連続にＫ回行う「第４動作」を行ってＫ×Ｎ個の演算完了データＣＤＴ＜１：Ｋ＞＃１、ＣＤＴ＜１：Ｋ＞＃２、．．．、ＣＤＴ＜１：Ｋ＞＃Ｎを生成することを仮定できる。

【0111】

図２～図４及び図６Ａに示すように、動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）は、コマンド入力バッファ１１を介して入力される演算入力コマンド（図示せず）に応答して演算モードの入力区間に進入することができる。

【0112】

また、動作制御部４０＜１：Ｎ＞は、演算モードの入力区間でアドレス入力バッファ１２を介して入力されたアドレスに応答して、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎにデータ伝達バッファ１３を介して入力されるＫ×Ｎ個の入力データＩＤＴ＜１：Ｋ＞＃１、ＩＤＴ＜１：Ｋ＞＃２、．．．、ＩＤＴ＜１：Ｋ＞＃ＮとＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ、及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎが格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0113】

具体的に、１番目の動作制御ユニット４０１は、演算モードのうち、入力区間でデータ伝達バッファ１３を介して入力される１番目のＫ個の入力データＩＤＴ＜１：Ｋ＞＃１と１番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、及び１番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１が１番目のメモリバンク１０１に格納されるように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、演算モードのうち、入力区間でデータ伝達バッファ１３を介して入力される２番目のＫ個の入力データＩＤＴ＜１：Ｋ＞＃２と２番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃２、及び２番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃２が２番目のメモリバンク１０２に格納されるように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、演算モードのうち、入力区間でデータ伝達バッファ１３を介して入力される３番目ないしＮ番目のＫ個の入力データＩＤＴ＜１：Ｋ＞＃３、．．．、ＩＤＴ＜１：Ｋ＞＃Ｎの各々と３番目ないしＮ番目のＭ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃３、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎの各々、及び３番目ないしＮ番目のＭ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃３、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎの各々が３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納されるように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。

【0114】

図２～図４及び図６Ｂに示すように、動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）は、コマンド入力バッファ１１を介して入力される演算開始コマンド（図示せず）に応答して演算モードの入力区間から脱出した後、演算区間に進入することができる。

【0115】

また、動作制御部４０＜１：Ｎ＞は、演算モードの演算区間でアドレス入力バッファ１２を介して入力されたアドレスに応答して、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＫ×Ｎ個の入力データＩＤＴ＜１：Ｋ＞＃１、ＩＤＴ＜１：Ｋ＞＃２、．．．、ＩＤＴ＜１：Ｋ＞＃ＮとＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ、及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎを読み出して演算処理部２０＜１：Ｎ＞に伝達するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0116】

具体的に、動作制御部４０＜１：Ｎ＞は、演算モードの演算区間に進入した後、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎのうち、演算処理部２０＜１：Ｎ＞の「第１動作」に対応するようにＮ個のメモリバンク１０１、１０２、．．．、１０ＮでＮ個の重み付け情報（Ｗ＜Ｌｘ＞＃１、Ｗ＜Ｌｘ＞＃２、．．．、Ｗ＜Ｌｘ＞＃Ｎ／ｘは、１～Ｍのうち、いずれか１つの数である）及びＮ個の演算情報Ｓ＜Ｌｘ＞＃１、Ｓ＜Ｌｘ＞＃２、．．．、Ｓ＜Ｌｘ＞＃Ｎを並列に読み出した後、読み出された情報Ｗ＜Ｌｘ＞＃１、Ｗ＜Ｌｘ＞＃２、．．．、Ｗ＜Ｌｘ＞＃Ｎ／Ｓ＜Ｌｘ＞＃１、Ｓ＜Ｌｘ＞＃２、．．．、Ｓ＜Ｌｘ＞＃Ｎが演算処理部２０＜１：Ｎ＞に読み込まれるようにデータ動作部３０＜１：Ｎ＞を制御する「第３動作」を演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返すことができる。

【0117】

また、動作制御部４０＜１：Ｎ＞は、演算モードの演算区間に進入した後、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＫ×Ｎ個の入力データＩＤＴ＜１：Ｋ＞＃１、ＩＤＴ＜１：Ｋ＞＃２、．．．、ＩＤＴ＜１：Ｋ＞＃Ｎのうち、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々で並列に読み出したＮ個の入力データＩＤＴ＜ｘ＞＃１、ＩＤＴ＜ｘ＞＃２、．．．、ＩＤＴ＜ｘ＞＃Ｎが演算処理部２０＜１：Ｎ＞に読み込まれるようにデータ動作部３０＜１：Ｎ＞を制御する「第５動作」を演算処理部２０＜１：Ｎ＞の「第４動作」に対応するようにＫ回繰り返すことができる。

【0118】

また、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、１番目の「第３動作」をＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々でＮ個の入力データＩＤＴ＜ｘ＞＃１、ＩＤＴ＜ｘ＞＃２、．．．、ＩＤＴ＜ｘ＞＃Ｎを並列に読み出すことに応答して行うことができる。また、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、２番目ないしＭ番目までの「第３動作」の各々を演算処理部２０＜１：Ｎ＞から中間完了信号ＭＦ＃＜１：Ｎ＞が伝達されることに応答して行うことができる。

【0119】

また、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞で「第２動作」の実行を完了した結果として演算完了信号ＣＦ＃＜１：Ｎ＞及びＮ個の演算完了データＣＤＴ＜ｘ＞＃１、ＣＤＴ＜ｘ＞＃２、．．．、ＣＤＴ＜ｘ＞＃Ｎが出力されるとき、Ｎ個の演算完了データＣＤＴ＜ｘ＞＃１、ＣＤＴ＜ｘ＞＃２、．．．、ＣＤＴ＜ｘ＞＃ＮをＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に１個ずつ格納されるようにデータ動作部３０＜１：Ｎ＞を制御する「第６動作」を「第４動作」に対応するようにＫ回繰り返して行うことができる。これにより、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞で「第２動作」がＫ回繰り返し的に実行を完了した結果、すなわち、１回の「第４動作」の実行を完了した結果であるＫ×Ｎ個の演算完了データＣＤＴ＜１：Ｋ＞＃１、ＣＤＴ＜１：Ｋ＞＃２、．．．、ＣＤＴ＜１：Ｋ＞＃ＮがＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々にＫ個ずつ格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0120】

より具体的に、１番目の動作制御ユニット４０１は、演算モードの演算区間に進入した後、１番目のメモリバンク１０１に格納された１番目の第１の入力データＩＤＴ＜１＞＃１と１番目の第１の重み付け情報Ｗ＜Ｌ１＞＃１、及び１番目の第１の演算情報Ｓ＜Ｌ１＞＃１を読み出して１番目の演算処理ユニット２０１に伝達するように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、演算モードの演算区間進入によって２番目のメモリバンク１０２に格納された２番目の第１の入力データＩＤＴ＜１＞＃２と２番目の第１の重み付け情報Ｗ＜Ｌ１＞＃２、及び２番目の第１の演算情報Ｓ＜Ｌ１＞＃２を読み出して２番目の演算処理ユニット２０２に伝達するように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、演算モードの演算区間進入によって３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納された３番目ないしＮ番目の第１の入力データＩＤＴ＜１＞＃３、．．．、ＩＤＴ＜１＞＃Ｎの各々と３番目ないしＮ番目の第１の重み付け情報Ｗ＜Ｌ１＞＃３、．．．、Ｗ＜Ｌ１＞＃Ｎの各々、及び３番目ないしＮ番目の第１の演算情報Ｓ＜Ｌ１＞＃３、．．．、Ｓ＜Ｌ１＞＃Ｎの各々を読み出して３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎに伝達するように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。前述した説明のように、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、１番目の「第３動作」を演算モードの演算区間に進入することに応答してＮ個の第１の入力データ（ＩＤＴ＜１＞＃１、ＩＤＴ＜１＞＃２、．．．、ＩＤＴ＜１＞＃Ｎ）に対して行うことができる。

【0121】

次いで、１番目の動作制御ユニット４０１は、１番目の演算処理ユニット２０１から中間完了信号ＭＦ＃１が伝達されることにより、１番目のメモリバンク１０１に格納された１番目の第２の重み付け情報Ｗ＜Ｌ２＞＃１及び１番目の第２の演算情報Ｓ＜Ｌ２＞＃１を読み出して１番目の演算処理ユニット２０１に伝達するように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、２番目の演算処理ユニット２０２から中間完了信号ＭＦ＃２が伝達されることにより、２番目のメモリバンク１０２に格納された２番目の第２の重み付け情報Ｗ＜Ｌ２＞＃２及び２番目の第２の演算情報Ｓ＜Ｌ２＞＃２を読み出して２番目の演算処理ユニット２０２に伝達するように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎから中間完了信号ＭＦ＃＜３：Ｎ＞の各々が伝達されることにより、３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納された３番目ないしＮ番目の第２の重み付け情報Ｗ＜Ｌ２＞＃３、．．．、Ｗ＜Ｌ２＞＃Ｎの各々及び３番目ないしＮ番目の第２の演算情報Ｓ＜Ｌ２＞＃３、．．．、Ｓ＜Ｌ２＞＃Ｎの各々を読み出して３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎに伝達するように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。前述した説明のように、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞の「第２動作」に対応するようにＭ回繰り返される「第３動作」のうち、２番目の「第３動作」を演算処理部２０＜１：Ｎ＞から中間完了信号ＭＦ＃＜１：Ｎ＞が伝達されることに応答して行うことができる。このとき、３番目ないしＭ番目の「第３動作」は、２番目の「第３動作」と同じ方式にて行われることができる。

【0122】

次いで、１番目の動作制御ユニット４０１は、１番目の演算処理ユニット２０１から演算完了信号ＣＦ＃１及び１番目の第１の演算完了データＣＤＴ＜１＞＃１が出力されるとき、１番目の第１の演算完了データＣＤＴ＜１＞＃１を１番目のメモリバンク１０１に格納するように１番目のデータ動作ユニット３０１を制御できる。同様に、２番目の動作制御ユニット４０２は、２番目の演算処理ユニット２０２から演算完了信号ＣＦ＃２及び２番目の第１の演算完了データＣＤＴ＜１＞＃２が出力されるとき、２番目の第１の演算完了データＣＤＴ＜１＞＃２を２番目のメモリバンク１０２に格納するように２番目のデータ動作ユニット３０２を制御できる。このような方式にて、３番目ないしＮ番目の動作制御ユニット４０３、．．．、４０Ｎの各々は、３番目ないしＮ番目の演算処理ユニット２０３、．．．、２０Ｎから演算完了信号ＣＦ＃＜３：Ｎ＞の各々及び３番目ないしＮ番目の第１の演算完了データＣＤＴ＜１＞＃３、．．．、ＣＤＴ＜１＞＃Ｎが出力されるとき、３番目ないしＮ番目の第１の演算完了データＣＤＴ＜１＞＃３、．．．、ＣＤＴ＜１＞＃Ｎの各々を３番目ないしＮ番目のメモリバンク１０３、．．．、１０Ｎの各々に格納するように３番目ないしＮ番目のデータ動作ユニット３０３、．．．、３０Ｎの各々を制御できる。前述した説明のように、動作制御部４０＜１：Ｎ＞は、演算処理部２０＜１：Ｎ＞で「第２動作」の実行を完了した結果として演算完了信号ＣＦ＃＜１：Ｎ＞及びＮ個の第１の演算完了データＣＤＴ＜１＞＃１、ＣＤＴ＜１＞＃２、．．．、ＣＤＴ＜１＞＃Ｎが出力されるとき、Ｎ個の第１の演算完了データＣＤＴ＜１＞＃１、ＣＤＴ＜１＞＃２、．．．、ＣＤＴ＜１＞＃ＮをＮ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々に１個ずつ格納されるようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0123】

前述した演算処理部２０＜１：Ｎ＞の「第２動作」は、動作制御部４０＜１：Ｎ＞でＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＫ×Ｎ個の入力データＩＤＴ＜１：Ｋ＞＃１、ＩＤＴ＜１：Ｋ＞＃２、．．．、ＩＤＴ＜１：Ｋ＞＃Ｎのうち、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎの各々でＮ個の入力データＩＤＴ＜ｘ＞＃１、ＩＤＴ＜ｘ＞＃２、．．．、ＩＤＴ＜ｘ＞＃Ｎを並列に読み出す「第５動作」を行うたびに繰り返されてＫ回行われることができる。すなわち、演算処理部２０＜１：Ｎ＞は、「第２動作」をＫ回繰り返し実行して１回の「第４動作」を行うことができる。このとき、演算処理部２０＜１：Ｎ＞は、Ｋ回繰り返される「第２動作」の各々でＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎを重ねて使用することができる。例えば、演算処理部２０＜１：Ｎ＞は、１番目の「第２動作」でＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎを使用してニューラルネットワーク演算を行った後、続く２番目の「第２動作」でもＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎを重ねて使用することができる。このような方式にて、演算処理部２０＜１：Ｎ＞は、Ｋ番目の「第２動作」まで全てＮ×Ｍ個の重み付け情報Ｗ＜Ｌ１：ＬＭ＞＃１、Ｗ＜Ｌ１：ＬＭ＞＃２、．．．、Ｗ＜Ｌ１：ＬＭ＞＃Ｎ及びＮ×Ｍ個の演算情報Ｓ＜Ｌ１：ＬＭ＞＃１、Ｓ＜Ｌ１：ＬＭ＞＃２、．．．、Ｓ＜Ｌ１：ＬＭ＞＃Ｎを重ねて使用してニューラルネットワーク演算を行うことができる。

【0124】

図２～図４及び図６Ｃに示すように、動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）は、コマンド入力バッファ１１を介して入力される演算完了コマンド（図示せず）に応答して演算モードの演算区間から脱出した後、出力区間に進入することができる。

【0125】

具体的に、動作制御部４０＜１：Ｎ＞は、演算モードの出力区間でアドレス入力バッファ１２を介して入力されたアドレスに応答してＮ個のメモリバンク１０１、１０２、．．．、１０Ｎに格納されたＫ×Ｎ個の演算完了データＣＤＴ＜１：Ｋ＞＃１、ＣＤＴ＜１：Ｋ＞＃２、．．．、ＣＤＴ＜１：Ｋ＞＃ＮをＮ個ずつ並列に読み出す「第７動作」をＫ回繰り返し（ＣＤＴ＜１＞＃１、ＣＤＴ＜１＞＃２、．．．、ＣＤＴ＜１＞＃Ｎ、．．．、ＣＤＴ＜２＞＃１、ＣＤＴ＜２＞＃２、．．．、ＣＤＴ＜２＞＃Ｎ、．．．、ＣＤＴ＜１＞＃１、ＣＤＴ＜Ｋ＞＃２、．．．、ＣＤＴ＜Ｋ＞＃Ｎ）、「第７動作」によって読み出されたＮ個の演算完了データＣＤＴ＜ｘ＞＃１、ＣＤＴ＜ｘ＞＃２、．．．、ＣＤＴ＜ｘ＞＃Ｎをデータ伝達バッファ１３を介して出力するようにデータ動作部３０＜１：Ｎ＞を制御する「第８動作」をＫ回繰り返す（ＣＤＴ＜１＞＃１、ＣＤＴ＜１＞＃２、．．．、ＣＤＴ＜１＞＃Ｎ、．．．、ＣＤＴ＜２＞＃１、ＣＤＴ＜２＞＃２、．．．、ＣＤＴ＜２＞＃Ｎ、．．．、ＣＤＴ＜１＞＃１、ＣＤＴ＜Ｋ＞＃２、．．．、ＣＤＴ＜Ｋ＞＃Ｎ）ことができる。

【0126】

図７は、本発明の実施形態に係るメモリ装置のノーマルモード動作を説明するために示した図である。

【0127】

図７に示すように、動作制御部４０＜１：Ｎ＞に備えられたメモリレジスタセット（ＭＲＳ）は、コマンド入力バッファ１１を介して入力されるノーマル開始コマンド（図示せず）に応答して演算モードから脱出した後、ノーマルモードに進入することができる。

【0128】

具体的に、動作制御部４０＜１：Ｎ＞は、ノーマルモードでコマンド入力バッファ１１を介して書き込みコマンドが入力され、アドレス入力バッファ１２を介して入力された書き込みアドレスが入力され、データ伝達バッファ１３を介して書き込みデータＮＤＴ＃＜１：Ｎ＞が入力される場合、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎのうち、書き込みアドレスに対応するメモリセルに書き込みデータＮＤＴ＃＜１：Ｎ＞を格納する書き込み動作を行うようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0129】

また、動作制御部４０＜１：Ｎ＞は、ノーマルモードでコマンド入力バッファ１１を介して読み出しコマンドが入力され、アドレス入力バッファ１２を介して入力された読み出しアドレスが入力される場合、Ｎ個のメモリバンク１０１、１０２、．．．、１０Ｎのうち、読み出しアドレスに対応するメモリセルに格納されたデータＮＤＴ＃＜１：Ｎ＞を読み出してデータ伝達バッファ１３を介して出力するようにデータ動作部３０＜１：Ｎ＞を制御できる。

【0130】

一方、動作制御部４０＜１：Ｎ＞は、ノーマルモードで演算処理部２０＜１：Ｎ＞にいかなるデータ入出力も行われないようにデータ動作部３０＜１：Ｎ＞を制御できる。これにより、演算処理部２０＜１：Ｎ＞は、ノーマルモードで不活性化されて何らの動作も行わないことができる。

【0131】

以上で説明したように、本発明の実施形態を適用すれば、メモリ装置内部にニューラルネットワーク処理回路を含めることにより、演算モードに進入した後には、ホストまたはメモリコントローラの介入なしでもメモリ装置自体がニューラルネットワーク演算を行うようにすることができる。

【0132】

また、メモリ装置内部に含まれたメモリバンク（複数のメモリセルを含む）とニューラルネットワーク処理回路がデータ入出力バッファを共有するので、ニューラルネットワーク処理回路の活性化可否を制御する動作を介してメモリ装置の使用用途を選択できる。

【0133】

以上で説明した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが本発明の属した技術分野における通常の知識を有する者にとって明らかであろう。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図6A】

【図6B】

【図6C】

【図7】