(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-16
(45)【発行日】2024-10-24
(54)【発明の名称】積層型固体撮像装置およびその信号読出し方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20241017BHJP
H04N 25/65 20230101ALI20241017BHJP
H04N 25/77 20230101ALI20241017BHJP
H04N 25/78 20230101ALI20241017BHJP
【ＦＩ】
H01L27/146 A
H04N25/65
H04N25/77
H04N25/78
【請求項の数】
6
(21)【出願番号】P 2020193716
(22)【出願日】2020-11-20
(65)【公開番号】P2022082255
(43)【公開日】2022-06-01
【審査請求日】2023-10-20
(73)【特許権者】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100097984
【弁理士】
【氏名又は名称】川野 宏
(74)【代理人】
【識別番号】100125265
【弁理士】
【氏名又は名称】貝塚 亮平
(72)【発明者】
【氏名】渡部 俊久
(72)【発明者】
【氏名】難波 正和
【審査官】柴山 将隆
(56)【参考文献】
【文献】特開２００９－１４７０６７（ＪＰ，Ａ）
【文献】特開２０１６－０６３１４２（ＪＰ，Ａ）
【文献】特開２０１０－２８３６２９（ＪＰ，Ａ）
【文献】特開２０１０－０１６４１７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ２５／６５
Ｈ０４Ｎ ２５／７７
Ｈ０４Ｎ ２５／７８
(57)【特許請求の範囲】
【請求項1】
２次元平面上に配列された各画素が、
ソース部に、金属電極を介して光電変換膜が接続されるとともに、ドレイン部に浮遊拡散層が接続された転送トランジスタと、ゲート部に該浮遊拡散層が接続されるとともに、ドレイン部に電源が接続された増幅トランジスタと、ソース部に該浮遊拡散層が接続されたリセットトランジスタと、ドレイン部が前記増幅トランジスタのソース部に接続されるとともに、ソース部が当該画素の信号出力部に接続された行選択トランジスタとからなる４個のトランジスタ、
により構成され、
前記転送トランジスタのソース部には、ｎ－拡散層の上部をｐ＋拡散層で覆った埋込み構造と、該ｎ－拡散層に隣接するｎ＋拡散層が配置され、該ｐ＋拡散層と該ｎ＋拡散層の間には所定の間隔が設けられ、該ｎ＋拡散層は前記金属電極を介して前記光電変換膜に接続された構造とされ、
前記転送トランジスタは、当該転送トランジスタのゲートに所定の電圧が印加されたときにＯＮの状態とされ、
信号電荷の読出しでは、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＮとし、該リセットトランジスタのドレインに電圧値ＲＴＶＬであるＬレベルのリセット電圧クロックを印加して、前記ｎ － 拡散層の空乏化電位Ｖｄよりも低くなるように設定し、かつ、該空乏化電位Ｖｄは、前記転送トランジスタのチャネル電位よりも低くなるように設定することで、前記ｎ＋拡散層および前記ｎ－拡散層に電子が注入されるようにして、前記ｎ ＋ 拡散層から前記ｎ － 拡散層を挟んで前記浮遊拡散層に至る領域を、前記電圧値ＲＴＶＬに設定する電子注入動作を行い、
また、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
該リセットトランジスタのドレインに電圧値ＲＴＶＨであるＨレベルのリセット電圧クロックを印加して、前記ｎ ＋ 拡散層と前記ｎ － 拡散層に注入された電子を前記転送トランジスタのチャネルを介して前記浮遊拡散層に放出するようにして、前記ｎ ＋ 拡散層を前記ｎ － 拡散層の空乏化電位Ｖｄに、前記浮遊拡散層を前記電圧値ＲＴＶＨに各々設定する画素のリセット動作を行い、
この後、前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＦＦとし、前記光電変換膜で発生した信号電荷を、前記転送トランジスタのゲートに印加される所定の電圧に応じ、信号電荷蓄積部である、前記浮遊拡散層と該転送トランジスタのチャネル部、または該浮遊拡散層、または前記ｎ － 拡散層と前記ｎ ＋ 拡散層に、逐次、転送する信号電荷蓄積動作を行うように制御する制御手段を備えたことを特徴とする積層型固体撮像装置。
【請求項2】
前記転送トランジスタのゲートに電源電圧が印加されて、当該転送トランジスタが常時ＯＮとされ、前記リセットトランジスタおよび前記行選択トランジスタの各々のゲートには、垂直走査回路の構成要素であるＡＮＤ回路からの出力信号が駆動クロックとして印加されて、前記リセットトランジスタおよび前記行選択トランジスタのＯＮ/ＯＦＦ制御が設定可能とされ、前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であることを特徴とする請求項１に記載の積層型固体撮像装置。
【請求項3】
前記転送トランジスタのチャネル電位が、電源電圧の値よりも小さく、埋込み拡散層の空乏化電位よりも大きくなるようなＤＣ電圧値であり、前記転送トランジスタのゲートに印加されて、当該転送トランジスタが常時ＯＮとされ、前記リセットトランジスタおよび前記行選択トランジスタの各々のゲートには、垂直走査回路の構成要素であるＡＮＤ回路からの出力信号が駆動クロックとして印加されて、前記リセットトランジスタおよび前記行選択トランジスタのＯＮ/ＯＦＦ制御が設定可能とされ、前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であることを特徴とする請求項１に記載の積層型固体撮像装置。
【請求項4】
前記転送トランジスタ、前記リセットトランジスタおよび前記行選択トランジスタからなる３個のトランジスタの各々のゲートには、垂直走査回路の構成要素であるＡＮＤ回路からの出力信号が駆動クロックとして印加されて、前記転送トランジスタ、前記リセットトランジスタおよび前記行選択トランジスタのＯＮ/ＯＦＦ制御が設定可能とされ、少なくとも前記ｎ－拡散層に電子を注入する段階で、前記転送トランジスタがＯＮとされるように構成され、前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であることを特徴とする請求項１に記載の積層型固体撮像装置。
【請求項5】
一列分の前記画素の信号出力部が一の垂直信号線に接続され、各々の該垂直信号線に読出し回路が接続されてなることを特徴とする請求項１～４のいずれか１項に記載の積層型固体撮像装置。
【請求項6】
２次元平面上に配列された各画素が、
ソース部に、金属電極を介して光電変換膜が接続されるとともに、ドレイン部に浮遊拡散層が接続された転送トランジスタと、ゲート部に該浮遊拡散層が接続されるとともに、ドレイン部に電源が接続された増幅トランジスタと、ソース部に該浮遊拡散層が接続されたリセットトランジスタと、ドレイン部が前記増幅トランジスタのソース部に接続されるとともに、ソース部が当該画素の信号出力部に接続された行選択トランジスタとからなる４個のトランジスタ、
により構成され、
前記転送トランジスタのソース部には、ｎ－拡散層の上部をｐ＋拡散層で覆った埋込み構造と、該ｎ－拡散層に隣接するｎ＋拡散層が配置され、該ｐ＋拡散層と該ｎ＋拡散層の間には所定の間隔が設けられ、該ｎ＋拡散層は前記金属電極を介して前記光電変換膜に接続された構造とされ、
前記転送トランジスタは、当該転送トランジスタのゲートに所定の電圧が印加されたときにＯＮの状態とされる積層型固体撮像装置の信号読出し方法において、
信号電荷の読出しを行う際には、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＮとし、該リセットトランジスタのドレインに電圧値ＲＴＶＬであるＬレベルのリセット電圧クロックを印加して、前記ｎ － 拡散層の空乏化電位Ｖｄよりも低くなるように設定し、かつ、該空乏化電位Ｖｄは、前記転送トランジスタのチャネル電位よりも低くなるように設定することで、前記ｎ＋拡散層および前記ｎ－拡散層に電子が注入されるようにして、前記ｎ ＋ 拡散層から前記ｎ － 拡散層を挟んで前記浮遊拡散層に至る領域を、前記電圧値ＲＴＶＬに設定する電子注入動作を行い、
また、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
該リセットトランジスタのドレインに電圧値ＲＴＶＨであるＨレベルのリセット電圧クロックを印加して、前記ｎ ＋ 拡散層と前記ｎ － 拡散層に注入された電子を前記転送トランジスタのチャネルを介して前記浮遊拡散層に放出するようにして、前記ｎ ＋ 拡散層を前記ｎ － 拡散層の空乏化電位Ｖｄに、前記浮遊拡散層を前記電圧値ＲＴＶＨに各々設定する画素のリセット動作を行い、
この後、前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＦＦとし、前記光電変換膜で発生した信号電荷を、前記転送トランジスタのゲートに印加される所定の電圧に応じ、信号電荷蓄積部である、前記浮遊拡散層と該転送トランジスタのチャネル部、または該浮遊拡散層、または前記ｎ － 拡散層と前記ｎ ＋ 拡散層に、逐次、転送する信号電荷蓄積動作を行う制御を実行する、ことを特徴とする積層型固体撮像装置の信号読出し方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層型固体撮像装置およびその信号読出し方法に関し、詳しくは、ＭＯＳトランジスタで構成した画素回路部上に光電変換部を積層した積層型固体撮像装置およびその信号読出し方法に関するものである。
【背景技術】
【0002】
ＣＭＯＳイメージセンサー等の固体撮像素子の上部に光電変換膜を積層した積層型固体撮像装置では、光電変換膜と固体撮像素子の画素内トランジスタの拡散層を、画素電極を介して接続しているため、信号電荷を完全転送できないので、各画素回路は、一般に、増幅トランジスタ、リセットトランジスタ、行選択トランジスタの３トランジスタ構成のものが使用されている（下記非特許文献１、２参照）。
【0003】
このような構成では、画素信号は電圧として垂直信号線に読み出され、カラムごとに配置されたＣＤＳ回路およびＡＤ変換器を介してチップ外部に出力される。
【先行技術文献】
【非特許文献】
【0004】
【文献】電子情報通信学会エレクトロニクスソサイエティ大会 C12-13, 2016
【文献】集積化ＭＥＭＳシンポジウム 24am2-E-5, 2016
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、画素が３トランジスタ構成とされた場合には、信号電荷が蓄積された浮遊拡散層の容量値は、リセットトランジスタの拡散層の容量と光電変換膜の容量を加算した合計値となり、光電変換膜の容量分だけ容量が増加するので、その分、変換ゲインが低下し、そのため感度が低下したり入力換算ノイズが増大したりする、といった問題が生じている。
【0006】
本発明は、上記事情に鑑みてなされたものであり、高感度とされ、各種ノイズを低減することで高画質な出力が得られる積層型固体撮像装置およびその信号読出し方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る第１の積層型固体撮像装置は、
２次元平面上に配列された各画素が、
ソース部に、金属電極を介して光電変換膜が接続されるとともに、ドレイン部に浮遊拡散層が接続された転送トランジスタと、ゲート部に該浮遊拡散層が接続されるとともに、ドレイン部に電源が接続された増幅トランジスタと、ソース部に該浮遊拡散層が接続されたリセットトランジスタと、ドレイン部が前記増幅トランジスタのソース部に接続されるとともに、ソース部が当該画素の信号出力部に接続された行選択トランジスタとからなる４個のトランジスタ、
により構成され、
前記転送トランジスタのソース部には、ｎ－拡散層の上部をｐ＋拡散層で覆った埋込み構造と、該ｎ－拡散層に隣接するｎ＋拡散層が配置され、該ｐ＋拡散層と該ｎ＋拡散層の間には所定の間隔が設けられ、該ｎ＋拡散層は前記金属電極を介して前記光電変換膜に接続された構造とされ、
前記転送トランジスタは、当該転送トランジスタのゲートに所定の電圧が印加されたときにＯＮの状態とされ、
信号電荷の読出しでは、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＮとし、該リセットトランジスタのドレインに電圧値ＲＴＶＬであるＬレベルのリセット電圧クロックを印加して、前記ｎ － 拡散層の空乏化電位Ｖｄよりも低くなるように設定し、かつ、該空乏化電位Ｖｄは、前記転送トランジスタのチャネル電位よりも低くなるように設定することで、前記ｎ＋拡散層および前記ｎ－拡散層に電子が注入されるようにして、前記ｎ ＋ 拡散層から前記ｎ － 拡散層を挟んで前記浮遊拡散層に至る領域を、前記電圧値ＲＴＶＬに設定する電子注入動作を行い、
また、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
該リセットトランジスタのドレインに電圧値ＲＴＶＨであるＨレベルのリセット電圧クロックを印加して、前記ｎ ＋ 拡散層と前記ｎ － 拡散層に注入された電子を前記転送トランジスタのチャネルを介して前記浮遊拡散層に放出するようにして、前記ｎ ＋ 拡散層を前記ｎ － 拡散層の空乏化電位Ｖｄに、前記浮遊拡散層を前記電圧値ＲＴＶＨに各々設定する画素のリセット動作を行い、
この後、前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＦＦとし、前記光電変換膜で発生した信号電荷を、前記転送トランジスタのゲートに印加される所定の電圧に応じ、信号電荷蓄積部である、前記浮遊拡散層と該転送トランジスタのチャネル部、または該浮遊拡散層、または前記ｎ － 拡散層と前記ｎ ＋ 拡散層に、逐次、転送する信号電荷蓄積動作を行うように制御する制御手段を備えたことを特徴とするものである。
２次元平面上に配列された各画素が、
ソース部に、金属電極を介して光電変換膜が接続されるとともに、ドレイン部に浮遊拡散層が接続された転送トランジスタと、ゲート部に該浮遊拡散層が接続されるとともに、ドレイン部に電源が接続された増幅トランジスタと、ソース部に該浮遊拡散層が接続されたリセットトランジスタと、ドレイン部が前記増幅トランジスタのソース部に接続されるとともに、ソース部が当該画素の信号出力部に接続された行選択トランジスタとからなる４個のトランジスタ、
により構成され、
前記転送トランジスタのソース部には、ｎ－拡散層の上部をｐ＋拡散層で覆った埋込み構造と、該ｎ－拡散層に隣接するｎ＋拡散層が配置され、該ｐ＋拡散層と該ｎ＋拡散層の間には所定の間隔が設けられ、該ｎ＋拡散層は前記金属電極を介して前記光電変換膜に接続された構造とされ、
前記転送トランジスタは、当該転送トランジスタのゲートに所定の電圧が印加されたときにＯＮの状態とされ、
信号電荷の読出しでは、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＮとし、該リセットトランジスタのドレインに電圧値ＲＴＶＬであるＬレベルのリセット電圧クロックを印加して、前記ｎ － 拡散層の空乏化電位Ｖｄよりも低くなるように設定し、かつ、該空乏化電位Ｖｄは、前記転送トランジスタのチャネル電位よりも低くなるように設定することで、前記ｎ＋拡散層および前記ｎ－拡散層に電子が注入されるようにして、前記ｎ ＋ 拡散層から前記ｎ － 拡散層を挟んで前記浮遊拡散層に至る領域を、前記電圧値ＲＴＶＬに設定する電子注入動作を行い、
また、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
該リセットトランジスタのドレインに電圧値ＲＴＶＨであるＨレベルのリセット電圧クロックを印加して、前記ｎ ＋ 拡散層と前記ｎ － 拡散層に注入された電子を前記転送トランジスタのチャネルを介して前記浮遊拡散層に放出するようにして、前記ｎ ＋ 拡散層を前記ｎ － 拡散層の空乏化電位Ｖｄに、前記浮遊拡散層を前記電圧値ＲＴＶＨに各々設定する画素のリセット動作を行い、
この後、前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＦＦとし、前記光電変換膜で発生した信号電荷を、前記転送トランジスタのゲートに印加される所定の電圧に応じ、信号電荷蓄積部である、前記浮遊拡散層と該転送トランジスタのチャネル部、または該浮遊拡散層、または前記ｎ － 拡散層と前記ｎ ＋ 拡散層に、逐次、転送する信号電荷蓄積動作を行うように制御する制御手段を備えたことを特徴とするものである。
【0008】
本発明に係る第２の積層型固体撮像装置としては、上述した第１の積層型固体撮像装置であって、前記転送トランジスタのゲートに電源電圧が印加されて、当該転送トランジスタが常時ＯＮとされ、前記リセットトランジスタおよび前記行選択トランジスタの各々のゲートには、垂直走査回路の構成要素であるＡＮＤ回路からの出力信号が駆動クロックとして印加されて、前記リセットトランジスタおよび前記行選択トランジスタのＯＮ/ＯＦＦ制御が設定可能とされ、
前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であるものとすることができる。
前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であるものとすることができる。
【0009】
また、本発明に係る第３の積層型固体撮像装置としては、上述した第１の積層型固体撮像装置であって、前記転送トランジスタのチャネル電位が、電源電圧の値よりも小さく、埋込み拡散層の空乏化電位よりも大きくなるようなＤＣ電圧値であり、前記転送トランジスタのゲートに印加されて、当該転送トランジスタが常時ＯＮとされ、前記リセットトランジスタ、前記行選択トランジスタの各々のゲートには、垂直走査回路の構成要素であるＡＮＤ回路からの出力信号が駆動クロックとして印加されて、前記リセットトランジスタおよび前記行選択トランジスタのＯＮ/ＯＦＦ制御が設定可能とされ、
前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であるものとすることができる。
前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であるものとすることができる。
【0010】
また、本発明に係る第４の積層型固体撮像装置としては、上述した第１の積層型固体撮像装置であって、前記転送トランジスタ、前記リセットトランジスタおよび前記行選択トランジスタからなる３個のトランジスタの各々のゲートには、垂直走査回路の構成要素であるＡＮＤ回路からの出力信号が駆動クロックとして印加されて、前記転送トランジスタ、前記リセットトランジスタおよび前記行選択トランジスタのＯＮ/ＯＦＦ制御が設定可能とされ、少なくとも前記ｎ－拡散層に電子を注入する段階で、前記転送トランジスタがＯＮとされるように構成され、
前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であるものとすることができる。
前記ＡＮＤ回路からの出力信号は、制御部から供給される所定の制御クロックにより駆動される、前記垂直走査回路の構成要素であるシフトレジスタの出力信号と、前記制御部から供給されるタイミングクロックとの乗算結果に基づく信号であるものとすることができる。
【0012】
上記本発明に係る第１～第４の積層型固体撮像装置のうちのいずれかにおいて、
一列分の前記画素の信号出力部が一の垂直信号線に接続され、各々の該垂直信号線に読出し回路が接続されてなることが好ましい。
一列分の前記画素の信号出力部が一の垂直信号線に接続され、各々の該垂直信号線に読出し回路が接続されてなることが好ましい。
【0013】
また、本発明に係る積層型固体撮像装置の信号読出し方法は、
２次元平面上に配列された各画素が、
ソース部に、金属電極を介して光電変換膜が接続されるとともに、ドレイン部に浮遊拡散層が接続された転送トランジスタと、ゲート部に該浮遊拡散層が接続されるとともに、ドレイン部に電源が接続された増幅トランジスタと、ソース部に該浮遊拡散層が接続されたリセットトランジスタと、ドレイン部が前記増幅トランジスタのソース部に接続されるとともに、ソース部が当該画素の信号出力部に接続された行選択トランジスタとからなる４個のトランジスタ、
により構成され、
前記転送トランジスタのソース部には、ｎ－拡散層の上部をｐ＋拡散層で覆った埋込み構造と、該ｎ－拡散層に隣接するｎ＋拡散層が配置され、該ｐ＋拡散層と該ｎ＋拡散層の間には所定の間隔が設けられ、該ｎ＋拡散層は前記金属電極を介して前記光電変換膜に接続された構造とされ、
前記転送トランジスタは、当該転送トランジスタのゲートに所定の電圧が印加されたときにＯＮの状態とされる積層型固体撮像装置の信号読出し方法において、
信号電荷の読出しを行う際には、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＮとし、該リセットトランジスタのドレインに電圧値ＲＴＶＬであるＬレベルのリセット電圧クロックを印加して、前記ｎ － 拡散層の空乏化電位Ｖｄよりも低くなるように設定し、かつ、該空乏化電位Ｖｄは、前記転送トランジスタのチャネル電位よりも低くなるように設定することで、前記ｎ＋拡散層および前記ｎ－拡散層に電子が注入されるようにして、前記ｎ ＋ 拡散層から前記ｎ － 拡散層を挟んで前記浮遊拡散層に至る領域を、前記電圧値ＲＴＶＬに設定する電子注入動作を行い、
また、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
該リセットトランジスタのドレインに電圧値ＲＴＶＨであるＨレベルのリセット電圧クロックを印加して、前記ｎ ＋ 拡散層と前記ｎ － 拡散層に注入された電子を前記転送トランジスタのチャネルを介して前記浮遊拡散層に放出するようにして、前記ｎ ＋ 拡散層を前記ｎ － 拡散層の空乏化電位Ｖｄに、前記浮遊拡散層を前記電圧値ＲＴＶＨに各々設定する画素のリセット動作を行い、
この後、前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＦＦとし、前記光電変換膜で発生した信号電荷を、前記転送トランジスタのゲートに印加される所定の電圧に応じ、信号電荷蓄積部である、前記浮遊拡散層と該転送トランジスタのチャネル部、または該浮遊拡散層、または前記ｎ － 拡散層と前記ｎ ＋ 拡散層に、逐次、転送する信号電荷蓄積動作を行う制御を実行する、ことを特徴とするものである。
２次元平面上に配列された各画素が、
ソース部に、金属電極を介して光電変換膜が接続されるとともに、ドレイン部に浮遊拡散層が接続された転送トランジスタと、ゲート部に該浮遊拡散層が接続されるとともに、ドレイン部に電源が接続された増幅トランジスタと、ソース部に該浮遊拡散層が接続されたリセットトランジスタと、ドレイン部が前記増幅トランジスタのソース部に接続されるとともに、ソース部が当該画素の信号出力部に接続された行選択トランジスタとからなる４個のトランジスタ、
により構成され、
前記転送トランジスタのソース部には、ｎ－拡散層の上部をｐ＋拡散層で覆った埋込み構造と、該ｎ－拡散層に隣接するｎ＋拡散層が配置され、該ｐ＋拡散層と該ｎ＋拡散層の間には所定の間隔が設けられ、該ｎ＋拡散層は前記金属電極を介して前記光電変換膜に接続された構造とされ、
前記転送トランジスタは、当該転送トランジスタのゲートに所定の電圧が印加されたときにＯＮの状態とされる積層型固体撮像装置の信号読出し方法において、
信号電荷の読出しを行う際には、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＮとし、該リセットトランジスタのドレインに電圧値ＲＴＶＬであるＬレベルのリセット電圧クロックを印加して、前記ｎ － 拡散層の空乏化電位Ｖｄよりも低くなるように設定し、かつ、該空乏化電位Ｖｄは、前記転送トランジスタのチャネル電位よりも低くなるように設定することで、前記ｎ＋拡散層および前記ｎ－拡散層に電子が注入されるようにして、前記ｎ ＋ 拡散層から前記ｎ － 拡散層を挟んで前記浮遊拡散層に至る領域を、前記電圧値ＲＴＶＬに設定する電子注入動作を行い、
また、前記転送トランジスタが、当該転送トランジスタのゲートに所定の電圧が印加されてＯＮとされた状態で、
該リセットトランジスタのドレインに電圧値ＲＴＶＨであるＨレベルのリセット電圧クロックを印加して、前記ｎ ＋ 拡散層と前記ｎ － 拡散層に注入された電子を前記転送トランジスタのチャネルを介して前記浮遊拡散層に放出するようにして、前記ｎ ＋ 拡散層を前記ｎ － 拡散層の空乏化電位Ｖｄに、前記浮遊拡散層を前記電圧値ＲＴＶＨに各々設定する画素のリセット動作を行い、
この後、前記リセットトランジスタのゲートに所定のクロックを印加して該リセットトランジスタをＯＦＦとし、前記光電変換膜で発生した信号電荷を、前記転送トランジスタのゲートに印加される所定の電圧に応じ、信号電荷蓄積部である、前記浮遊拡散層と該転送トランジスタのチャネル部、または該浮遊拡散層、または前記ｎ － 拡散層と前記ｎ ＋ 拡散層に、逐次、転送する信号電荷蓄積動作を行う制御を実行する、ことを特徴とするものである。
【発明の効果】
【0014】
本発明の実施形態に係る積層型固体撮像装置およびその信号読出し方法によれば、画素リセット動作を行う前に、転送トランジスタをＯＮに設定しておき、転送トランジスタのソース部に配された、光電変換部のｎ＋拡散層および埋込み拡散層のｎ－拡散層に、電子を注入することで、これらｎ＋拡散層およびｎ－拡散層の電位を、このｎ－拡散層の空乏化電位よりも低い所定値に設定し、これらｎ＋拡散層およびｎ－拡散層に注入された電子を浮遊拡散層に放出して画素リセット動作が行われるよう制御するように構成されている。
【0015】
すなわち、本発明においては、画素リセット動作を行う前に、転送トランジスタをＯＮに設定し、転送トランジスタのソース部に配された、光電変換部のｎ＋拡散層および埋込み拡散層のｎ－拡散層に、電子を注入するように構成することで、光照射量に応じて光電変換膜で発生した電子の多少にかかわらず、上記ｎ＋拡散層および上記ｎ－拡散層の電位を、上記ｎ－拡散層の空乏化電位よりも低い所定の電位とすることができる。
これにより、高感度とできる上、各種ノイズの発生を阻止して画質の向上を図ることができる、という効果を奏することが可能である。
これにより、高感度とできる上、各種ノイズの発生を阻止して画質の向上を図ることができる、という効果を奏することが可能である。
【図面の簡単な説明】
【0016】
【図1】本発明の実施例１～６に係る積層型固体撮像装置の全体構成を示す概念図である。
【図2】実施例１および実施例３に係る積層型固体撮像装置のうち、１画素、１列分の回路構成を示す概念図である。
【図3】実施例１および実施例３に係る積層型固体撮像装置の１水平走査期間における駆動クロックパターンである。
【図4】実施例２および実施例４に係る積層型固体撮像装置のうち、１画素、１列分の回路構成を示す概念図である。
【図5】実施例２および実施例４に係る積層型固体撮像装置の１水平走査期間における駆動クロックパターンである。
【図14】実施例５に係る積層型固体撮像装置のうち、１画素、１列分の回路構成を示す概念図である。
【図15】実施例５に係る積層型固体撮像装置の１水平走査期間における駆動クロックパターンである。
【図16】実施例６に係る積層型固体撮像装置のうち、１画素、１列分の回路構成を示す概念図である。
【図17】実施例６に係る積層型固体撮像装置の１水平走査期間における駆動クロックパターンである。
【発明を実施するための形態】
【0017】
以下、本発明の実施形態に係る積層型固体撮像装置およびその信号読出し方法について図面を用いて説明する。
なお、ここでは、光電変換膜で発生する信号電荷は電子とし、また、光電変換膜は横方向の抵抗値が非常に高く、画素間で信号電荷が混合される心配がないため、画素に区切る必要がなく、２次元に配列された画素全面に積層しているとする。
なお、ここでは、光電変換膜で発生する信号電荷は電子とし、また、光電変換膜は横方向の抵抗値が非常に高く、画素間で信号電荷が混合される心配がないため、画素に区切る必要がなく、２次元に配列された画素全面に積層しているとする。
【0018】
以下、本実施形態に係る積層型撮像素子およびその信号読出し方法を、実施例１～６により具体的に説明するが、いずれも、画素のリセット動作を行う前段階で、転送トランジスタのソース部のｎ＋拡散層およびｎ－拡散層に電子を注入して、その電位をｎ－拡散層の空乏化電位よりも低い所定値とし、この注入した電子をリセット動作によって浮遊拡散層に放出しており、上記ｎ＋拡散層の電位を入射光量によらず所定値にリセットすることで、固定パターン雑音や残像を低減した高画質な画像出力が得られるようにしている。
したがって、以下に説明する各実施例については、上記基本的な発明思想を共通とし、その他の点においては、種々の態様を採用することが可能であることを示す例示となっている。
したがって、以下に説明する各実施例については、上記基本的な発明思想を共通とし、その他の点においては、種々の態様を採用することが可能であることを示す例示となっている。
【0019】
＜実施例１＞
図１は、本発明の実施例１に係る積層型固体撮像装置の主要構成を示す概念図である（実施例２～６において同じ）。
図１において、制御部（制御クロック発生部）７以外の部材、すなわち、単位画素２が２次元アレイ状に配されてなる画素アレイ１、シフトレジスタ９ａおよびＡＮＤ回路９ｂを含む垂直走査回路９、水平走査回路８、水平スイッチ８ａ、ならびに、単位画素２の各列（図１中の縦方向の列ごと）に設けられた読出し回路２０により、積層型撮像素子が構成されている。
なお、制御部７は、通常、積層型撮像素子（以下、チップとも称する）の外部に設けられ、ＣＰＵやメモリ等からなるハードとプログラムからなるソフトを備えたコントローラとして機能し、積層型撮像素子の各部材に対して多くの指示信号を出力するように構成されており、この指示信号に基づいて、後述する各部材の動作が行われることになる。なお、制御部７の一部が積層型撮像素子に組み込まれる構成としてもよいことは勿論である。
図１は、本発明の実施例１に係る積層型固体撮像装置の主要構成を示す概念図である（実施例２～６において同じ）。
図１において、制御部（制御クロック発生部）７以外の部材、すなわち、単位画素２が２次元アレイ状に配されてなる画素アレイ１、シフトレジスタ９ａおよびＡＮＤ回路９ｂを含む垂直走査回路９、水平走査回路８、水平スイッチ８ａ、ならびに、単位画素２の各列（図１中の縦方向の列ごと）に設けられた読出し回路２０により、積層型撮像素子が構成されている。
なお、制御部７は、通常、積層型撮像素子（以下、チップとも称する）の外部に設けられ、ＣＰＵやメモリ等からなるハードとプログラムからなるソフトを備えたコントローラとして機能し、積層型撮像素子の各部材に対して多くの指示信号を出力するように構成されており、この指示信号に基づいて、後述する各部材の動作が行われることになる。なお、制御部７の一部が積層型撮像素子に組み込まれる構成としてもよいことは勿論である。
【0020】
図１に示す積層型固体撮像装置において、制御部７からは、垂直走査開始クロックがシフトレジスタ９ａに出力され、タイミングクロックがＡＮＤ回路９ｂに出力される。
なお、シフトレジスタ９ａからの出力信号は、制御部７からの開始クロックと、所定の動作クロックに応じて発生するように構成されている。
また、ＡＮＤ回路９ｂには、シフトレジスタ９ａからの出力信号と、制御部７からのタイミングクロックが入力され、これら入力された２つの信号のＡＮＤをとることにより生成された駆動クロックが、画素アレイ１の各単位画素２に入力される。
なお、シフトレジスタ９ａからの出力信号は、制御部７からの開始クロックと、所定の動作クロックに応じて発生するように構成されている。
また、ＡＮＤ回路９ｂには、シフトレジスタ９ａからの出力信号と、制御部７からのタイミングクロックが入力され、これら入力された２つの信号のＡＮＤをとることにより生成された駆動クロックが、画素アレイ１の各単位画素２に入力される。
【0021】
一方、画素アレイ１の各単位画素２から垂直信号線（図２中で画素回路と接続されて縦に延びる信号線）２１に出力された画素信号は、読出し回路２０に入力されて、所定の信号読出し処理を施される。制御部７から水平走査回路８に出力された水平走査開始クロックと、所定の動作クロックに応じて、水平スイッチ８ａが順次ＯＮに設定され、それに応じて、対応する読出し回路２０に保持された、各列の画素からの画素信号が順次外部に出力される。
なお、制御部７からは、各読出し回路２０に対して、動作モードを規定するタイミングクロックが入力される。
なお、制御部７からは、各読出し回路２０に対して、動作モードを規定するタイミングクロックが入力される。
【0022】
図２は、実施例１に係る積層型固体撮像装置の１画素、１列分について、Ａ／Ｄ変換器３５を含む読出し回路２０、さらにはチップ外（素子外）のメモリ・演算手段（デジタルＣＤＳ回路）３０、３１、３２までを加えた構成を示すものである。
この積層型固体撮像装置においては、撮像素子内（チップ内）に、各画素回路１０、各画素列にこれら各画素回路１０の出力部が接続される垂直信号線２１と、この垂直信号線２１に接続されるとともに、各画素列に配置された負荷トランジスタＭＬと、垂直信号線２１からの信号を読み出す読出し回路（Ａ／Ｄ変換器３５を含む）２０が配置されている。
この積層型固体撮像装置においては、撮像素子内（チップ内）に、各画素回路１０、各画素列にこれら各画素回路１０の出力部が接続される垂直信号線２１と、この垂直信号線２１に接続されるとともに、各画素列に配置された負荷トランジスタＭＬと、垂直信号線２１からの信号を読み出す読出し回路（Ａ／Ｄ変換器３５を含む）２０が配置されている。
【0023】
また、この積層型固体撮像装置においては、撮像素子外（チップ外）に、デジタルＣＤＳ処理を行うための、信号用フレームメモリ３０とリセット用フレームメモリ３１、および信号用フレームメモリ３０とリセット用フレームメモリ３１の差分を演算する差分演算処理部３２からなる、デジタルＣＤＳ回路２５が配置されている。リセット用フレームメモリ３１は、信号読出し時における現フレームの信号を格納するＮフレームメモリ３１ａと、リセット時における、第Ｎフレームより１フレーム前の信号を格納するＮ－1フレームメモリ３１ｂからなる。
【0024】
また、上記各画素回路１０は、転送トランジスタＭＴ、増幅トランジスタＭＡ、リセットトランジスタＭＲ、および行選択トランジスタＭＳの４つのトランジスタを備えてなり、構成された画素（回路）が２次元平面上に配置されている。
【0025】
転送トランジスタＭＴの一方の（ソース側の）ｎ＋拡散層１３ａは金属電極１１を介して光電変換膜１２と接続されている。この一方の（ソース側の）ｎ＋拡散層１３ａに隣接する、転送トランジスタＭＴのソース部であるｎ－拡散層１４ａを、その上部がｐ＋拡散層１５により被覆された埋込み構造とすることで埋込み拡散層１４が形成される。また、この一方の（ソース側の）ｎ＋拡散層１３ａは、ｐ＋拡散層１５と、濃度勾配による内部電界を十分緩和するに足る間隔を空けて配されている。なお、転送トランジスタＭＴのドレイン側にはｎ＋拡散層１３ｂが配されている（以下の各実施例２～６において同じ）。
【0026】
この転送トランジスタＭＴのゲート１８には、電源電圧ＶＤＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされている。なお、この転送トランジスタＭＴは、ｐ型シリコンに形成されたｎＭＯＳトランジスタである。
【0027】
また、転送トランジスタＭＴのドレイン部と、リセットトランジスタＭＲのソース部が互いに接続されて、浮遊拡散層ＦＤが形成されており、浮遊拡散層ＦＤが増幅トランジスタＭＡのゲート部に接続されており、リセットトランジスタＭＲのドレイン部に、ＨレベルとＬレベルの２値の電圧値を取り得るリセット電圧クロックＲＴＶを印加するためのクロック電源が接続されている。
【0028】
増幅トランジスタＭＡのソース部は行選択トランジスタＭＳのドレイン部に接続され、行選択トランジスタＭＳのソース部は画素回路１０の出力部を介して垂直信号線２１に接続される。また、この垂直信号線２１は、各画素列に１つずつ配置された負荷トランジスタＭＬのドレイン部に接続されており、負荷トランジスタＭＬのソース部はアースに接続されている。なお、負荷トランジスタＭＬに印加するバイアス電圧はＶＡで表される。
【0029】
画素回路１０内の増幅トランジスタＭＡと、各画素列に１つずつ配置された負荷トランジスタＭＬとによりソースフォロワが形成されており、増幅トランジスタＭＡのドレイン部にはソースフォロワの電源ＶＤＤが接続されている。垂直信号線（ソースフォロワの出力）２１は、読出し回路２０の入力部に接続され、この垂直信号線（ソースフォロワの出力）２１からの信号は、読出し回路２０を介してチップ外に出力される。画素リセット動作が完了した状態から１フレーム期間、光電変換膜１２で発生した電荷は逐次、浮遊拡散層ＦＤ側に転送され、この浮遊拡散層ＦＤに蓄積された後、１水平走査期間内の１フレーム期間に蓄積された信号電荷量に基づく出力値を読み出すことで、高い変換ゲインによる、高感度で高画質な画像出力を得ることができる。
【0030】
図３は、本実施例に係る１水平走査期間における駆動クロックパターンを示すものである。なお、図３において、ＲＳは行選択トランジスタＭＳのゲートに印加するクロックパターンを示し、ＲＴはリセットトランジスタＭＲのゲートに印加するクロックパターンを示し、ＲＴＶはリセットトランジスタＭＲのドレインに印加するリセット電圧クロックパターンを示す。
以下、図２、３を用いて、１水平走査期間における信号読出しの動作過程を説明する。なお、実際の１フレーム期間にわたる動作は（４）画素信号読出し、（１）電子注入、（２）画素リセットおよび（３）信号電荷蓄積の順番であるが、ここでは、説明の便宜上、（１）電子注入、（２）画素リセット、（３）信号電荷蓄積および（４）画素信号読出しの動作の順に説明する。また、以下の各番号（１）～（４）は、図３の駆動クロックパターン図に付した各動作過程の番号（１）～（４）に対応している。
以下、図２、３を用いて、１水平走査期間における信号読出しの動作過程を説明する。なお、実際の１フレーム期間にわたる動作は（４）画素信号読出し、（１）電子注入、（２）画素リセットおよび（３）信号電荷蓄積の順番であるが、ここでは、説明の便宜上、（１）電子注入、（２）画素リセット、（３）信号電荷蓄積および（４）画素信号読出しの動作の順に説明する。また、以下の各番号（１）～（４）は、図３の駆動クロックパターン図に付した各動作過程の番号（１）～（４）に対応している。
【0031】
（１）電子注入動作
行選択トランジスタＭＳのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲのゲートに印加するクロックＲＴをＨレベルにしてＯＮとし、リセットトランジスタＭＲのドレインに印加するリセット電圧クロックＲＴＶをＬレベルである電圧値ＲＴＶＬに設定する。
行選択トランジスタＭＳのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲのゲートに印加するクロックＲＴをＨレベルにしてＯＮとし、リセットトランジスタＭＲのドレインに印加するリセット電圧クロックＲＴＶをＬレベルである電圧値ＲＴＶＬに設定する。
【0032】
また、転送トランジスタＭＴのゲート１８は、電源電圧ＶＤＤが印加される状態に保持される。これにより、転送トランジスタＭＴはＯＮを維持するように構成される。
電圧値ＲＴＶＬを埋込み拡散層１４のｎ－拡散層１４ａの空乏化電位Ｖｄよりも低くなるように設定し、かつ、上記空乏化電位Ｖｄを、転送トランジスタＭＴのチャネル電位ＶＤＤ－ＶＴＨ（転送トランジスタＭＴのしきい値をＶＴＨとする）よりも低くなるようにｎ－拡散層１４ａのｎ－濃度を調整すると、光電変換膜１２が接続されたｎ＋拡散層１３ａと埋込み拡散層１４のｎ－拡散層１４ａに電子が注入され、図６に示すように、光電変換膜１２が接続されたｎ＋拡散層１３ａ～埋込み拡散層１４～浮遊拡散層ＦＤは、すべて電圧値ＲＴＶＬにリセットされる。
電圧値ＲＴＶＬを埋込み拡散層１４のｎ－拡散層１４ａの空乏化電位Ｖｄよりも低くなるように設定し、かつ、上記空乏化電位Ｖｄを、転送トランジスタＭＴのチャネル電位ＶＤＤ－ＶＴＨ（転送トランジスタＭＴのしきい値をＶＴＨとする）よりも低くなるようにｎ－拡散層１４ａのｎ－濃度を調整すると、光電変換膜１２が接続されたｎ＋拡散層１３ａと埋込み拡散層１４のｎ－拡散層１４ａに電子が注入され、図６に示すように、光電変換膜１２が接続されたｎ＋拡散層１３ａ～埋込み拡散層１４～浮遊拡散層ＦＤは、すべて電圧値ＲＴＶＬにリセットされる。
【0033】
（２）画素リセット動作
上記（１）の電子注入動作の終了後、リセット電圧クロックＲＴＶをＨレベルである電圧値ＲＴＶＨに設定する。電圧値ＲＴＶＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。
このようにすると、光電変換膜１２が接続されたｎ＋拡散層１３ａと埋込み拡散層１４のｎ－拡散層１４ａに注入された電子は転送トランジスタＭＴのチャネル１６を介して浮遊拡散層ＦＤに放出され、ＲＴＶＨ＝ＶＤＤとしたときの、光電変換膜１２が接続されたｎ＋拡散層１３ａ～埋込み拡散層１４～浮遊拡散層ＦＤの電位分布を表した図７に示すように、光電変換膜１２が接続されたｎ＋拡散層１３ａ（光電変換部）は上記ｎ－拡散層１４ａの空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＲＴＶＨに、それぞれリセットされる。
上記（１）の電子注入動作の終了後、リセット電圧クロックＲＴＶをＨレベルである電圧値ＲＴＶＨに設定する。電圧値ＲＴＶＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。
このようにすると、光電変換膜１２が接続されたｎ＋拡散層１３ａと埋込み拡散層１４のｎ－拡散層１４ａに注入された電子は転送トランジスタＭＴのチャネル１６を介して浮遊拡散層ＦＤに放出され、ＲＴＶＨ＝ＶＤＤとしたときの、光電変換膜１２が接続されたｎ＋拡散層１３ａ～埋込み拡散層１４～浮遊拡散層ＦＤの電位分布を表した図７に示すように、光電変換膜１２が接続されたｎ＋拡散層１３ａ（光電変換部）は上記ｎ－拡散層１４ａの空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＲＴＶＨに、それぞれリセットされる。
【0034】
その後、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＬレベルにしてＯＦＦとし、このときの出力電圧を前述した読出し回路２０で読み出す。所定時間経過後、行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＬレベルにしてＯＦＦとし、１水平走査期間におけるリセット動作を終了する。
【0035】
（３）信号電荷蓄積動作
上記（２）の画素リセット動作の過程で、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＬレベルに切替えてＯＦＦとすると、図８に示す如く、光電変換膜１２で発生した信号電荷が、逐次、浮遊拡散層ＦＤ側に転送されるように動作する。この結果、信号電荷は、浮遊拡散層ＦＤおよび転送トランジスタＭＴのチャネル１６に蓄積されることになる。
上記（２）の画素リセット動作の過程で、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＬレベルに切替えてＯＦＦとすると、図８に示す如く、光電変換膜１２で発生した信号電荷が、逐次、浮遊拡散層ＦＤ側に転送されるように動作する。この結果、信号電荷は、浮遊拡散層ＦＤおよび転送トランジスタＭＴのチャネル１６に蓄積されることになる。
【0036】
（４）信号読出し動作
上記（２）の画素リセット動作が行われた水平走査期間から、１フレーム期間経過すると、浮遊拡散層ＦＤおよび転送トランジスタＭＴのチャネル１６には図９に示すような信号電荷が蓄積される。１フレーム期間経過後の水平走査期間において、行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＨレベルに切り替えてＯＮとすると、図９に示すように、浮遊拡散層ＦＤおよび転送トランジスタＭＴのチャネル１６に蓄積された電荷量の高さに相当する電圧ＶＢが、増幅トランジスタＭＡと負荷トランジスタＭＬで構成されたソースフォロワによって垂直信号線２１に読み出され、前述した読出し回路２０で読み出される。
ここで、浮遊拡散層ＦＤの容量、増幅トランジスタＭＡのゲート容量、浮遊拡散層ＦＤや増幅トランジスタＭＡのゲートに係わる配線などの寄生容量および転送トランジスタＭＴのチャネル１６で構成される容量の合計容量値をＣｔｏｔａｌとし、電荷量をＱｓｉｇとすると、上記電圧ＶＢは、
ＶＢ＝Ｑｓｉｇ／Ｃｔｏｔａｌ （Ａ）
で表される。
上記（２）の画素リセット動作が行われた水平走査期間から、１フレーム期間経過すると、浮遊拡散層ＦＤおよび転送トランジスタＭＴのチャネル１６には図９に示すような信号電荷が蓄積される。１フレーム期間経過後の水平走査期間において、行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＨレベルに切り替えてＯＮとすると、図９に示すように、浮遊拡散層ＦＤおよび転送トランジスタＭＴのチャネル１６に蓄積された電荷量の高さに相当する電圧ＶＢが、増幅トランジスタＭＡと負荷トランジスタＭＬで構成されたソースフォロワによって垂直信号線２１に読み出され、前述した読出し回路２０で読み出される。
ここで、浮遊拡散層ＦＤの容量、増幅トランジスタＭＡのゲート容量、浮遊拡散層ＦＤや増幅トランジスタＭＡのゲートに係わる配線などの寄生容量および転送トランジスタＭＴのチャネル１６で構成される容量の合計容量値をＣｔｏｔａｌとし、電荷量をＱｓｉｇとすると、上記電圧ＶＢは、
ＶＢ＝Ｑｓｉｇ／Ｃｔｏｔａｌ （Ａ）
で表される。
【0037】
なお、この信号読出し動作は、各水平走査期間内で画素リセット動作よりも前になされるので、信号内に含まれるリセットノイズは１フレーム前の画素リセット動作に起因するため、スペース的な問題等から、チップ内にアナログＣＤＳを配する手法は適用しにくい。そこで、図２に示すように、撮像素子外（チップ外）にメモリ（信号用フレームメモリ３０、リセット用フレームメモリ３１）を配設しておき、リセット用フレームメモリ３１のＮ－１フレームメモリ３１ｂに格納された、Ｎ－１フレーム目のリセット時の出力電圧と、信号用フレームメモリ３０に格納されたＮフレーム目の信号読出し時の出力電圧とを、差分演算処理部３２において差分演算を行う、デジタルＣＤＳ回路２５を設けている（以下の実施例２～４において同じ）。
本実施例によれば、画素をリセットする直前に上記ｎ＋拡散層１３ａ、ｎ－拡散層１４ａに電子を注入して、その電位を上記ｎ－拡散層１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層１４ａの電位を入射光量によらず一定値にリセットすることができるので、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
本実施例によれば、画素をリセットする直前に上記ｎ＋拡散層１３ａ、ｎ－拡散層１４ａに電子を注入して、その電位を上記ｎ－拡散層１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層１４ａの電位を入射光量によらず一定値にリセットすることができるので、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
【0038】
＜実施例２＞
図４は、実施例２に係る積層型固体撮像装置の１画素、１列分について、読出し回路１２０、さらにはチップ外（素子外）のメモリ・演算手段１３０、１３１、１３２（デジタルＣＤＳ回路１２５）までを加えた構成を示すものである。
本実施例は上記実施例１と構成が類似しており、リセットトランジスタＭＲのドレイン部に接続される構成は異なるが、その余は上記実施例１の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例１の部材に対応する、図４に係る本実施例の部材については、上記実施例１の部材に付した符号に１００を加えた符号を付し、構成が同様のものはその詳しい説明を省略する。
図４は、実施例２に係る積層型固体撮像装置の１画素、１列分について、読出し回路１２０、さらにはチップ外（素子外）のメモリ・演算手段１３０、１３１、１３２（デジタルＣＤＳ回路１２５）までを加えた構成を示すものである。
本実施例は上記実施例１と構成が類似しており、リセットトランジスタＭＲのドレイン部に接続される構成は異なるが、その余は上記実施例１の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例１の部材に対応する、図４に係る本実施例の部材については、上記実施例１の部材に付した符号に１００を加えた符号を付し、構成が同様のものはその詳しい説明を省略する。
【0039】
図４に示すように、リセットトランジスタＭＲのドレイン部には、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬが接続されている。電子注入動作時においては、Ｈレベル電圧印加用トランジスタＭＲＨがＯＦＦとされ、Ｌレベル電圧印加用トランジスタＭＲＬがＯＮとされる。その一方、画素リセット時においては、Ｈレベル電圧印加用トランジスタＭＲＨがＯＮとされ、Ｌレベル電圧印加用トランジスタＭＲＬがＯＦＦとされる。
【0040】
図５は、本実施例に係る１水平走査期間における駆動クロックパターンを示すものである。なお、図５において、ＲＳは行選択トランジスタＭＳのゲートに印加するクロックパターンを示し、ＲＴはリセットトランジスタＭＲのゲートに印加するクロックパターンを示し、ＲＴＨはＨレベル電圧印加用トランジスタＭＲＨのゲートに印加するクロックパターンを示し、ＲＴＬはＬレベル電圧印加用トランジスタＭＲＬのドレインに印加するクロックパターンを示す。
【0041】
以下、本実施例における、１水平走査期間における信号読出しの動作過程は、実施例１における、１水平走査期間における信号読出しの動作過程と同様であるので詳しい説明は省略する。
ただし、本実施例においては、実施例１とは異なり、リセットトランジスタＭＲのドレイン部に、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬが接続されていることから、（１）電子注入動作および（２）画素リセット動作において異なるところがあるので、この相違点についてのみ説明する。
ただし、本実施例においては、実施例１とは異なり、リセットトランジスタＭＲのドレイン部に、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬが接続されていることから、（１）電子注入動作および（２）画素リセット動作において異なるところがあるので、この相違点についてのみ説明する。
【0042】
すなわち、本実施例の電子注入動作（図６に対応）については、行選択トランジスタＭＳのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲのゲートに印加するクロックＲＴをＨレベルにしてＯＮとし、ドレインにＨレベルの電圧値ＶＲＨが印加されたＨレベル電圧印加用トランジスタＭＲＨのゲートに印加するクロックＲＴＨをＬレベルにしてＯＦＦとし、ドレインにＬレベルの電圧値ＶＲＬが印加されたＬレベル電圧印加用トランジスタＭＲＬのゲートに印加するクロックＲＴＬをＨレベルにしてＯＮとする。
【0043】
転送トランジスタＭＴのゲートには電源電圧ＶＤＤが印加されており、転送トランジスタＭＴは常時ＯＮのため、電圧値ＶＲＬを埋込み拡散層１１４のｎ－拡散層１１４ａの空乏化電位Ｖｄよりも低くなるように設定し、かつ、上記空乏化電位Ｖｄを、転送トランジスタＭＴのチャネル電位ＶＤＤ－ＶＴＨ（転送トランジスタＭＴのしきい値をＶＴＨとする）よりも低くなるようにｎ－拡散層１１４ａのｎ－濃度を調整すると、光電変換膜１１２が接続されたｎ＋拡散層１１３ａと埋込み拡散層１１４のｎ－拡散層１１４ａに電子が注入され、図６に示すように、光電変換膜１１２が接続されたｎ＋拡散層１１３ａ～埋込み拡散層１１４～浮遊拡散層ＦＤはすべて電圧値ＶＲＬにリセットされる。
【0044】
また、本実施例の画素リセット動作（図７に対応）については、上記（１）の電子注入動作の終了後、ドレインにＨレベルの電圧値ＶＲＨが印加されたＨレベル電圧印加用トランジスタＭＲＨのゲートに印加するクロックＲＴＨをＨレベルにしてＯＮとし、ドレインにＬレベルの電圧値ＶＲＬが印加されたＬレベル電圧印加用トランジスタＭＲＬのゲートに印加するクロックＲＴＬをＬレベルにしてＯＦＦとする。
【0045】
電圧値ＶＲＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。そうすると、光電変換膜１１２が接続されたｎ＋拡散層１１３ａと埋込み拡散層１１４のｎ－拡散層１１４ａに注入された電子は転送トランジスタＭＴを通して浮遊拡散層ＦＤに放出され、ＶＲＨ＝ＶＤＤとしたときの、光電変換膜１１２が接続されたｎ＋拡散層１１３ａ～埋込み拡散層１１４～浮遊拡散層ＦＤの電位分布を表した図７に示すように、光電変換膜１１２が接続されたｎ＋拡散層１１３ａは、上記ｎ－拡散層１１４ａの空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＶＲＨにそれぞれリセットされる。
【0046】
その後、リセットトランジスタＭＲのゲートに印加するクロックＲＴをＬレベルにしてＯＦＦとし、所定時間経過後、行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＬレベルにしてＯＦＦとし、１水平走査期間におけるリセット動作を終了する。
【0047】
なお、本実施例においても、チップ外においてデジタルＣＤＳ処理を行えばよい。この点については実施例１と同様であるので、説明を省略する。
本実施例によれば、上記実施例１と同様に、画素をリセットする直前に上記ｎ＋拡散層１１３ａ、ｎ－拡散層１１４ａに電子を注入して、その電位を上記ｎ－拡散層１１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層１１４ａの電位を入射光量によらず一定値にリセットすることができるので、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
本実施例によれば、上記実施例１と同様に、画素をリセットする直前に上記ｎ＋拡散層１１３ａ、ｎ－拡散層１１４ａに電子を注入して、その電位を上記ｎ－拡散層１１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層１１４ａの電位を入射光量によらず一定値にリセットすることができるので、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
【0048】
また、本実施例の変更態様としては、図４においてリセットトランジスタＭＲを除き、Ｈレベル電圧印加用トランジスタＭＲＨのソース部とＬレベル電圧印加用トランジスタＭＲＬのソース部を直接転送トランジスタＭＴのドレイン部１１３ｂと増幅トランジスタＭＡのゲート部に接続してもよく、このときの画素の動作は本実施例における動作と同様である。ただし、この変更形態における画素では、浮遊拡散層ＦＤの容量が上記実施例１の形態における画素よりも大きくなるため、変換ゲインが低くなる。
さらに、図４において画素内に配置したＨレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬを画素外に配置してもよい。すなわち、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬを、行ごとに、画素外にそれぞれ１個だけ配置し、各々のソース部を、同一行に配置された各列のリセットトランジスタＭＲのドレイン部と接続してもよい。この場合は、上記リセットトランジスタＭＲを除いた構成と異なり、変換ゲインは上記実施例１の形態における画素と同じとなる。
さらに、図４において画素内に配置したＨレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬを画素外に配置してもよい。すなわち、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬを、行ごとに、画素外にそれぞれ１個だけ配置し、各々のソース部を、同一行に配置された各列のリセットトランジスタＭＲのドレイン部と接続してもよい。この場合は、上記リセットトランジスタＭＲを除いた構成と異なり、変換ゲインは上記実施例１の形態における画素と同じとなる。
【0049】
＜実施例３＞
実施例３に係る積層型固体撮像装置の１画素、１列分について、再度、図２を用いて説明する（ただし、図２中の実施例１の各部材の符号に２００を加えた符号をカッコ内に入れて各部材に付す）。図２中で、本実施例が上述した実施例１と異なる点は以下の点のみである。すなわち、実施例１の転送トランジスタＭＴのゲート１８には、電源電圧ＶＤＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされているのに対し、本実施例の転送トランジスタＭＴのゲート２１８には、所定の電圧ＶＴＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされている点において異なる。
すなわち、本実施例は上記実施例１とは、転送トランジスタＭＴのゲート２１８に印加される電圧においてのみ異なり、その余は上記実施例１の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例１に対応する図２をそのまま用いるが、転送トランジスタＭＴのゲート２１８に印加される電圧は、電源電圧ＶＤＤから所定の電圧ＶＴＤに読み替えるものとする。
実施例３に係る積層型固体撮像装置の１画素、１列分について、再度、図２を用いて説明する（ただし、図２中の実施例１の各部材の符号に２００を加えた符号をカッコ内に入れて各部材に付す）。図２中で、本実施例が上述した実施例１と異なる点は以下の点のみである。すなわち、実施例１の転送トランジスタＭＴのゲート１８には、電源電圧ＶＤＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされているのに対し、本実施例の転送トランジスタＭＴのゲート２１８には、所定の電圧ＶＴＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされている点において異なる。
すなわち、本実施例は上記実施例１とは、転送トランジスタＭＴのゲート２１８に印加される電圧においてのみ異なり、その余は上記実施例１の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例１に対応する図２をそのまま用いるが、転送トランジスタＭＴのゲート２１８に印加される電圧は、電源電圧ＶＤＤから所定の電圧ＶＴＤに読み替えるものとする。
【0050】
なお、本実施例において転送トランジスタＭＴのゲート２１８に印加される所定の電圧ＶＴＤは、転送トランジスタＭＴが常時ＯＮとなるように、そのゲートに印加されるＤＣ電圧である。すなわち、図１０に示すように、埋込み拡散層２１４のｎ－拡散層２１４ａの空乏化電位Ｖｄが、転送トランジスタＭＴのチャネル電位ＶＴＤ－ＶＴＨ（転送トランジスタＭＴのしきい値をＶＴＨとする）よりもわずかに低くなるように、ＶＴＤの電圧値およびｎ－拡散層２１４ａのｎ－濃度が調整されるように設定される。これにより、上記ＤＣ電圧ＶＴＤは、通常、電源電圧ＶＤＤよりも小さくなる。
【0051】
また、本実施例に係る１水平走査期間における駆動クロックパターンは実施例１と同様に図３を用いて表される。しかし、本実施例における、１水平走査期間における信号読出しの動作過程の作用は、実施例１における、１水平走査期間における信号読出しの動作過程の作用と若干異なるところがあるので、図３の駆動クロックパターン図に付した各動作過程を、その番号（１）～（４）に従って説明する。
【0052】
（１）電子注入動作
行選択トランジスタＭＳのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲを、そのゲートに印加するクロックＲＴをＨレベルにしてＯＮとし、リセットトランジスタＭＲのドレインに印加するリセット電圧クロックＲＴＶをＬレベルである電圧値ＲＴＶＬに設定する。
行選択トランジスタＭＳのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲを、そのゲートに印加するクロックＲＴをＨレベルにしてＯＮとし、リセットトランジスタＭＲのドレインに印加するリセット電圧クロックＲＴＶをＬレベルである電圧値ＲＴＶＬに設定する。
【0053】
また、前述したように、本実施例の電子注入動作においては、転送トランジスタＭＴのゲートに、常時ＯＮとなるように、そのゲートにＤＣ電圧値ＶＴＤが印加されている（図１０を参照）。上記ｎ－拡散層２１４ａの空乏化電位Ｖｄが、転送トランジスタＭＴのチャネル電位ＶＴＤ－ＶＴＨ（クロックＴＸの振幅をＶＴＤ、転送トランジスタＭＴのしきい値をＶＴＨとする）よりもわずかに低くなるように、ＶＴＤの電圧値およびｎ－拡散層２１４ａのｎ－濃度を調整するため、上記ＤＣ電圧ＶＴＤは、通常、電源電圧ＶＤＤよりも小さくなる。
【0054】
電圧値ＲＴＶＬを、上記ｎ－拡散層２１４ａの空乏化電位Ｖｄよりも低くなるように設定すると、光電変換膜２１２が接続されたｎ＋拡散層２１３ａと埋込み拡散層２１４のｎ－拡散層２１４ａに電子が注入され、図１０に示すように、光電変換膜２１２が接続されたｎ＋拡散層２１３ａ～埋込み拡散層２１４～浮遊拡散層ＦＤはすべて電圧値ＲＴＶＬにリセットされる。
【0055】
（２）画素リセット動作
上記（１）の電子注入動作の終了後、リセットトランジスタＭＲのドレインに印加されるリセット電圧クロックＲＴＶをＨレベルである電圧値ＲＴＶＨに設定する（図１１を参照）。電圧値ＲＴＶＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。そうすると、光電変換膜２１２が接続されたｎ＋拡散層２１３ａと埋込み拡散層２１４のｎ－拡散層２１４ａに注入された電子は転送トランジスタＭＴのチャネル２１６を通して浮遊拡散層ＦＤに放出され、ＲＴＶＨ＝ＶＤＤとしたときの、光電変換膜２１２が接続されたｎ＋拡散層２１３ａ～埋込み拡散層２１４～浮遊拡散層ＦＤの電位分布は図１１に示すように表される。
すなわち、光電変換膜２１２が接続されたｎ＋拡散層２１３ａは、上記ｎ－拡散層２１４ａの空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＲＴＶＨにそれぞれリセットされる。
上記（１）の電子注入動作の終了後、リセットトランジスタＭＲのドレインに印加されるリセット電圧クロックＲＴＶをＨレベルである電圧値ＲＴＶＨに設定する（図１１を参照）。電圧値ＲＴＶＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。そうすると、光電変換膜２１２が接続されたｎ＋拡散層２１３ａと埋込み拡散層２１４のｎ－拡散層２１４ａに注入された電子は転送トランジスタＭＴのチャネル２１６を通して浮遊拡散層ＦＤに放出され、ＲＴＶＨ＝ＶＤＤとしたときの、光電変換膜２１２が接続されたｎ＋拡散層２１３ａ～埋込み拡散層２１４～浮遊拡散層ＦＤの電位分布は図１１に示すように表される。
すなわち、光電変換膜２１２が接続されたｎ＋拡散層２１３ａは、上記ｎ－拡散層２１４ａの空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＲＴＶＨにそれぞれリセットされる。
【0056】
その後、リセットトランジスタＭＲを、そのゲートに印加されるクロックＲＴをＬレベルにしてＯＦＦとし、所定時間経過後、行選択トランジスタＭＳ（図２を参照）を、そのゲートに印加されるクロックＲＳをＬレベルにしてＯＦＦとし、１水平走査期間におけるリセット動作を終了する。
【0057】
（３）信号電荷蓄積動作
上記（２）の過程でリセットトランジスタＭＲのゲートに印加するクロックＲＴをＬレベルにしてＯＦＦとなった時点以降において、図１２（ａ）に示すように、光電変換膜２１２で発生した信号電荷は、逐次、浮遊拡散層ＦＤ側に転送される。
上記（２）の過程でリセットトランジスタＭＲのゲートに印加するクロックＲＴをＬレベルにしてＯＦＦとなった時点以降において、図１２（ａ）に示すように、光電変換膜２１２で発生した信号電荷は、逐次、浮遊拡散層ＦＤ側に転送される。
【0058】
転送トランジスタＭＴのチャネル電位ＶＴＤ－ＶＴＨが、リセット電位ＲＴＶＨに近い値に設定されている場合は、図１２（ｂ）に示すように、信号電荷は、浮遊拡散層ＦＤおよび転送トランジスタＭＴのチャネル２１６に蓄積されることになるが、本実施例では、ＶＴＤ－ＶＴＨが上記ｎ－拡散層２１４ａの空乏化電位Ｖｄよりもわずかに大きい値に設定されているため、図１２（ａ）に示すように、浮遊拡散層ＦＤのみに蓄積される。
【0059】
一例として、０．１８μｍＣＭＯＳイメージセンサープロセスで製造した画素において、図１２（ａ）に示すようなエネルギー準位となるようにＶＴＤを低く設定した場合と、図１２（ｂ）に示すようなエネルギー準位となるようにＶＴＤを高く設定した場合の各測定値から変換ゲインを算出すると、各々５６μＶ／電子と、４６μＶ／電子となり、ＶＴＤを低く設定した場合の方が、浮遊拡散層ＦＤにのみ信号電荷が蓄積するため変換ゲインが高くなることが確認できている。
【0060】
（４）信号読出し動作
上記（２）の画素リセット動作が行われた水平走査期間から、１フレーム期間経過すると、浮遊拡散層ＦＤには図１３に示すような信号電荷が蓄積される。１フレーム期間経過後の水平走査期間において、行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＨレベルに切り替えてＯＮとすると、図１３に示すように、浮遊拡散層ＦＤに蓄積された電荷量の高さに相当する電圧ＶＣ（浮遊拡散層ＦＤの容量、増幅トランジスタＭＡのゲート容量、浮遊拡散層ＦＤや増幅トランジスタＭＡのゲートに係わる配線などの寄生容量の合計容量値をＣｔｏｔａｌ、電荷量をＱｓｉｇとすると、Ｑｓｉｇ／Ｃｔｏｔａｌ）が、増幅トランジスタＭＡと負荷トランジスタＭＬで構成されたソースフォロワ（図２を参照）によって垂直信号線２２１に読み出され、読み出し回路２２０を経由してチップ外に読み出される。
上記（２）の画素リセット動作が行われた水平走査期間から、１フレーム期間経過すると、浮遊拡散層ＦＤには図１３に示すような信号電荷が蓄積される。１フレーム期間経過後の水平走査期間において、行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＨレベルに切り替えてＯＮとすると、図１３に示すように、浮遊拡散層ＦＤに蓄積された電荷量の高さに相当する電圧ＶＣ（浮遊拡散層ＦＤの容量、増幅トランジスタＭＡのゲート容量、浮遊拡散層ＦＤや増幅トランジスタＭＡのゲートに係わる配線などの寄生容量の合計容量値をＣｔｏｔａｌ、電荷量をＱｓｉｇとすると、Ｑｓｉｇ／Ｃｔｏｔａｌ）が、増幅トランジスタＭＡと負荷トランジスタＭＬで構成されたソースフォロワ（図２を参照）によって垂直信号線２２１に読み出され、読み出し回路２２０を経由してチップ外に読み出される。
【0061】
なお、本実施例においても、チップ外においてデジタルＣＤＳ処理を行えばよい。この点については実施例１と同様であるので、説明を省略する。
本実施例によれば、上記実施例１，２と同様に、画素をリセットする直前に上記ｎ＋拡散層２１３ａ、ｎ－拡散層２１４ａに電子を注入して、その電位を上記ｎ－拡散層２１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層２１４ａの電位を入射光量によらず一定値にリセットして、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
本実施例によれば、上記実施例１，２と同様に、画素をリセットする直前に上記ｎ＋拡散層２１３ａ、ｎ－拡散層２１４ａに電子を注入して、その電位を上記ｎ－拡散層２１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層２１４ａの電位を入射光量によらず一定値にリセットして、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
【0062】
＜実施例４＞
実施例４に係る積層型固体撮像装置の１画素、１列分について、再度、図４を用いて説明する（ただし、本実施例においては図４中の実施例２の各部材の符号に２００を加えた符号をカッコ内に入れて各部材に付す）。図４中で、本実施例が上述した実施例２と異なる点は以下の点のみである。すなわち、実施例２の転送トランジスタＭＴのゲート１１８には、電源電圧ＶＤＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされているのに対し、本実施例の転送トランジスタＭＴのゲート３１８には、所定の電圧ＶＴＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされている点において異なる。
実施例４に係る積層型固体撮像装置の１画素、１列分について、再度、図４を用いて説明する（ただし、本実施例においては図４中の実施例２の各部材の符号に２００を加えた符号をカッコ内に入れて各部材に付す）。図４中で、本実施例が上述した実施例２と異なる点は以下の点のみである。すなわち、実施例２の転送トランジスタＭＴのゲート１１８には、電源電圧ＶＤＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされているのに対し、本実施例の転送トランジスタＭＴのゲート３１８には、所定の電圧ＶＴＤが印加されて、転送トランジスタＭＴがＯＮに維持される状態とされている点において異なる。
【0063】
すなわち、本実施例は上記実施例２とは、転送トランジスタＭＴのゲート３１８に印加される電圧においてのみ異なり、その余は上記実施例２の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例２に対応する図４をそのまま用いるが、転送トランジスタＭＴのゲート３１８に印加される電圧は、電源電圧ＶＤＤから所定の電圧ＶＴＤに読み替えるものとする。
【0064】
なお、本実施例において転送トランジスタＭＴのゲート３１８に印加される所定の電圧ＶＴＤは、転送トランジスタＭＴが常時ＯＮとなるように、そのゲートに印加されるＤＣ電圧である。すなわち、図１０に示すように、埋込み拡散層３１４のｎ－拡散層３１４ａの空乏化電位Ｖｄが、転送トランジスタＭＴのチャネル電位ＶＴＤ－ＶＴＨ（転送トランジスタＭＴのしきい値をＶＴＨとする）よりもわずかに低くなるように、ＶＴＤの電圧値およびｎ－拡散層３１４ａのｎ－濃度が調整されるように設定される。これにより、上記ＤＣ電圧ＶＴＤは、通常、電源電圧ＶＤＤよりも小さくなる。
【0065】
また、本実施例に係る１水平走査期間における駆動クロックパターンは実施例２と同様に図５を用いて表される。しかし、本実施例における、１水平走査期間における信号読出しの動作過程の作用は、実施例３における、１水平走査期間における信号読出しの動作過程の作用と同様である。ただし、実施例３とは、動作過程の（１）電子注入動作、および（２）画素リセット動作において若干異なるところがあるので、その部分についてのみ説明する。
【0066】
すなわち、本実施例の電子注入動作（図１０に対応）については、行選択トランジスタＭＳのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲのゲートに印加するクロックＲＴをＨレベルにしてＯＮとし、ドレインにＨレベルの電圧値ＶＲＨが印加されたＨレベル電圧印加用トランジスタＭＲＨのゲートに印加するクロックＲＴＨをＬレベルにしてＯＦＦとし、ドレインにＬレベルの電圧値ＶＲＬが印加されたＬレベル電圧印加用トランジスタＭＲＬのゲートに印加するクロックＲＴＬをＨレベルにしてＯＮとする。
【0067】
転送トランジスタＭＴのゲートには電源電圧ＶＴＤが印加されており、転送トランジスタＭＴは常時ＯＮとされるため、電圧値ＶＲＬを上記ｎ－拡散層３１４ａの空乏化電位Ｖｄよりも低くなるように設定し、かつ、上記空乏化電位Ｖｄを、転送トランジスタＭＴのチャネル電位ＶＴＤ－ＶＴＨ（転送トランジスタＭＴのしきい値をＶＴＨとする）よりも低くなるように、ＶＴＤの電圧値およびｎ－拡散層３１４ａのｎ－濃度を調整すると、光電変換膜３１２が接続されたｎ＋拡散層３１３ａと、埋込み拡散層３１４のｎ－拡散層３１４ａに電子が注入され、図１０に示すように、光電変換膜３１２が接続されたｎ＋拡散層３１３ａ～埋込み拡散層３１４～浮遊拡散層ＦＤはすべて電圧値ＶＲＬにリセットされる。
【0068】
また、本実施例の画素リセット動作（図１１に対応）については、上記（１）の処理終了後、ドレインにＨレベルの電圧値ＶＲＨが印加されたＨレベル電圧印加用トランジスタＭＲＨのゲートに印加するクロックＲＴＨをＨレベルにしてＯＮとし、ドレインにＬレベルの電圧値ＶＲＬが印加されたＬレベル電圧印加用トランジスタＭＲＬのゲートに印加するクロックＲＴＬをＬレベルにしてＯＦＦとする。
【0069】
電圧値ＶＲＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。そうすると、光電変換膜３１２が接続されたｎ＋拡散層３１３ａと埋込み拡散層３１４のｎ－拡散層３１４ａに注入された電子は転送トランジスタＭＴを通して浮遊拡散層ＦＤに放出され、ＶＲＨ＝ＶＤＤとしたときの、光電変換膜３１２が接続されたｎ＋拡散層３１３ａ～埋込み拡散層３１４～浮遊拡散層ＦＤの電位分布を表した図１１に示すように、光電変換膜３１２が接続されたｎ＋拡散層１１３ａは埋込み拡散層３１４のｎ－拡散層３１４ａの空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＶＲＨにそれぞれリセットされる。
【0070】
その後、リセットトランジスタＭＲのゲートに印加するクロックＲＴをＬレベルにしてＯＦＦとし、所定時間経過後、行選択トランジスタＭＳのゲートに印加するクロックＲＳをＬレベルにしてＯＦＦとし、１水平走査期間におけるリセット動作を終了する。
【0071】
なお、本実施例においても、チップ外においてデジタルＣＤＳ処理を行えばよい。この点については実施例１と同様であるので、説明を省略する。
本実施例によれば、上記実施例１～３と同様に、画素をリセットする直前に上記ｎ＋拡散層３１３ａ、ｎ－拡散層３１４ａに電子を注入して、その電位を上記ｎ－拡散層３１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層３１４ａの電位を入射光量によらず一定値にリセットしているので、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
本実施例によれば、上記実施例１～３と同様に、画素をリセットする直前に上記ｎ＋拡散層３１３ａ、ｎ－拡散層３１４ａに電子を注入して、その電位を上記ｎ－拡散層３１４ａの空乏化電位Ｖｄよりも低い一定値とし、その後リセット動作によって注入した電子を浮遊拡散層ＦＤに放出することで、ｎ＋拡散層３１４ａの電位を入射光量によらず一定値にリセットしているので、固定パターン雑音や残像を低減した高画質な画像出力を得ることができる。
【0072】
また、本実施例の変更態様として、図４においてリセットトランジスタＭＲを除き、Ｈレベル電圧印加用トランジスタＭＲＨのソース部とＬレベル電圧印加用トランジスタＭＲＬのソース部を直接転送トランジスタＭＴのドレイン部３１３ｂと増幅トランジスタＭＡのゲート部に接続する、および、図４において画素内に配置したＨレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬを画素外に配置する、といった構成が考えられることは、上記実施例２と同様である。
【0073】
＜実施例５＞
図１４は、実施例５に係る積層型固体撮像装置の１画素、１列分について、画素回路４１０、およびＣＤＳ回路４０５とＡ／Ｄ変換器４３５からなる読出し回路４２０（チップ内に配置）を含む構成を示すものである。
本実施例は上記実施例１と構成が類似しており、転送トランジスタＭＴのゲート４１８に印加される信号は異なるが、その余は上記実施例１の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例１の部材に対応する、図１４に係る本実施例の部材については、上記実施例１の部材に付した符号に４００を加えた符号を付し、構成が同様のものはその詳しい説明を省略する。
図１４は、実施例５に係る積層型固体撮像装置の１画素、１列分について、画素回路４１０、およびＣＤＳ回路４０５とＡ／Ｄ変換器４３５からなる読出し回路４２０（チップ内に配置）を含む構成を示すものである。
本実施例は上記実施例１と構成が類似しており、転送トランジスタＭＴのゲート４１８に印加される信号は異なるが、その余は上記実施例１の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例１の部材に対応する、図１４に係る本実施例の部材については、上記実施例１の部材に付した符号に４００を加えた符号を付し、構成が同様のものはその詳しい説明を省略する。
【0074】
この積層型固体撮像装置においては、撮像素子内（チップ内）に、各画素回路４１０、各画素列にこれら各画素回路４１０の出力部が接続される垂直信号線４２１と、この垂直信号線４２１に接続されるとともに、各画素列に配置された負荷トランジスタＭＬと、垂直信号線４２１からの信号を読み出す、アナログＣＤＳ回路４０５およびＡ／Ｄ変換器４３５からなる読出し回路４２０が配置されている。
【0075】
ＣＤＳ回路４０５は、増幅型カラムノイズ低減回路（コンデンサＣｃ、Ｃｆ、正入力側をＶＣＯＭに接続されたオペアンプＡＭＰおよびスイッチＳＲを図１４のように接続してなる）として構成されており、これにより、チップ内でアナログＣＤＳ処理を行って、リセットノイズの低減を図るように構成されている。
【0076】
なお、本信号読出しでは、アナログＣＤＳ回路４０５をコンパクトにチップ内に配置する構成が可能である。もちろん、チップ外にアナログＣＤＳ回路４０５を配置してリセットノイズの低減を図ることも可能である。また、アナログＣＤＳ回路４０５の代わりに、浮遊拡散層リセット時の信号出力と、信号読み出し時の信号出力をそれぞれ記憶するフレームメモリ、および差分演算処理部よりなる、図２、４に示すデジタルＣＤＳ回路と類似のデジタルＣＤＳ回路をＡ／Ｄ変換器４３５の後段に配設し、浮遊拡散層リセット時の出力と信号読み出し時の出力をそれぞれ当該フレームメモリに記憶させ、信号読み出し時の出力とリセット時の出力との間で差分演算処理を行う、デジタルＣＤＳによってリセットノイズの低減を図ることも可能である。さらに、アナログＣＤＳ回路４０５、Ａ／Ｄ変換器４３５よりなる読出し回路４２０の後段に上記デジタルＣＤＳ回路を配設し、アナログＣＤＳ処理に重畳してデジタルＣＤＳ処理を施すことで、更なるリセットノイズの低減を図ることも可能である。
【0077】
また、転送トランジスタＭＴのゲート４１８に、クロックＴＸが印加されることで、転送トランジスタＭＴのＯＮ／ＯＦＦの制御がなされている。なお、この転送トランジスタＭＴは、ｐ型シリコンに形成されたｎＭＯＳトランジスタである。
【0078】
図１５は、１水平走査期間における駆動クロックパターンを示すものである。なお、図１５において、ＲＳは行選択トランジスタＭＳのゲートに印加するクロックパターンを示し、ＲＴ１はリセットトランジスタＭＲのゲートに印加するクロックパターンを示し、ＲＴ２はＣＤＳ回路４０５のリセットスイッチＳＲに印加するクロックパターンを示し、ＴＸは、転送トランジスタＭＴのゲート４１８に印加するクロックパターンを示し、ＲＴＶはリセットトランジスタＭＲのドレインに印加するリセット電圧クロックパターンを示す。
【0079】
以下、図１４および図１５を用いて、１水平走査期間における信号読出しの動作過程を説明する。なお、実際の１水平走査期間では、（３）浮遊拡散層リセット、（４）画素信号読出し、（１）電子注入、および（２）光電変換部リセットの順で動作するが、ここでは、説明の都合上、（１）電子注入、（２）光電変換部リセット、（３）浮遊拡散層リセット、および（４）画素信号読出しの順に説明する。
また、これらの各番号（１）～（４）は、図１５の駆動クロックパターン図に付した各動作過程の番号（１）～（４）に対応している。
また、これらの各番号（１）～（４）は、図１５の駆動クロックパターン図に付した各動作過程の番号（１）～（４）に対応している。
【0080】
（１）電子注入動作
行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲおよび転送トランジスタＭＴを、そのゲートに印加するクロックＲＴ１およびＴＸをＨレベルにしてＯＮとし、リセットトランジスタＭＲのドレインに印加するリセット電圧クロックＲＴＶをＬレベルである電圧値ＲＴＶＬに設定する。
行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲおよび転送トランジスタＭＴを、そのゲートに印加するクロックＲＴ１およびＴＸをＨレベルにしてＯＮとし、リセットトランジスタＭＲのドレインに印加するリセット電圧クロックＲＴＶをＬレベルである電圧値ＲＴＶＬに設定する。
【0081】
また、電圧値ＲＴＶＬを埋込み拡散層４１４のｎ－拡散層４１４ａの空乏化電位Ｖｄよりも低くなるように設定し、かつ、上記空乏化電位Ｖｄを、転送トランジスタＭＴのチャネル電位ＶＴＸ－ＶＴＨ（クロックＴＸの振幅をＶＴＸ、転送トランジスタＭＴのしきい値をＶＴＨとする）よりも低くなるように、ＶＴＸの電圧値およびｎ－拡散層４１４ａのｎ－濃度を調整すると、光電変換膜４１２が接続されたｎ＋拡散層４１３ａと埋込み拡散層４１４のｎ－拡散層４１４ａに電子が注入され、図１８に示すように、光電変換膜４１２が接続されたｎ＋拡散層４１３ａ～埋込み拡散層４１４～浮遊拡散層ＦＤはすべて電圧値ＲＴＶＬにリセットされる。通常は、ＶＴＸは電源電圧ＶＤＤとする。
【0082】
（２）光電変換部リセット動作
上記（１）の電子注入動作の終了後、リセット電圧クロックＲＴＶをＨレベルである電圧値ＲＴＶＨに設定する。電圧値ＲＴＶＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。そうすると、光電変換膜４１２が接続されたｎ＋拡散層４１３ａと埋込み拡散層４１４のｎ－拡散層４１４ａに注入された電子は転送トランジスタＭＴを通して浮遊拡散層ＦＤに放出され、ＶＴＸ＝ＶＤＤ、ＲＴＶＨ＝ＶＤＤとしたときの、光電変換膜４１２が接続されたｎ＋拡散層４１３ａ～埋込み拡散層４１４～浮遊拡散層ＦＤの電位分布を表した図１９に示すように、光電変換膜４１２が接続されたｎ＋拡散層４１３ａは上記ｎ－拡散層４１４ａの空乏化電位Ｖｄにリセットされ、また、浮遊拡散層ＦＤはリセット電位ＲＴＶＨに設定される。
上記（１）の電子注入動作の終了後、リセット電圧クロックＲＴＶをＨレベルである電圧値ＲＴＶＨに設定する。電圧値ＲＴＶＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。そうすると、光電変換膜４１２が接続されたｎ＋拡散層４１３ａと埋込み拡散層４１４のｎ－拡散層４１４ａに注入された電子は転送トランジスタＭＴを通して浮遊拡散層ＦＤに放出され、ＶＴＸ＝ＶＤＤ、ＲＴＶＨ＝ＶＤＤとしたときの、光電変換膜４１２が接続されたｎ＋拡散層４１３ａ～埋込み拡散層４１４～浮遊拡散層ＦＤの電位分布を表した図１９に示すように、光電変換膜４１２が接続されたｎ＋拡散層４１３ａは上記ｎ－拡散層４１４ａの空乏化電位Ｖｄにリセットされ、また、浮遊拡散層ＦＤはリセット電位ＲＴＶＨに設定される。
【0083】
所定時間経過後、転送トランジスタＭＴを、そのゲート４１８に印加するクロックＴＸをＬレベルにしてＯＦＦとし、同時もしくはわずかに遅れてリセットトランジスタＭＲを、そのゲートに印加するクロックＲＴ１をＬレベルにしてＯＦＦとし、最後に行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＬレベルにしてＯＦＦとし、１水平走査期間における光電変換部のリセット動作を終了する。
【0084】
（３）浮遊拡散層リセット動作
上記（２）の光電変換部リセット動作が終了してから１フレーム期間経過後、行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＨレベルにして、また、リセットトランジスタＭＲを、そのゲートに印加するクロックＲＴ１をＨレベルにして、また、ＣＤＳ回路４０５のリセットスイッチＳＲを、印加するクロックＲＴ２をＨレベルにして、それぞれＯＮとし、浮遊拡散層ＦＤを電位ＲＴＶＨにリセットする。
上記（２）の光電変換部リセット動作が終了してから１フレーム期間経過後、行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＨレベルにして、また、リセットトランジスタＭＲを、そのゲートに印加するクロックＲＴ１をＨレベルにして、また、ＣＤＳ回路４０５のリセットスイッチＳＲを、印加するクロックＲＴ２をＨレベルにして、それぞれＯＮとし、浮遊拡散層ＦＤを電位ＲＴＶＨにリセットする。
【0085】
所定時間経過後にリセットトランジスタＭＲを、そのゲートに印加するクロックＲＴ１をＬレベルにしてＯＦＦとし、その後アナログＣＤＳ回路４０５のリセットスイッチＳＲを、印加するクロックＲＴ２をＨレベルにしてＯＦＦとして、浮遊拡散層ＦＤのリセットレベルに起因した、ソースフォロワ（増幅トランジスタＭＡと負荷トランジスタＭＬにより構成される）から出力された電圧値をアナログＣＤＳ回路４０５のリセットレベルにクランプする。このときの、光電変換膜４１２が接続されたｎ＋拡散層４１３ａ～埋込み拡散層４１４～浮遊拡散層ＦＤの電位分布は図２０により表される。図２０に示されるように、１フレーム期間に光電変換膜４１２で発生した信号電荷が、上記ｎ＋拡散層４１３ａと埋込み拡散層４１４に蓄積されている。
【0086】
（４）信号読出し動作
上記（３）の浮遊拡散層リセット動作が終了した後、転送トランジスタＭＴを、そのゲート４１８に印加するクロックＴＸをＨレベルにしてＯＮとすると、図２１（ａ）に示すように、上記ｎ＋拡散層４１３ａと埋込み拡散層４１４のｎ－拡散層４１４ａに蓄積された信号電荷が浮遊拡散層ＦＤに転送される。
上記（３）の浮遊拡散層リセット動作が終了した後、転送トランジスタＭＴを、そのゲート４１８に印加するクロックＴＸをＨレベルにしてＯＮとすると、図２１（ａ）に示すように、上記ｎ＋拡散層４１３ａと埋込み拡散層４１４のｎ－拡散層４１４ａに蓄積された信号電荷が浮遊拡散層ＦＤに転送される。
【0087】
所定時間経過後に、転送トランジスタＭＴを、そのゲート４１８に印加するクロックＴＸをＬレベルにしてＯＦＦとすると、図２１（ｂ）に示すように、信号電荷は浮遊拡散層ＦＤに蓄積され、この電荷量に相当する電圧ＶＢ（浮遊拡散層ＦＤの容量、増幅トランジスタＭＡのゲート容量、浮遊拡散層ＦＤや増幅トランジスタＭＡのゲートに係わる配線などの寄生容量の合計容量値をＣｔｏｔａｌ、電荷量をＱｓｉｇとすると、Ｑｓｉｇ／Ｃｔｏｔａｌ）が、増幅トランジスタＭＡと負荷トランジスタＭＬにより構成されたソースフォロワによって垂直信号線に出力され、この出力された電圧値がアナログＣＤＳ回路４０５にサンプリングされる。
【0088】
この処理により、アナログＣＤＳ回路４０５の出力は、上述した（３）の動作においてクランプされたリセットレベルに、ソースフォロワの出力電圧分だけ加えたものとなる。クランプされたリセットレベルは、オペアンプＡＭＰの正入力電圧ＶＣＯＭであるため、ＣＤＳ回路４０５からの出力は、上記（３）の浮遊拡散層リセット動作において発生したリセットノイズが除去された値となる。なお、アナログＣＤＳ回路４０５からの出力は、Ａ／Ｄ変換器４３５によりデジタル値に変換されて外部に出力される。
【0089】
なお、この信号読出し動作において、上記（２）の光電変換部リセット動作では、光電変換部にリセットノイズは発生せず、浮遊拡散層ＦＤに発生するリセットノイズは、１フレーム期間経過後に行われる上記（３）の浮遊拡散層リセット動作によって初期化される。すなわち、浮遊拡散層ＦＤに発生するリセットノイズは、上記（３）の浮遊拡散層リセット動作により発生したものとなるため、続いて上記（４）の信号読出し動作を行うように構成することにより、アナログＣＤＳ回路４０５によるリセットノイズ低減処理を可能としている。
【0090】
＜実施例６＞
図１６は、実施例６に係る積層型固体撮像装置の１画素、１列分について、画素回路５１０、およびアナログＣＤＳ回路５０５とＡ／Ｄ変換器５３５からなる読出し回路５２０（チップ内に配置）を含む構成を示すものである。
本実施例は上記実施例５と構成が類似しており、リセットトランジスタＭＲのドレイン部に接続される構成は異なるが、その余は上記実施例５の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例５の部材に対応する、図１６に係る本実施例の部材については、上記実施例５の部材に付した符号に１００を加えた符号を付し、構成が同様のものはその詳しい説明を省略する。
図１６は、実施例６に係る積層型固体撮像装置の１画素、１列分について、画素回路５１０、およびアナログＣＤＳ回路５０５とＡ／Ｄ変換器５３５からなる読出し回路５２０（チップ内に配置）を含む構成を示すものである。
本実施例は上記実施例５と構成が類似しており、リセットトランジスタＭＲのドレイン部に接続される構成は異なるが、その余は上記実施例５の積層型固体撮像装置と各部材が略同様に構成されている。したがって、上記実施例５の部材に対応する、図１６に係る本実施例の部材については、上記実施例５の部材に付した符号に１００を加えた符号を付し、構成が同様のものはその詳しい説明を省略する。
【0091】
図１６に示すように、リセットトランジスタＭＲのドレイン部には、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬが接続されている。電子注入動作時においては、Ｈレベル電圧印加用トランジスタＭＲＨがＯＦＦとされ、Ｌレベル電圧印加用トランジスタＭＲＬがＯＮとされる。その一方、画素リセット時においては、Ｈレベル電圧印加用トランジスタＭＲＨがＯＮとされ、Ｌレベル電圧印加用トランジスタＭＲＬがＯＦＦとされる。
なお、アナログＣＤＳ回路５０５については、上記実施例５のアナログＣＤＳ回路４０５と同様であるので、詳しい説明は省略する。また、アナログＣＤＳ回路５０５の代わりにＡ／Ｄ変換器５３５の後段にデジタルＣＤＳ回路を配設し、リセットノイズの低減を図ること、さらにアナログＣＤＳ回路５０５とＡ／Ｄ変換器５３５よりなる読出し回路５２０の後段にデジタルＣＤＳ回路を配設し、アナログＣＤＳ処理に重畳してデジタルＣＤＳ処理を施すことで、更なるリセットノイズの低減を図ることについても、上記実施例５と同様であるので、詳しい説明は省略する。
なお、アナログＣＤＳ回路５０５については、上記実施例５のアナログＣＤＳ回路４０５と同様であるので、詳しい説明は省略する。また、アナログＣＤＳ回路５０５の代わりにＡ／Ｄ変換器５３５の後段にデジタルＣＤＳ回路を配設し、リセットノイズの低減を図ること、さらにアナログＣＤＳ回路５０５とＡ／Ｄ変換器５３５よりなる読出し回路５２０の後段にデジタルＣＤＳ回路を配設し、アナログＣＤＳ処理に重畳してデジタルＣＤＳ処理を施すことで、更なるリセットノイズの低減を図ることについても、上記実施例５と同様であるので、詳しい説明は省略する。
【0092】
図１７は、本実施例に係る１水平走査期間における駆動クロックパターンを示すものである。なお、図１７において、ＲＳは行選択トランジスタＭＳのゲートに印加するクロックパターンを示し、ＲＴ１はリセットトランジスタＭＲのゲートに印加するクロックパターンを示し、ＲＴ２はアナログＣＤＳ回路５０５のリセットスイッチＳＲに印加するクロックパターンを示し、ＴＸは、転送トランジスタＭＴのゲート５１８に印加するクロックパターンを示し、ＲＴＨはＨレベル電圧印加用トランジスタＭＲＨのゲートに印加するクロックパターンを示し、ＲＴＬはＬレベル電圧印加用トランジスタＭＲＬのゲートに印加するクロックパターンを示す。
【0093】
以下、本実施例における、１水平走査期間における信号読出しの動作過程は、実施例５における、１水平走査期間における信号読出しの動作過程と同様であるので詳しい説明は省略する。
ただし、本実施例においては、実施例５とは異なり、リセットトランジスタＭＲのドレイン部に、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬが接続されていることから、（１）電子注入動作および（２）光電変換部リセット動作において異なるところがあるので、この相違点についてのみ説明する。
ただし、本実施例においては、実施例５とは異なり、リセットトランジスタＭＲのドレイン部に、Ｈレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬが接続されていることから、（１）電子注入動作および（２）光電変換部リセット動作において異なるところがあるので、この相違点についてのみ説明する。
【0094】
すなわち、本実施例に係る（１）の電子注入動作（図１８に対応）については、行選択トランジスタＭＳをそのゲートに印加するクロックＲＳをＨレベルにしてＯＮとした状態で、リセットトランジスタＭＲおよび転送トランジスタＭＴを、そのゲートに印加するクロックＲＴ１およびＴＸをＨレベルにしてＯＮとし、ドレインにＨレベルの電圧値ＶＲＨが印加されたＨレベル電圧印加用トランジスタＭＲＨを、そのゲートに印加するクロックＲＴＨをＬレベルにしてＯＦＦとし、ドレインにＬレベルの電圧値ＶＲＬが印加されたＬレベル電圧印加用トランジスタＭＲＬを、そのゲートに印加するクロックＲＴＬをＨレベルにしてＯＮとする。
【0095】
また、電圧値ＶＲＬを埋込み拡散層５１４のｎ-拡散層５１４ａの空乏化電位Ｖｄよりも低くなるように設定し、かつ、上記空乏化電位Ｖｄを、転送トランジスタＭＴのチャネル電位ＶＴＸ－ＶＴＨ（クロックＴＸの振幅をＶＴＸ、転送トランジスタＭＴのしきい値をＶＴＨとする）よりも低くなるように、ＶＴＸの電圧値およびｎ－拡散層５１４ａのｎ－濃度を調整すると、光電変換膜５１２が接続されたｎ＋拡散層５１３ａと上記ｎ-拡散層５１４ａに電子が注入され、図１８に示すように、上記ｎ＋拡散層５１３ａ～埋込み拡散層５１４～浮遊拡散層ＦＤはすべて電圧値ＶＲＬにリセットされる。通常は、ＶＴＸは電源電圧ＶＤＤとする。
【0096】
また、本実施例に係る（２）の光電変換部リセット動作（図１９に対応）については、上記（１）の電子注入動作の終了後、ドレインにＨレベルの電圧値ＶＲＨが印加されたＨレベル電圧印加用トランジスタＭＲＨのゲートに印加するクロックＲＴＨをＨレベルにしてＯＮとし、ドレインにＬレベルの電圧値ＶＲＬが印加されたＬレベル電圧印加用トランジスタＭＲＬのゲートに印加するクロックＲＴＬをＬレベルにしてＯＦＦとする。
【0097】
電圧値ＶＲＨは、高いほど画素リセット動作が高速に行われるため、通常電源電圧ＶＤＤとする。そうすると、上記ｎ＋拡散層５１３ａと埋込み拡散層５１４に注入された電子は転送トランジスタＭＴを通して浮遊拡散層ＦＤに放出され、ＶＴＸ＝ＶＤＤ、ＶＲＨ＝ＶＤＤとしたときの、上記ｎ＋拡散層５１３ａ～埋込み拡散層５１４～浮遊拡散層ＦＤの電位分布を表した図１９に示すように、上記ｎ＋拡散層５１３ａは埋込み拡散層５１４のｎ－拡散層５１４ａの空乏化電位Ｖｄにリセットされ、また、浮遊拡散層ＦＤはリセット電位ＶＲＨに設定される。
【0098】
所定時間経過後、転送トランジスタＭＴを、そのゲート４１８に印加するクロックＴＸをＬレベルにしてＯＦＦとし、同時もしくはわずかに遅れてリセットトランジスタＭＲを、そのゲートに印加するクロックＲＴ１をＬレベルにしてＯＦＦとし、最後に行選択トランジスタＭＳを、そのゲートに印加するクロックＲＳをＬレベルにしてＯＦＦとし、１水平走査期間における光電変換部のリセット動作を終了する。
【0099】
また、本実施例の変更態様として、図１６においてリセットトランジスタＭＲを除き、Ｈレベル電圧印加用トランジスタＭＲＨのソース部とＬレベル電圧印加用トランジスタＭＲＬのソース部を直接転送トランジスタＭＴのドレイン部５１３ｂと増幅トランジスタＭＡのゲート部に接続する、および、図１６において画素内に配置したＨレベル電圧印加用トランジスタＭＲＨおよびＬレベル電圧印加用トランジスタＭＲＬを画素外に配置する、といった構成が考えられることは、上記実施例２、４と同様である。
【0100】
本発明の積層型固体撮像装置としては、上述した実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記実施例のものではいずれも光電変換膜で発生する信号電荷は電子とされているが、光電変換膜で発生する信号電荷を正孔とし、下記変更点１～６を満足する構成とすることにより、上述した実施例のものと同様の作用効果を奏し得る。
変更点１．画素を構成するトランジスタのｎとｐの極性を逆にする。
変更点２．駆動クロックパターンＲＳ、ＲＴ、ＲＴ１、ＴＸは負論理、すなわちＨが低い電圧値、Ｌが高い電圧値とする。
変更点３．ＲＴＶも負論理、すなわちＨレベルとＬレベルが逆転したパターン（ＲＴＶＨが低い電圧値、ＲＴＶＬが高い電圧値）とする。
変更点４．ＲＴＨとＲＴＬも負論理、すなわちＨレベルとＬレベルが逆転したパターンとする。
変更点５．ＶＤＤはＶＳＳに、ＶＳＳはＶＤＤに、互いに入れ替える。
変更点６．ＶＴＤは、ＶＴＤ－ＶＴＨが空乏化電位Ｖｄよりもわずかに低くなるように設定する。
また、全体の回路構成も、適用する撮像方式に応じて変更したものを適宜採用し得る。
例えば、上記実施例のものではいずれも光電変換膜で発生する信号電荷は電子とされているが、光電変換膜で発生する信号電荷を正孔とし、下記変更点１～６を満足する構成とすることにより、上述した実施例のものと同様の作用効果を奏し得る。
変更点１．画素を構成するトランジスタのｎとｐの極性を逆にする。
変更点２．駆動クロックパターンＲＳ、ＲＴ、ＲＴ１、ＴＸは負論理、すなわちＨが低い電圧値、Ｌが高い電圧値とする。
変更点３．ＲＴＶも負論理、すなわちＨレベルとＬレベルが逆転したパターン（ＲＴＶＨが低い電圧値、ＲＴＶＬが高い電圧値）とする。
変更点４．ＲＴＨとＲＴＬも負論理、すなわちＨレベルとＬレベルが逆転したパターンとする。
変更点５．ＶＤＤはＶＳＳに、ＶＳＳはＶＤＤに、互いに入れ替える。
変更点６．ＶＴＤは、ＶＴＤ－ＶＴＨが空乏化電位Ｖｄよりもわずかに低くなるように設定する。
また、全体の回路構成も、適用する撮像方式に応じて変更したものを適宜採用し得る。
【0101】
また、ＣＤＳ回路について、上記実施例1～４においては、チップ外にデジタルＣＤＳ回路を、また、上記実施例５、６においては、チップ内にアナログＣＤＳ回路を設けているが、いずれの実施例においても、チップ外／チップ内のいずれに設けることも可能である。ただし、チップ内に設ける場合、特にデジタルＣＤＳ回路をチップ内に設ける場合には、スペース的な問題が生じるので、各メモリを積層構造により構成する等の工夫を施すことが肝要である。
【符号の説明】
【0102】
１ 画素アレイ
２ 単位画素
７ 制御部（制御クロック発生部）
８ 水平走査回路
８ａ 水平スイッチ
９ 垂直走査回路
９ａ シフトレジスタ
９ｂ ＡＮＤ回路
１０、１１０、４１０、５１０ 画素回路
１１、１１１、２１１、４１１、５１１ 金属電極
１２、１１２、２１２、４１２、５１２ 光電変換膜
１３ａ、１３ｂ、１１３ａ、１１３ｂ、２１３ａ、２１３ｂ、４１３ａ、４１３ｂ、５１３ａ、５１３ｂ ｎ＋拡散層
１４、１１４、２１４、４１４、５１４ 埋込み拡散層
１４ａ、１１４ａ、２１４ａ、４１４ａ、５１４ａ ｎ－拡散層
１５、１１５、２１５、４１５、５１５ ｐ＋拡散層
１６、１１６、２１６、４１６、５１６ チャネル
１８、１１８、２１８、４１８、５１８ ゲート
２０、１２０、４２０、５２０ 読出し回路
２１、１２１、４２１、５２１ 垂直信号線
２５、１２５ デジタルＣＤＳ回路
３０、１３０ 信号用フレームメモリ
３１、１３１ リセット用フレームメモリ
３１ａ、１３１ａ Ｎフレームメモリ
３１ｂ、１３１ｂ Ｎ－１フレームメモリ
３２、１３２ 差分演算処理部
３５、１３５、４３５、５３５ Ａ／Ｄ変換器
４０５、５０５ アナログＣＤＳ回路
ＭＲ リセットトランジスタ
ＭＡ 増幅トランジスタ
ＭＳ 行選択トランジスタ
ＭＴ 転送トランジスタ
ＭＬ 負荷トランジスタ
ＦＤ 浮遊拡散層
ＶＴＸ 転送トランジスタＭＴのゲートに印加するＤＣ電圧
ＲＴ リセットトランジスタＭＲのゲートに印加するクロック
ＲＴ１ リセットトランジスタＭＲのゲートに印加するクロック
ＲＴ２ リセットスイッチＳＲに印加するクロック
ＲＴＨ Ｈレベル電圧印加用トランジスタのゲートに印加するクロック
ＲＴＬ Ｌレベル電圧印加用トランジスタのゲートに印加するクロック
ＲＴＶ リセットトランジスタＭＲのドレインに印加するリセット電圧クロック
ＲＳ 行選択トランジスタＭＳのゲートに印加するクロック
ＳＲ リセットスイッチ
ＴＸ 転送トランジスタＭＴのゲートに印加するクロック
ＶＡ 負荷トランジスタＭＬのゲートに印加するバイアス電圧
ＶＲＨ Ｈレベル電圧印加用トランジスタのドレインに印加するＤＣ電圧
ＶＲＬ Ｌレベル電圧印加用トランジスタのドレインに印加するＤＣ電圧
ＶＴＤ 転送トランジスタＭＴに印加するＤＣ電圧
ＶＤＤ 電源電圧
Ｖｄ 埋込み拡散層の空乏化電位
ＶＢ、ＶＣ 信号電圧
ＶＣＯＭ アナログＣＤＳ回路を構成するオペアンプの正入力電圧
ＡＭＰ アナログＣＤＳ回路を構成するオペアンプ
Ｃｃ クランプ容量
Ｃｆ 帰還容量
２ 単位画素
７ 制御部（制御クロック発生部）
８ 水平走査回路
８ａ 水平スイッチ
９ 垂直走査回路
９ａ シフトレジスタ
９ｂ ＡＮＤ回路
１０、１１０、４１０、５１０ 画素回路
１１、１１１、２１１、４１１、５１１ 金属電極
１２、１１２、２１２、４１２、５１２ 光電変換膜
１３ａ、１３ｂ、１１３ａ、１１３ｂ、２１３ａ、２１３ｂ、４１３ａ、４１３ｂ、５１３ａ、５１３ｂ ｎ＋拡散層
１４、１１４、２１４、４１４、５１４ 埋込み拡散層
１４ａ、１１４ａ、２１４ａ、４１４ａ、５１４ａ ｎ－拡散層
１５、１１５、２１５、４１５、５１５ ｐ＋拡散層
１６、１１６、２１６、４１６、５１６ チャネル
１８、１１８、２１８、４１８、５１８ ゲート
２０、１２０、４２０、５２０ 読出し回路
２１、１２１、４２１、５２１ 垂直信号線
２５、１２５ デジタルＣＤＳ回路
３０、１３０ 信号用フレームメモリ
３１、１３１ リセット用フレームメモリ
３１ａ、１３１ａ Ｎフレームメモリ
３１ｂ、１３１ｂ Ｎ－１フレームメモリ
３２、１３２ 差分演算処理部
３５、１３５、４３５、５３５ Ａ／Ｄ変換器
４０５、５０５ アナログＣＤＳ回路
ＭＲ リセットトランジスタ
ＭＡ 増幅トランジスタ
ＭＳ 行選択トランジスタ
ＭＴ 転送トランジスタ
ＭＬ 負荷トランジスタ
ＦＤ 浮遊拡散層
ＶＴＸ 転送トランジスタＭＴのゲートに印加するＤＣ電圧
ＲＴ リセットトランジスタＭＲのゲートに印加するクロック
ＲＴ１ リセットトランジスタＭＲのゲートに印加するクロック
ＲＴ２ リセットスイッチＳＲに印加するクロック
ＲＴＨ Ｈレベル電圧印加用トランジスタのゲートに印加するクロック
ＲＴＬ Ｌレベル電圧印加用トランジスタのゲートに印加するクロック
ＲＴＶ リセットトランジスタＭＲのドレインに印加するリセット電圧クロック
ＲＳ 行選択トランジスタＭＳのゲートに印加するクロック
ＳＲ リセットスイッチ
ＴＸ 転送トランジスタＭＴのゲートに印加するクロック
ＶＡ 負荷トランジスタＭＬのゲートに印加するバイアス電圧
ＶＲＨ Ｈレベル電圧印加用トランジスタのドレインに印加するＤＣ電圧
ＶＲＬ Ｌレベル電圧印加用トランジスタのドレインに印加するＤＣ電圧
ＶＴＤ 転送トランジスタＭＴに印加するＤＣ電圧
ＶＤＤ 電源電圧
Ｖｄ 埋込み拡散層の空乏化電位
ＶＢ、ＶＣ 信号電圧
ＶＣＯＭ アナログＣＤＳ回路を構成するオペアンプの正入力電圧
ＡＭＰ アナログＣＤＳ回路を構成するオペアンプ
Ｃｃ クランプ容量
Ｃｆ 帰還容量
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】